JP7195311B2 - フラッシュメモリデバイスのためのハッキング防止メカニズム - Google Patents

フラッシュメモリデバイスのためのハッキング防止メカニズム Download PDF

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Description

本出願は、２０１７年１０月１３日に出願された米国特許出願第１５／７８４，０２５号の利益を主張する。
セキュリティを強化し、フラッシュメモリデバイスのハッキングを防止するための多数のメカニズムが開示されている。
不揮発性メモリセルは、当該技術分野において周知である。５つの端子を含む、先行技術の不揮発性スプリットゲート型メモリセル１０の１つを図１に示す。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１６（ドレイン線としても知られる）もまた、基板１２の表面上に形成される。第１の領域１４と第２の領域１６との間は、チャネル領域１８である。ビット線ＢＬ２０は、第２の領域１６に接続されている。ワード線ＷＬ２２は、チャネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は、第２の領域１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２４は、チャネル領域１８の別の部分の上方にある。浮遊ゲート２４は、そこから絶縁され、ワード線２２に隣接する。浮遊ゲート２４はまた、第１の領域１４にも隣接する。浮遊ゲート２４は、第１の領域１４に重なり、第１の領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の入隅部の方を向いていてもよい。消去ゲート２８はまた、第１の領域１４からも絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号においてより具体的に説明されており、この開示内容は、参照によりその全体が本明細書に組み込まれる。
先行技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。メモリセル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルトハイムトンネルリングメカニズムによって消去される。電子が浮遊ゲート２４から消去ゲート２８にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。
メモリセル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラムされる。ワード線２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部分は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル１０をオフにする。その結果生じるセルのプログラムされた状態は、「０」状態として知られる。
メモリセル１０は、電流感知モードにおいて以下のように読み出される。バイアス電圧をビット線２０に印加し、バイアス電圧をワード線２２に印加し、バイアス電圧を結合ゲート２６に印加し、バイアス又はゼロ電圧を消去ゲート２８に印加し、ソース線１４を接地する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラムされた状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセル１０を逆電流感知モードで読み出すことができ、このモードでは、ビット線２０を接地して、バイアス電圧をソース線２４に印加する。このモードでは、電流は、ソース線１４からビット線２０へと逆方向に進む。
メモリセル１０は、代替的に、以下のようにして電圧感知モードで読み出すことができる。バイアス電流（接地への）をビット線２０に印加し、バイアス電圧をワード線２２に印加し、バイアス電圧を結合ゲート２６に印加し、バイアス電圧を消去ゲート２８に印加し、バイアス電圧をソース線１４に印加する。消去状態では、ビット線２０にセル出力電圧（０Ｖを大幅に超える）が存在し、プログラム状態では、ビット線２０にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０を逆電圧感知モードで読み出すことができ、このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線１４に印加する。このモードでは、メモリセル１０の出力電圧は、ビット線２０の代わりにソース線１４にある。
先行技術では、正又はゼロ電圧の種々の組み合わせをワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加して、読み出し、プログラム、及び消去動作を行っていた。
読み出し、消去、又はプログラムコマンドに応答して、論理回路４５１（図４）は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、かつ妨害が最も少ない手法で、様々な電圧を供給させる。
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は以下のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（source line、ＳＬ）、ビット線２０（bit line、ＢＬ）、ワード線２２（word line、ＷＬ）、結合ゲート２６（coupling gate、ＣＧ）が使用される。
表１：読み出し、消去及びプログラム用の正電圧を使用したフラッシュメモリセル１０の動作
Figure 0007195311000001
本出願人による最近の出願である米国特許出願第１４／６０２，２６２号（２０１５年１月２１日に出願）（参照により組み込まれる）において、本出願人は、読み出し、プログラム、及び／又は消去動作の間に、負電圧をワード線２２及び／又は結合ゲート２６に印加することができた発明を開示した。この実施形態では、電圧及び電流は選択及び非選択のメモリセル１０に、以下のように印加された。
表２：読み出し及び／又はプログラム用の負電圧を使用したフラッシュメモリセル
１０の動作
Figure 0007195311000002
米国特許出願第１４／６０２，２６２号の別の実施形態では、読み出し、消去、及びプログラム動作の間にメモリセル１０が非選択であるときに負電圧をワード線２２に印加することができ、消去動作の間に負電圧を結合ゲート２６に印加することができ、以下の電圧が印加されるようになっている。
表３：消去用の負電圧を使用したフラッシュメモリセル１０の動作
Figure 0007195311000003
前述で列記したＣＧＩＮＨ信号は、抑止信号であり、選択セルと消去ゲート２８を共有する非選択セルの結合ゲート２６に印加される。
図２は、別の先行技術のフラッシュメモリセル２１０の一実施形態を示す。先行技術のフラッシュメモリセル１０と同様に、フラッシュメモリセル２１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、ワード線２２、浮遊ゲート２４及び消去ゲート２８を備える。先行技術のフラッシュメモリセル１０とは異なり、フラッシュメモリセル２１０は、結合ゲート又は制御ゲートを含まず、４つの端子、すなわち、ビット線２０、ワード線２２、消去ゲート２８及びソース線１４のみを含む。これは、フラッシュメモリセルのアレイを動作させるために必要とされる、デコーダ回路などの回路の複雑性を大幅に低減する。
消去動作（消去ゲートを通しての消去）及び読み出し動作は、制御ゲートバイアスがないことを除いて、図１のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、ソース線のプログラム電圧は、制御ゲートバイアスの不足を補償するためにより高い。
表４は、読み出し、消去及びプログラム動作を実行するために４つの端子に印加され得る典型的な電圧範囲を示す。
表４：フラッシュメモリセル２１０の動作
Figure 0007195311000004
図３は、別の先行技術のフラッシュメモリセル３１０の一実施形態を示す。先行技術のフラッシュメモリセル１０と同様に、フラッシュメモリセル３１０は、基板１２、第１の領域（ソース線）１４、第２の領域１６、チャネル領域１８、ビット線２０、及び浮遊ゲート２４を備える。先行技術のフラッシュメモリセル１０とは異なり、フラッシュメモリセル３１０は、結合ゲート又は制御ゲート又は消去ゲートを含まない。加えて、ワード線３２２は、ワード線２２に置き換わり、図示されるように、ワード線２２とは異なる物理的形状を有する。
先行技術の不揮発性メモリセル３１０の消去及びプログラムのための１つの例示的な動作は、次のとおりである。セル３１０は、ワード線３２２に高電圧を印加し、ビット線及びソース線に０ボルトを印加することにより、ファウラーノルドハイムトンネリングメカニズムを通じて消去される。電子が浮遊ゲート２４からワード線３２２にトンネリングすることにより、浮遊ゲート２４が陽電荷を帯び、読み出し状態のセル３１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル３１０は、ソース線１４に高電圧を印加し、ワード線３２２に小電圧を印加し、ビット線３２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムを通じてプログラミングされる。ワード線３２２と浮遊ゲート２４との間の隙間を横切って流れる電子の一部分は、浮遊ゲート２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２４が陰電荷を帯び、読み出し状態のセル３１０をオフにする。その結果生じるセルのプログラムされた状態は、「０」状態として知られる。
メモリセル３１０内での読み出し、プログラム、消去及びスタンバイ操作に使用可能な例示的な電圧を下の表５に示す。
表５：フラッシュメモリセル３１０の動作
Figure 0007195311000005
セキュリティ及び改ざん防止対策は、サイバー攻撃者及びハッカーがより巧妙になるにつれてますます重要になっている。例えば、携帯電話が盗まれるときに、泥棒又は電話を売る者がその電話からデータを取得しようと試みることは一般的である。これは、電話に対するパスワードをハッキングするか、又は電話内の下層のハードウェアをハッキングすることにより行うことができる。
先行技術は、システムレベルで（例えば、電話用に）実装され得る、多数のソフトウェアベースのセキュリティ対策を含む。しかしながら、これらの対策は、電話を分解し、フラッシュメモリデバイスなどの不揮発性記憶装置から直接データを取り出すことを防止するものではない。今日まで、フラッシュメモリデバイス用に利用可能なセキュリティ対策は、極めて限定されていた。
必要とされるものは、フラッシュメモリデバイスに特化して改善されたセキュリティ対策である。
セキュリティを強化し、フラッシュメモリデバイスのハッキングを防止するための複数の実施形態が開示される。実施形態は、フラッシュメモリチップをハッキングして、チップ内に記憶されるデータを取得することを防止する。実施形態は、障害検出回路、アドレススクランブル、ダミーアレイ、パスワード保護、改善された製造技術、及び他のメカニズムの使用を含む。
本発明を適用可能な先行技術の不揮発性メモリセルの断面図である。 本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。 本発明を適用可能な別の先行技術の不揮発性メモリセルの断面図である。 図１～図３に示すタイプの不揮発性メモリセルを備え、ダイ内に記憶されたデータのセキュリティを高めるための、本明細書に記載の実施形態を含むダイのレイアウト図である。 保護された領域を有するフラッシュメモリアレイを示す。 フラッシュメモリデバイスのパスワードで保護されたアクセス方法を示す。 フラッシュメモリシステムを示す。 別のフラッシュメモリシステムを示す。 フラッシュメモリシステム内の補償アレイを示す。 読み出し動作にノイズを加えるための別個の構成要素を有するメモリアレイを示す。 フラッシュメモリシステム内の差動メモリアレイを示す。 フラッシュメモリシステム内の検知増幅器回路を示す。 フラッシュメモリシステム内の別の検知増幅器回路を示す。 補償メモリアレイ及びダミーアレイを示す。 フラッシュメモリシステムを含むダイの製造技術を示す。 フラッシュメモリシステムを含むダイの製造技術を示す。 フラッシュメモリシステムを含むダイの製造技術を示す。 フラッシュメモリシステムのダイレイアウト技術を示す。 フラッシュメモリシステムのためのアドレス障害検出システムを示す。 フラッシュメモリシステムのためのアドレス障害検出システムを示す。 フラッシュメモリシステムのためのアドレス障害検出システムを示す。 フラッシュメモリシステムの論理障害検出回路を示す。 フラッシュメモリシステムのためのチップ障害検出回路を示す。 フラッシュメモリシステムのための別のチップ障害検出回路を示す。
図４は、本明細書に記載のセキュリティ強化を含むフラッシュメモリシステムの一実施形態を示す。ダイ４００は、データを記憶するためのメモリアレイ４０１、４０２、４０３及び４０４であって、各メモリアレイは、図１のようなメモリセル４、図２のようなメモリセル２４、図３のようなメモリセル３４又は他の既知のタイプのメモリセルを任意選択的に利用する、メモリアレイと、メモリアレイ４０１、４０２、４０３及び４０４内の行にそれぞれアクセスして読み出し又は書き込みを行うために使用される、行デコーダ回路４０５、４０６、４０７及び４０８と、メモリアレイ４０１、４０２、４０３及び４０４内の列にそれぞれアクセスして読み出し又は書き込みを行うために使用される、列デコーダ回路４０９、４１０、４１１及び４１２と、メモリアレイ４０１及び４０３からデータを読み出すために使用される検知回路４１３と、メモリアレイ４０２及び４０４からデータを読み出すために使用される検知回路４１４と、アナログ、チップ障害検出（chip fault detection、ＣＦＤ）、及び物理的複製困難関数（physically unclonable function、ＰＵＦ）回路４５０と、冗長性及び組み込み自己試験などの様々な制御機能を提供するための論理及び論理障害検出（logic fault detection、ＬＦＤ）回路４５１と、正及び負電圧源をシステムに提供するために使用される高電圧回路４５２と、メモリアレイ４０１、４０２、４０３、及び４０４の消去及びプログラム動作のための増加した電圧を提供するチャージポンプ回路４５３と、チップ上の他のマクロに接続するためのインターフェースピンを提供するためのインターフェース回路（interface circuit、ＩＴＦＣ）４５４と、必要に応じて読み出し、消去、及びプログラム動作中に使用される高電圧デコーダ回路４１８、４１９、４２０、及び４２１と、を備える。ダイ４００は、アドレス障害検出ブロック４２２、４２３、４２４及び４２５と、アレイ障害検出検知回路４２６、４２７、４２８及び４２９を更に備える。
第１の実施形態を図５に示す。ここで、特定のセクタ及び情報セクタは、それらをそれぞれ保護されたセクタ及び保護された情報セクタにするためのセキュリティ対策を対象とする。アレイ５００は、データを記憶するためのメモリアレイ４０１、４０２、４０３、及び４０４のうちの１つの一例であり、アレイ５００は、図１のメモリセル４、図２のメモリセル２４、図３のメモリセル３４、又は他の既知のタイプのメモリセルなどメモリセルの行及び列を備える。アレイ５００は、複数のセクタに分割される。セクタは、典型的には、アレイ内の２行のメモリセルからなる。保護されていないセクタ５０１及び５０２は、追加のセキュリティ対策を有さない通常のセクタである。保護されているセクタ５０３及び５０４は、以下に記載したスクランブルアルゴリズムを使用して書き込まれ、そこから読み出される。
一実施形態では、セクタ５０７は決して消去又はプログラムされず、ランダム番号発生器源として機能し、このことは、２０１７年３月２０日に出願され、「Ｓｙｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｇｅｎｅｒａｔｉｎｇ Ｒａｎｄｏｍ Ｎｕｍｂｅｒｓ Ｂａｓｅｄ Ｏｎ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ Ｅｎｔｒｏｐｙ」（「ランダム番号出願」）と題する米国仮出願第６２／４７９，１９３号に記載されているとおりであり、これは、参照により本明細書に組み込まれており、本出願と同じ譲受人によって出願された。ランダム番号出願に示されているように、差動検知を使用してメモリセルを対で読み出すことにより（情報の各々のビットに対して４個のメモリセルを必要とする）、閾値下動作では（選択ゲートがオフであることを意味し、その結果、任意の検出された読み出し電流は漏洩電流のみである）、漏洩電流は、セルのランダム性を測る正しい尺度を提供することが発見されている。情報のそれぞれのビット値は、４つのメモリセルの漏洩電流から導出され、２つのビット線に組み合わされ、２つの組み合わせた電流は互いに減算されて、単一のビット値を反映する正又は負の結果をもたらす。ランダムな番号（メモリセル製造のセル間のランダム性を反映する）を提供する、全ての専用セルのこれらの単一ビット値の組み合わせは、メモリセルアレイに一意であり、メモリセルアレイから確実かつ繰り返し読み出すことができる。代替的に、ランダム番号は、カップリング比変動、寸法特性（例えば、幅、長さ、厚さ）、及び電気不整合（そのような閾値電圧変動）などのフラッシュメモリセルの固有特性に基づいて、ＰＵＦ（物理的複製困難関数）によって生成することができる。例えば、アレイ内の全てのセルに対する固定された電圧でのプログラミング又は消去は、異なるセルのためのいくつかのランダムなセル電流レベルをもたらす。差動ラッチ検知を２つの異なるセルと共に使用して、基本的に１つのセルを他のセルと比較するランダム出力を確立することができる。２つのセルは、エントロピーを最大化するために戦略的に配置される。２つのセル間の不一致は、ランダムな一意の番号をもたらす。プロセス、温度、及び電圧の変動に対するランダム番号生成の再現性を向上させるために、複数のセルを使用して、１つの超セルを表すことができる。例えば、１６個のセルは、差動増幅器への１つの入力を表すことができ、したがって、１つのランダムビットを生成するために合計３２個のセルが必要とされる。
ここで、制御論理４５１は、ランダム番号アプリケーションの発明又は他の技術を使用して、セクタ５０７内のセルからランダム番号を判定し、そのランダム番号を、保護されたセクタ５０３及び５０４からのプログラミング及び読み出しに利用する。例えば、ランダム番号Ｒは、オフセットとしてアドレスに適用することができる。保護されたセクタ５０３及び５０４への書き込み動作がアドレスＡを対象としている場合に、書き込み動作は、実際には、Ｒ*ｋに等しい行内のオフセットを有するアドレスＡに対応する行内の位置に実際に発生し得（ｋは整数値を生成するための定数である）、ここでオフセットは、その行内で、ただしアドレスＡに対応するセルの右側のＲ*ｋ位置であるセルにおいて、単に書き込みを発生させる（ここで、最初の列内のその行内のセルに、最後の列内のその行内のセルの後でラップアラウンドする）。このようにして、ランダム番号Ｒは、固定セクタ５０３及び５０４への書き込み動作の位置に影響を与える。セクタ５０３及び５０４からの読み出し動作について、同じランダム番号Ｒが、読み出し要求の対象であるアドレスＡへのオフセットを実施するために使用される。したがって、アドレスＡからデータを読み出すことを望むハッカーは、そのハッカーがランダム番号Ｒを知ることはないため、アドレスＡからデータを読み出すことができない。
別の実施形態では、データは、保護されたセクタ５０３及び５０４から読み出すことができ、任意選択的に、ランダムなデータを別のセクタから並行して読み出すことができ、その結果、検知増幅器がハッキングされる場合に、どのデータが保護されたセクタ５０３及び５０４内に記憶され、どのデータが他の場所から読み出された「ダミー」ランダムデータであったかが不明になる。
メタデータ又はシステム情報は、典型的には、アレイ５００内にも記憶される。ここで、保護されていない情報セクタ５０５は、追加のセキュリティ対策を有さない通常の情報セクタである。保護された情報セクタ５０６は、保護されたセクタ５０３及び５０４と同じメカニズムを対象とし、唯一の違いは、保護された情報セクタ５０６が、メタデータ又はシステム情報を含み、ユーザデータを含まないことである。
図６は、パスワードで保護され、それにより、外部デバイスは、保護された情報セクタ５０６内に以前に記憶されたパスワードを提供する場合にのみ、読み出し又は書き込みのためにダイ４００へのアクセスを許可される、アクセス方法６００を示す。最初に、ダイ４００は、受信されたパスワード６０２を含むパスワード認証要求６０１を受信する（工程６１０）。次に、認証コントローラ６０３は、受信されたパスワード６０２を記憶されたパスワード６０４と比較する（工程６２０）。ここで、認証コントローラ６０３は論理回路４５１の一部であり得、記憶されたパスワード６０４は、ダイ４００の製造中、ダイ４００の初期構成中に、保護された情報セクタ５０６内、若しくはダイ４００の他の場所に以前に保存されており、又はダイ４００の最初の使用中のユーザであり得る。受信されたパスワード６０２が、記憶されたパスワード６０４と同じである場合に、ダイ４００は、外部デバイスによって要求されたアクセスを許可する（工程６３０）。受信されたパスワード６０２が記憶されたパスワード６０４と同じではない場合に、ダイ４００は、外部デバイスによって要求されたアクセスを許可しない（工程６４０）。任意選択的に、例えば、ＯＴＰビットを設定することによって、記憶されたパスワード６０４が最初に記憶された後に、保護された情報セクタ５０６へのアクセスを無効にすることができる。任意選択的に、記憶されたパスワード６０４は、ランダム番号出願又は上述のものなどの不揮発性メモリの変動に基づいて、ＰＵＦ（物理的複製困難関数）によって生成された一意の鍵を使用して、認証コントローラ６０３によって暗号化及び復号することができる。
図７は、フラッシュメモリシステム７００（ダイ４００上に実装され得る）を示す。フラッシュメモリシステム７００は、アレイ７０１及び７０２（図４のアレイ４０１及び４０３に対応する）、行デコーダ７０３及び７０４（行デコーダ４０５及び４０６に対応する）、列デコーダ７０５及び７０６（列デコーダ４０６及び４０８に対応する）、並びに検知回路７１０（検知回路４１０に対応する）を備える。フラッシュメモリシステム７００は、基準アレイ７０９、及び検知回路電流基準７０８を更に備える。
アレイ７０１内のフラッシュメモリセルの各列は、アレイ７０１内の全ての列につき１つのビット線が存在するように、ビット線に結合される。同様に、アレイ７０２内のフラッシュメモリセルの各列は、アレイ７０２内の全ての列につき１つのビット線が存在するように、ビット線に結合される。列デコーダ７０５及び７０６は、選択されたアドレスについての読み出し動作中に、選択されたビット線を検知回路７１０に接続する。検知回路７１０は、複数の検知増幅器回路７０７ａ、７０７ｂ、．．．、７０７ｎを備えており、ｎは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム７００のＩＯ幅と呼ばれる（典型的には、ｎは３２又は６４である）。これらの検知増幅器回路は、検知増幅器回路７０７と総称される。
この実施形態では、基準アレイ７０９は、アレイ７０１及び７０２のフラッシュメモリセルと構造が同一であるが、ユーザデータを記憶するために実際に使用されないダミーフラッシュメモリセルのアレイである。基準アレイ７０９は、アレイ７０１及び７０２の両方を検知するための読み出し基準バイアスを生成するように機能する。代替的な実施形態では、基準アレイ７０９は、フラッシュメモリセルを有さない標準的な基準トランジスタを備える。これらの標準的な基準トランジスタは、検知回路７１０のための異なるトリップ点（すなわち、「０」～「１」を区別する電流又は電圧レベル）を提供するように、異なってサイズ決めされ、及び／又は、バイアスがかけられる。別の代替的な実施形態では、基準アレイ７０９は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、検知回路７１０のための異なるトリップ点を提供するように異なってサイズ決めされる。
検知回路電流基準７０８は、ダミーフラッシュメモリセルのうちの１つ以上に結合され、電流を生成する。この電流は、電流ミラーリング技術を使用して、検知増幅器回路７０７の各々でミラーリングされる。ミラーリングされた基準電流は、選択メモリセル内に記憶されたデータの値を示す出力を生成するための、アレイ７０１又は７０２から選択メモリセルに対して比較された基準電流である。
図８は、別のフラッシュメモリシステム８００（ダイ８００上に実装され得る）を示す。フラッシュメモリシステム８００は、フラッシュメモリシステム７００のように、アレイ７０１及び７０２と、行デコーダ７０３及び７０４と、列デコーダ７０５及び７０６と、を備える。フラッシュメモリシステム８００は、基準アレイ８０１及び８０２と、検知回路８０３と、を更に備える。
アレイ７０１内のフラッシュメモリセルの各列は、アレイ７０１内の全ての列につき１つのビット線が存在するように、ビット線に結合される。同様に、アレイ７０２内のフラッシュメモリセルの各列は、アレイ７０２内の全ての列につき１つのビット線が存在するように、ビット線に結合される。列デコーダ７０５及び７０６は、選択されたアドレスについての読み出し動作中に、選択されたビット線を検知回路８０３に接続する。検知回路８０３は、複数の検知増幅器回路８０４ａ、８０４ｂ、．．．、８０４ｎを備えており、ｎは、同時に読み出すことができるビット線の数であり、フラッシュメモリシステム８００のＩＯ幅と呼ばれる（典型的には、ｎは３２又は６４である）。これらの検知増幅器回路は、検知増幅器回路８０４と総称される。
この実施形態では、基準アレイ８０１及び８０２は両方とも、アレイ７０１及び７０２のフラッシュメモリセルと構造が同一であるが、ユーザデータを記憶するために実際に使用されないダミーフラッシュメモリセルのアレイである。選択メモリセルがアレイ７０１内にあるときに、各検知増幅器回路８０４は、基準アレイ８０２内のメモリセルに接続され、このメモリセルは、基準メモリセルとして機能する。選択メモリセルがアレイ７０２内にあるときに、各検知増幅器回路８０４は、基準メモリセルとして作用する基準アレイ８０１内のメモリセルに接続される。したがって、フラッシュメモリシステム８００は、フラッシュメモリシステム７００とは異なり、検知回路電流基準７０８又は電流ミラーの使用を必要としない。別の代替的な実施形態では、基準アレイ８０１及び８０２は、フラッシュメモリセルを有さない標準的な基準トランジスタを備える。これらの標準的な基準トランジスタは、検知回路８０３の異なるトリップ点を提供するように、異なってサイズ決めされ、及び／又はバイアスがかけられる。別の代替的な実施形態では、基準アレイ８０１及び８０２は、フラッシュメモリセルを有さない標準的な基準抵抗器を備える。これらの標準的な基準抵抗器は、検知回路８０３の異なるトリップ点を提供するように異なってサイズ決めされる。
図９は、例えば、ハッカーが、アレイ内に記憶されるデータを判定する試みにおいて、ダイ４００又はダイ４００内の特定の構成要素の単純電力解析ＳＰＡ又は電力差分解析ＤＰＡ）を使用するサイドチャネル攻撃を利用することによってなど、電力消費のシグネチャを監視している状況に対するセキュリティを提供するためのシステム電力バランスのシステム及び方法を示す。具体的には、先行技術のフラッシュメモリシステムでは、ハッカーは、各読み出しサイクルの電力消費に基づいて、検知回路によって読み出されるデータを識別することができる。例えば、フラッシュメモリセルからの「０」の読み出しと比較して、フラッシュメモリセルから「１」を読み出すために、異なる量の電力が消費される。したがって、検知回路の電力消費を監視することによって、読み出し中のセルの値を推測することができ、したがって、アレイから読み出されるデータを推測することができる。
図９のシステムでは、データＤがアレイ４０１又は４０３内のアドレスＡに書き込まれるときに、そのデータの補数であるデータＤバーが、アレイ４０２又は４０４内のアドレスＡに書き込まれる。その後、アレイ４０１又は４０３のデータ内のアドレスＡからデータが読み出されるときに、データはまた、アレイ４０２又は４０４内のアドレスＡからも同時に読み出される。同じアドレスの２つのアレイ内に記憶されたデータは必ず相互の補数であるため、各読み出し動作に対して、「１」と「０」との両方が読み取られ、検知回路４１３及び４１４の組み合わされた電力消費は、全ての読み出し動作に関して同じである。したがって、ハッカーは、検知回路４１３及び４１４によって消費された電力を単に監視することによって、アレイのいずれかから読み出されるデータを判定することができない。上記の電力平衡化手法は、使用されるフラッシュメモリマクロの複数のインスタンスが存在するシステムレベルで適用することができる。この場合に、データＤは、１つのインスタンスに記憶され、データＤバーは別のインスタンスに記憶され、データＤ及びデータＤバーは、両方とも同時に、読み出し動作でアクティブ化される。
図１０は、メモリアレイ及びノイズ構成要素１０００を示す。ここで、データは、先行技術のようにアレイ４０１又は４０３に書き込まれる。しかしながら、読み出し動作中、検知回路４１３はアレイ４０１又は４０３からデータを読み出し、検知回路４１４はアレイ４０２又は４０４内のアドレスから、同時にランダムなデータを読み出す。したがって、検知回路４１３及び４１４の組み合わされた電力消費は、アレイ４０１又は４０３から読み出されるデータに起因する構成要素、アレイ４０２又は４０４内のランダムデータから読み出される「０」又は「１」に起因する構成要素を含む。その結果、特に、「１」及び「０」又は「０」及び「１」が検知回路４１３及び４１４によって読み出される状況では、アレイ４０１又は４０３から読み出されるデータの全てを、アレイ４０２又は４０４から読み出されるランダムデータに起因する検知回路４１３及び４１４の電力消費に基づいて識別することができなくなる。フラッシュメモリマクロの複数のインスタンスを含む一実施形態では、ランダムデータを記憶するために１つのフラッシュメモリマクロのみが必要とされる。ランダムデータを有するマクロは、任意の他のフラッシュメモリマクロからデータを読み出すときに、並行してアクティブ化される。
図１１は、差動メモリアレイ１１００を示す。ここで、アレイは、図４のアレイ４０１及び４０３である。アレイはまた、アレイ４０２及び４０４、並びにそれらの関連する回路、又は任意の他の対のアレイであってもよいことを理解されたい。図１１のシステムでは、データＤがアレイ４０１のアドレスＡに書き込まれるときに、そのデータの補数であるデータＤバーが、アレイ４０３内のアドレスＡに書き込まれる。その後、アレイ４０１又は４０３のデータ内のアドレスＡからデータが読み出されるときに、データはまた、アレイ４０３内のアドレスＡからも同時に読み出される。同じアドレスの２つのアレイ内に記憶されたデータは必ず相互の補数であるため、各読み出し動作に対して、「１」と「０」との両方が読み出され、検知回路４１３の電力消費は、全ての読み出し動作に関して同じである。したがって、ハッカーは、検知回路４１３によって消費された電力を単に監視することによって、アレイのいずれかから読み出されたデータを判定することができない。
図１２は、検知回路４１３の例示的な回路を示す。検知増幅器回路１２００は、メモリデータ読み出しブロック１２０１、メモリ基準読み出しブロック１２０２、差動増幅器ブロック１２０３を備える。
メモリデータ読み出しブロック１２０１は、検知負荷ＰＭＯＳトランジスタ１２０４、検知ノード１２２２にバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳを印加するスイッチ１２０５、及び選択メモリセル１２０７に結合された有効化検知ＮＭＯＳトランジスタ１２０６を備える。検知負荷ＰＭＯＳトランジスタ１２０４は、メモリセル１２０７からのセル電流と比較される読み出し基準電流を提供する。検知ノード１２２２は、検知負荷ＰＭＯＳトランジスタ１２０４からの読み出し基準電流がメモリセル電流よりも大きい場合に高くなり（ＶＤＤＩＯ １２１９に向かって）、メモリセル電流が読み出し基準電流よりも大きい場合に低くなる（接地に向かって）。検知負荷ＰＭＯＳトランジスタ１２０４からの基準電流は、任意選択的に、基準メモリセルから電流を流す電流ミラー構成を使用して提供することができる。代替的に、検知負荷ＰＭＯＳトランジスタ１２０４からの基準電流は、適切にサイズ決めされるか又はバイアスがかけられた基準抵抗器又は基準トランジスタからの電流をミラーリングする、電流ミラー構成を使用して提供することができる。
メモリ基準読み出しブロック１２０２は、検知負荷ＰＭＯＳトランジスタ１２０８、基準ノード１２２０にバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳを印加するスイッチ１２０９、及び補償メモリセル１２１１に結合された有効化検知ＮＭＯＳトランジスタ１２０１を備える。補償メモリセル１２１１は、検知ノード１２２０上に基準電圧ＶＢＬＲＤ＿ＢＩＡＳを保持する保持コンデンサとして機能する。代替的に、ＭＯＭＣＡＰ（ｍｅｔａｌ ｏｘｉｄｅ ｍｅｔａｌ ｃａｐ、金属酸化物金属キャップ）などの明示的なコンデンサを、保持コンデンサとして使用することができる。代替的に、ノード１２２０の接合容量又はゲート容量からなどの寄生容量を保持コンデンサとして使用することができる。基準ブロック１２０２は、基準ノード１２２０のダミーブロックとして機能する。基準検知負荷ＰＭＯＳトランジスタ１２０８は、オフ状態にあってもよく、又は非選択ビット線の接合部及び／又はトランジスタ漏洩からノード１２２０の漏洩などの補償漏洩電流を提供するために使用されてもよい。ＶＢＬＲＤ＿ＢＩＡＳのバイアス電圧レベルは、検知ノード１２２２の検知電圧と比較される基準ノード１２２０の基準電圧として機能する。
差動増幅器ブロック１２０３は、共に比較器を形成する入力クロス結合ＰＭＯＳトランジスタ１２１３及び１２１５、並びに入力クロス結合ＮＭＯＳトランジスタ１２１４及び１２１６と、ＰＭＯＳイネーブリングトランジスタ１２１２（クロス結合ＰＭＯＳトランジスタ１２１３及び１２１５の過渡バイアステール電流としても作用する）と、ＮＭＯＳ有効化トランジスタ１２１７（クロス結合ＮＭＯＳトランジスタ１２１４及び１２１６の過渡バイアステール電流としても作用する）と、を備える。比較すると、ＮＭＯＳトランジスタ１２１７は、最初にＮＭＯＳトランジスタ１２１４及び１２１６からの比較をトリガして、ノード１２２０と１２２２との間に電圧デルタを発生させ、次いで、ＰＭＯＳトランジスタ１２１２は、全電源をノード１２２０と１２２２との両方に復元するＰＭＯＳトランジスタ１２１３及び１２２０からの比較を開始するように有効にされる。代替的に、ＮＭＯＳトランジスタ１２１７とＰＭＯＳトランジスタ１２１２との両方を同時に有効にされ、比較をトリガすることができる。
動作中、差動増幅器ブロック１２０３は、メモリデータ読み出しブロック１２０１によって作成される検知ノード１２２２を、メモリ基準読み出しブロック１２０２によって作成される基準ノード１２２０と比較して、出力１２２０を生成する。最初に、ノード１２２２及び１２２０の電圧は、（スイッチ１２０５及び１２０９によって）同じ基準電圧レベルＶＢＬＲＤ＿ＢＩＡＳで初期化される。次いで、検知ノード１２２２の電圧が発生する（選択メモリセル電流１２０７に応じて高又は低になることは、ＰＭＯＳトランジスタ１２０４を導通する読み出し基準電流よりも小さいか又は大きい）。次いで、比較は、検知ノード１２２２の電圧を基準ノード１２２０の電圧と（トランジスタ１２１７及び１２１２によって）比較するようにトリガされる。検知ノード１２２２及び基準ノード１２２０の最終電圧は、比較が完了した後、完全な供給レベルにある。
トランジスタ１２０４を導通する読み出し基準電流が、メモリセル１２０７から引き出されたメモリセル電流を超える（選択メモリセル内に「０」が記憶されていることを示す）場合は、出力１２２０が低くなる。トランジスタ１２０４内の読み出し基準電流が、メモリ１２０７から引き出されたメモリセル電流よりも小さい（選択メモリセル内に「１」が記憶されていることを示す）場合は、出力１２２０が高くなる。
メモリデータ読み出しブロック１２０１及びメモリ基準読み出しブロック１２０２は、典型的には、約３．０ボルトである電力バス１２１９（ＶＤＤＩＯ、すなわち、ＩＯ電源ともラベル付けされている）から電力を引き出す。差動増幅器ブロック１２０３は、電力バス１２１８（ＶＤＤＳＡ、典型的には、コア論理電源ともラベル付けされている）から電力を引き出し、これは典型的には、２８ｎｍ以下などのスケーリングされた技術ノードに対して約１．０５ボルト以下である。高性能要件のために高いメモリセル電流を得るためには、読み出しビット線電圧は、可能な限り高くする必要があり、これは、ノード１２２２の電圧を１ｖ～１．４ｖになどに、高くする必要があることを意味する。これは、トランジスタ１２０４が、典型的には≦１．０５ｖのコア論理供給部よりもはるかに高い電圧供給部から動作する必要があることを意味する。したがって、回路ブロック１２０１及び１２０２は、コア論理供給部よりもはるかに高いＩＯ供給部で動作する必要がある。これは、回路ブロック１２０１及び１２０２が、比較的大きい面積を必要とする３ｖ ＩＯトランジスタを含むことを意味する。
検知回路１２００の別の動作方法では、検知回路１２００は、以下のように、２つの補償セルを有する差動検知回路として動作する。メモリデータ読み出しブロック１２０１の検知負荷ＰＭＯＳトランジスタ１２０４は、オフ状態にあってもよく、又は選択ビット線の接合部及び／又はトランジスタ漏洩からノード１２２２の漏洩などの補償漏洩電流を提供するために使用されてもよい。スイッチ１２０５は、検知ノード１２２２をバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳにプリチャージするために使用される。その間、スイッチ１２０９は、基準ノード１２２０をバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳにプリチャージするために使用される。補償メモリセル１２１１は、選択セル１２０７のデータを補償するデータを有する別のメモリセルに結合される。プリチャージ期間後、例えば、選択セル１２０７データが「１」であり、補償セル１２１１データが「０」であるときに、検知ノード１２２２及び基準ノード１２２０は両方とも接地に向かって放電し、検知ノード１２２２がより高速である。ランプダウン中の特定の時間において、比較器回路１２０３は、検知ノード１２２２を基準ノード１２２０と比較するように有効にされる。選択セル１２０７のデータが「１」であり、補償セル１２１１のデータが「０」である上記の場合に、検知ノード１２２２は接地に進み、基準ノード１２２０はＶＤＤＳＡに向かって進む。この場合に、回路１２００全体はＶＤＤＳＡ供給部（コア論理供給部）からのみ動作する必要がある。この方法は、差動メモリアレイ１１００に適用するための好ましい方法である。
図１３は、検知回路４１３のための電力平衡回路を示す。検知増幅器回路１３００は、メモリデータ読み出しブロック１３０１、メモリ基準読み出しブロック１３０２、及び差動増幅器ブロック１３０３を備える。検知回路１３００は、任意のデータパターンに応じて平衡電力を提供する平衡（一定）電力差動ラッチ検知回路である。
メモリデータ読み出しブロック１３０１は、検知負荷ＰＭＯＳトランジスタ１３０４、検知ノード１３２２にバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳを印加するスイッチ１３０５、及び選択メモリセル１３０７に結合された有効化検知ＮＭＯＳトランジスタ１３０６を備える。検知負荷ＰＭＯＳトランジスタ１３０４は、メモリセル１３０７からのセル電流と比較される読み出し基準電流を提供する。検知ノード１３２２は、検知負荷ＰＭＯＳトランジスタ１３０４からの読み出し基準電流がメモリセル電流よりも大きい場合に高くなり（ＶＤＤＩＯ １３１９に向かって）、メモリセル電流が読み出し基準電流よりも大きい場合に低くなる（接地に向かって）。検知負荷ＰＭＯＳトランジスタ１３０４からの基準電流は、任意選択的に、基準メモリセルから電流を流す電流ミラー構成を使用して提供することができる。代替的に、検知負荷ＰＭＯＳトランジスタ１３０４からの基準電流は、適切にサイズ決めされるか又はバイアスがかけられた基準抵抗器又は基準トランジスタからの電流をミラーリングする、電流ミラー構成を使用して提供することができる。
メモリ基準読み出しブロック１３０２は、検知負荷ＰＭＯＳトランジスタ１３０８、基準ノード１３２０にバイアス電圧ＶＢＬＲＤ＿ＢＩＡＳを印加するスイッチ１３０９、及び補償メモリセル１３１１に結合された有効化検知ＮＭＯＳトランジスタ１３０１を備える。補償メモリセル１３１１は、検知ノード１３２０上に基準電圧ＶＢＬＲＤ＿ＢＩＡＳを保持する保持コンデンサとして機能する。代替的に、ＭＯＭＣＡＰ（金属酸化物金属キャップ）などの明示的なコンデンサを、保持コンデンサとして使用することができる。代替的に、ノード１３２０の接合容量又はゲート容量からなどの寄生容量を保持コンデンサとして使用することができる。基準ブロック１３０２は、基準ノード１３２０のダミーブロックとして機能する。基準検知負荷ＰＭＯＳトランジスタ１３０８は、オフ状態にあってもよく、又は非選択ビットラインの接合部及び／又はトランジスタ漏洩からノード１３２０の漏洩のためなどの、基準電流及び補償漏洩電流を含むバイアス電流を提供するために使用されてもよい。ＶＢＬＲＤ＿ＢＩＡＳのバイアス電圧レベルは、検知ノード１３２２の検知電圧と比較される基準ノード１３２０の基準電圧として機能する。
差動増幅器ブロック１３０３は、共に比較器を形成する入力クロス結合ＰＭＯＳトランジスタ１３１３及び１３１５、並びに入力クロス結合ＮＭＯＳトランジスタ１３１４及び１３１６と、ＰＭＯＳ有効化トランジスタ１３１２（クロス結合ＰＭＯＳトランジスタ１３１３及び１３１５の過渡バイアステール電流としても作用する）と、ＮＭＯＳ有効化トランジスタ１３１７（クロス結合ＮＭＯＳトランジスタ１３１４及び１３１６の過渡バイアステール電流としても作用する）と、を備える。比較すると、ＮＭＯＳトランジスタ１３１７は、最初にＮＭＯＳトランジスタ１３１４及び１３１６からの比較をトリガして、ノード１３２０と１３２２との間に電圧デルタを発生させ、次いで、ＰＭＯＳトランジスタ１３１３は、全電源をノード１３２０と１３２２との両方に復元するＰＭＯＳトランジスタ１３１３及び１３２０からの比較を開始するように有効にされる。代替的に、ＮＭＯＳトランジスタ１３１７とＰＭＯＳトランジスタ１３１２との両方を同時に有効にされ、比較をトリガすることができる。
差動増幅器ブロック１３０３は、ＰＭＯＳトランジスタ１３１８、並びにＮＭＯＳトランジスタ１３１９及び１３２０を更に備え、これらは共に、任意のデータパターンに応じて検知回路１３００の平衡電力を提供することができる平衡電力回路を形成する。トランジスタ１３１９は、選択セル１３０７が消去状態（メモリセルが大電流を導通している）にあるときに、検知ノード１３２２の電圧レベルが基準ノード１３２０の電圧レベルよりも低いようにサイズ決めされる。
動作中、差動増幅器ブロック１３０３は、メモリデータ読み出しブロック１３０１によって作成される検知ノード１３２２を、メモリ基準読み出しブロック１３０２によって作成される基準ノード１３２０と比較して、出力１３２０を生成する。最初に、ノード１３２２及び１３２０の電圧は、（スイッチ１３０５及び１３０９によって）同じ基準電圧レベルＶＢＬＲＤ＿ＢＩＡＳで初期化される。次いで、検知ノード１３２２の電圧は、（ＰＭＯＳトランジスタ１３０４内を導通する読み出し基準電流に対して選択メモリセル電流１３０７に応じて）基準ノード１３２０よりも大きく又は低く発生する。次いで、比較は、検知ノード１３２２の電圧を基準ノード１３２０の電圧と（トランジスタ１３１７及び１３１３によって）比較するようにトリガされる。検知ノード１３２２及び基準ノード１３２０の最終電圧は、比較が完了した後、完全な供給レベルにある。
トランジスタ１３０４を導通する読み出し基準電流が、メモリセル１３０７から引き出されたメモリセル電流を超える（選択メモリセル内に「０」が記憶されていることを示す）場合は、出力１３２０が低くなる。トランジスタ１３０４内の読み出し基準電流が、メモリ１３０７から引き出されたメモリセル電流よりも小さい（選択メモリセル内に「１」が記憶されていることを示す）場合は、出力１３２０が高くなる。
メモリデータ読み出しブロック１３０１及びメモリ基準読み出しブロック１３０２は、典型的には、約３．０ボルトである電力バス１３１９（ＶＤＤＩＯ、すなわち、ＩＯ電源ともラベル付けされている）から電力を引き出す。差動増幅器ブロック１３０３は、電力バス１３１８（ＶＤＤＳＡ、典型的には、コア論理電源ともラベル付けされている）から電力を引き出し、これは典型的には、２８ｎｍ以下などのスケーリングされた技術ノードに対して約１．０５ボルト以下である。高性能要件のために高いメモリセル電流を得るためには、読み出しビット線電圧は、可能な限り高くする必要があり、これは、ノード１３２２の電圧を１ｖ～１．４ｖになど、高くする必要があることを意味する。これは、トランジスタ１３０４が、典型的には、≦１．０５ｖのコア論理供給部よりもはるかに高い電圧供給部から動作する必要があることを意味する。したがって、回路ブロック１３０１及び１３０２は、コア論理供給部よりもはるかに高いＩＯ供給部で動作する必要がある。これは、回路ブロック１３０１及び１３０２が、比較的大きい面積を必要とする３ｖ ＩＯトランジスタを含むことを意味する。
図１４は、プログラミング動作中にダイ４００又はダイ４００内の特定の構成要素の電力消費を監視する状況に対するセキュリティを提供するためのシステム及び方法を示す。具体的には、先行技術のフラッシュメモリシステムでは、各プログラミングサイクルの電力消費を監視することによって、セルがプログラムされているかどうか（すなわち、「０」がセルに書き込まれた）を識別することができ、これは、「０」がプログラムされているかどうかを示す（ここで、プログラムされていないということは、セルが「１」のままであることを意味する）。
図１４のシステムでは、データＤがアレイ４０１内のアドレスＡに書き込まれるときに、そのデータの補数であるデータＤバーが同時に、ダミーアレイ１４０１に書き込まれる。データＤが「０」である場合に、アレイ４０１内のアドレスＡは「１」にプログラミングされ、データＤバーは「１」であり、ダミーアレイ４０１においてプログラミングが発生しないことを意味する。データＤが「１」である場合に、アレイ４０１内のアドレスＡはプログラムされず、データＤバーは「１」であり、ダミーアレイ１４０１内のセルにプログラムされる。したがって、任意のプログラミング動作について、電力消費は同じであり、したがって、ハッカーは、アレイ４０１内のアドレスＡのデータがプログラミング動作に基づいて「０」又は「１」であるかどうかを判定することができない。
図１５Ａは、ウェハ１５０１を示す。先行技術では、ウェハ１５０１は製造され、ダイ４００の複数の異なるインスタンスを含む。
図１５Ｂは、ウェハ１５０１内のダイ４００の９つの例示的なインスタンスを示す。先行技術では、各ダイ内部にウェハ試験相互接続（図示せず）が含まれることが一般的である。１５０１が製造された後、ウェハ試験相互接続（図示せず）を使用して、各ダイ４００を試験する。その後、どのダイ４００が試験手順に合格し、どのダイ４００が不合格であるかが分かると、ウェハ１５０１は個々のダイ４００にスライスされる。スクライブ線１５０３として知られる例示的なスライス線を図１５Ｂに示す。ハッカーは、先行技術のデバイスを取り、パッケージを取り除き、ウェハ試験相互接続を使用してダイ４００の内容物にアクセスすることが知られている。
図１５Ｃは、保護された試験相互接続を用いてウェハ１５０１をスライスする改善された方法を示す。ウェハ試験相互接続マトリックス１５０２は、スクライブ領域内に延在するように示される。具体的には、水平スクライブ線は、ここで、ダイ４００の底縁部に直接隣接するように作製され、したがって、ダイがパッケージングされてフィールドに送られるときに、ウェハ試験相互接続マトリックス１５０２の残りの部分がダイ４００に付着しないように、各ダイ４００をその結合されたウェハ試験相互接続マトリックス１５０２から除去する。したがって、ウェハ試験相互接続マトリックス１５０２がもはや存在しないため、ハッカーは、ウェハ試験相互接続マトリックス１５０２を使用してダイ４００の内容物にアクセスすることができなくなる。
図１６は、ダイ４００の一実施形態であるダイ１６００を示す。先行技術では、ハッカーは、多くの場合に、チップからパッケージを除去し、半導体ダイを電気的にプロービングして、ダイの内容物を判定していた。ダイ１６００は、そのような行動に対抗するための設計を含む。ダイ１６００は、上部有効化論理障害検出（ＬＦＤ）相互接続マトリックス１６０１、金属シールド１６０２、並びに他の層１６０３（残りのアクティブチップ層及び金属層を含む）を備える。上部有効化ＬＦＤ相互接続マトリックス１６０１及び金属シールド１６０２は、ダイ１６００の固定回路に不可欠な構成要素である。ハッカーがダイ１６００を電気的にプロービングする場合に、ＬＦＤ相互接続マトリックス及び／又は金属シールド１６０２が損傷し、損傷した金属が短絡及び／又は開回路を生じさせるため、損傷領域に結合された回路が破壊され、その結果、侵入障害検出が行われ、チップアクセス又はチップ動作を無効にするなど、オンチップコントローラが予防措置又はセキュリティ対策をとることが可能になる。これにより、ダイ１６００の電気的プロービングを実施することによって、ダイ１６００の内容物を判定することがはるかに困難となる。
図１７Ａは、アドレス障害検出システムの一実施形態を示す。メモリシステム１７００は、前述の実施形態のように、行デコーダ４０５、アレイ４０１、及び列デコーダ４１１を含む。メモリシステム１７００は、アドレス障害検出アレイ１７０１、アドレス障害検出アレイ１７０２、アドレス障害検出アレイ１７０４、アドレス障害検出回路１７０３、及びアドレス障害検出回路１７０５を更に含む。列デコーダ４１１は、マルチプレクサのセットであり、多くの場合に、階層型マルチプレクサを備える。図１７Ｂを参照して、例示的な列デコーダ４１１の一部分を示す。アレイ４０１内の各列は、ビット線に結合される。ここで、４本のビット線が示され、ＢＬ０～ＢＬ３とラベル付けされている。マルチプレクサの第１の階層は、アクティブ化される一対の隣接するビット線を選択する。２つのそのようなマルチプレクサ、すなわち、Ｔ０及びＴ１が示されている。マルチプレクサの第２の階層は、一対の隣接するビット線の中からビット線を選択する。ここで、各ビット線は、Ｖ０～Ｖ３とラベル付けされている、それ自体のマルチプレクサを有する。したがって、ＢＬ０が選択されることが意図される場合、Ｗ０及びＶ０がアクティブ化される。
再び図１７Ａを参照すると、列デコーダ４１１は、行デコーダ４０５と同様に障害の影響を受けやすいことが理解され得る。この例では、アドレスＹは列デコーダ４１１に入力され、アドレスＸは行デコーダ４０５に入力される。アドレスＹは、どのマルチプレクサがアクティブ化されるかを示すビットを含む（これは次に、ビット線をアサートする）。各ビット線は、アドレス障害検出アレイ１７０１内の行に結合される。ビット線がアサートされるときに、アドレス障害検出アレイ１７０１内の行がアサートされ、アドレス障害検出アレイ１７０２内の行がアサートされ、値が出力される。その値は、アドレスＹの列部分と比較することができる。値が異なる場合に、障害が発生しており、誤ったビット線がアサートされている。アドレス障害検出アレイ１７０４は、不要な行アドレスがアサートされるときを検出するために使用される。行（ワード線ＷＬ０など）が悪意のある方法でアサートされるときに、アドレス障害検出アレイ１７０４内の行がアサートされ、値が出力される。その値は、アドレス障害検出回路１７０５によってアドレスＸと比較することができる。値が異なる場合に、障害が発生し、誤ったワード線ラインがアサートされている。
図１７Ａの実施形態で使用するための例示的な符号化スキームを図１７Ｃに示す。ここでは、マルチプレクサの２つの階層が使用される。第１の階層は、値Ｔ［０］～Ｔ［３］によって制御されるマルチプレクサを備え、第２の階層は、値Ｖ［０］～Ｖ［７］によって制御されるマルチプレクサを備える。追加の階層が可能であることを理解されたい。ここで、第１の階層内の各マルチプレクサは、３ビット値（例えば、Ｖ［０］＝０００）に関連付けられ、第２の階層内の各マルチプレクサは、２ビット値（例えば、Ｔ［０］＝００）に関連付けられる。アドレス障害検出アレイ１７０１及び１７０２は、各マルチプレクサ値のための符号化された値を含む。アドレスの列構成要素における各「０」は、「０１」として符号化され、アドレス内の各「１」は、「１０」として符号化される。
再び図１７Ａを参照すると、図１７Ｃの符号化スキームを使用することができる。アドレス障害検出回路１７０３は、アドレス障害検出アレイ１７０１内に記憶された符号化された値のビット対において「１１」又は「００」パターンが検出される場合に「０」を出力する。したがって、メモリシステム１７００は、アドレスの列構成要素内の障害を検出することができる。このスキームは、行アドレス障害検出に等しく適用される。
図１８は、論理障害検出回路１８００を示す。論理障害検出回路は、消去／プログラム／読み出し／試験（erase/program/read/test、Ｅ／Ｐ／Ｒ／Ｔ）コマンド論理１８０１、複製消去／プログラム／読み出し／試験コマンド論理１８０２、及び論理障害検出器（デジタル比較器）１８０３を備える。消去／プログラム／読み出し／試験コマンド論理１８０１は、ＣＥｂ、Ｗｅｂ、ＣＬＫ、Ｄｉｎ、及びアドレス信号などのメモリデバイスのコマンドを含む入力ピンから信号を受信し、消去／プログラム／読み出し／試験チップ有効信号を生成する。複製消去／プログラム／読み出し／試験コマンド論理１８０２は、消去／プログラム／読み出し／試験チップを生成し、記憶された構成データ（Ｅ／Ｐ／Ｒ／Ｔ信号シーケンシングなど）に部分的に基づいて信号を生成し、したがって、消去、プログラム、読み出し、及び試験動作中に使用されるべき「理想的な」有効信号とみなすことができる。消去／プログラム／読み出し／試験コマンド論理１８０１及び複製消去／プログラム／読み出し／試験コマンド論理１８０２からの有効信号は、論理障害検出器（デジタル比較器）１８０３に提供され、比較される。信号が同じである場合に、論理障害検出器回路１８０３の出力は障害がないことを示す。信号が異なる場合に、論理障害検出器回路１８０３の出力は障害があることを示す。障害は、例えば、ハッカーが、アレイ内に記憶されたデータを読み出す試みにおいて、入力ピンを使用して読み出しコマンドを強制する場合に発生し得る。ハッカーは、使用する入力信号の正確なシーケンス及びタイミングを知らない場合があり、消去／プログラム／読み出し／試験コマンド論理１８０１から得られる有効信号は、複製消去／プログラム／読み出し／試験コマンド論理１８０２からの理想的な有効信号とはわずかに異なる可能性があり、これにより、ＬＦＤ障害指示がもたらされる。この方式は、アドレス指定デコード回路を監視することによって、不要なアドレス指定論理を検出するために使用することができる。
論理障害検出回路１８００の別の実施形態は、消去／プログラム／読み出し／試験コマンド論理１８０１と同じ入力ピンから同じ信号を受信するための、複製消去／プログラム／読み出し／試験コマンド論理１８０２に関する。この実施形態は、ハッカーがピンをバイパスし、単に有効信号を直接提供するシナリオに対するセキュリティを提供し、この場合に、論理障害検出器１８０３は、１つの入力（例えば、消去／プログラム／読み出し／試験コマンド論理１８０１の出力からの）で有効信号を受信するが、他の入力（例えば、複製消去／プログラム／読み出し／試験コマンド論理１８０２からの）から有効信号を受信せず、これは、ハッカーが、論理障害検出回路１８０３による障害をトリガしないように、２つの位置に有効信号を提供する必要があることを知らないためである。
図１９は、チップアナログ及び／又は混合信号障害検出回路１９００を示す。マイクロプロービングなどの物理的侵入によってなど、フラッシュメモリチップによって使用される回路による任意の改ざんが検出される。チップ障害検出回路は、電源障害検出器１９０１、高電圧消去／プログラム／読み出し障害検出器１９０２、クロック（clock、ＣＬＫ）障害検出器１９０３、温度障害検出器１９０４、及びフラッシュ回路障害検出器１９０５を備える。電源障害検出器１９０１は、予め指定された範囲外の電源を検出するときに、「１」を出力する。高電圧消去／プログラム／読み出し障害検出器１９０２は、予め指定された範囲外の高電圧信号を検出するときに、「１」を出力する。クロック障害検出器１９０３は、予め指定された周波数範囲外のクロック信号を検出するときに、「１」を出力する。温度障害検出器１９０４は、指定された範囲外の動作温度を検出するときに、「１」を出力する。フラッシュ回路障害検出器１９０５は、他のモジュールのいずれかが「１」を出力する場合（すなわち、モジュールのいずれかによって障害が検出されている場合）に、「１」を出力する。一実施形態では、フラッシュ回路障害検出器１９０５はＮＯＲゲートである。
図２０は、チップ障害検出回路２０００を示す。チップ障害検出回路２０００は、回路２００１及び複製回路２００２を備える。回路２００１は出力Ｖｒ１を提供し、回路２００１は出力Ｖｒ２を提供する。Ｖｒ１及びＶｒ２はＤｅｌｔａＶ検出器２００３に提供され、Ｖｒ１とＶｒ２との間の電圧差が特定の閾値（１００～２００ｍＶなど）を上回る場合に、「１」を出力し、そうでなければ「０」を出力する。回路２００１の例としては、オンチップ基準バンドギャップ回路、線形電圧レギュレータＬＤＯ（ｌｏｗ ｄｒｏｐ ｏｕｔ、低ドロップアウト）回路、ＨＶレギュレータなどが挙げられる。チップ障害検出回路２０００は、ハッカーがチップをプロービングし、特定の信号を回路に注入することによってその挙動を操作しようと試みている状況から保護する。
上述の実施形態の全てにおいて、障害が検出される場合に、又は潜在的なセキュリティ侵害を示す何らかの他のイベントが発生する場合に、様々な対策を呼び出すことができる。例えば、「チップ有効」信号をデアサートすることができ、ダイ４００を含むチップ全体を非動作状態にすることができる。又は読み出し動作などの特定の動作は、読み出し有効信号などの信号をデアサートすることによって防止することができる。多数の他の対測定が可能である。
本明細書における本発明に対する言及は、いかなる特許請求項又は特許請求項の用語の範囲も限定することを意図するものではなく、代わりに特許請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、特許請求の範囲を限定するものとみなされるべきではない。本明細書で使用される、用語「～の上方に（over）」及び「～上に（on）」は共に、「直接的に～上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に～上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板上にその要素を形成することも含む可能性がある。

Claims (2)

  1. 第１の複数のフラッシュメモリセル及び第２の複数のフラッシュメモリセルを含むアレイと、
    アドレスを受信するためのデコード回路であって、前記アドレスが前記第１の複数のフラッシュメモリセルに対応する場合に、前記デコード回路は、読み出し又はプログラム動作のために、前記アドレスに対応する行及び列をアクティブ化し、前記アドレスが前記第２の複数のフラッシュメモリセルに対応する場合に、前記デコード回路は、前記アドレスにスクランブル機能を実施して、スクランブルされたアドレスを生成し、読み出し又はプログラム動作のために、前記スクランブルされたアドレスに対応する行及び列をアクティブ化する、デコード回路と、を備え、
    前記スクランブル機能は、（ｉ）前記アレイ内の複数のセル内の漏洩電流、及び、（ｉｉ）前記アレイ内の複数のセルの固定されたプログラム又は消去電圧から生じる電流、のうちの１つから生成されたランダム番号を利用する、フラッシュメモリシステム。
  2. 前記第１の複数のフラッシュメモリセル及び前記第２の複数のフラッシュメモリセルは、スプリットゲートフラッシュメモリセルである、請求項１に記載のフラッシュメモリシステム。
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