CN111226279A - 用于闪存存储器设备的防黑客入侵机构 - Google Patents

用于闪存存储器设备的防黑客入侵机构 Download PDF

Info

Publication number
CN111226279A
CN111226279A CN201880065306.1A CN201880065306A CN111226279A CN 111226279 A CN111226279 A CN 111226279A CN 201880065306 A CN201880065306 A CN 201880065306A CN 111226279 A CN111226279 A CN 111226279A
Authority
CN
China
Prior art keywords
flash memory
array
memory cells
address
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880065306.1A
Other languages
English (en)
Other versions
CN111226279B (zh
Inventor
H·V·特兰
V·蒂瓦里
N·多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Priority to CN202310983957.1A priority Critical patent/CN117012252A/zh
Publication of CN111226279A publication Critical patent/CN111226279A/zh
Application granted granted Critical
Publication of CN111226279B publication Critical patent/CN111226279B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0622—Securing storage systems in relation to access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0637—Permissions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3422—Circuits or methods to evaluate read or write disturbance in nonvolatile memory, without steps to mitigate the problem
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1206—Location of test circuitry on chip or wafer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y04—INFORMATION OR COMMUNICATION TECHNOLOGIES HAVING AN IMPACT ON OTHER TECHNOLOGY AREAS
    • Y04S—SYSTEMS INTEGRATING TECHNOLOGIES RELATED TO POWER NETWORK OPERATION, COMMUNICATION OR INFORMATION TECHNOLOGIES FOR IMPROVING THE ELECTRICAL POWER GENERATION, TRANSMISSION, DISTRIBUTION, MANAGEMENT OR USAGE, i.e. SMART GRIDS
    • Y04S40/00—Systems for electrical power generation, transmission, distribution or end-user application management characterised by the use of communication or information technologies, or communication or information technology specific aspects supporting them
    • Y04S40/20—Information technology specific aspects, e.g. CAD, simulation, modelling, system security

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Software Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Storage Device Security (AREA)

Abstract

本发明公开了用于增强安全性并防止闪存存储器设备受到黑客入侵的多个实施方案。该多个实施方案防止恶意行为者非法入侵闪存存储器芯片来获得存储在芯片内的数据。该多个实施方案包括使用故障检测电路、地址加扰、虚设阵列、密码保护、改进的制造技术和其他机构。

Description

用于闪存存储器设备的防黑客入侵机构
本申请要求于2017年10月13日提交的美国专利申请号15/784,025的权益。
技术领域
公开了用于增强安全性并防止闪存存储器设备受到黑客入侵的多个机构。
背景技术
非易失性存储器单元在本领域中是熟知的。图1中示出了一种现有技术的非易失性分裂栅存储器单元10，该非易失性分裂栅存储器单元包含五个端子。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有表面，在该表面上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)。同样属于N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并且与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并且与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供从第一区14到浮栅24中的耦合。耦合栅CG(也称为控制栅)26位于浮栅24上方并且与其绝缘。擦除栅EG 28在第一区14上方并且与浮栅24和耦合栅26相邻，并且与该浮栅和该耦合栅绝缘。浮栅24的顶角可指向T形擦除栅28的内角以增强擦除效率。擦除栅28也与第一区14绝缘。存储器单元10在美国专利号7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
现有技术非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)对存储器单元10进行擦除，方法是在擦除栅28上施加高电压，使其他端子等于零伏。电子从浮栅24隧穿到擦除栅28中，导致浮栅24带正电，从而导通处于读取状态的单元10。所得的单元擦除状态被称为“1”状态。
通过源极侧热电子编程机制对存储器单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中等电压，以及在位线20上施加编程电流。流经字线22与浮栅24之间的间隙的一部分电子获得足够的能量而注入浮栅24之中，导致浮栅24带负电，从而关断处于读取状态的单元10。所得的单元编程状态被称为“0”状态。
以如下方式在电流感测模式中读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可以反向电流感测模式读取存储器单元10，在该模式中，位线20接地，并且在源极线24上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。
作为另外一种选择，可以如下方式在电压感测模式中读取存储器单元10：在位线20上施加偏置电流(接地)，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压(显著地>0V)，而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可以反向电压感测模式读取存储器单元10，在该模式中，位线20被偏置在偏置电压处，并且在源极线14上施加偏置电流(接地)。在该模式中，存储器单元10输出电压位于源极线14上而非位于位线20上。
在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作。
响应于读取、擦除或编程命令，逻辑电路451(图4中)使各种电压以及时且干扰最低的方式供应至所选择的存储器单元10和未选择的存储器单元10两者的各个部分。
对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦合栅26(CG)。
表1：使用正电压进行读取、擦除和编程的闪存存储器单元10的操作
Figure BDA0002440849540000031
Figure DA00024408495452005
在申请人的一项最新申请(于2015年1月21日提交的以引用方式并入的美国专利申请号14/602,262)中，申请人公开了一种发明，由此可在读取、编程和/或擦除操作期间，将负电压施加到字线22和/或耦合栅26。在该实施方案中，施加到选择的和未选择的存储器单元10的电压和电流如下。
表2：使用负电压进行读取和/或编程的闪存存储器单元10的操作
Figure BDA0002440849540000041
Figure DA00024408495452095
在美国专利申请号14/602,262的另一个实施方案中，当在读取、擦除和编程操作期间未选择存储器单元10时，可将负电压施加到字线22，并且可在擦除操作期间将负电压施加到耦合栅26，使得以下电压被施加：
表3：使用负电压进行擦除的闪存存储器单元10的操作
Figure BDA0002440849540000042
Figure DA00024408495452099
上述CGINH信号为抑制信号，该抑制信号被施加到未选择的单元的耦合栅26，该未选择的单元与选择的单元共享擦除栅28。
图2描绘了另一个现有技术闪存存储器单元210的实施方案。与现有技术闪存存储器单元10一样，闪存存储器单元210包括衬底12、第一区(源极线)14、第二区16、沟道区18、位线20、字线22、浮栅24和擦除栅28。与现有技术闪存存储器单元10不同，闪存存储器单元210不包含耦合栅或控制栅，而是仅包含四个端子：位线20、字线22、擦除栅28和源极线14。这显著降低了操作闪存存储器单元阵列所需的电路(诸如解码器电路)的复杂性。
擦除操作(通过擦除栅进行擦除)和读取操作与图1的操作类似，不同的是不存在控制栅偏置。编程操作也在无控制栅偏置的情况下完成，因此源极线上的编程电压更高以对缺少控制栅偏置进行补偿。
表4示出了可施加到四个端子以用于执行读取、擦除和编程操作的典型电压范围：
表4：闪存存储器单元210的操作
Figure BDA0002440849540000051
Figure BDA0002440849540000061
图3描绘了另一个现有技术闪存存储器单元310的实施方案。与现有技术闪存存储器单元10一样，闪存存储器单元310包括衬底12、第一区(源极线)14、第二区16、沟道区18、位线20、和浮栅24。与现有技术闪存存储器单元10不同，闪存存储器单元310不包含耦合栅或控制栅或擦除栅。另外，字线322替换字线22并且具有与字线22不同的物理形状，如图所示。
现有技术非易失性存储器单元310的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元310进行擦除，方法是在字线322上施加高电压，并且位线和源极线的电压为零伏。电子从浮栅24隧穿到字线322中，使得浮栅24带正电，从而在读取条件下导通单元310。所得的单元擦除状态被称为“1”状态。通过源极侧热电子编程机制对单元310进行编程，方法是在源极线14上施加高电压，在字线322上施加低电压，以及在位线320上施加编程电流。流过字线322与浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取条件下关断单元310。所得的单元编程状态被称为“0”状态。
可用于存储器单元310中的读取、编程、擦除和待机操作的示例性电压在下表5中示出：
表5：闪存存储器单元310的操作
Figure BDA0002440849540000062
Figure BDA0002440849540000071
随着网络攻击者和黑客变得越来越老练，安全性和防篡改措施变得越来越重要。例如，当移动电话被盗时，盗贼或购买该电话的人通常试图从该电话检索数据。这可通过非法入侵电话密码或通过非法入侵电话内的底层硬件来完成。
现有技术包括可在系统级别(例如，针对电话)实施的许多基于软件的安全措施。然而，这些措施不会阻止某人拆开电话并直接从非易失性存储器诸如闪存存储器设备检索数据。迄今为止，可用于闪存存储器设备的安全措施极为有限。
需要专门用于闪存存储器设备的改进的安全措施。
发明内容
本发明公开了用于增强安全性并防止闪存存储器设备受到黑客入侵的多个实施方案。这些实施方案防止恶意行为者非法入侵闪存存储器芯片来获得存储在芯片内的数据。这些实施方案包括使用故障检测电路、地址加扰、虚设阵列、密码保护、改进的制造技术和其他机构。
附图说明
图1是本发明可以应用到其上的现有技术非易失性存储器单元的横截面视图。
图2是本发明可以应用到其上的另一现有技术非易失性存储器单元的横截面视图。
图3是本发明可以应用到其上的另一现有技术非易失性存储器单元的横截面视图。
图4是管芯的布局图，该管芯包括图1至图3所示类型的非易失性存储器单元并且包含本文所述的用于增强存储在该管芯内的数据的安全性的实施方案。
图5描绘了具有安全区域的闪存存储器阵列。
图6描绘了用于闪存存储器设备的受密码保护的访问方法。
图7描绘了闪存存储器系统。
图8描绘了另一闪存存储器系统。
图9描绘了闪存存储器系统中的互补阵列。
图10描绘了具有用于向读取操作添加噪声的单独部件的存储器阵列。
图11描绘了闪存存储器系统中的差动存储器阵列。
图12描绘了闪存存储器系统中的读出放大器电路。
图13描绘了闪存存储器系统中的另一读出放大器电路。
图14描绘了互补存储器阵列和虚设阵列。
图15A、图15B和图15C描绘了包含闪存存储器系统的管芯的制造技术。
图16描绘了用于闪存存储器系统的管芯布局技术。
图17A、图17B和图17C描绘了用于闪存存储器系统的地址故障检测系统。
图18描绘了用于闪存存储器系统的逻辑故障检测电路。
图19描绘了用于闪存存储器系统的芯片故障检测电路
图20描绘了用于闪存存储器系统的另一芯片故障检测电路。
具体实施方式
图4描绘了包括本文所述的安全性增强的闪存存储器系统的实施方案。管芯400包括：用于存储数据的存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404，每个存储器阵列任选地利用如图1中的存储器单元4、如图2中的存储器单元24、如图3中的存储器单元34、或其他已知类型的存储器单元；行解码器电路405、行解码器电路406、行解码器电路407和行解码器电路408，这些行解码器电路分别用于访问存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404中的行以从这些行中读取或写入到这些行；列解码器电路409、列解码器电路410、列解码器电路411和列解码器电路412，这些列解码器电路分别用于访问存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404中的列以从这些列中读取或写入到这些列；感测电路413，该感测电路用于从存储器阵列401和存储器阵列403读取数据，和感测电路414，该感测电路用于从存储器阵列402和存储器阵列404读取数据；模拟、芯片故障检测(CFD)和物理不可克隆功能(PUF)电路450；逻辑和逻辑故障检测(LFD)电路451，该电路用于提供各种控制功能，诸如冗余和内建自测试；高电压电路452，该高电压电路用于为系统提供正负电压供应；电荷泵电路453，该电荷泵电路用于为存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404的擦除操作和编程操作提供增加的电压；接口电路(ITFC)454，该接口电路用于提供接口引脚以连接到芯片上的其他宏；和高电压解码器电路418、高电压解码器电路419、高电压解码器电路420和高电压解码器电路421，这些高电压解码器电路根据需要在读取、擦除和编程操作期间使用。管芯400进一步包括地址故障检测块422、地址故障检测块423、地址故障检测块424和地址故障检测块425以及阵列故障检测感测电路426、阵列故障检测感测电路427、阵列故障检测感测电路428和阵列故障检测感测电路429。
在图5中描绘了第一实施方案。在此，某些扇区和信息扇区受到安全措施的保护，以使其分别成为安全扇区和安全信息扇区。阵列500是用于存储数据的存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404中的一个存储器阵列的示例，其中阵列500包括存储器单元(诸如图1中的存储器单元4、图2中的存储器单元24、图3中的存储器单元34、或其他已知类型的存储器单元)的行和列。阵列500被分成多个扇区。扇区通常由阵列中的两行存储器单元组成。不安全扇区501和不安全扇区502是没有增加安全措施的正常扇区。使用下述加扰算法来写入到安全扇区503和安全扇区504以及从这些安全扇区中读取。
在一个实施方案中，扇区507从不擦除或编程，并且用作随机数生成器的源，如2017年3月20日提交的标题为“System And Method For Generating Random NumbersBased On Non-volatile Memory Cell Array Entropy”(“随机数应用”)的美国临时申请号62/479,193中所述，该申请以引用方式并入本文，并且该申请由与本专利申请相同的受让人提交。如随机数应用中所指出的，已经发现通过使用差动感测(对于每个信息位需要4个存储器单元)成对读取这些存储器单元，在亚阈值操作(意味着选择栅关闭，使得任何检测到的读取电流仅为泄漏电流)中，泄漏电流提供了对单元随机性的良好测量。从四个存储器单元的泄漏电流导出信息的每个位值，将其组合到两个位线上，其中将两个组合起来的电流彼此相减以得出反映单个位值的正结果或负结果。正是所有专用单元的这些单个位值的组合提供了一个数，该数是随机的(反映存储器单元制造从单元到单元的随机性)、对于存储器单元阵列是唯一的，并且可从存储器单元阵列可靠地且可重复地读取。另选地，随机数可由PUF(物理不可克隆功能)基于闪存存储器单元的固有特征(诸如，耦合比变化、尺寸特征(例如，宽度、长度、厚度)和电失配(诸如阈值电压变化))生成。例如，针对阵列中的所有单元在固定电压下编程或擦除将针对不同单元产生一些随机单元电流电平。差动闩锁感测可与两个不同的单元一起使用以建立随机输出，基本上是将一个单元与另一个单元进行比较。将这两个单元按策略放置以使熵最大化。这两个单元之间的失配将产生随机的唯一数。多个单元可用于表示一个超级单元以增强随机数生成随着过程、温度和电压的变化的可重复性。例如，16个单元可表示差动放大器的一个输入，因此总共需要32个单元以生成一个随机位。
在此，控制逻辑451使用随机数应用的发明或其他技术来确定来自扇区507中的单元的随机数，并且利用该随机数从安全扇区503和安全扇区504中进行编程和读取。例如，随机数R可作为偏移施加到地址。如果对安全扇区503和安全扇区504的写入操作旨在用于地址A，那么该写入操作可能实际发生在对应于地址A的行中具有等于R*k(其中k是用于生成整数值的常量)的行内偏移的位置，其中该偏移只是导致写入发生在该行中但处于对应于地址A的单元右侧R*k位置的单元处(其中您只需在最后一列中处于该行的单元之后环绕到第一列中处于该行的单元)。这样，随机数R影响到安全扇区503和安全扇区504的写入操作的位置。对于从扇区503和扇区504进行的读取操作，使用相同的随机数R来对为读取请求的对象的地址A执行偏移。因此，希望从地址A读取数据的黑客将无法这样做，因为他或她将不知道随机数R。
在另一个实施方案中，然后从安全扇区503和安全扇区504读取数据，任选地可从另一个扇区并行读取随机数据，使得如果读出放大器被非法入侵，则将不清楚哪个数据存储在安全扇区503和安全扇区504中以及哪个数据是从其他位置读取的“虚设”随机数据。
元数据或系统信息通常也存储在阵列500中。在此，不安全信息扇区505是没有增加安全措施的正常信息扇区。安全信息扇区506受到与安全扇区503和安全扇区504相同的机构的保护，唯一的区别是安全信息扇区506包含元数据或系统信息而不是用户数据。
图6描绘了受密码保护的访问方法600，其中仅当外部设备提供先前存储在安全信息扇区506中的密码时，才允许该外部设备访问管芯400进行读取或写入。首先，管芯400接收包括接收的密码602的密码认证请求601(步骤610)。其次，认证控制器603将接收的密码602与存储的密码604进行比较(步骤620)。在此，认证控制器603可为逻辑电路451的一部分，并且存储的密码604先前在管芯400的制造期间、在管芯400的初始配置期间，或由用户在管芯400的第一次使用期间存储在安全信息扇区506或管芯400中的其他位置。如果接收的密码602与存储的密码604相同，则管芯400允许外部设备所请求的访问(步骤630)。如果接收的密码602与存储的密码604不同，则管芯400不允许外部设备所请求的访问(步骤640)。任选地，在存储的密码604最初存储在安全信息扇区506中之后，可禁用对该安全信息扇区的访问(例如，通过设置OTP位)。任选地，可由认证控制器603使用由PUF(物理不可克隆功能)基于非易失性存储器(诸如随机数应用中所述或如上所述)的变化生成的唯一密钥来对存储的密码604进行加密和解密。
图7描绘了闪存存储器系统700(其可在管芯400上实现)。闪存存储器系统700包括阵列701和阵列702(对应于图4中的阵列401和阵列403)、行解码器703和行解码器704(对应于行解码器405和行解码器406)、列解码器705和列解码器706(对应于列解码器406和列解码器408)以及感测电路710(对应于感测电路410)。闪存存储器系统700还包括基准阵列709和感测电路电流基准708。
阵列701中的闪存存储器单元的每列耦接到位线，使得阵列701中的每一列有一个位线。类似地，阵列702中的闪存存储器单元的每列耦接到位线，使得阵列702中的每一列有一个位线。列解码器705和列解码器706在对所选择的地址的读取操作期间将所选择的位线连接到感测电路710。感测电路710包括多个读出放大器电路707a、707b、…707n，其中n是可同时读取的位线的数量并且被称为闪存存储器系统700的IO宽度(通常，n为32或64)。这些读出放大器电路将被统称为读出放大器电路707。
在该实施方案中，基准阵列709是虚设闪存存储器单元的阵列，这些虚设闪存存储器单元在结构上与阵列701和阵列702的闪存存储器单元相同，但实际上不用于存储用户数据。基准阵列709用于生成读取基准偏置以用于感测阵列701和阵列702两者。在一个另选的实施方案中，基准阵列709包括不具有闪存存储器单元的常规基准晶体管。这些常规基准晶体管以不同方式定尺寸和/或偏置以为感测电路710提供不同跳变点(即，将“1”与“0”划分开来的电流或电压电平)。在另一个另选的实施方案中，基准阵列709包括不具有闪存存储器单元的常规基准电阻器。这些常规基准电阻器以不同方式定尺寸以为感测电路710提供不同跳变点。
感测电路电流基准708耦接到虚设闪存存储器单元中的一者或多者并且生成电流。使用电流镜技术，将该电流镜射在读出放大器电路707中的每个读出放大器电路中。然后将所镜射的基准电流与来自阵列701或阵列702的所选择的存储器单元进行比较，以生成指示存储在所选择的存储器单元中的数据的值的输出。
图8描绘了另一个闪存存储器系统800(其可在管芯800上实现)。与闪存存储器系统700一样，闪存存储器系统800包括阵列701和阵列702、行解码器703和行解码器704以及列解码器705和列解码器706。闪存存储器系统800还包括基准阵列801和基准阵列802以及感测电路803。
阵列701中的闪存存储器单元的每列耦接到位线，使得阵列701中的每一列有一个位线。类似地，阵列702中的闪存存储器单元的每列耦接到位线，使得阵列702中的每一列有一个位线。列解码器705和列解码器706在对所选择的地址的读取操作期间将所选择的位线连接到感测电路803。感测电路803包括多个读出放大器电路804a、804b、…804n，其中n是可同时读取的位线的数量并且被称为闪存存储器系统800的IO宽度(通常，n为32或64)。这些读出放大器电路将被统称为读出放大器电路804。
在该实施方案中，基准阵列801和基准阵列802均是虚设闪存存储器单元的阵列，这些虚设闪存存储器单元在结构上与阵列701和阵列702的闪存存储器单元相同，但实际上不用于存储用户数据。当所选择的存储器单元处于阵列701中时，每个读出放大器电路804将连接到基准阵列802中的存储器单元，其中该存储器单元将充当基准存储器单元。当所选择的存储器单元处于阵列702中时，每个读出放大器电路804将连接到基准阵列801中的存储器单元，该存储器单元将充当基准存储器单元。因此，与闪存存储器系统700不同，闪存存储器系统800不需要感测电路电流基准708或电流镜的使用。在另一个另选的实施方案中，基准阵列801和基准阵列802包括不具有闪存存储器单元的常规基准晶体管。这些常规基准晶体管以不同方式定尺寸和/或偏置以为感测电路803提供不同跳变点。在另一个另选的实施方案中，基准阵列801和基准阵列802包括不具有闪存存储器单元的常规基准电阻器。这些常规基准电阻器以不同方式定尺寸以为感测电路803提供不同跳变点。
图9描绘了用于针对黑客正在监测管芯400或管芯400内的某些部件的功率消耗的签名以试图确定存储在阵列内的数据(诸如通过利用使用简单功率分析SPA或差动功率分析DPA的旁路攻击技术)的情况提供安全性的系统功率平衡的系统和方法。具体地，在现有技术闪存存储器系统中，黑客可基于每个读取周期的功率消耗来识别由感测电路读取的数据。例如，与从闪存存储器单元读取“0”相比，从闪存存储器单元读取“1”将消耗不同量的功率。因此，通过监测感测电路的功率消耗，可推断正在读取的单元的值，并且因此可推断正在从阵列读取的数据。
在图9的系统中，当将数据D写入阵列401或阵列403中的地址A时，将该数据的互补(数据D-bar)写入阵列402或阵列404中的地址A。然后，当从阵列401或阵列403中的地址A读取数据时，也从阵列402或阵列404中的地址A同时读取数据。由于在两个阵列中存储在相同地址处的数据不一定是彼此互补的，因此对于每个读取操作，将读取“1”和“0”两者，并且感测电路413和感测电路414的组合功率消耗对于每个读取操作将是相同的。因此，黑客将不能简单地通过监测感测电路413和感测电路414消耗的功率来确定从这些阵列中的任何阵列读取的数据。以上功率平衡方法可应用于存在正在使用的闪存存储器宏的多个实例的系统级别。在这种情况下，将数据D存储在一个实例中，将数据D-bar存储在另一个实例中，并且在一个读取操作中同时激活数据D和数据D-bar两者。
图10描绘了存储器阵列和噪声部件1000。在此，如现有技术中那样将数据写入阵列401或403中。然而，在读取操作期间，感测电路413读取来自阵列401或403的数据，并且感测电路414同时读取来自阵列402或404中的地址的随机数据。因此，感测电路413和感测电路414的组合功率消耗将包括可归因于从阵列401或403读取的数据的分量以及可归因于从阵列402或404中的随机数据读取的“0”或“1”的分量。因此，由于从阵列402或404读取的随机数据，黑客将无法基于感测电路413和感测电路414的功率消耗来识别从阵列401或403读取的所有数据，特别是在感测电路413和感测电路414读取为“1”和“0”或“0”和“1”的情况下。在包括闪存存储器宏的多个实例的实施方案中，仅需要一个闪存存储器宏来存储随机数据。当从任何其他闪存存储器宏中读取数据时，会并行激活具有随机数据的宏。
图11描绘了差动存储器阵列1100。在此，这些阵列为来自图4的阵列401和阵列403。应当理解，这些阵列也可以为阵列402和阵列404及其相关联的电路，或任何其他的阵列对。在图11的系统中，当将数据D写入阵列401中的地址A时，将该数据的互补(数据D-bar)写入阵列403中的地址A。然后，当从阵列401或403中的地址A读取数据时，也从阵列403中的地址A同时读取数据。由于在两个阵列中存储在相同地址处的数据不一定是彼此互补的，因此对于每个读取操作，将读取“1”和“0”两者，并且感测电路413的功率消耗对于每个读取操作将是相同的。因此，黑客将不能简单地通过监测感测电路413消耗的功率来确定从这些阵列中的任何阵列读取的数据。
图12描绘了用于感测电路413的示例性电路。读出放大器电路1200包括存储器数据读取块1201、存储器基准读取块1202和差动放大器块1203。
存储器数据读取块1201包括感测负载PMOS晶体管1204、用于将偏置电压VBLRD_BIAS施加到感测节点1222的开关1205，以及耦接到所选择的存储器单元1207的使能感测NMOS晶体管1206。感测负载PMOS晶体管1204提供要与来自存储器单元1207的单元电流进行比较的读取基准电流。如果来自感测负载PMOS晶体管1204的读取基准电流大于存储器单元电流，则感测节点1222变高(朝向VDDIO 1219)，并且如果存储器单元电流大于读取基准电流，则该感测节点变低(朝向接地)。来自感测负载PMOS晶体管1204的基准电流任选地可使用电流镜配置来提供，由此该基准电流是来自基准存储器单元的电流。另选地，来自感测负载PMOS晶体管1204的基准电流可使用电流镜配置来提供，由此该基准电流镜像来自适当地定尺寸或偏置的基准电阻器或基准晶体管的电流。
存储器基准读取块1202包括感测负载PMOS晶体管1208、用于将偏置电压VBLRD_BIAS施加到基准节点1220上的开关1209，以及耦接到互补存储器单元1211的使能感测NMOS晶体管1201。互补存储器单元1211用作保持电容器以将基准电压VBLRD_BIAS保持在感测节点1220上。另选地，诸如MOMCAP(金属氧化物金属帽)的显式电容器可以用作保持电容器。另选地，寄生电容(诸如来自节点1220上的结电容或栅电容)可用作保持电容器。基准块1202用作用于基准节点1220的虚设块。基准感测负载PMOS晶体管1208可处于截止状态，或者可用于提供补偿漏电流，诸如用于在节点1220上的来自结的泄漏和/或未选择的位线上的晶体管泄漏。VBLRD_BIAS上的偏置电压电平用作要与感测节点1222上的感测电压进行比较的基准节点1220上的基准电压。
差动放大器块1203包括输入交叉耦接的PMOS晶体管1213和PMOS晶体管1215以及输入交叉耦接的NMOS晶体管1214和NMOS晶体管1216，这些晶体管一起形成比较器、PMOS使能晶体管1212(该晶体管也充当交叉耦接的PMOS晶体管1213和PMOS晶体管1215的瞬态偏置尾电流)和NMOS使能晶体管1217(该晶体管也充当交叉耦接的NMOS晶体管1214和NMOS晶体管1216的瞬态偏置尾电流)。相比之下，首先使能NMOS晶体管1217以触发与NMOS晶体管1214和NMOS晶体管1216的比较以在节点1220和节点1222之间形成电压增量，并且然后使能PMOS晶体管1212以开始与PMOS晶体管1213和PMOS晶体管1220的比较，这将满功率供应恢复到节点1220和节点1222两者。另选地，可以同时使能NMOS晶体管1217和PMOS晶体管1212两者以触发比较。
在操作期间，差动放大器块1203将比较由存储器数据读取块1201创建的感测节点1222和由存储器基准读取块1202创建的基准节点1220以生成输出1220。最初，节点1222和节点1220上的电压在相同的基准电压电平VBLRD_BIAS下(由开关1205和开关1209)进行初始化。然后，形成感测节点1222上的电压(根据所选择的存储器单元电流1207小于或大于在PMOS晶体管1204中传导的读取基准电流而变高或变低)。然后触发比较以比较感测节点1222上的电压与基准节点1220上的电压(通过晶体管1217和晶体管1212)。在完成比较之后，感测节点1222和基准节点1220上的最终电压处于满供应电平。
如果在晶体管1204中传导的读取基准电流超过从存储器单元1207汲取的存储器单元电流(表示“0”被存储在所选择的存储器单元中)，则输出1220将为低。如果晶体管1204中的读取基准电流小于从存储器单元1207汲取的存储器单元电流(表示“1”被存储在所选择的存储器单元中)，则输出1220将为高。
存储器数据读取块1201和存储器基准读取块1202从功率总线1219(也被标记为VDDIO，即，IO功率供应)汲取功率，该功率通常为3.0伏左右。差动放大器块1203从功率总线1218(也被标记为VDDSA，通常为核心逻辑功率供应)汲取功率，对于规模化技术节点(诸如28nm或更小)，该功率通常为1.05伏左右或更低。为了获得高存储器单元电流以满足高性能需求，读取位线电压需要尽可能高，这意味着节点1222上的电压需要高，诸如1v到1.4v。这意味着晶体管1204需要通过比通常<＝1.05v的核心逻辑供应高得多的电压供应进行工作。因此，电路块1201和电路块1202需要在比核心逻辑供应高得多的IO供应下工作。这意味着电路块1201和电路块1202将包括需要相对较大面积的3v IO晶体管。
在用于感测电路1200操作的另一个方法中，感测电路1200作为具有如下两个互补单元的差动感测电路工作。存储器数据读取块1201的感测负载PMOS晶体管1204可处于截止状态，或者可用于提供补偿漏电流，诸如用于在节点1222上的来自结的泄漏和/或未选择的位线上的晶体管泄漏。开关1205用于将感测节点1222预充电至偏置电压VBLRD_BIAS。同时，开关1209用于将基准节点1220预充电至偏置电压VBLRD_BIAS。互补存储器单元1211现在耦接到使其数据与所选择的单元1207的数据互补的另一个存储器单元。在预充电时段之后，例如，在所选择的单元1207数据为“1”并且互补单元1211数据为“0”的情况下，感测节点1222和基准节点1220都将朝向接地放电，其中感测节点1222更快。在斜降期间的某个时间，使能比较器电路1203以比较感测节点1222与基准节点1220。对于在所选择的单元1207数据为“1”并且互补单元1211数据为“0”的上述情况下，感测节点1222将接地而基准节点1220将朝向VDDSA。在这种情况下，整个电路1200仅需要从VDDSA供应(核心逻辑供应)工作。该方法是应用于差动存储器阵列1100的优选方法。
图13描绘了用于感测电路413的功率平衡电路。读出放大器电路1300包括存储器数据读取块1301、存储器基准读取块1302和差动放大器块1303。感测电路1300为平衡(恒定)功率差动闩锁感测电路，该感测电路响应于任何数据模式来提供平衡功率。
存储器数据读取块1301包括感测负载PMOS晶体管1304、用于将偏置电压VBLRD_BIAS施加到感测节点1322的开关1305，以及耦接到所选择的存储器单元1307的使能感测NMOS晶体管1306。感测负载PMOS晶体管1304提供要与来自存储器单元1307的单元电流进行比较的读取基准电流。如果来自感测负载PMOS晶体管1304的读取基准电流大于存储器单元电流，则感测节点1322变高(朝向VDDIO 1319)，并且如果存储器单元电流大于读取基准电流，则该感测节点变低(朝向接地)。来自感测负载PMOS晶体管1304的基准电流任选地可使用电流镜配置来提供，由此该基准电流是来自基准存储器单元的电流。另选地，来自感测负载PMOS晶体管1304的基准电流可使用电流镜配置来提供，由此该基准电流镜像来自适当地定尺寸或偏置的基准电阻器或基准晶体管的电流。
存储器基准读取块1302包括感测负载PMOS晶体管1308、用于将偏置电压VBLRD_BIAS施加到基准节点1320上的开关1309，以及耦接到互补存储器单元1311的使能感测NMOS晶体管1301。互补存储器单元1311用作保持电容器以将基准电压VBLRD_BIAS保持在感测节点1320上。另选地，诸如MOMCAP(金属氧化物金属帽)的显式电容器可以用作保持电容器。另选地，寄生电容(诸如来自节点1320上的结电容或栅电容)可用作保持电容器。基准块1302用作用于基准节点1320的虚设块。基准感测负载PMOS晶体管1308可处于截止状态，或者可用于提供包括基准电流和补偿漏电流(诸如用于在节点1320上的来自结的泄漏和/或未选择的位线上的晶体管泄漏)的偏置电流。VBLRD_BIAS上的偏置电压电平用作要与感测节点1322上的感测电压进行比较的基准节点1320上的基准电压。
差动放大器块1303包括输入交叉耦接的PMOS晶体管1313和PMOS晶体管1315以及输入交叉耦接的NMOS晶体管1314和NMOS晶体管1316，这些晶体管一起形成比较器、PMOS使能晶体管1312(该晶体管也充当交叉耦接的PMOS晶体管1313和1315的瞬态偏置尾电流)和NMOS使能晶体管1317(该晶体管也充当交叉耦接的NMOS晶体管1314和NMOS晶体管1316的瞬态偏置尾电流)。相比之下，首先使能NMOS晶体管1317以触发与NMOS晶体管1314和NMOS晶体管1316的比较以在节点1320和节点1322之间形成电压增量，并且然后使能PMOS晶体管1313以开始与PMOS晶体管1313和PMOS晶体管1320的比较，这将满功率供应恢复到节点1320和节点1322两者。另选地，可以同时使能NMOS晶体管1317和PMOS晶体管1312两者以触发比较。
差动放大器块1303还包括PMOS晶体管1318和NMOS晶体管1319和NMOS晶体管1320，这些晶体管一起形成平衡功率电路，该平衡功率电路可响应于任何数据模式来为感测电路1300提供平衡功率。晶体管1319定尺寸使得当所选择的单元1307处于擦除状态(存储单元传导大电流)时，感测节点1322上的电压电平小于基准节点1320上的电压电平。
在操作期间，差动放大器块1303将比较由存储器数据读取块1301创建的感测节点1322和由存储器基准读取块1302创建的基准节点1320以生成输出1320。最初，节点1322和节点1320上的电压在相同的基准电压电平VBLRD_BIAS下(由开关1305和开关1309)进行初始化。然后，形成大于或小于基准节点1320上的电压的感测节点1322上的电压(取决于所选择的存储器单元电流1307与在PMOS晶体管1304中传导的读取基准电流的比较)。然后触发比较以比较感测节点1322上的电压与基准节点1320上的电压(通过晶体管1317和晶体管1313)。在完成比较之后，感测节点1322和基准节点1320上的最终电压处于满供应电平。
如果在晶体管1304中传导的读取基准电流超过从存储器单元1307汲取的存储器单元电流(表示“0”被存储在所选择的存储器单元中)，则输出1320将为低。如果晶体管1304中的读取基准电流小于从存储器单元1307汲取的存储器单元电流(表示“1”被存储在所选择的存储器单元中)，则输出1320将为高。
存储器数据读取块1301和存储器基准读取块1302从功率总线1319(也被标记为VDDIO，即，IO功率供应)汲取功率，该功率通常为3.0伏左右。差动放大器块1303从功率总线1318(也被标记为VDDSA，通常为核心逻辑功率供应)汲取功率，对于规模化技术节点(诸如28nm或更小)，该功率通常为1.05伏左右或更低。为了获得高存储器单元电流以满足高性能需求，读取位线电压需要尽可能高，这意味着节点1322上的电压需要高，诸如1v到1.4v。这意味着晶体管1304需要通过比通常<＝1.05v的核心逻辑供应高得多的电压供应进行工作。因此，电路块1301和电路块1302需要在比核心逻辑供应高得多的IO供应下工作。这意味着电路块1301和1302将包括需要相对较大面积的3v IO晶体管。
图14描绘了用于针对在编程操作期间黑客正在监测管芯400或管芯400内的某些部件的功率消耗的情况提供安全性的系统和方法。具体地，在现有技术闪存存储器系统中，可通过监测每个编程周期的功率消耗来识别单元是否被编程(即，将“0”写入该单元)，这将指示是否正在编程“0”(在此，未编程意味着该单元将保持“1”)。
在图14的系统中，当将数据D写入阵列401中的地址A时，将该数据的互补(数据D-bar)同时写入虚设阵列1401中。如果数据D为“0”，则阵列401中的地址A将被编程为“1”，并且数据D-bar将为“1”，这意味着在虚设阵列401中不会发生编程。如果数据D为“1”，则阵列401中的地址A将不被编程，并且数据D-bar将为“1”并将被编程到虚设阵列1401中的单元中。因此，对于任何编程操作，功率消耗将相同，因此黑客将不能基于编程操作确定阵列401中的地址A处的数据是“0”还是“1”。
图15A描绘了晶圆1501。在现有技术中，晶圆1501将被制造并将包含多个不同实例化的管芯400。
图15B描绘了晶圆1501内的管芯400的九个示例性实例。在现有技术中，在每个管芯内包括晶圆测试互连器(未示出)是常见的。在制造1501之后，使用晶圆测试互连器(未示出)来测试每个管芯400。然后，一旦知道哪些管芯400已通过测试工序以及哪些管芯400未通过，晶圆1501就被切成单独的管芯400。图15B中描绘了示例性切线，也就是切割线1503。已知黑客采用现有技术设备，移除封装，并且使用晶圆测试互连器来访问管芯400的内容。
图15C描绘了切割具有安全测试互连器的晶圆1501的改进方法。晶圆测试互连矩阵1502被示出为延伸到切割线区域中。具体地，现在使水平切割线直接与管芯400的底部边缘相邻，从而将每个管芯400从其耦接的晶圆测试互连矩阵1502移除，使得当芯片被封装并发送到场时，不会有任何晶圆测试互连矩阵1502的残余物附接到管芯400。因此，黑客将无法使用晶圆测试互连矩阵1502来访问管芯400的内容，因为晶圆测试互连矩阵1502将不再存在。
图16描绘了管芯1600，该管芯为管芯400的一个实施方案。在现有技术中，黑客通常从芯片移除封装并电探测半导体管芯以确定管芯的内容。管芯1600包含用于阻碍此类活动的设计。管芯1600包括顶部使能逻辑故障检测(LFD)互连矩阵1601、金属屏蔽件1602和其他层1603(其包括剩余的有源芯片层和金属层)。顶部使能LFD互连矩阵1601和金属屏蔽件1602是管芯1600的安全电路的基本部件。如果黑客对管芯1600进行电探测，则LFD互连矩阵和/或金属屏蔽件1602将被损坏，并且耦接到受损区域的电路将被破坏，因为被损坏的金属将导致短路和/或开路，从而导致入侵故障检测，这允许片上控制器采取预防措施或安全措施，诸如禁用芯片访问或芯片操作。这使得黑客更难以通过执行对管芯1600的电探测来确定管芯1600的内容。
图17A描绘了地址故障检测系统的实施方案。存储器系统1700包括行解码器405、阵列401和列解码器411，如先前描述的实施方案中那样。存储器系统1700还包括地址故障检测阵列1701、地址故障检测阵列1702、地址故障检测阵列1704、地址故障检测电路1703和地址故障检测电路1705。列解码器411是一组多路复用器，并且通常将包括层列式多路复用器。参考图17B，示出了示例性列解码器411的一部分。阵列401中的每列耦接到位线。这里，示出了四个位线并且标记为BL0到BL3。多路复用器的第一层级选择一对相邻位线来激活。示出了两个这样的多路复用器：T0和T1。多路复用器的第二层级选择一对相邻位线中的位线。这里，每个位线具有其自己的多路复用器，标记为V0到V3。因此，如果BL0预期被选择，则W0和V0将被激活。
再次参考图17A，可以理解，列解码器411像行解码器405一样容易发生故障。在该示例中，将地址Y输入到列解码器411，并且将地址X输入到行解码器405。地址Y包含指示哪些多路复用器将被激活的位(这继而将断言位线)。每个位线耦接到地址故障检测阵列1701中的行。当位线被断言时，地址故障检测阵列1701中的行将被断言并且地址故障检测阵列1702中的行将被断言，并且将输出一个值。可以将该值与地址Y的列部分进行比较。如果值不同，则已经发生故障并且错误的位线已经被断言。地址故障检测阵列1704用于检测何时断言不需要的行地址。当以恶意方式断言行(诸如字线WL0)时，断言地址故障检测阵列1704中的行并输出一个值。可由地址故障检测电路1705将该值与地址X进行比较。如果值不同，则已经发生故障并且已经断言错误的字线。
图17C中示出了在图17A的实施方案中使用的示例性编码方案。这里，使用多路复用器的两个层级。第一层级包括由值T[0]到T[3]控制的多路复用器，并且第二层级包括由值V[0]到V[7]控制的多路复用器。应该理解，附加层级是可能的。这里，第一层级中的每个多路复用器与三位值(例如，V[0]＝000)相关联，并且第二层级中的每个多路复用器与两位值相关联(例如，T[0]＝00)。地址故障检测阵列1701和1702包含每个多路复用器值的编码值。地址的列分量中的每个“0”被编码为“01”，并且地址中的每个“1”被编码为“10”。
再次参考图17A，可使用图17C的编码方案。如果在存储在地址故障检测阵列1701中的编码值的位对中检测到“11”或“00”模式，则地址故障检测电路1703将输出“0”。因此，存储器系统1700能够检测地址的列分量中的故障。此方案同样适用于行地址故障检测。
图18描绘了逻辑故障检测电路1800。逻辑故障检测电路包括擦除/编程/读取/测试(E/P/R/T)命令逻辑1801、副本擦除/编程/读取/测试命令逻辑1802和逻辑故障检测器(数字比较器)1803。擦除/编程/读取/测试命令逻辑1801从包含用于存储器设备的命令的输入引脚(诸如CEb、Web、CLK、Din和地址信号)接收信号，并且生成擦除/编程/读取/测试芯片使能信号。副本擦除/编程/读取/测试命令逻辑1802部分地基于所存储的配置数据(诸如用于E/P/R/T信号排序)生成擦除/编程/读取/测试芯片使能信号，并且因此可被视为应在擦除、编程、读取和测试操作期间使用的“理想”使能信号。将来自擦除/编程/读取/测试命令逻辑1801和副本擦除/编程/读取/测试命令逻辑1802的使能信号提供给逻辑故障检测器(数字比较器)1803并进行比较。如果信号相同，则逻辑故障检测器电路1803的输出指示不存在故障。如果信号不同，则逻辑故障检测器电路1803的输出指示存在故障。例如，如果黑客在试图读取存储在阵列中的数据时使用输入引脚强制执行读取命令，则可能发生故障。黑客可能不知道要使用的输入信号的确切顺序和定时，并且来自擦除/编程/读取/测试命令逻辑1801的所得使能信号可能略不同于来自副本擦除/编程/读取/测试命令逻辑1802的理想使能信号，这将产生LFD故障指示。该方案可用于通过监测寻址解码电路来检测不需要的寻址逻辑。
逻辑故障检测电路1800的另一个实施方案用于副本擦除/编程/读取/测试命令逻辑1802以从输入引脚接收与擦除/编程/读取/测试命令逻辑1801相同的信号。该实施方案将提供针对黑客绕过引脚并且仅直接提供使能信号的场景的安全性，在这种情况下，逻辑故障检测器1803将会在一个输入(例如，来自擦除/编程/读取/测试命令逻辑1801的输出)上接收到使能信号，但将不会从另一个输入(例如，来自副本擦除/编程/读取/测试命令逻辑1802)接收到使能信号，因为黑客将不知道需要在两个位置处提供使能信号以便不通过逻辑故障检测电路1803触发故障。
图19描绘了芯片模拟和/或混合信号故障检测电路1900。对闪存存储器芯片使用的电路的任何篡改(诸如通过物理入侵(诸如通过微探测))都能被检测到。芯片故障检测电路包括电源故障检测器1901、高电压擦除/编程/读取故障检测器1902、时钟(CLK)故障检测器1903、温度故障检测器1904和闪存电路故障检测器1905。电源故障检测器1901在检测到超出预先指定的范围的电源时输出“1”。高电压擦除/编程/读取故障检测器1902在检测到超出预先指定的范围的高电压信号时输出“1”。时钟故障检测器1903在检测到超出预先指定的频率范围的时钟信号时输出“1”。温度故障检测器1904在检测到超出指定范围的工作温度时输出“1”。如果任何其他模块输出“1”(即，如果任何模块已检测到故障)，则闪存电路故障检测器1905输出“1”。在一个实施方案中，闪存电路故障检测器1905为NOR门。
图20描绘了芯片故障检测电路2000。芯片故障检测电路2000包括电路2001和副本电路2002。电路2001提供输出Vr1，并且电路2001提供输出Vr2。将Vr1和Vr2提供给DeltaV检测器2003，如果Vr1和Vr2之间的电压差高于某个阈值(诸如100mV-200mV)，则该DeltaV检测器输出“1”，否则输出“0”。电路2001的示例包括片上基准带隙电路、线性稳压器LDO(低损耗)电路、HV调节器等。芯片故障检测电路2000将防止黑客探测芯片并试图通过将某些信号注入电路来操纵芯片行为的情况。
在上述所有实施方案中，如果检测到故障或发生指示潜在安全漏洞的一些其他事件，则可调用各种对策。例如，可取消断言“芯片使能”信号，从而使得包含管芯400的整个芯片不可操作。或者可通过取消断言信号(诸如读取使能信号)来阻止特定操作，诸如读取操作。多个其他的对策是可能的。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。应当指出的是，如本文所用，术语“在……上方”和“在……上”均包括性地包括“直接在……上”(之间没有设置中间材料、元件或空间)和“间接在……上”(之间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (38)

1.一种闪存存储器系统，包括：
阵列，所述阵列包括第一多个闪存存储器单元和第二多个闪存存储器单元；和
用于接收地址的解码电路，其中如果所述地址对应于所述第一多个闪存存储器单元，则所述解码电路激活对应于所述地址的行和列以进行读取或编程操作，并且其中如果所述地址对应于所述第二多个闪存存储器单元，则所述解码电路对所述地址执行加扰功能以生成加扰地址并激活对应于所述加扰地址的行和列以进行读取或编程操作。
2.根据权利要求1所述的闪存存储器系统，其中所述加扰功能利用由所述阵列中的多个单元中的泄漏电流生成的随机数。
3.根据权利要求1所述的闪存存储器系统，其中所述加扰功能利用由从针对所述阵列中的多个单元的固定编程或擦除电压产生的电流生成的随机数。
4.根据权利要求1所述的闪存存储器系统，其中所述第一多个闪存存储器单元和所述第二多个闪存存储器单元为分裂栅闪存存储器单元。
5.一种闪存存储器系统，包括：
阵列，所述阵列包括被组织成行和列的多个闪存存储器单元；
位于所述阵列中的闪存存储器单元的安全行中的存储的密码；和
用于以下操作的认证电路：如果接收的密码与所述存储的密码相同，则允许访问所述阵列以进行读取或编程操作，并且如果所述接收的密码与所述存储的密码不相同，则不允许访问所述阵列以进行读取或编程操作。
6.根据权利要求5所述的闪存存储器系统，其中包含所述存储的密码的所述行被禁用而不能进行擦除操作和编程操作。
7.根据权利要求5所述的闪存存储器系统，其中所述多个闪存存储器单元为分裂栅闪存存储器单元。
8.一种闪存存储器系统，包括：
闪存存储器单元的第一阵列；
闪速存储器单元的第二阵列；
用于以下操作的写入电路：接收地址、将数据写入所述第一阵列中的所述地址以及将所述数据的互补写入所述第二阵列中的所述地址；和
用于以下操作的读取电路：接收地址、从所述第一阵列中的所述地址读取所述数据以及同时从所述第二阵列中的所述地址读取所述数据的所述互补。
9.根据权利要求8所述的闪存存储器系统，包括：
第一读出放大器，所述第一读出放大器耦接到所述第一阵列以用于对所述第一阵列执行读取操作；和
第二读出放大器，所述第二读出放大器耦接到所述第二阵列以用于对所述第二阵列执行读取操作。
10.根据权利要求8所述的闪存存储器系统，包括：
读出放大器，所述读出放大器耦接到所述第一阵列和所述第二阵列以用于对所述第一阵列和所述第二阵列执行读取操作。
11.根据权利要求8所述的闪存存储器系统，其中闪存存储器单元的所述第一阵列和闪存存储器单元的所述第二阵列包括分裂栅闪存存储器单元。
12.一种闪存存储器系统，包括：
闪存存储器单元的第一阵列；
闪速存储器单元的第二阵列；和
用于以下操作的读取电路：接收地址、从所述第一阵列中的所述地址读取所述数据以及同时从所述第二阵列中的随机位置读取数据。
13.根据权利要求12所述的闪存存储器系统，其中闪存存储器单元的所述第一阵列和闪存存储器单元的所述第二阵列包括分裂栅闪存存储器单元。
14.一种用于制造闪存存储器半导体管芯的方法，包括：
制造包括包含多个半导体的管芯的晶圆，以及制造耦接到所述管芯且在所述管芯外部的电路；以及
切割所述晶圆以将所述管芯与所述电路和所述晶圆的其余部分分开。
15.一种闪存存储器半导体管芯，包括：
第一层，所述第一层包括金属层；
第二层，所述第二层包括金属屏蔽件，其中所述第二层与所述第一层相邻；和
第三层，所述第三层包括互连矩阵，其中所述第三层与所述第二层相邻；
其中所述第一层、所述第二层和所述第三层形成电路，并且如果所述互连矩阵被损坏，则所述电路不可操作。
16.根据权利要求15所述的管芯，其中如果所述金属屏蔽件被损坏，则所述电路不可操作。
17.一种闪存存储器系统，包括：
阵列，所述阵列包括被组织成行和列的多个闪存存储器单元；
逻辑故障检测电路，所述逻辑故障检测电路包括命令逻辑电路、副本命令逻辑电路，以及用于比较所述命令逻辑电路的输出和所述副本命令逻辑电路的输出的比较器；
其中响应于如果所述命令逻辑电路的输出和所述副本命令逻辑电路的输出相同，则所述比较器生成第一输出值并启用对所述阵列的访问；并且
其中响应于如果所述命令逻辑电路的所述输出和所述副本命令逻辑电路的所述输出不相同，则所述比较器生成第二输出值并禁用对所述阵列的访问。
18.根据权利要求17所述的系统，其中所述副本命令逻辑电路的所述输出指示擦除、编程、读取或测试命令。
19.根据权利要求17所述的系统，其中所述命令逻辑电路和所述副本命令逻辑电路从所述闪存存储器系统的引脚接收输入信号。
20.根据权利要求17所述的系统，还包括地址解码逻辑。
21.根据权利要求17所述的闪存存储器系统，其中所述多个闪存存储器单元为分裂栅闪存存储器单元。
22.一种闪存存储器系统，包括：
阵列，所述阵列包括被组织成行和列的多个闪存存储器单元；
用于生成输出的故障检测电路，其中如果所述输出为第一值，则启用对所述阵列的访问，并且如果所述输出为第二值，则禁用对所述阵列的访问。
23.根据权利要求22所述的闪存存储器系统，其中所述故障检测电路包括用于确定电源值是否在预先指定电平的范围内的电路。
24.根据权利要求22所述的闪存存储器系统，其中所述故障检测电路包括用于确定高电压擦除、编程或读取信号是否超过预先指定的电平的电路。
25.根据权利要求22所述的闪存存储器系统，其中所述故障检测电路包括用于确定接收的时钟信号的频率是否超过预先指定的频率的电路。
26.根据权利要求22所述的闪存存储器系统，其中所述故障检测电路包括用于确定测量的温度是否超过预先指定的温度的电路。
27.根据权利要求22所述的闪存存储器系统，还包括地址故障检测电路。
28.根据权利要求22所述的闪存存储器系统，其中所述多个闪存存储器单元为分裂栅闪存存储器单元。
29.一种闪存存储器系统，包括：
阵列，所述阵列包括被组织成行和列的多个闪存存储器单元；
用于生成第一电压的第一电路；
用于生成第二电压的第二电路；
用于生成输出的故障检测电路，其中如果所述第一电压和所述第二电压之间的差值超过预先指定的值，则所述输出为第一值，并且如果所述第一电压和所述第二电压之间的所述差值不超过预先指定的值，则所述输出为第二值；
其中如果所述输出为所述第一值，则禁用对所述阵列的访问，并且如果所述输出为所述第二值，则启用对所述阵列的访问。
30.根据权利要求29所述的闪存存储器系统，其中所述第一电路为高稳压器电路，并且所述第二电路为副本电路。
31.根据权利要求29所述的闪存存储器系统，其中所述多个闪存存储器单元为分裂栅闪存存储器单元。
32.一种闪存存储器系统，包括：
阵列，所述阵列包括被组织成行和列的多个闪存存储器单元；模拟混合信号故障检测电路；
逻辑故障检测电路；和
地址故障检测电路。
33.根据权利要求32所述的闪存存储器系统，其中所述多个闪存存储器单元为分裂栅闪存存储器单元。
34.一种闪存存储器系统，包括：
阵列，所述阵列包括被组织成行和列的多个闪存存储器单元；和
用于接收地址以及从所述阵列中的所述地址读取所述数据的功率平衡闩锁读出放大器电路。
35.根据权利要求34所述的闪存存储器系统，其中所述多个闪存存储器单元为分裂栅闪存存储器单元。
36.一种闪存存储器系统，包括：
闪存存储器单元的第一阵列；
闪速存储器单元的第二阵列；
用于以下操作的写入电路：接收地址、将数据写入所述第一阵列中的所述地址以及同时将所述数据的互补写入所述第二阵列中的所述地址；以及
37.根据权利要求36所述的系统，还包括：
用于以下操作的读取电路：接收地址、从所述第一阵列中的所述地址读取所述数据以及同时从所述第二阵列中的所述地址读取所述数据的所述互补。
38.根据权利要求36所述的闪存存储器系统，其中闪存存储器单元的所述第一阵列和闪存存储器单元的所述第二阵列包括分裂栅闪存存储器单元。
CN201880065306.1A 2017-10-13 2018-09-22 用于闪存存储器设备的防黑客入侵机构 Active CN111226279B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310983957.1A CN117012252A (zh) 2017-10-13 2018-09-22 用于闪存存储器设备的防黑客入侵机构

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/784,025 2017-10-13
US15/784,025 US10534554B2 (en) 2017-10-13 2017-10-13 Anti-hacking mechanisms for flash memory device
PCT/US2018/052325 WO2019074652A1 (en) 2017-10-13 2018-09-22 ANTI-PIRACY MECHANISMS FOR FLASH MEMORY

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202310983957.1A Division CN117012252A (zh) 2017-10-13 2018-09-22 用于闪存存储器设备的防黑客入侵机构

Publications (2)

Publication Number Publication Date
CN111226279A true CN111226279A (zh) 2020-06-02
CN111226279B CN111226279B (zh) 2023-07-25

Family

ID=66097183

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201880065306.1A Active CN111226279B (zh) 2017-10-13 2018-09-22 用于闪存存储器设备的防黑客入侵机构
CN202310983957.1A Pending CN117012252A (zh) 2017-10-13 2018-09-22 用于闪存存储器设备的防黑客入侵机构

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202310983957.1A Pending CN117012252A (zh) 2017-10-13 2018-09-22 用于闪存存储器设备的防黑客入侵机构

Country Status (7)

Country Link
US (2) US10534554B2 (zh)
EP (2) EP3673486B1 (zh)
JP (2) JP7195311B2 (zh)
KR (3) KR20240046625A (zh)
CN (2) CN111226279B (zh)
TW (4) TWI784742B (zh)
WO (1) WO2019074652A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US10483971B1 (en) * 2018-05-16 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Physical unclonable device and method of maximizing existing process variation for a physically unclonable device
JP6646103B2 (ja) * 2018-05-30 2020-02-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置
US10770146B2 (en) * 2018-06-08 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for PUF generator characterization
US10958453B2 (en) * 2018-07-03 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for noise injection for PUF generator characterization
US11430748B2 (en) * 2019-01-04 2022-08-30 International Business Machines Corporation Inspection and identification to enable secure chip processing
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US20200350263A1 (en) * 2019-04-30 2020-11-05 Nxp B.V. Semiconductor devices with security features
US20200350220A1 (en) * 2019-04-30 2020-11-05 Nxp B.V. Semiconductor device with security features
EP3839750A1 (en) * 2019-12-18 2021-06-23 Thales Dis France Sa Method for secure executing of a security related process
KR20210129370A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 메모리 모듈 및 적층형 메모리 장치
KR20210145341A (ko) 2020-05-25 2021-12-02 삼성전자주식회사 비휘발성 메모리 장치에서의 데이터 암호화 방법, 비휘발성 메모리 장치 및 사용자 장치
JP7475989B2 (ja) * 2020-06-26 2024-04-30 キオクシア株式会社 メモリシステムおよび制御方法
KR20220028694A (ko) * 2020-08-31 2022-03-08 삼성전자주식회사 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템
US20230160953A1 (en) * 2021-11-19 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures in integrated circuit chips
TWI789248B (zh) * 2022-02-21 2023-01-01 台旺科技股份有限公司 產生用於一電子元件的一隨機碼的裝置及方法
US20240037285A1 (en) * 2022-07-31 2024-02-01 Winbond Electronics Corporation Flash Programming Randomization
CN115130152B (zh) * 2022-09-01 2022-11-18 北京紫光青藤微系统有限公司 一种物理不可克隆函数的生成方法及装置
US20240160545A1 (en) * 2022-11-15 2024-05-16 Nxp B.V. System and method for managing secure memories in integrated circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030141994A1 (en) * 2002-01-29 2003-07-31 Matsushita Electric Industrial Co., Ltd. Address encoding apparatus, address encoding method and address encoding program
CN1595527A (zh) * 2003-09-09 2005-03-16 硅存储技术公司 统一的多级单元存储器
CN1720507A (zh) * 2002-12-04 2006-01-11 皇家飞利浦电子股份有限公司 用于闪存的地址加密方法
US20140250341A1 (en) * 2013-03-01 2014-09-04 Micron Technology, Inc. Circuits, apparatuses, and methods for address scrambling
US20160093393A1 (en) * 2014-09-30 2016-03-31 Korea University Research And Business Foundation Flash memory apparatus for physical unclonable function and embodying method of the same
CN108140404A (zh) * 2015-10-05 2018-06-08 硅存储技术公司 全耗尽型绝缘体上硅闪存存储器设计

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5729493A (en) * 1996-08-23 1998-03-17 Motorola Inc. Memory suitable for operation at low power supply voltages and sense amplifier therefor
US5943283A (en) * 1997-12-05 1999-08-24 Invox Technology Address scrambling in a semiconductor memory
US5943287A (en) * 1998-03-31 1999-08-24 Emc Corporation Fault tolerant memory system
US7873837B1 (en) * 2000-01-06 2011-01-18 Super Talent Electronics, Inc. Data security for electronic data flash card
US6792528B1 (en) * 2000-05-17 2004-09-14 Chien-Tzu Hou Method and apparatus for securing data contents of a non-volatile memory device
US6645813B1 (en) * 2002-01-16 2003-11-11 Taiwan Semiconductor Manufacturing Company Flash EEPROM with function bit by bit erasing
JP2003298569A (ja) 2002-01-29 2003-10-17 Matsushita Electric Ind Co Ltd アドレス暗号化装置、アドレス暗号化方法及びアドレス暗号化プログラム
US7038947B2 (en) * 2002-12-19 2006-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor flash cell for large endurance application
US8060670B2 (en) * 2004-03-17 2011-11-15 Super Talent Electronics, Inc. Method and systems for storing and accessing data in USB attached-SCSI (UAS) and bulk-only-transfer (BOT) based flash-memory device
US7268577B2 (en) * 2004-12-17 2007-09-11 International Business Machines Corporation Changing chip function based on fuse states
US7327600B2 (en) * 2004-12-23 2008-02-05 Unity Semiconductor Corporation Storage controller for multiple configurations of vertical memory
JP2007193913A (ja) 2006-01-20 2007-08-02 Toshiba Microelectronics Corp 不揮発性半導体記憶装置
US7921270B2 (en) * 2006-10-05 2011-04-05 Sandisk Il Ltd. Methods and systems for controlling access to a storage device
US7563694B2 (en) * 2006-12-01 2009-07-21 Atmel Corporation Scribe based bond pads for integrated circuits
KR100813627B1 (ko) 2007-01-04 2008-03-14 삼성전자주식회사 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치를제어하는 메모리 제어기와 그것을 포함한 메모리 시스템
US7661006B2 (en) * 2007-01-09 2010-02-09 International Business Machines Corporation Method and apparatus for self-healing symmetric multi-processor system interconnects
US8181042B2 (en) * 2007-02-12 2012-05-15 Atmel Corporation Low power mode data preservation in secure ICs
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5029205B2 (ja) * 2007-08-10 2012-09-19 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリのテスト方法およびシステム
US20090109772A1 (en) * 2007-10-24 2009-04-30 Esin Terzioglu Ram with independent local clock
US20090113155A1 (en) * 2007-10-31 2009-04-30 Echostar Technologies Corporation Hardware anti-piracy via nonvolatile memory devices
US8145855B2 (en) * 2008-09-12 2012-03-27 Sandisk Technologies Inc. Built in on-chip data scrambler for non-volatile memory
JP5599559B2 (ja) * 2008-11-27 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのリフレッシュ方法
US8379466B2 (en) * 2009-03-31 2013-02-19 Freescale Semiconductor, Inc. Integrated circuit having an embedded memory and method for testing the memory
FR2948795A1 (fr) * 2009-07-30 2011-02-04 St Microelectronics Rousset Detecteur d'injection de fautes dans un circuit integre
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
DE112010005842T8 (de) 2010-10-05 2014-07-17 Hewlett-Packard Development Company, L.P. Verwürfeln einer Adresse und Verschlüsseln von Schreibdaten zum Speichern in einer Speichervorrichtung
US8385140B2 (en) * 2010-11-18 2013-02-26 Advanced Micro Devices, Inc. Memory elements having shared selection signals
US8553481B2 (en) * 2010-11-29 2013-10-08 Apple Inc. Sense amplifier latch with integrated test data multiplexer
US8402349B2 (en) * 2010-12-06 2013-03-19 Apple Inc. Two dimensional data randomization for a memory
US8386990B1 (en) * 2010-12-07 2013-02-26 Xilinx, Inc. Unique identifier derived from an intrinsic characteristic of an integrated circuit
JP5813380B2 (ja) * 2011-06-03 2015-11-17 株式会社東芝 半導体記憶装置
US8524577B2 (en) * 2011-10-06 2013-09-03 Stats Chippac, Ltd. Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
KR20130053247A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 불휘발성 메모리 장치에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR101944936B1 (ko) * 2012-01-12 2019-02-07 에스케이하이닉스 주식회사 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
KR20140070303A (ko) * 2012-11-29 2014-06-10 삼성전자주식회사 인접 로우 어드레스 생성 기능을 갖는 반도체 메모리 장치
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9099864B2 (en) * 2013-01-25 2015-08-04 Apple Inc. Electronic device with connector fault protection circuitry
KR102133573B1 (ko) 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
JP6106043B2 (ja) 2013-07-25 2017-03-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9519546B2 (en) 2014-03-17 2016-12-13 Dell Products L.P. Striping cache blocks with logical block address scrambling
US9431083B2 (en) * 2014-03-25 2016-08-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device having the same
JP2017514421A (ja) * 2014-04-09 2017-06-01 アイシーティーケー カンパニー リミテッド 認証装置及び方法
US20150310933A1 (en) 2014-04-25 2015-10-29 Lattice Semiconductor Corporation Configurable Test Address And Data Generation For Multimode Memory Built-In Self-Testing
CN105609131A (zh) * 2014-07-22 2016-05-25 硅存储技术公司 抑制擦除分裂栅闪存存储器单元扇区的部分的系统和方法
KR102282971B1 (ko) * 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
JP5940705B1 (ja) * 2015-03-27 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9672930B2 (en) 2015-05-29 2017-06-06 Silicon Storage Technology, Inc. Low power operation for flash memory system
KR102356072B1 (ko) * 2015-09-10 2022-01-27 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
CN106610885A (zh) * 2015-10-21 2017-05-03 鸿富锦精密电子(天津)有限公司 服务器故障检测系统及方法
GB2544546B (en) 2015-11-20 2020-07-15 Advanced Risc Mach Ltd Dynamic memory scrambling
FR3045184B1 (fr) * 2015-12-15 2018-07-20 Idemia France Procede d’ecriture dans une memoire non-volatile d’une entite electronique et entite electronique associee
US9613692B1 (en) * 2015-12-16 2017-04-04 Stmicroelectronics International N.V. Sense amplifier for non-volatile memory devices and related methods
US11074199B2 (en) * 2016-01-27 2021-07-27 Hewlett Packard Enterprise Development Lp Securing a memory device
US10049717B2 (en) * 2016-03-03 2018-08-14 Samsung Electronics Co., Ltd. Wear leveling for storage or memory device
US10373665B2 (en) 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
US10097348B2 (en) * 2016-03-24 2018-10-09 Samsung Electronics Co., Ltd. Device bound encrypted data
US10431265B2 (en) * 2017-03-23 2019-10-01 Silicon Storage Technology, Inc. Address fault detection in a flash memory system
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US11443820B2 (en) * 2018-01-23 2022-09-13 Microchip Technology Incorporated Memory device, memory address decoder, system, and related method for memory attack detection

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030141994A1 (en) * 2002-01-29 2003-07-31 Matsushita Electric Industrial Co., Ltd. Address encoding apparatus, address encoding method and address encoding program
CN1720507A (zh) * 2002-12-04 2006-01-11 皇家飞利浦电子股份有限公司 用于闪存的地址加密方法
CN1595527A (zh) * 2003-09-09 2005-03-16 硅存储技术公司 统一的多级单元存储器
US20140250341A1 (en) * 2013-03-01 2014-09-04 Micron Technology, Inc. Circuits, apparatuses, and methods for address scrambling
US20160093393A1 (en) * 2014-09-30 2016-03-31 Korea University Research And Business Foundation Flash memory apparatus for physical unclonable function and embodying method of the same
CN108140404A (zh) * 2015-10-05 2018-06-08 硅存储技术公司 全耗尽型绝缘体上硅闪存存储器设计

Also Published As

Publication number Publication date
US20190121556A1 (en) 2019-04-25
EP3673486A1 (en) 2020-07-01
JP2023039985A (ja) 2023-03-22
US11188237B2 (en) 2021-11-30
TW202030736A (zh) 2020-08-16
KR20240046625A (ko) 2024-04-09
WO2019074652A1 (en) 2019-04-18
EP3673486B1 (en) 2022-11-16
EP4134859A1 (en) 2023-02-15
US20190114097A1 (en) 2019-04-18
KR102380672B1 (ko) 2022-04-04
TWI830475B (zh) 2024-01-21
JP2020537280A (ja) 2020-12-17
EP3673486A4 (en) 2021-04-28
JP7476291B2 (ja) 2024-04-30
TWI744852B (zh) 2021-11-01
TW202205294A (zh) 2022-02-01
TW202309907A (zh) 2023-03-01
TW201923771A (zh) 2019-06-16
CN111226279B (zh) 2023-07-25
CN117012252A (zh) 2023-11-07
JP7195311B2 (ja) 2022-12-23
KR20220044615A (ko) 2022-04-08
TWI692764B (zh) 2020-05-01
KR20200071102A (ko) 2020-06-18
US10534554B2 (en) 2020-01-14
TWI784742B (zh) 2022-11-21

Similar Documents

Publication Publication Date Title
CN111226279B (zh) 用于闪存存储器设备的防黑客入侵机构
EP3454319B1 (en) Physical uncloneable function with a single antifuse transistor
US11895236B2 (en) Unchangeable physical unclonable function in non-volatile memory
CN107689243B (zh) 电子装置、产品及制造集成电路方法及产生数据集的方法
US10855477B2 (en) Non-volatile memory with physical unclonable function and random number generator
EP3407335A1 (en) Non-volatile memory based physically unclonable function with random number generator
US20210141943A1 (en) Semiconductor device with secure access key and associated methods and systems
US20210141741A1 (en) Semiconductor device with secure access key and associated methods and systems
US11030124B2 (en) Semiconductor device with secure access key and associated methods and systems
US10657294B2 (en) Non-volatile memory with physical unclonable function
KR20200024340A (ko) 전력 손실에 대한 응답

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant