KR20220044615A - 플래시 메모리 장치의 해킹 방지 메커니즘 - Google Patents

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KR20220044615A
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array
memory cells
memory system
address
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히우 밴 트란
비핀 티와리
엔한 도
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실리콘 스토리지 테크놀로지 인크
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Abstract

보안을 강화하고 플래시 메모리 장치의 해킹을 방지하기 위한 복수의 실시 예가 개시되어있다. 상기 실시 예는 악의적인 행위자가 플래시 메모리 칩을 해킹하여 칩 내에 저장된 데이터를 획득하는 것을 방지한다. 상기 실시 예는 결함 검출 회로, 어드레스 스크램블링, 더미 어레이, 비밀번호 보호, 개선된 제조 기술 및 다른 메커니즘의 사용을 포함한다.

Description

플래시 메모리 장치의 해킹 방지 메커니즘{ANTI-HACKING MECHANISMS FOR FLASH MEMORY DEVICE}
본 출원은 2017년 10월 13일에 출원된 미국 특허 출원 번호 15/784,025의 우선권 주장의 기초로 주장한다.
보안을 강화하고 플래시 메모리 장치의 해킹을 방지하기 위한 복수의 메커니즘이 개시되어 있다.
비 휘발성 메모리 셀은 당 업계에 잘 알려져 있다. 5 개의 단자를 포함하는 하나의 종래 기술의 비 휘발성 스플릿 게이트 메모리 셀(10)이 도 1에 도시 되어있다. 메모리 셀(10)은 P 타입과 같은 제 1 전도성 타입의 반도체 기판(12)을 포함한다. 기판(12)은 N 형과 같은 제 2 전도성 타입의 제 1 영역(14)(소스 라인 (SL)으로도 알려짐)이 형성된 표면을 갖는다. 기판(12)의 표면에는 N 타입의 제 2 영역(드레인 라인이라고도 함)이 형성된다. 제 1 영역(14)과 제 2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(BL20)은 제 2 영역에 연결된다. 워드 라인(WL22)은 채널 영역(18)의 제 1 부분 위에 위치하고 그로부터 절연된다. 워드 라인(22)은 제 2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG24)는 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고, 워드 라인(22)에 인접한다. 플로팅 게이트(24)는 또한 제 1 영역(14)에 인접해 있다. 플로팅 게이트(24)는 제1 영역(14)로부터 플로팅 게이트(24)로의 커플링을 제공하기 위해 제 1 영역(14)과 중첩 될 수 있다. 커플링 게이트 CG(제어 게이트로도 알려져 있음)는 플로팅 게이트(24) 위에 있으며 이로부터 절연된다. 삭제 게이트 EG(28)는 제 1 영역(14) 위에 있으며 플로팅 게이트(24) 및 커플링 게이트(26)에 인접하고 그로부터 절연된다. 플로팅 게이트(24)의 상부 코너는 삭제 효율을 향상시키기 위해 T 형 삭제 게이트(28)의 내부 코너를 향할 수 있다. 삭제 게이트(28)는 또한 제 1 영역(14)으로부터 절연된다. 메모리 셀(10)은 미국 특허 제 7,868,375 호에 더욱 상세하게 설명되어 있으며, 이의 개시 내용은 그 전체가 본원 명세서에서 참조로 포함된다.
종래의 비 휘발성 메모리 셀(10)의 삭제 및 프로그램을 위한 하나의 예시적인 동작은 다음과 같다. 메모리 셀(10)은 파울러 노르트 하임(Fowler-Nordheim) 터널링 메커니즘을 통해 0 볼트와 같은 다른 단자와 함께 삭제 게이트(28)에 고전압을 인가함으로써 삭제된다. 전자는 플로팅 게이트(24)로부터 삭제 게이트(28)로 터널링되어 플로팅 게이트(24)가 포지티브로 충전되도록 하고, 판독 조건에서 셀(10)을 턴온 시킨다. 결과적으로 셀이 삭제된 상태는 '1'상태라고 알려져 있다.
메모리 셀(10)은 커플링 게이트(26)에서 고전압을, 소스 라인(14)에서 고전압을, 삭제 게이트(28)에서 중간 전압을, 그리고 비트 라인(20)에서 프로그래밍 전류를 인가함으로써 소스 측 핫 전자 프로그래밍 메커니즘을 통해 프로그래밍 된다. 워드 라인(22)과 플로팅 게이트(24) 사이의 갭을 가로 질러 흐르는 전자의 일부는 플로팅 게이트(24)내로 주사시키어서, 플로팅 게이트(24)가 네가티브로 하전되도록 하고, 판독 조건에서 셀(10)을 턴 오프 할 정도로 충분한 에너지를 획득한다. 결과적으로 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(10)은 다음과 같이 전류 감지 모드에서 판독 된다: 한 바이어스 전압이 비트 라인(20)에 인가되고, 바이어스 전압은 워드 라인(22)에 인가되며, 바이어스 전압이 커플링 게이트(26)에 인가되고, 바이어스 또는 제로 전압이 삭제 게이트(28)에 인가되며, 그리고 접지가 소스 라인(14)에 인가된다. 삭제된 상태에 대해 비트 라인(20)으로부터 소스 라인(14)으로 흐르는 셀 전류가 존재하고, 프로그램 상태에 대하여 비트 라인(20)으로부터 소스 라인(14)로의 흐름이 미미하거나 0인 셀 전류 흐름이 존재한다. 대안적으로, 메모리 셀(10)은 리버스 전류 감지 모드로 판독될 수 있으며, 비트 라인(20)이 접지되고 바이어스 전압이 소스 전압(24)에 인가된다. 이 같은 모드에서 전류는 소스 라인(14)으로부터 비트 라인(20)으로 방향을 역전시킨다.
메모리 셀(10)은 대안적으로 다음과 같이 전압 감지 모드로 판독될 수 있다: 바이어스 전류(접지로의)는 비트 라인(20)에 인가되고, 바이어스 전압은 워드 라인(22)에 인가되며, 바이어스 전압은 커플링 게이트(26)에 인가되고, 삭제 게이트(28)에 바이어스 전압이 인가되고, 그리고 소스 라인(14)에 바이어스 전압이 인가된다. 삭제된 상태에서 비트 라인(20) 상에 셀 출력 전압(확실히 크다 > 0V)이 존재하며, 프로그래밍된 상태에서 비트 라인(20)에 무시할 정도이거나 0에 가까운 전압이 존재한다. 대안적으로, 메모리 셀(10)은 리버스 전압 감지 모드로 판독될 수 있으며, 비트 라인(20)이 바이어스 전압에서 바이어스 되고, 바이어스 전류(접지로의)가 소스 라인(14)에 인가된다. 이 같은 모드에서, 메모리 셀(10) 출력 전압이 비트 라인(20) 대신에 소스 라인(14) 상에 있다.
종래 기술에서, 포지티브 또는 제로 전압의 다양한 조합이 워드 라인(22), 커플링 게이트(26) 및 플로팅 게이트(24)에 인가되어 판독, 프로그램 및 삭제 동작을 수행하도록 한다.
판독, 삭제 또는 프로그램 명령에 응답하여, 논리 회로(451)(도 4)는 다양한 전압이 선택된 메모리 셀(10)과 선택되지 않은 메모리 셀(10) 모두의 다양한 부분에 적절한 시간과 최소의 방해로 공급되게 한다.
선택된 및 선택되지 않은 메모리 셀(10)에 대해, 인가된 전압 및 전류는 다음과 같다. 이하에서 사용되는 바와 같이, 다음의 약어가 사용된다: 소스 라인 또는 제 1 영역(14)(SL), 비트 라인(20)(BL), 워드 라인(22)(WL) 및 커플링 게이트(26) (CG).
Figure pat00001
2015 년 1 월 21 일 출원된 미국 특허 출원 번호 14/602,262는 출원인에 의한 최근 출원에서, 판독, 프로그램 및/또는 삭제 동작 동안 워드 라인(22) 및/또는 커플링 게이트(26)에 네가티브 전압이 인가될 수 있는 발명을 개시하였다. 이 실시 예에서, 선택된 및 선택되지 않은 메모리 셀(10)에 인가되는 전압 및 전류는 다음과 같다:
Figure pat00002
미국 특허 출원 번호 14/602,262의 다른 실시 예에서, 판독, 삭제 및 프로그램 동작 동안 메모리 셀(10)이 선택되지 않을 때 네가티브 전압이 워드 라인(22)에 인가될 수 있고, 다음 전압이 인가되도록 삭제 동작 동안, 네가티브 전압이 커플링 게이트(26)에 적용될 수 있다:
Figure pat00003
상기 열거된 CGINH 신호는 삭제 게이트(28)를 선택된 셀과 공유하는 선택되지 않은 셀의 커플링 게이트(26)에 인가되는 금지 신호이다.
도 2는 다른 종래 기술의 플래시 메모리 셀(210)의 실시 예를 도시한다. 종래 기술의 플래시 메모리 셀(10)과 같이, 플래시 메모리 셀(210)은 기판(12), 제 1 영역(소스 라인)(14), 제 2 영역(16), 채널 영역(18), 비트 라인(20), 워드 라인(22), 부동 게이트(24), 그리고 삭제 게이트(28)를 포함한다. 종래 기술의 플래시 메모리 셀(10)과 달리, 플래시 메모리 셀(210)은 커플링 게이트 또는 제어 게이트를 포함하지 않고 비트 라인(20), 워드 라인(22), 삭제 게이트(28) 그리고 소스 라인(14)과 같은 4 개의 단자만을 포함한다. 이는 플래시 메모리 셀 어레이를 동작 시키는데 필요한 디코더 회로와 같은, 회로의 복잡성을 상당히 감소시킨다.
상기 삭제 동작(삭제 게이트를 통한 삭제) 및 판독 동작은 제어 게이트 바이어스가 없는 것을 제외하고는 도 1의 동작과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 수행되므로, 소스 게이트에서의 프로그램 전압은 제어 게이트 바이어스의 부족을 보상하기 위해 더 높다.
표 4는 판독, 삭제 및 프로그램 동작을 수행하기 위해 4 개의 단자에 적용될 수 있는 전형적인 전압 범위를 도시한다.
Figure pat00004
도 3은 다른 종래 기술의 플래시 메모리 셀(310)의 실시 예를 도시한다. 종래 기술의 플래시 메모리 셀(10)과 같이, 플래시 메모리 셀(310)은 기판(12), 제 1 영역(소스 라인)(14), 제 2 영역(16), 채널 영역(18), 비트 라인(20), 그리고 부동 게이트(24)를 포함한다. 한편 종래의 플래시 메모리 셀(10)과 달리, 플래시 메모리 셀(310)은 커플링 게이트 또는 제어 게이트 또는 삭제 게이트를 포함하지 않는다. 또한, 워드 라인(322)은 워드 라인(22)을 대체하고 도시된 바와 같이 워드 라인(22)과는 다른 물리적 형상을 갖는다.
종래 기술의 비 휘발성 메모리 셀(310)의 삭제 및 프로그램을 위한 하나의 예시적인 동작은 다음과 같다. 셀(310)은 워드 라인(322) 상에 고전압을 인가하고 비트 라인 및 소스 라인에 제로 볼트를 인가함으로써 파울러 노르트 하임(Fowler-Nordheim) 터널링 메커니즘을 통해 삭제된다. 전자는 부동 게이트(24)로부터 워드 라인(322)으로 터널링하여 부동 게이트(24)가 포지티브로 충전되도록 하며, 셀(310)을 판독 조건으로 턴온시킨다. 결과적으로 셀이 삭제된 상태는 '1'상태로 알려져 있다. 셀(310)은 소스 라인(14) 상에 고전압을 인가하고, 워드 라인(322)에 작은 전압을 인가하고, 그리고 비트 라인(320)에 프로그래밍 전류를 인가함으로써, 소스 측 핫 전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(322)과 부동 게이트(24) 사이의 갭을 가로 질러 흐르는 전자의 일부가 부동 게이트(24)로 주입하기에 충분한 에너지를 획득하여, 부동 게이트(24)가 네가티브로 충전되도록 하며, 판독 조건으로 셀(310)을 턴 오프시킨다. 결과로 발생 되는 셀 프로그래밍 상태는 '0'상태로 알려져있다.
메모리 셀(310)에서 판독, 프로그램, 삭제 및 대기 동작에 사용될 수 있는 예시적인 전압이 아래 표 5에 도시되어 있다:
Figure pat00005
사이버 공격자와 해커가 점점 더 정교해짐에 따라 보안 및 탬퍼링(간섭) 방지 조치가 점점 중요 해지고 있다. 예를 들어, 휴대폰을 도난 당했을 때 도둑이나 휴대폰을 매수한 사람이 휴대폰에서 데이터를 검색하려고 시도하는 것이 일반적이다. 전화 암호를 해킹하거나 전화 내 기본 하드웨어를 해킹함으로써 이 같은 시도가 수행된다.
종래 기술은 (예를 들어, 전화의 경우) 시스템 레벨에서 구현될 수 있는 수십 개의 소프트웨어 기반 보안 수단을 포함한다. 그러나 이러한 조치로 인해 누군가 전화를 분해하거나 플래시 메모리 장치와 같은 비 휘발성 저장소에서 직접 데이터를 검색하는 것을 막을 수는 없다. 현재까지 플래시 메모리 장치에 사용 가능한 보안 조치는 극히 제한적이다.
플래시 메모리 장치에 대한 개선된 보안수단이 필요하다.
보안을 강화하고 플래시 메모리 장치의 해킹을 방지하기 위한 복수의 실시 예가 개시되어 있다. 상기 실시 예는 악의적인 행위자가 플래시 메모리 칩을 해킹하여 칩 내에 저장된 데이터를 획득하는 것을 방지한다. 상기 실시 예는 결함 검출 회로, 어드레스 스크램블링, 더미 어레이, 비밀번호 보호, 개선된 제조 기술 및 다른 메커니즘의 사용을 포함한다.
도 1은 본 발명이 적용될 수 있는 종래 기술의 비 휘발성 메모리 셀의 단면도이다.
도 2는 본 발명이 적용될 수 있는 다른 종래 기술의 비 휘발성 메모리 셀의 단면도이다.
도 3은 본 발명이 적용될 수 있는 다른 종래 기술의 비 휘발성 메모리 셀의 단면도이다.
도 4는 도 1 내지 3에 도시된 유형의 비 휘발성 메모리 셀을 포함하고 다이 내에 저장된 데이터의 보안을 향상시키기 위해 본 명세서에 설명된 실시 예를 포함하는 다이의 레이아웃 도면이다.
도 5는 보안 영역을 갖는 플래시 메모리 어레이를 도시한 도면이다.
도 6은 플래시 메모리 장치를 위한 비밀번호로 보호된 액세스 방법을 도시한 도면이다.
도 7은 플래시 메모리 시스템을 도시한 도면이다.
도 8은 다른 플래시 메모리 시스템을 도시한 도면이다.
도 9는 플래시 메모리 시스템 내 상보적 어레이를 도시한 도면이다.
도 10은 판독 동작에 노이즈를 추가하기 위한 별도의 컴포넌트를 갖는 메모리 어레이를 도시한 도면이다.
도 11은 플래시 메모리 시스템 내 차동 메모리 어레이를 도시한 도면이다.
도 12는 플래시 메모리 시스템 내 감지 증폭기 회로를 도시한 도면이다.
도 13은 플래시 메모리 시스템 내 다른 감지 증폭기 회로를 도시한 도면이다.
도 14는 상보형 메모리 어레이 및 더미 어레이를 도시한 도면이다.
도 15a, 15b 및 15c는 플래시 메모리 시스템을 포함하는 다이의 제조 기술을 도시한 도면이다.
도 16은 플래시 메모리 시스템을위한 다이 레이아웃 기술을 도시한 도면이다.
도 17a, 17b 및 17c는 플래시 메모리 시스템에 대한 어드레스 결함 검출 시스템을 도시한 도면이다.
도 18은 플래시 메모리 시스템을 위한 논리 결함 검출 회로를 도시한 도면이다.
도 19는 플래시 메모리 시스템을 위한 칩 결함 검출 회로를 도시 한 도면이다.
도 20은 플래시 메모리 시스템을 위한 다른 칩 결함 검출 회로를 도시한 도면이다.
도 4는 본원 명세서에서 설명된 보안 강화를 포함하는 플래시 메모리 시스템의 실시 예를 도시한다. 다이(400)는 데이터를 저장하기 위한 메모리 어레이(401, 402, 403 및 404)를 포함하고, 각각의 메모리 어레이는 선택적으로 도 1에서와 같은 메모리 셀(4)을 사용하는 각각의 메모리 셀, 도 2에서와 같은 메모리 셀(24), 도 3에서와 같은 메모리 셀(34), 또는 메모리 셀의 다른 알려진 유형; 메모리 어레이(401, 402, 403 및 404) 각각에서 행(row)에 액세스하기 위해 사용된 판독 되거나 기록될 행 디코더 회로(405, 406, 407 및 408); 메모리 어레이(401, 402, 403 및 404) 각각에서 열(column)에 액세스하기 위해 사용된 판독 되거나 기록될 열 디코더 회로(409, 410, 411 및 412); 메모리 어레이(401 및 403)로부터 데이터를 판독하는데 사용되는 감지 회로(413) 및 메모리 어레이(402 및 404)로부터 데이터를 판독하는데 사용되는 감지 회로(414); 아날로그, 칩 결함 검출(CFD) 및 물리적 복제 방지 기능(PUF) 회로(450); 리던던시 및 내장된 자체 테스트와 같은 다양한 제어 기능을 제공하기 위한 논리 및 논리 결함 검출(LFD) 회로(451); 시스템에 포지티브 및 네거티브 전압 공급을 제공하기 위해 사용되는 고전압 회로(452); 메모리 어레이(401, 402, 403 및 404)에 대한 삭제 및 프로그램 동작을 위해 증가된 전압을 제공하기 위한 전하 펌프 회로(453); 칩 상의 다른 매크로들에 연결하기 위해 인터페이스 핀들을 제공하기 위한 인터페이스 회로(ITFC)(454); 그리고 필요에 따라 판독, 삭제 및 프로그램 동작 동안 사용되는 고전압 디코더 회로(418, 419, 420 및 421)를 포함한다. 다이(400)는 어드레스 결함 검출 블록(422, 423, 424 및 425) 및 어레이 결함 검출 감지 회로(426, 427, 428 및 429)를 더 포함한다.
제 1 실시 예가 도 5에 도시되어있다. 여기서, 특정 섹터 및 정보 섹터는 각각 보안 섹터 및 보안 정보 섹터를 만들기 위해 보안 조치를 받는다. 어레이(500)는 데이터를 저장하기 위한 메모리 어레이(401, 402, 403 및 404) 중 하나의 예이며, 여기서 어레이(500)는 도 1의 메모리 셀(4), 도 2의 메모리 셀(24), 도 3의 메모리 셀(34), 또는 알려진 다른 유형의 메모리 셀과 같은 메모리 셀의 행과 열을 포함한다. 어레이(500)는 복수의 섹터로 분할된다. 한 섹터는 일반적으로 상기 어레이에서 두 행의 메모리 셀로 구성된다. 보안되지 않은 섹터(501)(502)는 추가 보안 조치가 없는 일반 섹터이다. 보안 섹터(503)(504)는 후술하는 스크램블링 알고리즘을 사용하여 기록 및 판독된다.
일 실시 예에서, "비 휘발성 메모리 셀 어레이 엔트로피에 기초한 난수 생성하기 위한 시스템 및 방법("난수 애플리케이션(Random Number Application)")"라는 제목으로 2017년 3월 20일자로 출원된 미국 가 출원 제 62/479,193 호에 기술된 바와 같이, 섹터(507)는 삭제되거나 프로그래밍 되지 않으며, 난수 생성기 소스로서 사용되고, 상기 출원은 본원에 참조로 포함되고 본 출원에서의 양수인과 동일한 양수인에 의해 양도되었다. 난수 애플리케이션에서 표시된 바와 같이, 서브 임계 값 동작(임의의 검출된 판독 전류는 오직 누설 전류만 이도록, 선택 게이트가 오프임을 의미한다)에서, 차동 감지(각각의 정보 비트마다 4 개의 메모리 셀을 필요로함)를 사용하여 메모리 셀을 쌍으로 판독함으로써, 상기 누설 전류는 셀의 임의성을 잘 측정 한다. 정보의 비트 값 각각은 2 개의 비트 라인으로 결합된 4 개의 메모리 셀의 누설 전류로부터 도출되며, 상기 2 개의 결합된 전류는 서로 차감되어 단일 비트 값을 반영하는 포지티브 또는 네거티브 결과를 생성하도록 한다. 이것은 임의의(메모리 셀 생성 셀 대 셀의 랜덤 성을 반영하는) 수를 제공하는, 모든 전용 셀에 대해 이들 단일 비트 값의 조합이고, 메모리 셀 어레이에 대하여 고유하며, 그리고 메모리 셀 어레이로부터 신뢰할 수 있으며 반복적으로 판독될 수 있다. 대안적으로, 난수는 예컨대 결합 비 변동, 치수 특성(예를 들어, 폭, 길이) 및 전기적 불일치(예를 들어, 임계 전압 변동)와 같은 플래시 메모리 셀의 고유 특성에 기초하여 PUF(물리적으로 복제 불가능한 기능)에 의해 생성될 수 있다. 예를 들어, 어레이 내의 모든 셀들에 대해 고정 전압에서 프로그래밍 또는 삭제는 상이한 셀들에 대한 임의의 셀 전류 레벨을 초래할 것이다. 차동 래치 센싱은 두 개의 다른 셀과 함께 사용되어 기본적으로 하나의 셀과 다른 셀을 비교하여 임의의 출력을 설정하도록 한다. 상기 두 셀은 전략적으로 엔트로피를 최대화하도록 배치된다. 두 셀 사이의 불일치는 임의의 고유 번호를 초래한다. 프로세스, 온도 및 전압의 변화에 대한 난수 생성의 반복성을 향상시키기 위해 복수의 셀이 하나의 슈퍼 셀을 나타내도록 사용될 수 있다. 예를 들어, 16 개의 셀은 차동 증폭기에 대한 하나의 입력을 나타낼 수 있으며, 따라서 하나의 랜덤 비트를 생성하기 위해 총 32 개의 셀이 필요하다.
여기서, 제어 논리(451)는 난수 애플리케이션 또는 다른 기술의 발명을 사용하여 섹터(507)의 셀들로부터 난수를 결정하고, 보안된 섹터들(503 및 504)로부터의 프로그래밍 및 판독에 그와 같은 난수를 이용한다. 예를 들면, 난수 R은 한 오프셋으로서 주소에 적용될 수 있다. 보안 섹터들(503 및 504)에 대한 기록 동작이 어드레스 A를 위해 의도된 경우, 기록 동작은 실제로 R*k와 동일한 행 내의 오프셋을 갖는 어드레스 A에 대응하는 행의 위치에서 발생할 수 있으며(여기서 k는 정수 값을 생성하기 위한 상수이다), 여기서 오프셋은 단순히 대응하는 행에서 쓰기가 발생하지만, 주소 A에 대응하는 셀의 오른쪽에 있는 R*k 위치인 셀에서 발생한다 (마지막 열의 대응하는 행에 있는 셀 다음의 첫 번째 열의 행에서 단순히 셀을 감싸는 곳). 이러한 방식으로, 난수(R)는 보안 섹터(503 및 504)에 대한 기록 동작의 위치에 영향을 미친다. 섹터(503 및 504)로부터의 읽기 동작에 대해, 동일한 난수(R)가 사용되어, 읽기 요청의 대상인 어드레스(A)에 대한 오프셋을 수행하는데 사용된다. 따라서 어드레스 A로부터 데이터를 읽고자 하는 해커는 난수 R을 알 수 없으므로 그렇게 할 수 없을 것이다.
다른 실시 예에서, 보안 섹터(503 및 504)로부터 데이터가 판독되고, 선택적으로 임의의 데이터가 다른 섹터로부터 병렬로 판독될 수 있어서, 감지 증폭기가 해킹되면 어떤 데이터가 보안 섹터(503 및 504)에 저장되었는지 그리고 어떤 데이터가 다른 곳에서 읽은 "더미" 랜덤 데이터인가 가 명확하지 않을 것이다.
메타 데이터 또는 시스템 정보는 전형적으로 어레이(500)에도 저장된다. 여기서, 비 보안 정보 섹터(505)는 보안 측정이 추가되지 않은 정상 정보 섹터이다. 보안 정보 섹터(506)는 보안 섹터(503 및 504)와 동일한 메커니즘 대상이며, 유일한 차이점은 보안 정보 섹터(506)가 사용자 데이터가 아닌 메타 데이터 또는 시스템 정보를 포함한다는 점이다.
도 6은 암호로 보호된 액세스 방법(600)을 도시하며, 이에 의해 외부 장치가 보안 정보 섹터 (506)에 이전에 저장된 암호를 제공하는 경우에만 판독 또는 기록을 위해 다이(400)에 액세스하도록 허용된다. 먼저, 다이(400)는 수신된 비밀번호(602)를 포함하는 비밀번호 인증 요청(601)을 수신한다(단계 610). 둘째로, 인증 제어기(603)는 수신된 비밀번호(602)를 저장된 비밀번호(604)와 비교한다(단계 620). 여기서, 인증 제어기(603)는 논리 회로(451)의 일부일 수 있고, 저장된 비밀번호(604)는 다이(400)의 제조 동안, 다이(400)의 초기 구성 동안 사전에 보안 정보 섹터(506) 또는 다이(400)의 다른 곳에 사전에 저장되어 있거나, 또는 다이(400)의 최초 사용 동안 사용자 일 수 있다. 만약 수신된 비밀번호(602)가 저장된 비밀번호(604)와 동일하면, 다이(400)는 외부 장치에 의해 요청된 액세스를 허용한다(단계 630). 수신 된 비밀번호(602)가 저장된 비밀번호(604)와 동일하지 않으면, 다이(400)는 외부 장치에 의해 요청된 액세스를 허용하지 않는다(단계 640). 선택적으로, 보안 정보 섹터(506)에 대한 액세스는 예를 들어, OTP 비트를 설정함으로써 저장된 비밀번호(604)가 초기에 저장된 후에 비활성화 될 수 있다. 선택적으로, 저장된 비밀번호(604)는 난수 애플리케이션(Random Number Application)에 기술되거나 전술한 바와 같이 비 휘발성 메모리의 변형에 기초하여 PUF (물리적 복제 불가능 기능)에 의해 생성된 고유 키를 사용하여 인증 제어기(603)에 의해 암호화 및 복호화될 수 있다.
도 7은 (다이(400) 상에서 구현될 수 있는) 플래시 메모리 시스템(700)을 도시한다. 플래시 메모리 시스템(700)은 어레이(701 및 702) (도 4의 어레이(401 및 403)에 대응하는), 행 디코더(703 및 704) (행 디코더(405 및 406)에 대응하는), 열 디코더(705 및 706) (열 디코더(406 및 408)에 대응하는) 및 감지 회로 (710)(감지 회로(410)에 대응하는)를 포함한다. 플래시 메모리 시스템(700)은 기준 어레이(709) 및 감지 회로 전류 기준(708)을 더욱 포함한다.
어레이(701)의 플래시 메모리 셀의 각 열은 비트 라인에 연결되어, 어레이(701) 내의 모든 열에 대해 하나의 비트 라인이 존재하도록 한다. 유사하게, 어레이(702) 내의 플래시 메모리 셀의 각 열은 하나의 비트 라인에 연결되어서, 어레이(702) 내의 모든 칼럼에 하나의 비트 라인이 존재하도록 한다. 열 디코더(705 및 706)는 선택된 어드레스에 대한 판독 동작 동안 선택된 비트 라인을 감지 회로(710)에 연결한다. 상기 감지 회로(710)는 복수의 감지 증폭기 회로(707a, 707b,… 707n)를 포함하며, 여기서 n은 동시에 판독될 수 있는 비트 라인의 수이며 플래시 메모리 시스템(700)의 IO 폭(일반적으로 n은 32 또는 64)으로 인용된다. 이러한 감지 증폭기 회로는 전체적으로 감지 증폭기 회로(707)로 지칭될 것이다.
이 같은 실시 예에서, 참조 어레이(709)는 어레이(701 및 702)의 플래시 메모리 셀과 구조는 동일하지만 실제로는 사용자 데이터를 저장하는데 사용되지 않는 더미 플래시 메모리 셀의 어레이이다. 기준 어레이(709)는 어레이(701 및 702) 모두를 감지하기 위한 판독 기준 바이어스를 생성하는 역할을 한다. 대안적인 실시 예에서, 기준 어레이(709)는 플래시 메모리 셀이 없는 규칙적인 기준 트랜지스터를 포함한다. 이러한 규칙적인 기준 트랜지스터는 감지 회로(710)에 대해 상이한 트립 포인트(즉, "0"과 "1"을 구분하는 전류 또는 전압 레벨)를 제공하기 위해 서로 다른 크기 및/또는 방향을 갖도록 된다. 다른 대안적인 실시 예에서, 기준 어레이(709) 플래시 메모리 셀이 없는 일반 기준 저항으로 구성된다. 이러한 규칙적인 기준 저항기는 감지 회로(710)에 상이한 트립 포인트를 제공하도록 크기가 상이하다.
감지 회로 전류 기준(708)은 하나 이상의 더미 플래시 메모리 셀에 연결되고 전류를 생성한다. 전류 미러 기술을 사용하여, 그 전류는 감지 증폭기 회로(707) 각각에서 미러링된다. 이 같은 미러링된 기준 전류는 다음에 어레이(701 또는 702)로부터 선택된 메모리 셀과 비교되어 선택된 메모리 셀에 저장된 데이터의 값을 나타내는 출력을 생성하도록 한다.
도 8은 (다이(800) 상에서 구현될 수 있는) 다른 플래시 메모리 시스템(800)을 도시한다. 플래시 메모리 시스템(800)은 플래시 메모리 시스템(700)과 같이 어레이(701 및 702), 행 디코더(703 및 704), 및 열 디코더(705 및 706)를 포함한다. 플래시 메모리 시스템(800)은 기준 어레이(801 및 802) 및 감지 회로(803)를 더 포함한다.
어레이(701)의 플래시 메모리 셀의 각 열은 비트 라인에 연결되어, 어레이(701) 내의 모든 열에 대해 하나의 비트 라인이 존재한다. 유사하게, 어레이(702) 내의 플래시 메모리 셀의 각 열은 비트 라인에 연결되며, 어레이(702) 내의 모든 열에 대하여 한 비트 라인이 존재하도록 한다. 열 디코더(705 및 706)는 선택된 어드레스에 대한 판독 동작 동안 선택된 비트 라인을 감지 회로(803)에 연결하도록 한다. 감지 회로(803)는 복수의 감지 증폭기 회로(804a, 804b,… 804n)를 포함하며, 여기서 n은 동시에 판독될 수 있는 비트 라인의 수이며 플래시 메모리 시스템(800)의 IO 폭(일반적으로 n은 32 또는 64)으로 지칭된다. 이러한 감지 증폭기 회로는 전체적으로 감지 증폭기 회로(804)로 지칭 될 것이다.
이 실시 예에서, 기준 어레이(801 및 802) 모두는 어레이(701 및 702)의 플래시 메모리 셀과 구조는 동일하지만 실제로는 사용자 데이터를 저장하는 데 사용되지 않는 더미 플래시 메모리 셀의 어레이이다. 선택된 메모리 셀들이 어레이(701)에 있을 때, 감지 증폭기 회로(804) 각각은 기준 어레이(802)의 메모리 셀에 연결될 것이며,이 메모리 셀은 기준 메모리 셀로서 작용할 것이다. 선택된 메모리 셀들이 어레이(702) 내에 있을 때, 감지 증폭기 회로(804) 각각은 기준 메모리 셀로서 작용할 기준 어레이(801) 내의 메모리 셀에 연결될 것이다. 따라서, 플래시 메모리 시스템(700)과 달리, 플래시 메모리 시스템(800)은 감지 회로 전류 기준(708) 또는 전류 미러의 사용을 필요로 하지 않는다. 다른 대안적인 실시 예에서, 기준 어레이(801 및 802)는 플래시 메모리 셀이 없는 규칙적인 기준 트랜지스터를 포함한다. 이러한 규칙적인 기준 트랜지스터는 감지 회로(803)에 다른 트립 포인트를 제공하기 위해 크기 및/또는 다르게 바이어스된다. 다른 대안적인 실시 예에서, 기준 어레이 (801 및 802)는 플래시 메모리 셀이 없는 규칙적인 기준 저항기를 포함한다. 이러한 규칙적인 기준 저항기는 크기가 상이하여서 감지 회로(803)에 상이한 트립 포인트를 제공하도록 한다.
도 9는 해커가 어레이 내에 저장된 데이터를 결정하기 위한 시도에서 다이(400) 또는 다이(400) 내의 특정 구성 요소의 심플 전력 분석(Simple Power Analysis)(SPA) 또는 차동 전력 분석(Differential Power Analysis)(DPA)을 사용하는 사이드 채널 공격 기술을 이용함으로써, 전력 소모의 시그니쳐(signature)를 모니터링 하는 상황에 대비하여 보안을 제공하기 위한 시스템 전력 밸런싱 시스템 및 방법을 도시한다. 특히, 종래 기술의 플래시 메모리 시스템에서, 해커는 판독 사이클 각각의 전력 소모에 기초하여 감지 회로에 의해 판독되는 데이터를 식별할 수 있다. 예를 들어, 플래시 메모리 셀로부터 "0"을 판독하는 것과 비교하여 플래시 메모리 셀로부터 "1"을 판독하기 위해 상이한 양의 전력이 소모될 것이다. 따라서, 감지 회로의 전력 소모를 모니터링 함으로써, 판독되는 셀의 값을 추론할 수 있고, 따라서 어레이로부터 판독되는 데이터를 추론할 수 있다.
도 9의 시스템에서, 데이터 D가 어레이(401 또는 403) 내의 어드레스 A에 기록될 때, 그와 같은 데이터의 상보형 데이터, DATA D-바는 어레이(402 또는 404)의 어드레스 A에 기록된다. 어레이(401 또는 403)의 어드레스 A로부터 판독될 경우, 데이터는 또한 어레이(402 또는 404)의 어드레스A로부터 동시에 판독된다. 동일한 어드레스에서 두 어레이에 저장된 데이터는 반드시 각각의 판독 동작에 대해 서로 상보적이므로 "1" 및 "0"이 판독될 것이고, 감지 회로(413 및 414)의 결합된 전력 소모는 모든 판독 동작에 대해 동일할 것이다. 따라서 해커는 감지 회로(413 및 414)에 의해 소모된 전력을 모니터링 하는 것만으로 임의의 어레이로부터 판독된 데이터를 결정할 수 없을 것이다. 상기 전력 밸런싱 접근법은 사용중인 플래시 메모리 매크로 복수의 인스턴스가 존재하는 시스템 레벨에서 적용될 수 있다. 이 경우 DATA D는 한 인스턴스에 저장되고 DATA D-bar는 다른 인스턴스에 저장되며 DATA D와 DATA D-bar모두는 동시에 읽기 작업에서 활성화된다.
도 10은 메모리 어레이 및 노이즈 컴포넌트(1000)를 도시한다. 여기서, 데이터는 종래 기술에서와 같이 어레이(401 또는 403) 내에 기록된다. 그러나, 판독 동작 동안, 감지 회로(413)는 어레이(401 또는 403)로부터 데이터를 판독하고, 감지 회로(414)는 어레이(402 또는 404)의 어드레스로부터 동시에 임의의 데이터를 판독한다. 따라서, 감지 회로(413 및 414)의 결합된 전력 소모는 어레이(401 또는 403)로부터 판독되는 데이터에 기인한 구성 요소 및 어레이(402 또는 404) 내 랜덤 데이터로부터 판독되는 "0"또는 "1"에 기인한 구성 요소를 포함할 것이다. 결과적으로, 해커는 어레이(402 또는 404)로부터 판독된 랜덤 데이터, 특히 "1"및 "0"또는 "0" 및 "1"의 상황에서, 감지 회로(413 및 414)의 전력 소모에 기초하여 어레이 (401 또는 403)로부터 판독되는 모든 데이터를 구분할 수는 없을 것이다. 복수의 플래시 메모리 매크로 인스턴스를 포함하는 실시 예에서, 하나의 플래시 메모리 매크로 만이 랜덤 데이터를 저장하는데 필요하다. 임의의 데이터가 있는 매크로는 다른 플래시 메모리 매크로에서 데이터를 읽을 때 병렬로 활성화된다.
도 11은 차동 메모리 어레이(1100)를 도시한다. 여기서, 어레이는 도 4로부터의 어레이(401 및 403)이다. 상기 어레이는 또한 어레이(402 및 404) 및 이들의 관련 회로, 또는 임의의 다른 쌍의 어레이일 수 있음을 이해해야 한다. 도 11의 시스템에서, 데이터 D가 어레이(401)의 어드레스 A에 기록될 때, 그와 같은 데이터의 상보형 데이터 DATA D- 바는 어레이(403)의 어드레스 A에 기록된다. 그 후, 어레이(401 또는 403)의 어드레스 A로부터 데이터가 판독될 때, 데이터는 또한 어레이(403)의 어드레스 A로부터 동시에 판독된다. 동일한 어드레스에서 두 어레이 내에 저장된 데이터는 반드시 각각의 판독 동작에 대해 서로 상보적이므로 "1" 및 "0" 둘 모두 판독될 것이며, 감지 회로(413)의 전력 소모는 판독 동작마다 동일할 것이다. 그러므로 해커는 단순히 감지 회로(413)에 의해 소모되는 전력을 모니터링 함으로써 임의의 어레이로부터 판독된 데이터를 결정할 수 없을 것이다.
도 12는 감지 회로(413)를 위한 예시적인 회로를 도시한다. 감지 증폭기 회로 (1200)는 메모리 데이터 판독 블록(1201), 메모리 기준 판독 블록(1202) 및 차동 증폭기 블록(1203)을 포함한다.
메모리 데이터 판독 블록(1201)은 감지로드 PMOS 트랜지스터(1204), 감지 노드 (1222)에 바이어스 전압 VBLRD_BIAS를 인가하기 위한 스위치(1205), 및 선택된 메모리 셀(1207)에 연결된 감지 NMOS 트랜지스터(1206)를 포함한다. 감지로드 PMOS 트랜지스터(1204)는 판독 기준을 제공한다. 감지로드 PMOS 트랜지스터(1204)로부터의 판독 기준 전류가 메모리 셀 전류보다 크면 감지 노드(1222)는 하이가 되고 (VDDIO(1219)로 향함) 메모리 셀 전류가 판독 기준 전류보다 크면 로우가 된다(접지로 향함). 감지로드 PMOS 트랜지스터(1204)로부터의 기준 전류는 선택적으로 전류 미러 구성을 사용하여 제공 될 수 있으며, 이에 의해 기준 메모리 셀로부터의 전류를 제공한다. 대안적으로, 감지 부하 PMOS 트랜지스터(1204)로부터의 기준 전류는 전류 미러 구성을 사용하여 제공될 수 있으며, 이에 의해 그것이 적절한 크기 또는 바이어스된 기준 저항기 또는 기준 트랜지스터로부터의 전류를 미러링(mirroring)한다.
메모리 기준 판독 블록(1202)은 감지 부하 PMOS 트랜지스터(1208), 기준 노드(1220) 상에 바이어스 전압 VBLRD_BIAS을 인가하기 위한 스위치(1209), 상보형 메모리 셀 (1211)에 연결된 인에블링 감지 NMOS 트랜지스터(1201)를 포함한다. 상보형 메모리 셀 (1211)은 홀딩 커패시터로서 기능하여 상기 감지 노드(1220)상에서 기준 전압 VBLRD_BIAS을 유지시키도록 한다. 대안적으로, MOMCAP(금속 산화물 금속 캡)과 같은 익스플리싯 커패시터(explicit capacitor)가 홀딩 커패시터로서 사용될 수 있다. 대안적으로, 노드(1220)상의 접합 커패시턴스 또는 게이트 커패시턴스와 같은 기생 커패시턴스가 홀딩 커패시터로서 사용될 수 있다. 기준 블록(1202)은 기준 노드(1220)를 위한 더미 블록으로서 기능한다. 기준 감지 부하 PMOS 트랜지스터(1208)는 오프 상태일 수 있거나 또는 정션으로부터 노드(1220)상의 누설 및/또는 선택되지 않은 비트 라인상의 트랜지스터 누설과 같은 상보형 누설 전류를 제공하기 위해 사용될 수 있다. VBLRD _BIAS의 바이어스 전압 레벨은 감지 노드(1222)의 감지 전압과 비교되기 위해 기준 노드(1220)상의 기준 전압으로서 기능한다.
차동 증폭기 블록(1203)은 함께 비교기를 형성하는, 입력 크로스 결합 PMOS 트랜지스터(1213 및 1215) 및 입력 크로스 결합 PMOS 트랜지스터(1214 및 1216), PMOS 인에이블링 트랜지스터(1212)(이는 또한 크로스 결합 PMOS 트랜지스터(1213 및 1215) 에 대한 과도적인 바이어스 테일 전류(transient bias tail current)로서 작용함) 그리고 NMOS 인에이블링 트랜지스터(1217) (이는 또한 교차 결합 NMOS 트랜지스터 (1214 및 1216)에 대한 과도적인 바이어스 테일 전류로서 작용함)를 포함한다. 이에 비해, NMOS 트랜지스터(1217)는 먼저 노드(1220)와 노드(1222) 사이의 전압 델타를 발생시키기 위해 NMOS 트랜지스터(1214 및 1216)로부터의 비교를 트리거 할 수 있고, 다음에 PMOS 트랜지스터(1212)가 PMOS 트랜지스터(1213) 및 (1220)으로부터의 비교를 시작하도록 하며, 노드(1220 및 1222) 모두로의 완전한 전압 공급을 복원한다. 대안적으로, NMOS 트랜지스터 (1217) 및 PMOS 트랜지스터 (1212) 모두는 비교를 트리거하기 위해 동시에 인에이블(enabled) 될 수 있다.
동작 동안, 차동 증폭기 블록(1203)은 메모리 데이터 판독 블록(1201)에 의해 생성된 감지 노드(1222)와 메모리 기준 판독 블록(1202)에 의해 생성된 기준 노드(1220)를 비교하여 출력(1220)을 생성할 것이다. 초기에, 노드(1222 및 1220)에서의 전압은 동일한 기준 전압 레벨 VBLRD_BIAS로 초기화된다(스위치 (1205 및 1209)에 의해). 이어서, 감지 노드(1222)에서의 전압이 발생된다(선택된 메모리 셀 전류(1207)에 따라 높거나 낮음은 PMOS 트랜지스터(1204)에서 흐르는 판독 기준 전류보다 적거나 더 크다). 그 후, 감지 노드(1222)의 전압과 기준 노드(1220)의 전압(트랜지스터(1217 및 1212)에 의함)을 비교하기 위해 비교가 트리거 된다. 감지 노드(1222) 및 기준 노드(1220)에서의 최종 전압은 비교가 완료된 후 최대 공급 레벨에 있다.
트랜지스터(1204)에서 전도되는 판독 기준 전류가 메모리 셀(1207)로부터 인출된 메모리 셀 전류("0"이 선택된 메모리 셀에 저장되어 있음을 나타냄)를 초과하면, 출력(1220)은 낮아질 것이다. 트랜지스터(1204)에서의 판독 기준 전류가 메모리 셀(1207)로부터 인출된 메모리 셀 전류보다 작으면 ("1"이 선택된 메모리 셀에 저장되어 있음을 나타냄), 출력(1220)은 높아질 것이다.
메모리 데이터 판독 블록(1201) 및 메모리 기준 판독 블록(1202)은 일반적으로 약 3.0 볼트인 전력 버스(1219)(또한 VDDIO, 즉 IO 전원 공급 장치로 표기됨)로부터 전력을 인출한다. 차동 증폭기 블록(1203)은 전력 버스(1218) (일반적으로 VDDSA라고도 하며, 코어 논리 전원 공급 장치임)로부터 전력을 인출하는데, 이는 28nm 이하와 같은 스케일링 된 기술 노드의 경우 일반적으로 약 1.05V 이하이다. 고성능 요구를 위해 높은 메모리 셀 전류를 얻으려면 읽기 비트 라인 전압이 가능한 한 높아야 한다. 즉, 노드(1222)의 전압은 1v ~ 1.4v와 같이 높아야 한다. 이것은 트랜지스터(1204)가 일반적으로 <=1.05v의 코어 논리 공급보다 훨씬 높은 전압 공급원으로부터 작동해야 함을 의미한다. 따라서, 회로 블록(1201 및 1202)들은 코어 논리 공급보다 훨씬 높은 IO 공급에서 작동할 필요가 있다. 이것은 회로 블록(1201 및 1202)이 3v IO 트랜지스터를 포함할 것이며, 이는 비교적 넓은 면적을 필요로 한다는 것을 의미한다.
감지 회로(1200)를 위한 다른 동작 방법에서, 감지 회로(1200)는 다음과 같이 2 개의 상보형 셀을 갖는 차동 감지 회로로서 동작한다. 메모리 데이터 판독 블록(1201)의 감지 로드 PMOS 트랜지스터(1204)는 오프 상태일 수 있거나, 또는 선택된 비트 라인에서의 졍션(접합부) 및/또는 트랜지스터 누설로부터 노드(1222)에서의 누설과 같은 상보형 누설 전류를 제공하는데 사용될 수 있다. 스위치(1205)는 감지 노드(1222)를 바이어스 전압 VBLRD_BIAS로 프리 차지하는데 사용된다. 그 동안, 스위치(1209)는 기준 노드(1220)를 바이어스 전압 VBLRD_BIAS로 프리 차지하는데 사용된다. 상보형 메모리 셀(1211)은 이제 선택된 셀(1207)의 데이터와 상보형 데이터를 갖는 다른 메모리 셀에 연결된다. 사전 충전 기간 후, 예를 들어 선택된 셀(1207) 데이터가 '1'이고 상보형 셀(1211) 데이터가 '0'인 경우, 감지 노드(1222) 및 기준 노드(1220)는 모두 감지 노드(1222)가 더 빨라지면 접지를 향해 방전될 것이다. 램핑 다운 동안 특정 시간에, 비교기 회로(1203)는 감지 노드(1222)와 기준 노드(1220)를 비교할 수 있다. 상기 경우에, 선택된 셀 (1207) 데이터가 '1'이고 상보형 셀(1211) 데이터가 '0'인 경우, 감지 노드(1222)는 접지로 가고 기준 노드(1220)는 VDDSA를 향해 갈 것이다. 이 경우, 전체 회로(1200)는 VDDSA 공급(코어 논리 공급)으로부터 동작할 필요가 있을 뿐이다. 이 방법은 차동 메모리 어레이(1100)에 적용하기에 바람직한 방법이다.
도 13은 감지 회로(413)를 위한 전력 밸런싱 회로를 도시한다. 감지 증폭기 회로(1300)는 메모리 데이터 판독 블록(1301), 메모리 기준 판독 블록(1302) 및 차동 증폭기 블록(1303)을 포함한다. 감지 회로(1300)는 모든 데이터 패턴에 응답하여 균형 잡힌 전력을 제공하는 밸런스(일정한) 전력 차동 래치 감지 회로이다.
메모리 데이터 판독 블록(1301)은 감지로드 PMOS 트랜지스터(1304), 바이어스 전압 VBLRD_BIAS를 감지 노드(1322)에 인가하기 위한 스위치(1305), 및 선택된 메모리 셀(1307)에 연결된 감지 NMOS 트랜지스터(1306)를 활성화한다. 감지로드 PMOS 트랜지스터(1304)는 메모리 셀(1307)로부터의 셀 전류와 비교될 판독 기준 전류를 제공한다. 감지로드 PMOS 트랜지스터(1304)로부터의 판독 기준 전류가 메모리 셀 전류보다 크면 감지 노드(1322)는 하이가 되고(VDDIO(1319)로 향함) 메모리 셀 전류가 판독 기준 전류보다 크면 로우가 된다(접지를 향함). 감지 부하 PMOS 트랜지스터(1304)로부터의 기준 전류는 선택적으로 전류 미러 구성을 사용하여 제공될 수 있으며, 이에 의해 기준 메모리 셀로부터의 전류를 반영(mirror) 제공한다. 대안적으로, 감지 부하 PMOS 트랜지스터(1304)로부터의 기준 전류는 전류 미러 구성을 사용하여 제공될 수 있으며, 이에 의해 적절한 크기 또는 바이어스된 기준 저항기 또는 기준 트랜지스터로부터의 전류를 반영(morror) 제공한다.
메모리 기준 판독 블록(1302)은 감지 부하 PMOS 트랜지스터(1308), 기준 노드(1320) 상에 바이어스 전압 VBLRD_BIAS를인가하기 위한 스위치(1309), 그리고 상보형 메모리 셀(1311)에 연결된 인에블링 감지 NMOS 트랜지스터(1301)를 포함한다. 상보형 메모리 셀(1311)은 홀딩 커패시터로서 기능하여, 상기 감지 노드 상에서 기준 전압 VBLRD_BIAS를 유지시키도록 한다. 대안적으로, MOMCAP(금속 산화물 금속 캡)과 같은 익스플리싯 커패시터(explicit capacitor)가 홀딩 커패시터로서 사용될 수 있다. 대안적으로, 노드(1320)상의 접합 커패시턴스 또는 게이트 커패시턴스와 같은 기생 커패시턴스가 홀딩 커패시터로서 사용될 수 있다. 기준 블록(1302)은 기준 노드(1320)를 위한 더미 블록으로서 기능 한다. 기준 감지 부하 PMOS 트랜지스터(1308)는 오프 상태일 수 있거나 또는 정션으로부터 노드(1320)상의 누설 및/또는 선택되지 않은 비트 라인상의 트랜지스터 누설과 같은 상보형 누설 전류를 제공하기 위해 사용될 수 있다. VBLRD _BIAS의 바이어스 전압 레벨은 감지 노드(1322)의 감지 전압과 비교되기 위해 기준 노드(1320)상의 기준 전압으로서 기능 한다.
차동 증폭기 블록(1303)은 함께 비교기를 형성하는, 입력 크로스 결합 PMOS 트랜지스터(1313 및 1315) 및 입력 크로스 결합 PMOS 트랜지스터(1314 및 1316), PMOS 인에이블링 트랜지스터(1312)(이는 또한 크로스 결합 PMOS 트랜지스터(1313 및 1315) 에 대한 과도적인 바이어스 테일 전류(transient bias tail current)로서 작용함) 그리고 NMOS 인에이블링 트랜지스터(1317) (이는 또한 교차 결합 NMOS 트랜지스터 (1314 및 1316)에 대한 과도적인 바이어스 테일 전류로서 작용함)를 포함한다. 이에 비해, NMOS 트랜지스터(1317)는 먼저 노드(1320)와 노드(1322) 사이의 전압 델타를 발생시키기 위해 NMOS 트랜지스터(1314 및 1316)로부터의 비교를 트리거 할 수 있고, 다음에 PMOS 트랜지스터(1312)가 PMOS 트랜지스터(1313) 및 (1320)으로부터의 비교를 시작하도록 하며, 노드(1320 및 1322) 모두로의 완전한 전압 공급을 복원한다. 대안적으로, NMOS 트랜지스터 (1317) 및 PMOS 트랜지스터 (1312) 모두는 비교를 트리거하기 위해 동시에 인에이블(enabled) 될 수 있다.
차동 증폭기 블록(1303)은 PMOS 트랜지스터(1318) 및 NMOS 트랜지스터(1319, 1320)를 더욱 포함하며, 이들은 함께 임의의 데이터 패턴에 응답하여 감지 회로(1300)를 위한 균형 잡힌 전력을 제공할 수 있는 밸런싱 전원 회로를 형성한다. 트랜지스터(1319)는 선택된 셀(1307)이 삭제된 상태(메모리 셀이 큰 전류를 전도시킴)에 있을 때 감지 노드(1322)상의 전압 레벨이 기준 노드(1320)상의 전압 레벨보다 작도록 크기가 정해 진다.
동작 동안, 차동 증폭기 블록(1303)은 메모리 데이터 판독 블록(1301)에 의해 생성된 감지 노드(1322)와 메모리 기준 판독 블록(1302)에 의해 생성된 기준 노드(1320)를 비교하여 출력(1320)을 생성할 것이다. 초기에, 노드(1322 및 1320)에서의 전압은 동일한 기준 전압 레벨 VBLRD_BIAS로 초기화된다(스위치 (1305 및 1309)에 의해). 이어서, 감지 노드(1322)에서의 전압이 기준 노드(1320)에서 보다 적거나 더 크게 발생된다(선택된 메모리 셀 전류(1307)와 PMOS 트랜지스터(1304)에서 흐르는 판독 기준 전류에 따라). 그 후, 감지 노드(1322)의 전압과 기준 노드(1320)의 전압(트랜지스터(1317 및 1312)에 의함)을 비교하기 위해 비교가 트리거 된다. 감지 노드(1322) 및 기준 노드(1320)에서의 최종 전압은 비교가 완료된 후 최대 공급 레벨에 있다.
트랜지스터(1304)에서 전도되는 판독 기준 전류가 메모리 셀(1307)로부터 인출된 메모리 셀 전류("0"이 선택된 메모리 셀에 저장되어 있음을 나타냄)를 초과하면, 출력(1320)은 낮아질 것이다. 트랜지스터(1304)에서의 판독 기준 전류가 메모리 셀(1307)로부터 인출된 메모리 셀 전류보다 작으면 ("1"이 선택된 메모리 셀에 저장되어 있음을 나타냄), 출력(1320)은 높아질 것이다.
메모리 데이터 판독 블록(1301) 및 메모리 기준 판독 블록(1302)은 일반적으로 약 3.0 볼트인 전력 버스(1319)(또한 VDDIO, 즉 IO 전원 공급 장치로 표기됨)로부터 전력을 인출한다. 차동 증폭기 블록(1303)은 전력 버스(1318) (일반적으로 VDDSA라고도 하며, 코어 논리 전원 공급 장치임)로부터 전력을 인출하는데, 이는 28nm 이하와 같은 스케일링 된 기술 노드의 경우 일반적으로 약 1.05V 이하이다. 고성능 요구를 위해 높은 메모리 셀 전류를 얻으려면 읽기 비트 라인 전압이 가능한 한 높아야 한다. 즉, 노드(1322)의 전압은 1v ~ 1.4v와 같이 높아야 한다. 이것은 트랜지스터(1304)가 일반적으로 <=1.05v의 코어 논리 공급보다 훨씬 높은 전압 공급원으로부터 작동해야 함을 의미한다. 따라서, 회로 블록(1301 및 1302)들은 코어 논리 공급보다 훨씬 높은 IO 공급에서 작동할 필요가 있다. 이것은 회로 블록(1301 및 1302)이 3v IO 트랜지스터를 포함할 것이며, 이는 비교적 넓은 면적을 필요로 한다는 것을 의미한다.
도 14는 해커가 프로그래밍 동작 동안 다이(400) 또는 다이(400) 내의 특정 구성 요소의 전력 소모를 모니터링하는 상황에 대비하여 보안을 제공하기 위한 시스템 및 방법을 도시한다. 구체적으로, 종래 기술의 플래시 메모리 시스템에서, 각각의 프로그래밍 사이클에 대한 전력 소모를 모니터링함으로써 셀이 프로그래밍되고 있는지(즉, "0"이 셀에 기록되고 있는지)를 식별 할 수 있으며, 이는 "0"이 프로그래밍 되고 있는 중이거나 그렇지 않음을 나타낸다(여기서, 프로그래밍되지 않음은 셀이 "1"로 유지됨을 의미한다).
도 14의 시스템에서, 데이터 D가 어레이(401) 내의 어드레스 A에 기록될 때, 그와 같은 데이터의 상보형 데이터, DATA D-바는 동시에 더미 어레이(1401)내에 기록된다. 만약 데이터 D가 "0"이면 어레이(401)의 어드레스A는 "1"로 프로그래밍되고, DATA D-바(bar)는 "1"이 되며, 이는 더미 어레이(401) 내에서 프로그래밍이 수행되지 않음을 의미한다. 데이터 D가 "1"이면 어레이의 어드레스 A( 401)는 프로그래밍되지 않으며, DATA D-바(bar)는 "1"이 되고 더미 어레이(1401) 내의 한 셀 내로 프로그래밍될 것이다. 따라서 모든 프로그래밍 작업에 대해 전력 소모는 동일하므로 해커는 어레이(401) 내의 어드레스 A에서의 데이터가 프로그래밍 동작에 기초하여 "0"인지 "1"인지를 결정할 수 없다.
도 15a는 웨이퍼 (1501)를 도시한다. 종래 기술에서, 웨이퍼(1501)는 제조될 것이며 다이 (400)의 복수의 상이한 인스턴스화를 포함할 것이다.
도 15b는 웨이퍼(1501) 내에서 다이(400)의 9 개의 예시적인 예를 도시한다. 종래 기술에서, 다이 각각의 내부에 웨이퍼 테스트 상호 접속(도시되지 않음)을 포함하는 것이 일반적이다. (1501)이 제조 된 후, 웨이퍼 테스트 상호 접속(도시되지 않음)이 다이(400) 각각을 테스트하기 위해 사용된다. 그 후, 어느 다이(400)가 테스트 절차를 통과했고 어느 것이 아닌지를 알면, 웨이퍼(1501)는 개별 다이(400)로 슬라이스된다. 스크라이브 라인(1503)으로 알려진 슬라이스 라인이 도 15b에 도시되어 있다. 해커는 종래 기술의 장치를 택하고 패키징을 제거하며 웨이퍼 테스트 상호 접속을 사용하여 다이(400)의 내용물에 액세스하는 것으로 알려져 있다.
도 15c는 보안 테스트 상호 접속으로 웨이퍼(1501)를 슬라이싱하는 개선된 방법을 도시한다. 웨이퍼 테스트 상호 접속 매트릭스(1502)는 스크라이브 영역으로 연장되는 것으로 도시되어있다. 구체적으로, 수평 스크라이브 라인은 이제 다이(400)의 하부 에지에 직접 인접하도록 만들어져서, 다이가 포장되어 현장으로 보내지는 때 웨이퍼 테스트 상호 접속 매트릭스(1502)의 나머지가 다이(400)에 부착되지 않도록 다이(400) 각각을 결합된 웨이퍼 테스트 상호 접속 매트릭스(1502)로부터 제거한다. 따라서, 해커들은 웨이퍼 테스트 상호 접속 매트릭스(1502)가 더 이상 존재하지 않기 때문에 웨이퍼 테스트 상호 접속 매트릭스(1502)를 사용하여 다이(400)의 내용에 액세스 할 수 없을 것이다.
도 16은 다이(400)의 실시 예인 다이(1600)를 도시한다. 종래 기술에서, 해커들은 종종 칩으로부터 패키지를 제거하고 다이의 내용을 결정하기 위해 반도체 다이를 전기적으로 조사한다. 다이(1600)에는 이러한 활동을 방지하기 위한 디자인이 포함되어 있다. 다이(1600)는 LFD(상부로부터 가능한 논리 결함 검출) 상호 접속 매트릭스(1601), 금속 차폐(metal shield)(1602) 및 다른 층들(1603) (남아 있는 활성 칩 층들 및 금속 층들을 포함 함)을 포함한다. 상부로부터 가능한 LFD 상호 접속 매트릭스(1601) 및 금속 차폐(1602)는 다이(1600)의 보안 회로에 필수적인 구성 요소이다. 해커가 전기적으로 다이 (1600)를 조사(probe) 하면, LFD 상호 접속 매트릭스 및/또는 금속 차폐(1602)가 손상되고, 손상된 부분에 연결된 회로는 손상된 금속으로 인해 단락 및/또는 개방 회로가 발생하여 파괴되고, 결국 침입 결함 감지가 발생하여 온칩 컨트롤러가 칩 액세스 또는 칩 작동 비활성화와 같은 예방 조치 또는 보안 조치를 취할 수 있도록 한다. 이것은 해커가 다이(1600)의 전기적 조사를 수행함으로써 다이(1600)의 내용을 결정하는 것을 훨씬 더 어렵게 한다.
도 17a는 어드레스 결함 검출 시스템의 실시 예를 도시한다. 메모리 시스템(1700)은 전술한 실시 예들에서와 같이 행 디코더(405), 어레이(401) 및 열 디코더(411)를 포함한다. 메모리 시스템(1700)은 어드레스 결함 검출 어레이(1701), 어드레스 결함 검출 어레이(1702), 어드레스 결함 검출 어레이(1704), 어드레스 결함 검출 회로(1703) 및 어드레스 결함 검출 회로(1705)를 더욱 포함한다. 열 디코더(411)는 멀티플렉서 세트이며, 종종 계층화된 멀티플렉서를 포함할 것이다. 도 17b를 참조하면, 예시적인 열 디코더(411)의 일부가 도시되어있다. 어레이(401)의 열 각각은 비트 라인에 연결된다. 여기서, 4 개의 비트 라인이 도시되고 BL0 내지 BL3으로 라벨링된다. 멀티플렉서의 제 1 층은 활성화 될 한 쌍의 인접한 비트 라인을 선택한다. 그와 같은 2개의 멀티플렉서가 표시된다: T0 및 T1 멀티플렉서의 제 2 층은 한 쌍의 인접한 비트 라인 중에서 비트 라인을 선택한다. 여기서 비트 라인 각각은 V0에서 V3으로 라벨이 지정된 자체 멀티플렉서가 있다. 따라서 BL0가 선택되면, 그러면 W0과 V0이 활성화될 것이다.
도 17a를 다시 참조하면, 열 디코더(411)는 행 디코더(405)에서와 같이 결함에 취약하다는 것을 알 수 있다. 이 예에서, 어드레스Y는 열 디코더(411)에 입력되고 어드레스 X는 행 디코더(405)에 입력된다. 주소 Y에는 활성화 할 멀티플렉서를 나타내는 비트가 포함되어 있다(다음에 이는 비트 라인을 주장한다). 비트 라인 각각은 어드레스 결함 검출 어레이(1701) 내의 한 행에 연결된다. 한 비트 라인이 주장 될 때, 어드레스 결함 검출 어레이(1701) 내의 한 행이 주장되고, 어드레스 결함 검출 어레이(1702) 내의 한 행이 주장되며, 그리고 한 값이 출력된다. 이 값은 어드레스 Y의 열 부분과 비교될 수 있다. 값이 다르면 결함이 발생한 것이고, 결함 비트 라인이 주장된다. 어드레스 결함 검출 어레이(1704)는 언제 원하지 않는 행 어드레스가 주장되는 가를 검출하는데 사용된다. 한 행(워드 라인 (WL0)과 같은)이 악의적인 방식으로 주장될 때, 어드레스 결함 검출 어레이(1704)의 행이 주장되고 한 값이 출력된다. 이 같은 값은 어드레스 결함 검출 회로(1705)에 의해 어드레스 X와 비교될 수 있다. 그 값들이 다르면, 결함이 발생하였으며 오류의 워드 라인이 주장된다.
도 17a의 실시 예에서 사용하기 위한 예시적인 인코딩 방식이 도 17c에 도시되어 있다. 여기서, 2 개의 멀티플렉서 계층이 사용된다. 제 1 층은 값 T[0] 내지 T[3]에 의해 제어되는 멀티플렉서를 포함하고, 제 2 층은 값 V[0] 내지 V[7]에 의해 제어되는 멀티플렉서를 포함한다. 추가적인 계층이 가능하다는 것을 이해해야 한다. 여기서, 제 1 계층의 각 멀티플렉서는 3 비트 값(예를 들어, V[0] = 000)과 관련되고, 제 2 계층의 각 멀티플렉서는 2 비트 값(예를 들어, T[0] = 00)과 관련된다. 어드레스 결함 검출 어레이 (1701 및 1702)는 멀티플렉서 값 각각에 대한 인코딩된 값을 포함한다. 어드레스의 열 구성 요소에서 "0"은 "01"로서 인코딩되고, 상기 어드레스의 "1" 각각은 "10"으로 인코딩된다.
도 17a를 다시 참조하면, 도 17c의 인코딩 방식이 사용될 수 있다. 어드레스 결함 검출 회로(1703)는 "11"또는 "00"패턴이 어드레스 결함 검출 어레이(1701)에 저장된 인코딩 된 값의 비트 쌍에서 검출되면 "0"을 출력할 것이다. 따라서, 메모리 시스템(1700)은 어드레스의 열 구성 요소 내 결함을 검출할 수 있다. 이 같은 방법은 행 어드레스 결함 감지에도 동일하게 적용된다.
도 18은 논리 결함 검출 회로(1800)를 도시한다. 논리 결함 검출 회로는 삭제/프로그램/판독/테스트(E/P/R/T) 명령 논리(1801), 레플리카(replica) 삭제/프로그램/판독/테스트 명령 논리(1802) 및 논리 결함 검출기(디지털 비교기)(1803)를 포함한다. 삭제/프로그램/판독/테스트 명령 논리(1801)는 CEb, Web, CLK, Din 및 어드레스 신호와 같은 메모리 장치에 대한 명령을 포함하는 입력 핀으로부터 신호를 수신하고, 삭제/프로그램/읽기/테스트 칩 인에이블 신호를 생성한다. 레플리카(replica) 삭제/프로그램/판독/테스트 명령 논리(1802)는 저장된 구성 데이터(E/P/R/T 신호 시퀀싱과 같은)에 기초하여 삭제/프로그램/판독/테스트 칩 인에이블 신호를 생성하며, 따라서 삭제, 프로그램, 읽기 및 테스트 동작 중에 사용해야 하는 "이상적인" 인에이블 신호인 것으로 간주 될 수 있다. 삭제/프로그램/판독/테스트 명령 논리(1801) 및 레플리카(replica) 삭제/프로그램/판독/테스트 명령 논리(1802)로부터의 인에이블 신호는 논리 결함 검출기(디지털 비교기)(1803)에 제공되고 비교된다. 상기 신호가 동일하면, 논리 결함 검출기 회로(1803)의 출력은 결함이 없음을 나타낸다. 상기 신호가 다르면, 논리 결함 검출기 회로(1803)의 출력은 결함이 있음을 나타낸다. 예를 들어 해커가 어레이에 저장된 데이터를 읽으려고 시도할 때 입력 핀을 사용하여 읽기 명령을 강제 실행하면 오류가 발생할 수 있다. 해커가 사용할 입력 신호의 정확한 순서와 타이밍을 알지 못할 수 있으며, 삭제/프로그램/읽기/테스트 명령 논리 (1801)로부터의 결과로 발생되는 인에이블(활성화) 신호는 레플리카(replica) 삭제/프로그램/읽기/테스트 명령 논리(1802)의 이상적인 활성화 신호와 약간 다를 수 있으며, 이는 결국 LFD 결함 표시를 발생시킨다. 이 같은 방식은 어드레싱 디코딩 회로를 모니터링함으로써 원하지 않는 어드레싱 논리를 검출하는데 사용될 수 있다.
논리 결함 검출 회로(1800)의 다른 실시 예는 레플리카(replica) 삭제/프로그램/판독/테스트 명령 논리(1802)가 삭제/프로그램/판독/테스트 명령 논리(1801)과 동일한 신호를 입력 핀으로부터 수신하기 위한 것이다. 이 실시 예는 보안을 제공 할 것이다. 해커가 핀을 우회하고 단지 인에이블 신호를 직접 제공하는 시나리오에 대처하기 위해, 이 경우 논리 결함 검출기(1803)는 한 입력에서 인에이블 신호를 수신 할 것이다(예를 들어, 삭제/프로그램/판독/테스트 명령 논리(1801)의 출력으로부터). 그러나 해커는 논리 결함 검출 회로(1803)에 의한 결함을 트리거 하지 않기 위해 인에이블(활성화) 신호를 두 위치에 제공해야 한다는 것을 알지 못하므로, 다른 입력(예를 들면, 레플리카(replica) 삭제/프로그램/읽기/테스트 명령 논리(1802))으로부터 어떠한 인에이블(활성화) 신호도 수신하지 않을 것이다.
도 19는 칩 아날로그 및/또는 혼합 신호 결함 검출 회로(1900)를 도시한다. 마이크로 프로빙에 의한 것과 같은 물리적 침입에 의해 플래시 메모리 칩에 의해 사용되는 회로에 대한 임의의 탬퍼링(간섭)이 검출될 것이다. 칩 결함 검출 회로는 전원 결함 검출기(1901), 고전압 삭제/프로그램/판독 결함 검출기(1902), 클록(CLK) 결함 검출기(1903), 온도 결함 검출기(1904) 및 플래시 회로 결함 검출기(1905)를 포함한다. 전원 결함 검출기(1901)는 전원이 미리 지정된 범위를 벗어난 것을 감지하면 "1”을 출력한다. 고 전압 삭제/프로그램/판독 결함 검출기(1902)는 미리 지정된 범위를 벗어난 고전압 신호를 검출할 때 "1"을 출력한다. 클록 결함 검출기(1903)는 사전 지정된 주파수 범위를 벗어난 클록 신호를 검출할 때 "1"을 출력한다. 온도 결함 검출기(1904)는 지정된 범위를 벗어난 동작 온도를 검출할 때 "1"을 출력한다. 플래시 회로 결함 검출기(1905)는 다른 모듈 중 하나가 "1"을 출력하면(즉, 결함이 임의의 모듈에 의해 검출된 경우) "1"을 출력한다. 일 실시 예에서, 플래시 회로 결함 검출기(1905)는 NOR 게이트이다.
도 20은 칩 결함 검출 회로(2000)를 도시한다. 칩 결함 검출 회로(2000)는 회로(2001) 및 레플리커(복제) 회로(2002)를 포함한다. 회로 (2001)는 출력 Vr1을 제공하고, 회로(2001)는 출력 Vr2를 제공한다. Vr1과 Vr2는 델타(Delta)V 검출기(2003)로 제공되며, Vr1과 Vr2 사이의 전압 차이가 특정 임계 값(예를 들면, 100-200mV)을 초과하면 "1"을 출력하고, 그렇지 않으면 "0"을 출력한다. 회로(2001)의 예는 온칩 기준 밴드 갭 회로, 선형 전압 레귤레이터 LDO (low drop out) 회로, HV 레귤레이터 등을 포함한다. 칩 결함 검출 회로(2000)는 특정 신호를 회로에 주입함으로써, 해커가 칩을 조사하고 조작하려고 시도하는 상황으로부터 보호할 것이다.
전술한 모든 실시 예들에서, 잠재적 보안 위반을 나타내는 결함이 검출되거나 다른 이벤트가 발생하면, 다양한 대응책이 호출될 수 있다. 예를 들어, "칩 인에이블"신호는 거부될 수 있고, 다이(400)를 포함하는 전체 칩이 동작하지 않게 한다. 또는, 판독 동작과 같은 특정 동작이 판독 인에이블 신호와 같은 신호를 거부함에 의해 방지될 수 있다. 수많은 다른 대책이 가능하다.
본원 명세서에서 본 발명에 대한 언급은 임의의 청구 범위 또는 청구 범위의 범위를 제한하려는 것이 아니라, 청구 범위 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징을 참조하는 것이다. 전술한 재료, 공정 및 수치 예는 단지 예시적인 것이며 청구 범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어 "오버"및 "온"은 모두 "직접적으로 그 위에"(중간 재료, 요소 또는 공간이 사이에 배치되지 않음) 및 "간접적으로 그 위에"(중간 재료, 요소 또는 공간이 사이에 배치됨)를 포함한다는 것을 주목해야 한다. 마찬가지로, "인접한"이라는 용어는 "직접 인접한"(중간 재료, 요소 또는 공간이 사이에 배치되지 않음) 및 "간접 인접한"(중간 재료, 요소 또는 공간이 사이에 배치됨)을 포함한다. 예를 들어, "기판 위에"요소를 형성하는 것은 그들 사이에 중간 재료/요소를 갖지 않고 기판 상에 직접 요소를 형성하는 것뿐만 아니라 그들 사이에 하나 이상의 중간 재료/요소를 사용하여 기판 상에 요소를 간접적으로 형성하는 것을 포함할 수 있다.

Claims (34)

  1. 플래시 메모리 시스템으로서,
    행과 열로 구성된 복수의 플래시 메모리 셀을 포함하는 어레이,
    상기 어레이 내의 플래시 메모리 셀 보안 열에 저장된 비밀번호; 그리고
    수신된 비밀번호가 저장된 비밀번호와 동일하면 판독 또는 프로그램 동작을 위해 어레이에 대한 액세스를 허용하고, 수신된 비밀번호가 저장된 비밀번호와 동일하지 않은 경우 판독 또는 프로그램 동작을 위한 어레이에 대한 액세스를 허용하지 않는 인증 회로를 포함하는, 플래시 메모리 시스템.
  2. 제1항에 있어서, 상기 저장된 비밀번호를 포함하는 행은 삭제 및 프로그램 동작을 위해 디스에이블 되는, 플래시 메모리 시스템.
  3. 제1항에 있어서, 상기 복수의 플래시 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 플래시 메모리 시스템.
  4. 플래시 메모리 시스템으로서,
    플래시 메모리 셀들의 제1 어레이;
    플래시 메모리 셀들의 제2 어레이;
    한 어드레스를 수신하고, 제1 어레이 내의 어드레스에 데이터를 기록하고, 제2 어레이 내의 어드레스에 상기 데이터의 보수를 기록하는 기록 회로; 그리고
    한 어드레스를 수신하고, 제1 어레이 내의 어드레스로부터 데이터를 판독하고, 제2 어레이 내의 어드레스로부터 데이터의 보수를 동시에 판독하는 판독 회로를 포함하는, 플래시 메모리 시스템.
  5. 제4항에 있어서,
    상기 제1 어레이에 대한 판독 동작을 수행하기 위해 상기 제1 어레이에 연결된 제1 감지 증폭기; 그리고
    상기 제2 어레이에 대한 판독 동작을 수행하기 위해 상기 제2 어레이에 연결된 제2 감지 증폭기를 포함하는, 플래시 메모리 시스템.
  6. 제4항에 있어서,
    상기 제1 어레이 및 상기 제2 어레이에 대한 판독 동작을 수행하기 위해 상기 제1 어레이 및 상기 제2 어레이에 연결된 감지 증폭기를 포함하는, 플래시 메모리 시스템.
  7. 제4항에 있어서, 상기 플래시 메모리 셀의 제1 어레이 및 상기 플래시 메모리 셀의 제2 어레이는 스플릿 게이트 플래시 메모리 셀을 포함하는, 플래시 메모리 시스템.
  8. 플래시 메모리 시스템으로서,
    플래시 메모리 셀들의 제1 어레이;
    플래시 메모리 셀들의 제2 어레이; 그리고
    어드레스를 수신하고, 제1 어레이 내의 어드레스로부터 데이터를 판독하며, 제2 어레이 내의 랜덤 위치로부터 동시에 데이터를 판독하기 위한 판독 회로를 포함하는, 플래시 메모리 시스템.
  9. 제8항에 있어서, 상기 플래시 메모리 셀의 제1 어레이 및 상기 플래시 메모리 셀의 제2 어레이는 스플릿 게이트 플래시 메모리 셀을 포함하는, 플래시 메모리 시스템.
  10. 플래시 메모리 반도체 다이를 제조하는 방법으로서,
    복수의 반도체를 포함하는 다이, 및 다이에 결합되고 다이 외부에 배치되는 회로를 포함하는 웨이퍼 제조 단계; 그리고
    웨이퍼를 절단하여 상기 회로 및 웨이퍼의 나머지로부터 상기 다이를 분리하는 단계를 포함함을 특징으로 하는, 플래시 메모리 반도체 다이 제조 방법.
  11. 플래시 메모리 반도체 다이로서,
    금속 층을 포함하는 제1 층;
    금속 차폐를 포함하는 제2 층-상기 제2 층은 상기 제1 층에 인접함-; 그리고
    상호 접속 매트릭스를 포함하는 제3 층- 상기 제3 층은 상기 제2 층에 인접함-을 포함하며;
    상기 제1 층, 제2 층 및 제3 층은 한 회로를 형성하고, 상기 회로는 상기 상호 접속 매트릭스가 손상되면 상기 회로는 동작할 수 없게 되는, 플래시 메모리 반도체 다이
  12. 제11항에 있어서, 상기 금속 차폐가 손상되면 상기 회로가 작동 불가능한, 플래시 메모리 반도체 다이.
  13. 플래시 메모리 시스템으로서,
    행과 열로 구성된 복수의 플래시 메모리 셀을 포함하는 어레이;
    명령 논리 회로, 레플리카(replica) 명령 논리 회로, 및 상기 명령 논리 회로의 출력과 상기 레플리카(replica) 명령 논리 회로의 출력을 비교하기 위한 비교기를 포함하는 논리 결함 검출 회로; 그리고
    상기 명령 논리 회로의 출력과 상기 레플리카(replica) 명령 논리 회로의 출력이 동일하지 않은 경우에, 상기 비교기는 이에 응답하여 제2 출력 값 그리고 상기 어레이에 대한 불능인 액세스를 생성하는, 플래시 메모리 시스템.
  14. 제13항에 있어서, 상기 레플리카(replica) 명령 논리 회로의 출력은 삭제, 프로그램, 판독 또는 테스트 명령을 나타내는, 플래시 메모리 시스템.
  15. 제13항에 있어서, 상기 명령 논리 회로 및 상기 레플리카(replica) 명령 논리 회로는 상기 플래시 메모리 시스템의 핀으로부터 입력 신호를 수신하는, 플래시 메모리 시스템.
  16. 제13항에 있어서, 어드레스 디코딩 논리를 더 포함하는, 플래시 메모리 시스템.
  17. 제13항에 있어서, 상기 복수의 플래시 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 플래시 메모리 시스템.
  18. 플래시 메모리 시스템으로서,
    행과 열로 구성된 복수의 플래시 메모리 셀을 포함하는 어레이;
    한 출력을 생성하기 위한 결함 검출 회로로서, 상기 출력이 제1 값이면 상기 어레이로의 액세스가 가능하고, 상기 출력이 제2 값이면 상기 어레이로의 액세스가 불가능한 상기 결함 검출 회로를 포함하는, 플래시 메모리 시스템.
  19. 제18항에 있어서, 상기 결함 검출 회로는 전원 값이 미리 지정된 레벨의 범위 내에 있는지를 결정하기 위한 회로를 포함하는, 플래시 메모리 시스템.
  20. 제18항에 있어서, 상기 결함 검출 회로는 하이 전압 삭제, 프로그램 또는 판독 신호가 미리 지정된 레벨을 초과 하는지를 결정하기 위한 회로를 포함하는, 플래시 메모리 시스템.
  21. 제18항에 있어서, 상기 결함 검출 회로는 수신된 클록 신호의 주파수가 미리 지정된 주파수를 초과 하는지를 결정하기 위한 회로를 포함하는, 플래시 메모리 시스템.
  22. 제18항에 있어서, 상기 결함 검출 회로는 측정된 온도가 미리 지정된 온도를 초과 하는지를 결정하기 위한 회로를 포함하는, 플래시 메모리 시스템.
  23. 제18항에 있어서, 어드레스 결함 검출 회로를 더욱 포함하는, 플래시 메모리 시스템.
  24. 제18항에 있어서, 상기 복수의 플래시 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 플래시 메모리 시스템.
  25. 플래시 메모리 시스템으로서,
    행과 열로 구성된 복수의 플래시 메모리 셀을 포함하는 어레이;
    제1 전압을 생성하기 위한 제1 회로;
    제2 전압을 생성하기 위한 제2 회로;
    한 출력을 생성하기 위한 결함 검출 회로로서, 상기 제1 전압과 상기 제2 전압 사이의 차이가 미리 지정된 값을 초과하면 상기 출력은 제1 값이고, 상기 제1 전압과 상기 제2 전압 사이의 차이가 미리 지정된 값을 초과하지 않으면 상기 출력은 제2 값인, 결함 검출 회로를 포함하며;
    상기 출력이 제1 값이면 상기 어레이로의 액세스가 가능하고, 상기 출력이 제2 값이면 상기 어레이로의 액세스가 불능인, 플래시 메모리 시스템.
  26. 제25항에 있어서, 상기 제1 회로는 하이 전압 레귤레이터 회로이고 상기 제2 회로는 레플리카 회로인 , 플래시 메모리 시스템. .
  27. 제25항에 있어서, 상기 복수의 플래시 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 플래시 메모리 시스템.
  28. 플래시 메모리 시스템으로서,
    행과 열로 구성된 복수의 플래시 메모리 셀을 포함하는 어레이;
    아날로그 혼합 신호 결함 검출 회로;
    논리 결함 검출 회로; 그리고
    어드레스 결함 검출 회로를 포함하는, 플래시 메모리 시스템.
  29. 제28항에 있어서, 상기 복수의 플래시 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 플래시 메모리 시스템.
  30. 플래시 메모리 시스템으로서,
    행과 열로 구성된 복수의 플래시 메모리 셀을 포함하는 어레이; 그리고
    한 어드레스를 수신하고, 상기 어레이의 어드레스로부터 데이터를 판독하기 위한 전력 밸런스 래치 감지 증폭기 회로를 포함하는, 플래시 메모리 시스템.
  31. 제30항에 있어서, 상기 복수의 플래시 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 플래시 메모리 시스템.
  32. 플래시 메모리 시스템으로서,
    플래시 메모리 셀들의 제1 어레이;
    플래시 메모리 셀들의 제2 어레이;
    한 어드레스를 수신하고, 상기 제1 어레이의 어드레스에 데이터를 기록하며, 상기 제2 어레이의 어드레스에 데이터의 보수를 동시에 기록하는 기록 회로를 포함하는, 플래시 메모리 시스템.
  33. 제32항에 있어서,
    한 어드레스를 수신하고, 제1 어레이 내의 어드레스로부터 데이터를 판독하며, 제2 어레이 내의 어드레스로부터 데이터의 보수를 동시에 판독하기 위한 판독 회로를 더욱 포함하는, 플래시 메모리 시스템.
  34. 제32항에 있어서, 상기 플래시 메모리 셀의 제1 어레이 및 상기 플래시 메모리 셀의 제2 어레이는 스플릿 게이트 플래시 메모리 셀을 포함하는, 플래시 메모리 시스템.
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