TW202030736A - 用於快閃記憶體裝置的防駭侵機制 - Google Patents

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Abstract

多個實施例係揭示用於增強安全性及防止一快閃記憶體裝置之駭侵。該等實施例防止惡意行為者駭侵一快閃記憶體晶片以獲得儲存在該晶片內的資料。該等實施例包括使用錯誤偵測電路、位址拌碼、虛置陣列、密碼保護、改善的製造技術、以及其他機制。

Description

用於快閃記憶體裝置的防駭侵機制
本申請案主張2017年10月13日申請之美國專利申請案第15/784,025號的優先權。
眾多機制係揭示用於增強安全性及防止一快閃記憶體裝置之駭侵。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元10，其包含五個端子。記憶體單元10包含第一導電類型(如P型)之半導體基材12。基材12具有一表面，其上形成有第二導電類型(如N型)的一第一區域14(亦已知為源極線(SL))。在基材12的表面上形成有亦為N型的一第二區域16(亦已知為汲極線)。第一區域14與第二區域16之間係通道區域18。位元線BL 20連接至第二區域16。字線WL 22經定位於通道區域18之一第一部分上方並且與其絕緣。字線22幾乎沒有或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分上方。浮閘24係與其絕緣，且與字線22相鄰。浮閘24亦與第一區域14相鄰。浮閘24可與第一區域14重疊以提供自第一區域14至浮閘24中之耦合。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕緣。抹除閘EG 28係在第一區域14上方，並與浮閘24及耦合閘26相鄰且與其等絕緣。浮閘24之頂隅角可指向T形抹除閘28之內側隅角以增強抹除效率。抹除閘28亦與第一區域14絕緣。美國專利第7,868,375號中更具體描述記憶體單元10，其揭露全文係以引用之方式併入本文。
先前技術的非揮發性記憶體單元10之抹除及程式化的一個例示性操作如下。透過富爾諾罕(Fowler-Nordheim)穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘28上施加一高電壓來抹除記憶體單元10。電子從浮閘24穿隧至抹除閘28中，致使浮閘24帶正電，使單元10在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。
透過一源極側熱電子程式化機制，藉由在耦合閘26上施加一高電壓、在源極線14上施加一高電壓、在抹除閘28施加一中電壓、及在位元線20上施加一程式化電流來程式化記憶體單元10。流過字線22與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，致使浮閘24帶負電，使單元10在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
記憶體單元10在電流感測模式下依下列方式讀取：一偏壓電壓施加在位元線20上，一偏壓電壓施加在字線22上，一偏壓電壓施加在耦合閘26上，一偏壓或零電壓施加在抹除閘28上，且一接地施加在源極線14上。存在有一單元電流從位元線20流到源極線14以用於一抹除狀態，且有不顯著或零單元電流從位元線20流到源極線14以用於一程式化狀態。或者，可在一反相電流感測模式中讀取記憶體單元10，其中位元線20經接地且一偏壓電壓施加於源極線24上。在此模式中，電流反轉方向從源極線14至位元線20。
記憶體單元10能替代地在電壓感測模式下依下列方式讀取：一偏壓電流(至接地)施加在位元線20上，一偏壓電壓施加在字線22上，一偏壓電壓施加在耦合閘26上，一偏壓電壓施加在抹除閘28上，且一偏壓電壓施加在源極線14上。存在有一單元輸出電壓(顯著>0V)於位元線20上以用於抹除狀態，且有不顯著或接近零的輸出電壓於位元線20上以用於程式化狀態。或者，可在一反相電壓感測模式中讀取記憶體單元10，其中以一偏壓電壓加偏壓於位元線20且一偏壓電流(至接地)施加於源極線14上。在此模式中，記憶體單元10輸出電壓係在源極線14上而非在位元線20上。
在先前技術中，正或零電壓之多種組合係施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。
回應於讀取命令、抹除命令、或程式化命令，邏輯電路451(在圖4中)導致各種電壓以一種及時且最不干擾之方式供應至經選取記憶體單元10及非選取記憶體單元10兩者的各個部分。
對於經選取及非選取之記憶體單元10，施加之電壓及電流如下。於本文中使用下列縮寫：源極線或第一區域14 (SL)、位元線20 (BL)、字線22 (WL)、以及耦合閘26 (CG)。表 1 ：將正電壓用於讀取、抹除、及程式化之快閃記憶體單元 10 的操作
  WL WL-非選取 BL BL-非選取 CG CG-非選取相同磁區 CG-非選取 EG EG-非選取
讀取 1.0至2 V 0 V 0.6至2 V 0 V至FLT 0至2.6 V 0至2.6 V 0至2.6 V 0至2.6 V 0至2.6 V
抹除 0 V 0 V 0 V 0 V 0 V 0至2.6 V 0至2.6 V 11.5至12 V 0至2.6 V
程式化 1 V 0 V 1 uA Vinh 10至11 V 0至2.6 V 0至2.6 V 4.5至5 V 0至2.6 V
  SL SL-非選取
讀取 0 V 0 V至FLT
抹除 0 V 0 V
程式化 4.5至5 V 0至1 V/FLT
在申請人的最近申請案(2015年1月21日提出申請的美國專利申請案第14/602,262號)中，申請人揭示一發明，藉此在讀取、程式化、及/或抹除操作期間負電壓可施加至字線22及/或耦合閘26，該專利申請案以引用的方式併入本文。在本實施例中，施加至經選取及非選取之記憶體單元10的電壓及電流係如下。表 2 ：將負電壓用於讀取及 / 或程式化之快閃記憶體單元 10 的操作
  WL WL-非選取 BL BL-非選取 CG CG-非選取相同磁區 CG-非選取 EG EG-非選取
讀取 1.0至2 V -0.5 V/ 0 V 0.6至2 V 0 V至FLT 0至2.6 V 0至2.6 V 0至2.6 V 0至2.6 V 0至2.6 V
抹除 0 V 0 V 0 V 0 V 0 V 0至2.6 V 0至2.6 V 11.5至12 V 0至2.6 V
程式化 1 V -0.5 V/ 0 V 1 uA Vinh 10至11 V 0至2.6 V 0至2.6 V 4.5至5 V 0至2.6 V
  SL SL-非選取
讀取 0 V 0 V至FLT
抹除 0 V 0 V
程式化 4.5至5 V 0至1 V/FLT
在美國專利申請案第14/602,262號的另一實施例中，當記憶體單元10在讀取、抹除、及程式化操作期間為非選取時可將負電壓施加至字線22，且在一抹除操作期間可將負電壓施加至耦合閘26，使得能夠施加下列電壓：表 3 ：將負電壓用於抹除之快閃記憶體單元 10 的操作
  WL WL-非選取 BL BL-非選取 CG CG-非選取相同磁區 CG-非選取 EG EG-非選取
讀取 1.0至2 V -0.5 V/ 0 V 0.6至2 V 0至FLT 0至2.6 V 0至2.6 V 0至2.6 V 0至2.6 V 0至2.6 V
抹除 0 V -0.5 V/ 0 V 0 V 0至FLT -(5至9)V 0至2.6 V 0至2.6 V 8至9 V 0至2.6 V
程式化 1 V -0.5 V/ 0 V 1 uA Vinh 8至9 V CGINH (4至6 V) 0至2.6 V 8至9 V 0至2.6 V
  SL SL-非選取
讀取 0 V 0至FLT
抹除 0 V 0 V
程式化 4.5至5 V 0至1 V/FLT
以上所列之CGINH信號係經施加至一非選取單元之耦合閘26的一抑制信號，該非選取單元與一經選取單元共用一抹除閘28。
圖2描繪另一先前技術快閃記憶體單元210的一實施例。如同先前技術的快閃記憶體單元10，快閃記憶體單元210包含基材12、第一區域(源極線)14、第二區域16、通道區域18、位元線20、字線22、浮閘24、及抹除閘28。有別於先前技術的快閃記憶體單元10，快閃記憶體單元210不含一耦合閘或控制閘，且僅含四個端子：位元線20、字線22、抹除閘28、及源極線14。此舉大幅降低了操作快閃記憶體單元陣列所需之電路系統(例如解碼器電路系統)的複雜度。
抹除操作(透過抹除閘進行抹除)與讀取操作和圖1所示相似，差別在於無控制閘偏壓。程式化操作也並未使用控制閘偏壓，因此為了彌補對於控制閘偏壓的缺乏，源極線上的程式化電壓比較高。
表4描繪執行讀取、抹除與程式化操作時，可應用於四個端子的典型電壓範圍：表 4 ：快閃記憶體單元 210 的操作
  WL WL-非選取 BL BL-非選取 EG EG-非選取 SL SL-非選取
讀取 0.7至2.2 V -0.5 V/ 0 V 0.6至2 V 0 V/FLT 0至2.6 V 0至2.6 V 0 V 0 V/FLT/VB
抹除 -0.5 V/0 V -.5 V/ 0 V 0 V 0 V 11.5 V 0至2.6 V 0 V 0 V
程式化 1至1.5 V -.5 V/ 0 V 1至 3 µA Vinh (~1.8 V) 4.5 V 0至2.6 V 7至9 V 0至1 V/FLT
圖3描繪另一先前技術快閃記憶體單元310的一實施例。如同先前技術的快閃記憶體單元10，快閃記憶體單元310包含基材12、第一區域(源極線)14、第二區域16、通道區域18、位元線20、及浮閘24。不同於先前技術的快閃記憶體單元10，快閃記憶體單元310不含一耦合閘或控制閘或一抹除閘。此外，字線322取代字線22，並具有不同於字線22的一實體形狀，如所描繪者。
用於先前技術之非揮發性記憶體單元310的抹除及程式化的一個例示性操作如下。透過富爾諾罕穿隧機制，藉由在字線322上施加高電壓並施加零伏特至位元線及源極線來抹除單元310。電子自浮閘24穿隧至字線322中，導致浮閘24帶正電，使單元310在讀取狀況下導通。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在源極線14上施加高電壓，在字線322上施加小電壓，及在位元線320上施加程式化電流來程式化單元310。流過字線322與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，導致浮閘24帶負電，使單元310在讀取狀況下關斷。所得的單元程式化狀態係已知為「0」狀態。
下表5中展示可用於記憶體單元310中之讀取、程式化、抹除、及待命操作的例示性電壓：表 5 ：快閃記憶體單元 310 的操作
操作 WL BL SL
讀取 Vwlrd Vblrd 0 V
程式化 Vwlp Iprog/Vinh(非選取) Vslp
抹除 Vwler 0 V 0 V
待命 0 V 0 V 0 V
Vwlrd ~2至3 V Vblrd ~0.8至2 V Vwlp ~1至2 V Vwler ~11至13 V Vslp ~9至10 V Iprog ~1至3 ua Vinh ~2 V
隨著網路攻擊者及駭客變得越加精進，安全性及防竄改措施變得日益重要。例如，當一行動電話遭竊時，通常竊賊或該電話出售至的某人試圖自該電話擷取資料。此可藉由駭侵電話之密碼或者藉由駭侵電話內的底層硬體來完成。
先前技術包括可在系統層級上實施之數十個基於軟體的安全性措施(例如，針對電話)。然而，此等措施並未阻止某人拆卸電話以及直接自非揮發性儲存器(諸如自快閃記憶體裝置)擷取資料。迄今為止，可用於快閃記憶體裝置的安全性措施已係極度限制。
所需要的係具體用於快閃記憶體裝置之改善的安全性措施。
多個實施例係揭示用於增強安全性及防止一快閃記憶體裝置之駭侵。該等實施例防止惡意行為者駭侵一快閃記憶體晶片以獲得儲存在該晶片內的資料。該等實施例包括使用錯誤偵測電路、位址拌碼、虛置陣列、密碼保護、改善的製造技術、以及其他機制。
圖4描繪一快閃記憶體系統的一實施例，其包含本文所述的安全性增強。晶粒400包含：用於儲存資料的記憶體陣列401、402、403、及404，各記憶體陣列可選地利用如圖1中的記憶體單元4、如圖2中的記憶體單元24、如圖3中的記憶體單元34、或其他已知類型的記憶體單元；列解碼器電路405、406、407、及408，其等用以分別在記憶體陣列401、402、403、及404中存取待讀取或待寫入的列；行解碼器電路409、410、411、及412，其等用以分別存取在記憶體陣列401、402、403及404中待讀取或待寫入的行；用以從記憶體陣列401與403讀取資料的感測電路413，及用以從記憶體陣列402與404讀取資料的感測電路414；類比、晶片錯誤偵測(CFD)、及物理不可複製功能(PUF)電路450；邏輯及邏輯錯誤偵測(LFD)電路451，其等用於提供各種控制功能(諸如冗餘及內建自我測試)；高電壓電路452，其等用以為系統提供正電壓供應及負電壓供應；電荷泵電路453，其等以對記憶體陣列401、402、403、及404提供用於抹除及程式化操作的增加電壓；介面電路(ITFC) 454，其提供介面接腳以連接至晶片上的其他巨集；及高電壓解碼器電路418、419、420、及421，其等依需要在讀取操作、抹除操作、及程式化操作期間使用。晶粒400進一步包含位址錯誤偵測方塊422、423、424、及425，及陣列錯誤偵測感測電路426、427、428、及429。
一第一實施例係描繪於圖5中。此處，某些磁區及資訊磁區係經受安全措施以使其等分別成為安全磁區及安全資訊磁區。陣列500係用於儲存資料之記憶體陣列401、402、403、及404中之一者的一實例，其中陣列500包含記憶體單元(諸如圖1中的記憶體單元4、圖2中的記憶體單元24、圖3中的記憶體單元34、或其他已知類型的記憶體單元)的列及行。陣列500係劃分成複數個磁區。一磁區一般由陣列中的兩列記憶體單元組成。不安全磁區501及502係具有不添加安全措施的正規磁區。安全磁區503及504使用下文所述之一拌碼演算法寫入及讀取。
在一實施例中，磁區507從未經抹除或程式化，並用作用於一隨機數產生器的一來源，如2017年3月20日申請且發明名稱為「System And Method For Generating Random Numbers Based On Non-volatile Memory Cell Array Entropy」(「隨機數應用(Random Number Application)」)之美國臨時專利申請案第62/479,193號中所述，其係以引用方式併入本文中，且由與本專利申請案相同的受讓人提出申請。如隨機數應用中所指示者，已發現藉由在次臨限操作中(意指選擇閘關閉，使得任何偵測到的讀取電流僅是漏電流)使用差動感測成對地讀取記憶體單元(各位元之資訊需要4個記憶體單元)，漏電流提供該等單元之隨機性之一良好措施。各位元值之資訊係得自結合至二個位元線上的四個記憶體單元的漏電流，其中經結合的兩個電流彼此相減以得出反映單一位元值的正結果或負結果。用於提供數字之所有專用單元的此等單一位元值的組合係隨機的(反映出單元至單元間之記憶體單元製造的隨機性)、對記憶體單元陣列係獨特的、並能夠可靠且重複地自記憶體單元陣列讀取。替代地，隨機數可基於一快閃記憶體單元的一固有特性(諸如耦合率變動、尺寸特性(例如，寬度、長度、厚度)、及電氣不匹配(諸如臨限電壓變動))由一PUF(物理不可複製功能)產生。例如，針對一陣列中的所有單元在一固定電壓之程式化或抹除將導致用於不同單元的一些隨機單元電流位準。差動鎖存器感測可與兩個不同單元使用以建立一隨機輸出，基本上將一個單元與另一個單元進行比較。兩個單元係經策略性放置以最大化熵(entropy)。兩單元之間的不匹配將導致一獨特隨機數。多個單元可用以代表一個超級單元，以增強隨機數產生在程序、溫度、及電壓變動上的可重複性。例如，16個單元可代表至差動放大器的一輸入，因此總共需要32個單元以產生一個隨機位元。
此處，控制邏輯451使用隨機數應用的發明或其他技術來判定來自磁區507中之單元的一隨機數，且其將該隨機數利用於程式化及自安全磁區503及504讀取。例如，隨機數R可係應用至一位址作為一偏移。若至安全磁區503及504之一寫入操作係意欲針對位址A，則該寫入操作實際上可在對應於位址A之列中的一位置發生，其中在該列中具有等於R*k的一偏移(其中k係用於產生一整數值的一常數)，其中該偏移僅造成寫入發生在該列中，但在對應於位址A之單元的右邊之R*k位置的一單元處(其中您單純在最後一行中之該列中的單元之後環繞至第一行中之該列中的單元)。以此方式，隨機數R影響至安全磁區503及504之寫入操作的位置。對於自磁區503及504之讀取操作，相同的隨機數R係用以對其係讀取請求對象之位址A執行偏移。因此，想要自位址A讀取資料的駭客將無法這麼做，此係因為他或她並不知道隨機數R。
在另一實施例中，接著自安全磁區503及504讀取資料，可選地，隨機資料可與另一磁區平行地讀取，使得若感測放大器遭駭侵，何種資料係儲存在安全磁區503及504中，且何種資料係自別處讀取的「虛置」隨機資料將係不清楚的。
後設資料或系統資訊一般亦經儲存在陣列500中。此處，不安全資訊磁區505係具有不添加安全措施的一正規資訊磁區。安全資訊磁區506經受與安全磁區503及504相同的機制，差別僅在於安全資訊磁區506含有後設資料或系統資訊而無使用者資料。
圖6描繪密碼保護存取方法600，藉此一外部裝置僅若其提供先前經儲存在安全資訊磁區506中的密碼則係允許存取晶粒400以用於讀取或寫入。首先，晶粒400接收包含經接收密碼602之密碼之認證請求601(步驟610)。其次，認證控制器603將經接收密碼602與經儲存密碼604進行比較(步驟620)。此處，認證控制器603可係邏輯電路451的部分，且經儲存密碼604先前係在晶粒400的製造期間、在晶粒400的初始組態期間、或是一使用者在第一次使用晶粒400期間儲存在安全資訊磁區506中或晶粒400中的其他地方。若經接收密碼602與經儲存密碼604相同，則晶粒400容許由外部裝置請求的存取(步驟630)。若經接收密碼602與經儲存密碼604不相同，則晶粒400不容許由外部裝置請求的存取(步驟640)。可選地，在經儲存密碼604初始經儲存於安全資訊磁區506之後，可例如藉由設定OTP位元來禁用對該安全資訊磁區的存取。可選地，經儲存密碼604可基於非揮發性記憶體的變動(諸如隨機數應用中所述者或如上文所述者)藉由認證控制器603使用由PUF(物理不可複製功能)產生的一獨特金鑰來加密及解密。
圖7描繪快閃記憶體系統700(其可實施在晶粒400上)。快閃記憶體系統700包含陣列701及702(對應於圖4中之陣列401及403)、列解碼器703及704(對應於列解碼器405及406)、行解碼器705及706(對應於行解碼器406及408)、及感測電路710(對應於感測電路410)。快閃記憶體系統700進一步包含參考陣列709及感測電路電流參考708。
陣列701中之快閃記憶體單元之各行係耦合至一位元線，使得針對陣列701中之各行有一位元線。類似地，陣列702中之快閃記憶體單元之各行係耦合至一位元線，使得針對陣列702中之各行有一位元線。在針對一經選取位址的讀取操作期間，行解碼器705及706將經選取位元線連接至感測電路710。感測電路710包含複數個感測放大器電路707a、707b、…、707n，其中n係可並行讀取之位元線數目，且稱為快閃記憶體系統700的IO寬度(一般而言n係32或64)。此等感測放大器電路將統稱為感測放大器電路707。
在此實施例中，參考陣列709係與陣列701及702的快閃記憶體單元在結構上完全相同之一虛置快閃記憶體單元之陣列，但實際上不用以儲存使用者資料。參考陣列709作用以產生用於感測陣列701及702兩者的讀取參考偏壓。在一替代實施例中，參考陣列709在沒有快閃記憶體單元的情況下包含常規參考電晶體。此等常規參考電晶體經不同地定大小及/或偏壓以為感測電路710提供不同的跳脫點(亦即，區別「1」與「0」的電流或電壓位準)。在另一替代實施例中，參考陣列709在沒有快閃記憶體單元的情況下包含常規參考電阻器。此等常規參考電阻器經不同地定大小以為感測電路710提供不同跳脫點。
感測電路電流參考708係耦合至一虛置快閃記憶體單元之一或多者且產生電流。使用電流鏡技術，將該電流鏡射在感測放大器電路707之各者中。鏡像參考電流彼等對來自陣列701或702的經選取記憶體單元進行比較，以產生指示儲存在經選取記憶體單元中之資料之值的輸出。
圖8描繪另一快閃記憶體系統800(其可實施在晶粒800上)。相似於快閃記憶體系統700，快閃記憶體系統800包含陣列701及702、列解碼器703及704、及行解碼器705及706。快閃記憶體系統800進一步包含參考陣列801與802及感測電路803。
陣列701中之快閃記憶體單元之各行係耦合至一位元線，使得針對陣列701中之各行有一位元線。類似地，陣列702中之快閃記憶體單元之各行係耦合至一位元線，使得針對陣列702中之各行有一位元線。在針對一經選取位址的讀取操作期間，行解碼器705及706將經選取位元線連接至感測電路803。感測電路803包含複數個感測放大器電路804a、804b、…、804n，其中n係可並行讀取之位元線數目，且稱為快閃記憶體系統800的IO寬度(一般而言n係32或64)。此等感測放大器電路將統稱為感測放大器電路804。
在此實施例中，參考陣列801及802兩者係與陣列701及702的快閃記憶體單元在結構上完全相同之一虛置快閃記憶體單元之陣列，但實際上不用於儲存使用者資料。當經選取記憶體單元在陣列701中時，各感測放大器電路804將連接至參考陣列802中之記憶體單元，其中該記憶體單元將作為參考記憶體單元。當經選取記憶體單元在陣列702中時，各感測放大器電路804將連接至參考陣列801中之記憶體單元，該記憶體單元將作為參考記憶體單元。因此，與快閃記憶體系統700不同，快閃記憶體系統800不需要感測電路電流參考708或使用電流鏡。在另一替代實施例中，參考陣列801及802在沒有快閃記憶體單元的情況下包含常規參考電晶體。此等常規參考電晶體經不同地定大小及/或偏壓以為感測電路803提供不同跳脫點。在另一替代實施例中，參考陣列801及802在沒有快閃記憶體單元的情況下包含常規參考電阻器。此等常規參考電阻器經不同地定大小以為感測電路803提供不同跳脫點。
圖9描繪一系統電力平衡的系統及方法以用於針對下列情況提供安全性：駭客諸如藉由利用側通道攻擊技術使用晶粒400或晶粒400內之某些組件的簡單電力分析SPA及差動電力分析DPA)監測電力消耗特徵以試圖判定經儲存在陣列內的資料。具體地，在先前技術快閃記憶體系統中，駭客可基於各讀取循環的電力消耗識別由一感測電路讀取的資料。例如，相較於自一快閃記憶體單元讀取「0」，自一快閃記憶體單元讀取「1」將消耗不同的電力量。因此，藉由監測一感測電路的電力消耗，可推斷經讀取的單元值，而因此可推斷自陣列讀取的資料。
在圖9的系統中，當資料D經寫入至陣列401或403中的位址A時，該資料的補數(資料D-bar)係寫入至陣列402或404中的位址A。其後，當自陣列401或403中的位址A讀取資料時，資料亦可自陣列402或404中的位址A並行地讀取。因為儲存在兩陣列中之相同位址處的資料必須是彼此的補數，對於各讀取操作，將讀取「1」及「0」兩者，且感測電路413及414的組合電力消耗對於每一讀取操作將係相同的。因此，駭客將無法單純藉由監測感測電路413及414的消耗電力來判定自陣列之任何者讀取的資料。上述電力平衡方法可應用在所使用之快閃記憶體巨集之多個例項的系統層級處。在此情況中，資料D係儲存在一例項中，且資料D-bar係儲存在另一例項中，且資料D及資料D-bar兩者係在一讀取操作中同時啟動。
圖10描繪記憶體陣列及雜訊組件1000。此處，資料係如先前技術寫入陣列401或403中。然而，在一讀取操作期間，感測電路413自陣列401或403讀取資料，且感測電路414自陣列402或404中的一位址並行地讀取隨機資料。因此，感測電路413及414的組合電力消耗將包括可歸因於自陣列401或403讀取之資料的一組分及可歸因於自陣列402或404中之一隨機資料讀取之「0」或「1」的一組分。因此，由於讀取自陣列402或404的隨機資料，特別是在由感測電路413及414讀取「1」及「0」或者「0」及「1」的情況中，駭客將無法基於感測電路413及414的電力消耗識別自陣列401或403讀取的所有資料。在包括快閃記憶體巨集的多個例項的一實施例中，僅需要一個快閃記憶體巨集來儲存隨機資料。具有隨機資料的巨集係在自任何其他快閃記憶體巨集讀取資料時平行地啟動。
圖11描繪差動記憶體陣列1100。此處，該等陣列係來自圖4的陣列401及403。應理解的是，該等陣列亦可係陣列402及404以及其等的相關聯電路系統、或者任何其他陣列對。在圖11的系統中，當資料D經寫入至陣列401中的位址A時，該資料的補數(資料D-bar)係寫入至陣列403中的位址A。其後，當自陣列401或403中的位址A讀取資料時，資料亦可自陣列403中的位址A並行地讀取。因為儲存在兩陣列中之相同位址處的資料必須是彼此的補數，對於各讀取操作，將讀取「1」及「0」兩者，且感測電路413的電力消耗對於每一讀取操作將係相同的。因此，駭客將無法單純藉由監測感測電路413的消耗電力來判定自陣列之任何者讀取的資料。
圖12描繪用於感測電路413的例示性電路系統。感測放大器電路1200包含記憶體資料讀取方塊1201、記憶體參考讀取方塊1202、及差動放大器方塊1203。
記憶體資料讀取方塊1201包含感測負載PMOS電晶體1204、開關1205以將偏壓電壓VBLRD_BIAS施加至感測節點1222、及耦合至經選取記憶體單元1207的致能感測NMOS電晶體1206。感測負載PMOS電晶體1204提供待與來自記憶體單元1207之單元電流比較的讀取參考電流。若來自感測負載PMOS電晶體1204的讀取參考電流大於記憶體單元電流，感測節點1222變高(朝向VDDIO 1219)，且若記憶體單元電流大於讀取參考電流，則感測節點變低(朝向接地)。來自感測負載PMOS電晶體1204的參考電流可選地可使用電流鏡組態提供，藉此其來自參考記憶體單元的電流。替代地，來自感測負載PMOS電晶體1204的參考電流可使用電流鏡組態提供，藉此其映射來自經適當地定大小或偏壓之參考電阻器或參考電晶體的電流。
記憶體參考讀取方塊1202包含感測負載PMOS電晶體1208、開關1209以將偏壓電壓VBLRD_BIAS施加在參考節點1220上、及耦合至互補記憶體單元1211的致能感測NMOS電晶體1201。互補記憶體單元1211用作保持電容器以保持在感測節點1220上的參考電壓VBLRD_BIAS。替代地，能將顯式電容器(諸如，MOMCAP(金屬氧化物金屬蓋))使用為保持電容器。替代地，可使用諸如來自節點1220上的接面電容或閘極電容的寄生電容為保持電容器。參考方塊1202用作參考節點1220的虛置方塊。參考感測負載PMOS電晶體1208可在關斷狀態中，或可用以提供補償漏電流，諸如用於來自接面之在節點1220上的洩漏及/或非選取位元線上的電晶體洩漏。VBLRD_BIAS上的偏壓電壓位準用作參考節點1220上待與感測節點1222上的感測電壓比較的參考電壓。
差動放大器方塊1203包含共同形成比較器之輸入交叉耦合的PMOS電晶體1213與1215及輸入交叉耦合的NMOS電晶體1214與1216、PMOS致能電晶體1212(其亦充當用於交叉耦合之PMOS電晶體1213與1215的暫態偏壓尾電流)、及NMOS致能電晶體1217(其亦充當用於交叉耦合之NMOS電晶體1214與1216的暫態偏壓尾電流)。相比之下，首先將NMOS電晶體1217致能以觸發來自NMOS電晶體1214及1216的比較以在節點1220與1222之間形成電壓δ，然後將PMOS電晶體1212致能以開始來自PMOS電晶體1213及1220的比較，其將二節點1220及1222恢復至全電力供應。替代地，可將NMOS電晶體1217及PMOS電晶體1212同時致能以觸發比較。
在操作期間，差動放大器方塊1203將比較由記憶體資料讀取方塊1201創建的感測節點1222與由記憶體參考讀取方塊1202創建的參考節點1220以產生輸出1220。最初，節點1222及1220上的電壓(藉由開關1205及1209)以相同的參考電壓位準VBLRD_BIAS初始化。然後感測節點1222上的電壓演變(取決於經選取記憶體單元電流1207小於或大於PMOS電晶體1204中傳導的讀取參考電流而變高或變低)。然後觸發比較以(藉由電晶體1217及1212)比較感測節點1222上的電壓與參考節點1220上的電壓。感測節點1222及參考節點1220上的最終電壓在比較完成後係在全供應位準。
若在電晶體1204中傳導的讀取參考電流超過自記憶體單元1207汲取的記憶體單元電流(表示「0」儲存在經選取記憶體單元中)，則輸出1220將係低。若在電晶體1204中的讀取參考電流小於自記憶體單元1207汲取的記憶體單元電流(表示「1」儲存在經選取記憶體單元中)，則輸出1220將係高。
記憶體資料讀取方塊1201及記憶體參考讀取方塊1202自電力匯流排1219(亦標示為VDDIO，亦即，IO電力供應)中汲取電力，該電力匯流排一般係約3.0伏特。差動放大器方塊1203自電力匯流排1218(亦標示為VDDSA，一般係核心邏輯電力供應)汲取電力，該電力匯流排對於縮放技術節點(諸如，28 nm或更小)一般係大約1.05伏特或更低。為獲得針對高效能需求的高記憶體單元電流，讀取位元線電壓需要儘可能的高，意謂著節點1222上的電壓必需係高，諸如1v至1.4v。此意謂著電晶體1204需要以遠高於一般>=1.05v之核心邏輯供應的電壓供應工作。因此，電路方塊1201及1202需要以遠高於核心邏輯供應的IO供應工作。此意謂著電路方塊1201及1202將包括3v IO電晶體，該等電晶體需要相對大面積。
在用於感測電路1200的另一操作方法中，感測電路1200操作為具有如下文的兩個互補單元的一差動感測電路。記憶體資料讀取方塊1201之感測負載PMOS電晶體1204可在關斷狀態中，或可用以提供補償漏電流，諸如用於來自接面之在節點1222上的洩漏及/或經選取位元線上的電晶體洩漏。開關1205係用以將感測節點1222預充電至偏壓電壓VBLRD_BIAS。與此同時，開關1209係用以將參考節點1220預充電至偏壓電壓VBLRD_BIAS。互補記憶體單元1211現係耦合至具有與經選取單元1207的資料互補的資料的另一記憶體單元。在預充電時期之後，例如針對當經選取單元1207資料係「1」且互補單元1211資料係「0」時的情況，感測節點1222及參考節點1220兩者將朝向接地放電，其中感測節點1222較快。在斜降期間的某時間，比較器電路1203經致能以比較感測節點1222與參考節點1220。針對上述當經選取單元1207資料係「1」且互補單元1211資料係「0」時的情況，感測節點1222將至接地，且參考節點1220將朝向VDDSA。在此情況下，整個電路1200僅需要操作自VDDSA供應(核心邏輯供應)。此方法係施加至差動記憶體陣列1100的一較佳方法。
圖13描繪用於感測電路413的一電力平衡電路系統。感測放大器電路1300包含記憶體資料讀取方塊1301、記憶體參考讀取方塊1302、及差動放大器方塊1303。感測電路1300係一平衡(恆定)電力差動鎖存器感測電路，其回應於任何資料型態提供一平衡電力。
記憶體資料讀取方塊1301包含感測負載PMOS電晶體1304、開關1305以將偏壓電壓VBLRD_BIAS施加至感測節點1322、及耦合至經選取記憶體單元1307的致能感測NMOS電晶體1306。感測負載PMOS電晶體1304提供待與來自記憶體單元1307之單元電流比較的讀取參考電流。若來自感測負載PMOS電晶體1304的讀取參考電流大於記憶體單元電流，感測節點1322變高(朝向VDDIO 1319)，且若記憶體單元電流大於讀取參考電流，則感測節點變低(朝向接地)。來自感測負載PMOS電晶體1304的參考電流可選地可使用電流鏡組態提供，藉此其來自參考記憶體單元的電流。替代地，來自感測負載PMOS電晶體1304的參考電流可使用電流鏡組態提供，藉此其映射來自經適當地定大小或偏壓之參考電阻器或參考電晶體的電流。
記憶體參考讀取方塊1302包含感測負載PMOS電晶體1308、開關1309以將偏壓電壓VBLRD_BIAS施加在參考節點1320上、及耦合至互補記憶體單元1311的致能感測NMOS電晶體1301。互補記憶體單元1311用作保持電容器以保持在感測節點1320上的參考電壓VBLRD_BIAS。替代地，能將顯式電容器(諸如，MOMCAP(金屬氧化物金屬蓋))使用為保持電容器。替代地，可使用諸如來自節點1320上的接面電容或閘極電容的寄生電容為保持電容器。參考方塊1302用作參考節點1320的虛置方塊。參考感測負載PMOS電晶體1308可在關斷狀態中，或可用以提供包括參考電流及補償漏電流的偏壓電流，諸如用於來自接面之在節點1320上的洩漏及/或非選取位元線上的電晶體洩漏。VBLRD_BIAS上的偏壓電壓位準用作參考節點1320上待與感測節點1322上的感測電壓比較的參考電壓。
差動放大器方塊1303包含共同形成比較器之輸入交叉耦合的PMOS電晶體1313與1315及輸入交叉耦合的NMOS電晶體1314與1316、PMOS致能電晶體1312(其亦充當用於交叉耦合之PMOS電晶體1313與1315的暫態偏壓尾電流)、及NMOS致能電晶體1317(其亦充當用於交叉耦合之NMOS電晶體1314與1316的暫態偏壓尾電流)。相比之下，首先將NMOS電晶體1317致能以觸發來自NMOS電晶體1314及1316的比較以在節點1320與1322之間形成電壓δ，然後將PMOS電晶體1313致能以開始來自PMOS電晶體1313及1320的比較，其將二節點1320及1322恢復至全電力供應。替代地，可將NMOS電晶體1317及PMOS電晶體1312同時致能以觸發比較。
差動放大器方塊1303進一步包含PMOS電晶體1318及NMOS電晶體1319與1320，其等一起形成一平衡電力電路，該平衡電力電路可回應於任何資料型態提供用於感測電路1300的一平衡電力。電晶體1319係經定大小，使得當經選取單元1307處於經抹除狀態(記憶體單元傳導大電流)時，感測節點1322上的電壓位準小於參考節點1320上的電壓位準。
在操作期間，差動放大器方塊1303將比較由記憶體資料讀取方塊1301創建的感測節點1322與由記憶體參考讀取方塊1302創建的參考節點1320以產生輸出1320。最初，節點1322及1320上的電壓(藉由開關1305及1309)以相同的參考電壓位準VBLRD_BIAS初始化。然後感測節點1322上的電壓演變成大於或小於參考節點1320(取決於經選取記憶體單元電流1307對在PMOS電晶體1304中傳導的讀取參考電流)。然後觸發比較以(藉由電晶體1317及1313)比較感測節點1322上的電壓與參考節點1320上的電壓。感測節點1322及參考節點1320上的最終電壓在比較完成後係在全供應位準。
若在電晶體1304中傳導的讀取參考電流超過自記憶體單元1307汲取的記憶體單元電流(表示「0」儲存在經選取記憶體單元中)，則輸出1320將係低。若在電晶體1304中的讀取參考電流小於自記憶體單元1307汲取的記憶體單元電流(表示「1」儲存在經選取記憶體單元中)，則輸出1320將係高。
記憶體資料讀取方塊1301及記憶體參考讀取方塊1302自電力匯流排1319(亦標示為VDDIO，亦即，IO電力供應)中汲取電力，該電力匯流排一般係約3.0伏特。差動放大器方塊1303自電力匯流排1318(亦標示為VDDSA，一般係核心邏輯電力供應)汲取電力，該電力匯流排對於縮放技術節點(諸如，28 nm或更小)一般係大約1.05伏特或更低。為獲得針對高效能需求的高記憶體單元電流，讀取位元線電壓需要儘可能的高，意謂著節點1322上的電壓必需係高，諸如1v至1.4v。此意謂著電晶體1304需要以遠高於一般>=1.05v之核心邏輯供應的電壓供應工作。因此，電路方塊1301及1302需要以遠高於核心邏輯供應的IO供應工作。此意謂著電路方塊1301及1302將包括3v IO電晶體，該等電晶體需要相對大面積。
圖14描繪用於針對下列情況提供安全性之一系統及方法：駭客監測程式化操作期間之晶粒400或晶粒400內之某些組件的電力消耗。具體地，在先前技術快閃記憶體系統中，可藉由針對各程式化循環監測電力消耗來識別一單元是否正經程式化(即，「0」經寫入該單元中)，其將指示「0」是否正經程式化(此處，不經程式化意指該單元將維持在「1」)。
在圖14的系統中，當資料D經寫入至陣列401中的位址A時，該資料的補數(資料D-bar)係並行地寫入至虛置陣列1401中。若資料D係「0」，則陣列401中的位址A將經程式化為「1」，且資料D-bar將係「1」，意指沒有程式化將發生在虛置陣列401中。若資料D係「1」，則陣列401中的位址A將不經程式化，而資料D-bar將係「1」且將經程式化至虛置陣列1401中的一單元中。因此，對於任何程式化操作而言，電力消耗將係相同的，因此駭客將無法基於程式化操作判定陣列401中之位址A處的資料是「0」或「1」。
圖15A描繪晶圓1501。在先前技術中，晶圓1501將經製作且將含有晶粒400的複數個不同例示。
圖15B描繪晶圓1501內之晶粒400的九個例示性例項。在先前技術中，常見的是在各晶粒內部包括晶圓測試互連(未圖示)。在製作1501之後，晶圓測試互連(未圖示)係用以測試各晶粒400。其後，一旦已知晶粒400的何者已通過測試程序而何者未通過，晶圓1501則係切成個別的晶粒400。例示性切分線(已知為劃線1503)係描繪於圖15B中。已知駭客取得先前技術裝置、移除封裝、並使用晶圓測試互連存取晶粒400的內容。
圖15C描繪以安全測試互連切分晶圓1501的一改善方法。晶圓測試互連矩陣1502係顯示以延伸進入劃線區域。具體地，現使水平劃線直接相鄰於晶粒400的底部邊緣，因此自其所耦合的晶圓測試互連矩陣1502移除各晶粒400，使得當晶粒經封裝並發送至場時，沒有晶圓測試互連矩陣1502的殘留物附接至晶粒400。因此，駭客將無法使用晶圓測試互連矩陣1502存取晶粒400的內容，此係因為該晶圓測試互連矩陣將不復存在。
圖16描繪晶粒1600，其係晶粒400之一實施例。在先前技術中，駭客常自一晶片移除封裝並電氣探測一半導體晶粒以判定晶粒的內容。晶粒1600含有用於抵銷此類活動的設計。晶粒1600包含頂部致能邏輯錯誤偵測(LFD)互連矩陣1601、金屬屏蔽1602、以及其他層1603(其包括剩餘的主動晶片層及金屬層)。頂部致能LFD互連矩陣1601及金屬屏蔽1602對於晶粒1600之安全電路系統而言係基本組件。若駭客電氣探測晶粒1600，LFD互連矩陣及/或金屬屏蔽1602將受損，且耦合至受損區域的電路系統將受到破壞，此係因為受損的金屬將造成短路及/或開路，並導致侵入錯誤偵測，其允許晶片上控制器採取預防行動或安全性措施(諸如禁用晶片存取或晶片操作)。此使駭客更難藉由執行晶粒1600的電氣探測來判定晶粒1600的內容。
圖17A描繪一位址錯誤偵測系統的一實施例。記憶體系統1700包括如先前所述的實施例之列解碼器405、陣列401、及行解碼器411。記憶體系統1700進一步包括位址錯誤偵測陣列1701、位址錯誤偵測陣列1702、位址錯誤偵測陣列1704、位址錯誤偵測電路1703、及位址錯誤偵測電路1705。行解碼器411係一組多工器，且常將包含層式多工器。參照圖17B，其顯示例示性行解碼器411的一部分。陣列401中的各行係耦接至一位元線。此處，所示者係四個位元線，且經標示為BL0至BL3。第一層多工器選擇一對相鄰的位元線來啟動。兩個此多工器係顯示：T0及T1。第二層多工器在一對相鄰的位元線中選擇一位元線。此處，各位元線具有其自身的多工器，經標示為V0至V3。因此，若意欲選擇BL0，則將W0及V0被啟動。
再次參照圖17A，可理解的是行解碼器411如列解碼器405般易受錯誤影響。在此實例中，位址Y係輸入至行解碼器411，且位址X係輸入至列解碼器405。位址Y含有指示欲啟動多工器之何者的位元(其繼而將確立一位元線)。各位元線係耦接至位址錯誤偵測陣列1701中的一列。當確立一位元線時，將確立位址錯誤偵測陣列1701中的一列，且將確立位址錯誤偵測陣列1702中的一列，並將輸出一值。該值可與位址Y的行部分進行比較。若該值係不同的，則一錯誤已發生且錯的位元線已經確立。位址錯誤偵測陣列1704係用以偵測何時確立一非所要的列位址。當一列(諸如字線WL0)以惡意方式經確立時，位址錯誤偵測陣列1704中的一列經確立並輸出一值。該值可藉由位址錯誤偵測電路1705與位址X進行比較。若值不同，則錯誤已發生，且錯誤的字線線路已經確立。
用於在圖17A之實施例中的一例示性編碼方案係示於圖17C中。此處，所用的係兩層多工器。第一層包含由值T[0]至T[3]所控制的多工器，且第二層包含由值V[0]至V[7]所控制的多工器。應瞭解，額外的層係可行的。此處，第一層中的各多工器係與三位元值(例如V[0]=000)相關聯，且第二層中的各多工器係與二位元值(例如T[0]=00)相關聯。位址錯誤偵測陣列1701及1702含有用於各多工器值的經編碼值。位址之行組分中的各個「0」係經編碼為「01」，且位址中的各個「1」係經編碼為「10」。
再次參照圖17A，可使用圖17C的編碼方案。若在儲存於位址錯誤偵測陣列1701中之經編碼值的位元對中偵測到型態「11」或「00」，則位址錯誤偵測電路1703將輸出「0」。因此，記憶體系統1700能夠偵測位址之行組分中的錯誤。此方案同樣施加至列位址錯誤偵測。
圖18描繪邏輯錯誤偵測電路1800。邏輯錯誤偵測電路包含抹除/程式化/讀取/測試(E/P/R/T)命令邏輯1801、複製抹除/程式化/讀取/測試命令邏輯1802、及邏輯錯誤偵測器(數位比較器)1803。抹除/程式化/讀取/測試命令邏輯1801自輸入接腳接收含有用於一記憶體裝置之命令的信號(諸如CEb、Web、CLK、Din、及位址信號)，並產生抹除/程式化/讀取/測試晶片致能信號。複製抹除/程式化/讀取/測試命令邏輯1802部分地基於所儲存的(諸如用於E/P/R/T信號定序之)組態資料產生抹除/程式化/讀取/測試晶片致能信號，且因此可認為應在抹除、程式化、讀取、及測試操作期間使用「理想的」致能信號。來自抹除/程式化/讀取/測試命令邏輯1801及複製抹除/程式化/讀取/測試命令邏輯1802之致能信號係提供至邏輯錯誤偵測器(數位比較器)1803並經比較。若該等信號相同，則邏輯錯誤偵測器電路1803的輸出指示沒有錯誤。若該等信號不同，則邏輯錯誤偵測器電路1803的輸出指示有錯誤。例如，若駭客使用輸入接腳強制一讀取命令以試圖讀取儲存在一陣列中的資料，則可發生錯誤。駭客可能不知道欲使用之輸入信號的確切序列及時序，且自抹除/程式化/讀取/測試命令邏輯1801所得的致能信號可稍微不同於來自複製抹除/程式化/讀取/測試命令邏輯1802的理想致能信號，其將導致LFD錯誤指示。該方案可係用以藉由監測定址解碼電路系統來偵測非所要的定址邏輯。
邏輯錯誤偵測電路1800的另一實施例係用於讓複製抹除/程式化/讀取/測試命令邏輯1802自輸入接腳接收與抹除/程式化/讀取/測試命令邏輯1801相同的信號。此實施例將針對下列情境提供安全性：駭客略過接腳而單純直接提供致能信號，在此情況下，邏輯錯誤偵測器1803將在一個輸入上(例如自抹除/程式化/讀取/測試命令邏輯1801的輸出)接收致能信號，但其將不會自其他輸入接收(例如來自複製抹除/程式化/讀取/測試命令邏輯1802之)致能信號，此係因為駭客將不會知道需要在兩個位置提供致能信號以不要由邏輯錯誤偵測電路1803觸發錯誤。
圖19描繪晶片類比及/或混合信號錯誤偵測電路1900。將偵測以快閃記憶體晶片所用之電路的任何竄改(諸如藉由實體侵入，實體侵入係諸如藉由微探測(micro-probing))。晶片錯誤偵測電路包含電源錯誤偵測器1901、高電壓抹除/程式化/讀取錯誤偵測器1902、時脈(CLK)錯誤偵測器1903、溫度錯誤偵測器1904、及快閃電路錯誤偵測器1905。電源錯誤偵測器1901當其偵測到在一預先指定範圍外之一電源時輸出「1」。高電壓抹除/程式化/讀取錯誤偵測器1902當其偵測到在一預先指定範圍外之一高電壓信號時輸出「1」。時脈錯誤偵測器1903當其偵測到在一預先指定頻率範圍外之一時脈信號時輸出「1」。溫度錯誤偵測器1904當其偵測到一操作溫度在一指定範圍外時輸出「1」。若其他模組之任一者輸出「1」(即，若錯誤已由模組之任一者偵測到)，則快閃電路錯誤偵測器1905輸出「1」。在一實施例中，快閃電路錯誤偵測器1905係一反或(NOR)閘。
圖20描繪晶片錯誤偵測電路2000。晶片錯誤偵測電路2000包含電路2001及複製電路2002。電路2001提供輸出Vr1，且電路2001提供輸出Vr2。Vr1及Vr2係提供至ΔV偵測器2003，若Vr1與Vr2之間的電壓差高於某一臨限(諸如100至200 mV)則該ΔV偵測器輸出「1」，否則便輸出「0」。電路2001的實例包括晶片上參考帶隙電路、線性電壓調節器LDO(低壓降)電路、HV調節器等。晶片錯誤偵測電路2000將針對下列情況提供保護：駭客探測晶片並試圖藉由將某些信號注入電路系統中來操縱其行為。
在上述的所有實施例中，若偵測到錯誤或發生一些其他事件指示潛在的安全缺口，可叫用各種反制措施。例如，可解除確立一「晶片致能」信號，使含有晶粒400的整個晶片不可操作。或者可藉由解除確立一信號(諸如一讀取致能信號)來防止一特殊操作(諸如讀取操作)。許多其他反制措施係可行的。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範圍，反而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，用語「相鄰(adjacent)」包括「直接相鄰(directly adjacent)」(二者之間無設置任何居中材料、元件、或間隔)和「間接相鄰(indirectly adjacent)」(二者之間設置有居中材料、元件、或間隔)。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10:記憶體單元/單元 12:半導體基材/基材 14:第一區域/源極線 16:第二區域 18:通道區域 20:位元線BL 22:字線WL 24:浮閘FG 26:耦合閘CG 28:抹除閘EG 210:快閃記憶體單元 310:快閃記憶體單元/單元 322:字線 400:晶粒 401:記憶體陣列/陣列 402:記憶體陣列/陣列 403:記憶體陣列/陣列 404:記憶體陣列/陣列 405:列解碼器電路/列解碼器 406:列解碼器電路/列解碼器/行解碼器 407:列解碼器電路 408:列解碼器電路/行解碼器 409:行解碼器電路 410:行解碼器電路/感測電路 411:行解碼器電路/行解碼器 412:行解碼器電路 413,414:感測電路 418,419,420,421:高電壓解碼器電路 422,423,424,425:位址錯誤偵測方塊 426,427,428,429:陣列錯誤偵測感測電路 450:類比、晶片錯誤偵測(CFD)、及物理不可複製函數(PUF)電路 451:邏輯及邏輯錯誤偵測(LFD)電路 452:高電壓電路 453:電荷泵電路 454:介面電路(ITFC) 500:陣列 501,502:不安全磁區 503,504:安全磁區/磁區 505:不安全資訊磁區 506:安全資訊磁區 507:磁區 600:密碼保護存取方法 610,620,630,640:步驟 700:快閃記憶體系統 701,702:陣列 703,704:列解碼器 705,706:行解碼器 707:感測放大器電路 707a:感測放大器電路 707b:感測放大器電路 707n:感測放大器電路 708:感測電路電流參考 709:參考陣列 710:感測電路 800:快閃記憶體系統/晶粒 801:參考陣列 802:參考陣列 803:感測電路 804:感測放大器電路 804a:感測放大器電路 804b:感測放大器電路 804n:感測放大器電路 1000:雜訊組件 1100:差動記憶體陣列 1200:感測放大器電路 1201:記憶體資料讀取方塊/電路方塊 1202:記憶體參考讀取方塊/參考方塊/電路方塊 1203:差動放大器方塊/比較器電路 1204:感測負載PMOS電晶體/電晶體 1205:開關 1206:致能感測NMOS電晶體 1207:記憶體單元/單元 1208:感測負載PMOS電晶體 1209:開關 1211:互補記憶體單元/互補單元 1212:PMOS致能電晶體/電晶體 1213:PMOS電晶體 1214:NMOS電晶體 1215:PMOS電晶體 1216:NMOS電晶體 1217:NMOS致能電晶體/NMOS電晶體/電晶體 1218:電力匯流排 1219:VDDIO/電力匯流排 1220:參考節點/節點 1222:感測節點/節點 1300:感測放大器電路/感測電路 1301:記憶體資料讀取方塊/NMOS電晶體/電路方塊 1302:記憶體參考讀取方塊/參考方塊/電路方塊 1303:差動放大器方塊 1304:感測負載PMOS電晶體/電晶體 1305:開關 1306:致能感測NMOS電晶體 1307:記憶體單元/單元 1308:感測負載PMOS電晶體 1309:開關 1311:互補記憶體單元 1312:PMOS致能電晶體/PMOS電晶體 1313:PMOS電晶體/電晶體 1314:NMOS電晶體 1315:PMOS電晶體 1316:NMOS電晶體 1317:NMOS致能電晶體/電晶體 1318:PMOS電晶體/電力匯流排 1319:VDDIO/ NMOS電晶體/電晶體/電力匯流排 1320:節點/輸出/PMOS電晶體 1322:節點 1401:虛置陣列 1501:晶圓 1502:晶圓測試互連矩陣 1503:劃線 1600:晶粒 1601:頂部致能邏輯錯誤偵測(LFD)互連矩陣 1602:金屬屏蔽 1603:其他層 1700:記憶體系統 1701:位址錯誤偵測陣列 1702:位址錯誤偵測陣列 1703:位址錯誤偵測電路 1704:位址錯誤偵測陣列 1705:位址錯誤偵測電路 1800:邏輯錯誤偵測電路 1801:抹除/程式化/讀取/測試(E/P/R/T)命令邏輯 1802:複製抹除/程式化/讀取/測試命令邏輯 1803:邏輯錯誤偵測器（數位比較器） 1900:晶片類比及/或混合信號錯誤偵測電路 1901:電源錯誤偵測器 1902:高電壓抹除/程式化/讀取錯誤偵測器 1903:時脈(CLK)錯誤偵測器 1904:溫度錯誤偵測器 1905:快閃電路錯誤偵測器 2000:晶片錯誤偵測電路 2001:電路 2002:複製電路 2003:ΔV偵測器 SL:源極線 T0:多工器 T1:多工器 Vr1:輸出 Vr2:輸出 V0,V1,V2,V3:多工器
圖1係一可應用本發明之一先前技術非揮發性記憶體單元的截面圖。
圖2係一可應用本發明之另一先前技術非揮發性記憶體單元的截面圖。
圖3係可應用本發明之另一先前技術非揮發性記憶體單元的截面圖。
圖4係包含圖1至圖3中所示之類型之非揮發性記憶體單元且含有本文所述之實施例以用於增強該晶粒內所儲存之資料的安全性之一晶粒的佈局圖。
圖5描繪具有安全區域的一快閃記憶體陣列。
圖6描繪用於一快閃記憶體裝置之一受密碼保護的存取方法。
圖7描繪一快閃記憶體系統。
圖8描繪另一快閃記憶體系統。
圖9描繪一快閃記憶體系統中的互補陣列。
圖10描繪一記憶體陣列，其具有用於添加雜訊至一讀取操作的一分開組件。
圖11描繪一快閃記憶體系統中的差動記憶體陣列。
圖12描繪一快閃記憶體系統中的一感測放大器電路。
圖13描繪一快閃記憶體系統中的另一感測放大器電路。
圖14描繪一互補記憶體陣列及虛置陣列。
圖15A、圖15B、及圖15C描繪用於含有一快閃記憶體系統之晶粒的一製造技術。
圖16描繪用於一快閃記憶體系統的一晶粒佈局技術。
圖17A、圖17B、及圖17C描繪用於一快閃記憶體系統的一位址錯誤偵測系統。
圖18描繪用於一快閃記憶體系統的一邏輯錯誤偵測電路。
圖19描繪用於一快閃記憶體系統的一晶片錯誤偵測電路
圖20描繪用於一快閃記憶體系統的另一晶片錯誤偵測電路。
400:晶粒
401~404:記憶體陣列/陣列
405:列解碼器電路/列解碼器
406:列解碼器電路/列解碼器/行解碼器
407:列解碼器電路
408:列解碼器電路/行解碼器
409,412:行解碼器電路
410:行解碼器電路/感測電路
411:行解碼器電路/行解碼器
413,414:感測電路
418~421:高電壓解碼器電路
422~424:位址錯誤偵測方塊
426~429:陣列錯誤偵測感測電路
450:類比、晶片錯誤偵測(CFD)、及物理不可複製函數(PUF)電路
451:邏輯及邏輯錯誤偵測(LFD)電路
452:高電壓電路
453:電荷泵電路
454:介面電路(ITFC)

Claims (34)

  1. 一種快閃記憶體系統，其包含： 一陣列，包含經組織成列與行的複數個快閃記憶體單元； 一經儲存密碼，其在該陣列中之快閃記憶體單元的一安全列中；及 認證電路系統，用於若一經接收密碼相同於該經儲存密碼，則允許用於讀取或程式化操作之對該陣列的存取，並用於若該經接收密碼不同於該經儲存密碼，則不允許用於讀取或程式化操作之對該陣列的存取。
  2. 如請求項1之快閃記憶體系統，其中含有該經儲存密碼的該列係經禁用於抹除及程式化操作。
  3. 如請求項1之快閃記憶體系統，其中該複數個快閃記憶體單元係分離閘極快閃記憶體單元。
  4. 一種快閃記憶體系統，其包含： 一第一陣列的快閃記憶體單元； 一第二陣列的快閃記憶體單元； 寫入電路系統，用以接收一位址、寫入資料到該第一陣列中的該位址、以及寫入該資料的一補數到該第二陣列中的該位址；及 讀取電路系統，用以接收一位址、自該第一陣列中的該位址讀取該資料、以及自該第二陣列中的該位址並行地讀取該資料的該補數。
  5. 如請求項4之快閃記憶體系統，其包含： 一第一感測放大器，耦合到該第一陣列以用於在該第一陣列上執行讀取操作；及 一第二感測放大器，耦合到該第二陣列以用於在該第二陣列上執行讀取操作。
  6. 如請求項4之快閃記憶體系統，其包含： 一感測放大器，其耦合到該第一陣列及該第二陣列以用於在該第一陣列及該第二陣列上執行讀取操作。
  7. 如請求項4之快閃記憶體系統，其中該第一陣列的快閃記憶體單元及該第二陣列的快閃記憶體單元包含分離閘極快閃記憶體單元。
  8. 一種快閃記憶體系統，其包含： 一第一陣列的快閃記憶體單元； 一第二陣列的快閃記憶體單元；及 讀取電路系統，用以接收一位址、從該第一陣列中的該位址讀取該資料、以及從該第二陣列中的一隨機位置並行地讀取資料。
  9. 如請求項8之快閃記憶體系統，其中該第一陣列的快閃記憶體單元及該第二陣列的快閃記憶體單元包含分離閘極快閃記憶體單元。
  10. 一種製造快閃記憶體半導體晶粒的方法，其包含： 製作包含一晶粒及電路系統之一晶圓，該晶粒包含複數個半導體，該電路系統耦合到該晶粒且位於該晶粒外部；及 切割該晶圓以將該晶粒與該電路系統及該晶圓的其餘部分予以 分開。
  11. 一種快閃記憶體半導體晶粒，其包含： 一第一層，包含一金屬層； 一第二層，包含一金屬屏蔽，其中該第二層相鄰於該第一層；及 一第三層，包含一互連矩陣，其中該第三層相鄰於該第二層； 其中該第一層、該第二層、及該第三層形成一電路，且若該互連矩陣受損則該電路無法操作。
  12. 如請求項11之晶粒，其中若該金屬屏蔽受損則該電路無法操作。
  13. 一種快閃記憶體系統，其包含： 一陣列，包含經組織成列與行的複數個快閃記憶體單元； 一邏輯錯誤偵測電路，包含一命令邏輯電路、一複製命令邏輯電路、及一比較器，該比較器用以比較該命令邏輯電路的一輸出與該複製命令邏輯電路的一輸出； 其中該比較器回應於若該命令邏輯電路的一輸出與該複製命令邏輯電路的一輸出相同而產生一第一輸出值並致能對該陣列之存取；且 其中該比較器回應於若該命令邏輯電路的該輸出與該複製命令邏輯電路的該輸出不相同而產生一第二輸出值並禁用對該陣列之存取。
  14. 如請求項13之系統，其中該複製命令邏輯電路的該輸出指示一抹除命令、程式化命令、讀取命令、或測試命令。
  15. 如請求項13之系統，其中該命令邏輯電路及該複製命令邏輯電路從該快閃記憶體系統的接腳接收輸入信號。
  16. 如請求項13之系統，其進一步包含位址解碼邏輯。
  17. 如請求項13之快閃記憶體系統，其中該複數個快閃記憶體單元係分離閘極快閃記憶體單元。
  18. 一種快閃記憶體系統，其包含： 一陣列，包含經組織成列與行的複數個快閃記憶體單元； 一錯誤偵測電路，用以產生一輸出，其中若該輸出係一第一值則對該陣列之存取即獲致能，而若該輸出係一第二值則對該陣列之存取即遭禁用。
  19. 如請求項18之快閃記憶體系統，其中該錯誤偵測電路包含用以判定一電源值是否在預先指定的位準之一範圍內的一電路。
  20. 如請求項18之快閃記憶體系統，其中該錯誤偵測電路包含用以判定高電壓抹除信號、程式化信號、或讀取信號是否超過預先指定的位準的一電路。
  21. 如請求項18之快閃記憶體系統，其中該錯誤偵測電路包含用以判定一經接收時脈信號的頻率是否超過一預先指定的頻率的一電路。
  22. 如請求項18之快閃記憶體系統，其中該錯誤偵測電路包含用以判定一經測量的溫度是否超過一預先指定的溫度的一電路。
  23. 如請求項18之快閃記憶體系統，其進一步包含位址錯誤偵測電路系統。
  24. 如請求項18之快閃記憶體系統，其中該複數個快閃記憶體單元係分離閘極快閃記憶體單元。
  25. 一種快閃記憶體系統，其包含： 一陣列，包含經組織成列與行的複數個快閃記憶體單元； 一第一電路，用以產生一第一電壓； 一第二電路，用以產生一第二電壓； 一錯誤偵測電路，用以產生一輸出，其中若該第一電壓與該第二電壓之間的差超過一預先指定值則該輸出係一第一值，而若該第一電壓與該第二電壓之間的差不超過一預先指定值則該輸出係一第二值； 其中若該輸出係該第一值則對該陣列之存取即遭禁用，而若該輸出係該第二值則對該陣列之存取即獲致能。
  26. 如請求項25之快閃記憶體系統，其中該第一電路為一高電壓調節器電路，且該第二電路為一複製電路。
  27. 如請求項25之快閃記憶體系統，其中該複數個快閃記憶體單元係分離閘極快閃記憶體單元。
  28. 一種快閃記憶體系統，其包含： 一陣列，包含經組織成列與行的複數個快閃記憶體單元； 一類比混合信號錯誤偵測電路； 一邏輯錯誤偵測電路；及 一位址錯誤偵測電路。
  29. 如請求項28之快閃記憶體系統，其中該複數個快閃記憶體單元係分離閘極快閃記憶體單元。
  30. 一種快閃記憶體系統，其包含： 一陣列，其包含經組織成列與行的複數個快閃記憶體單元；及 一電力平衡鎖存器感測放大器電路系統，其用以接收一位址、從該陣列中的該位址讀取該資料。
  31. 如請求項30之快閃記憶體系統，其中該複數個快閃記憶體單元係分離閘極快閃記憶體單元。
  32. 一種快閃記憶體系統，其包含： 一第一陣列的快閃記憶體單元； 一第二陣列的快閃記憶體單元； 寫入電路系統，用以接收一位址、寫入資料到該第一陣列中的該位址、以及並行地寫入該資料的一補數到該第二陣列中的該位址。
  33. 如請求項32之系統，其進一步包含： 讀取電路系統，用以接收一位址、從該第一陣列中的該位址讀取該資料、以及從該第二陣列中的該位址並行地讀取該資料的該補數。
  34. 如請求項32之快閃記憶體系統，其中該第一陣列的快閃記憶體單元及該第二陣列的快閃記憶體單元包含分離閘極快閃記憶體單元。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US10483971B1 (en) * 2018-05-16 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Physical unclonable device and method of maximizing existing process variation for a physically unclonable device
JP6646103B2 (ja) * 2018-05-30 2020-02-14 ウィンボンド エレクトロニクス コーポレーション 半導体装置
US10770146B2 (en) * 2018-06-08 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for PUF generator characterization
US10958453B2 (en) * 2018-07-03 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for noise injection for PUF generator characterization
US11430748B2 (en) * 2019-01-04 2022-08-30 International Business Machines Corporation Inspection and identification to enable secure chip processing
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US20200350263A1 (en) * 2019-04-30 2020-11-05 Nxp B.V. Semiconductor devices with security features
US20200350220A1 (en) * 2019-04-30 2020-11-05 Nxp B.V. Semiconductor device with security features
EP3839750A1 (en) * 2019-12-18 2021-06-23 Thales Dis France Sa Method for secure executing of a security related process
KR20210129370A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 메모리 모듈 및 적층형 메모리 장치
KR20210145341A (ko) 2020-05-25 2021-12-02 삼성전자주식회사 비휘발성 메모리 장치에서의 데이터 암호화 방법, 비휘발성 메모리 장치 및 사용자 장치
JP7475989B2 (ja) * 2020-06-26 2024-04-30 キオクシア株式会社 メモリシステムおよび制御方法
KR20220028694A (ko) * 2020-08-31 2022-03-08 삼성전자주식회사 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템
US20230160953A1 (en) * 2021-11-19 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures in integrated circuit chips
TWI789248B (zh) * 2022-02-21 2023-01-01 台旺科技股份有限公司 產生用於一電子元件的一隨機碼的裝置及方法
US20240037285A1 (en) * 2022-07-31 2024-02-01 Winbond Electronics Corporation Flash Programming Randomization
CN115130152B (zh) * 2022-09-01 2022-11-18 北京紫光青藤微系统有限公司 一种物理不可克隆函数的生成方法及装置
US20240160545A1 (en) * 2022-11-15 2024-05-16 Nxp B.V. System and method for managing secure memories in integrated circuits

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5729493A (en) * 1996-08-23 1998-03-17 Motorola Inc. Memory suitable for operation at low power supply voltages and sense amplifier therefor
US5943283A (en) * 1997-12-05 1999-08-24 Invox Technology Address scrambling in a semiconductor memory
US5943287A (en) * 1998-03-31 1999-08-24 Emc Corporation Fault tolerant memory system
US7873837B1 (en) * 2000-01-06 2011-01-18 Super Talent Electronics, Inc. Data security for electronic data flash card
US6792528B1 (en) * 2000-05-17 2004-09-14 Chien-Tzu Hou Method and apparatus for securing data contents of a non-volatile memory device
US6645813B1 (en) * 2002-01-16 2003-11-11 Taiwan Semiconductor Manufacturing Company Flash EEPROM with function bit by bit erasing
JP2003298569A (ja) 2002-01-29 2003-10-17 Matsushita Electric Ind Co Ltd アドレス暗号化装置、アドレス暗号化方法及びアドレス暗号化プログラム
JP3595540B2 (ja) * 2002-01-29 2004-12-02 株式会社関西総合環境センター 育苗用の開放型空調装置
DE10256587A1 (de) * 2002-12-04 2004-06-17 Philips Intellectual Property & Standards Gmbh Datenverarbeitungseinrichtung, insbesondere elektronisches Speicherbauteil, und hierauf bezogenes Verschlüsselungsverfahren
US7038947B2 (en) * 2002-12-19 2006-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Two-transistor flash cell for large endurance application
US7019998B2 (en) * 2003-09-09 2006-03-28 Silicon Storage Technology, Inc. Unified multilevel cell memory
US8060670B2 (en) * 2004-03-17 2011-11-15 Super Talent Electronics, Inc. Method and systems for storing and accessing data in USB attached-SCSI (UAS) and bulk-only-transfer (BOT) based flash-memory device
US7268577B2 (en) * 2004-12-17 2007-09-11 International Business Machines Corporation Changing chip function based on fuse states
US7327600B2 (en) * 2004-12-23 2008-02-05 Unity Semiconductor Corporation Storage controller for multiple configurations of vertical memory
JP2007193913A (ja) 2006-01-20 2007-08-02 Toshiba Microelectronics Corp 不揮発性半導体記憶装置
US7921270B2 (en) * 2006-10-05 2011-04-05 Sandisk Il Ltd. Methods and systems for controlling access to a storage device
US7563694B2 (en) * 2006-12-01 2009-07-21 Atmel Corporation Scribe based bond pads for integrated circuits
KR100813627B1 (ko) 2007-01-04 2008-03-14 삼성전자주식회사 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치를제어하는 메모리 제어기와 그것을 포함한 메모리 시스템
US7661006B2 (en) * 2007-01-09 2010-02-09 International Business Machines Corporation Method and apparatus for self-healing symmetric multi-processor system interconnects
US8181042B2 (en) * 2007-02-12 2012-05-15 Atmel Corporation Low power mode data preservation in secure ICs
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5029205B2 (ja) * 2007-08-10 2012-09-19 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリのテスト方法およびシステム
US20090109772A1 (en) * 2007-10-24 2009-04-30 Esin Terzioglu Ram with independent local clock
US20090113155A1 (en) * 2007-10-31 2009-04-30 Echostar Technologies Corporation Hardware anti-piracy via nonvolatile memory devices
US8145855B2 (en) * 2008-09-12 2012-03-27 Sandisk Technologies Inc. Built in on-chip data scrambler for non-volatile memory
JP5599559B2 (ja) * 2008-11-27 2014-10-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのリフレッシュ方法
US8379466B2 (en) * 2009-03-31 2013-02-19 Freescale Semiconductor, Inc. Integrated circuit having an embedded memory and method for testing the memory
FR2948795A1 (fr) * 2009-07-30 2011-02-04 St Microelectronics Rousset Detecteur d'injection de fautes dans un circuit integre
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
KR101728067B1 (ko) * 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
DE112010005842T8 (de) 2010-10-05 2014-07-17 Hewlett-Packard Development Company, L.P. Verwürfeln einer Adresse und Verschlüsseln von Schreibdaten zum Speichern in einer Speichervorrichtung
US8385140B2 (en) * 2010-11-18 2013-02-26 Advanced Micro Devices, Inc. Memory elements having shared selection signals
US8553481B2 (en) * 2010-11-29 2013-10-08 Apple Inc. Sense amplifier latch with integrated test data multiplexer
US8402349B2 (en) * 2010-12-06 2013-03-19 Apple Inc. Two dimensional data randomization for a memory
US8386990B1 (en) * 2010-12-07 2013-02-26 Xilinx, Inc. Unique identifier derived from an intrinsic characteristic of an integrated circuit
JP5813380B2 (ja) * 2011-06-03 2015-11-17 株式会社東芝 半導体記憶装置
US8524577B2 (en) * 2011-10-06 2013-09-03 Stats Chippac, Ltd. Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
KR20130053247A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 불휘발성 메모리 장치에 데이터를 프로그램하는 프로그램 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR101944936B1 (ko) * 2012-01-12 2019-02-07 에스케이하이닉스 주식회사 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
KR20140070303A (ko) * 2012-11-29 2014-06-10 삼성전자주식회사 인접 로우 어드레스 생성 기능을 갖는 반도체 메모리 장치
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9099864B2 (en) * 2013-01-25 2015-08-04 Apple Inc. Electronic device with connector fault protection circuitry
KR102133573B1 (ko) 2013-02-26 2020-07-21 삼성전자주식회사 반도체 메모리 및 반도체 메모리를 포함하는 메모리 시스템
US9104588B2 (en) * 2013-03-01 2015-08-11 Micron Technology, Inc. Circuits, apparatuses, and methods for address scrambling
JP6106043B2 (ja) 2013-07-25 2017-03-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9519546B2 (en) 2014-03-17 2016-12-13 Dell Products L.P. Striping cache blocks with logical block address scrambling
US9431083B2 (en) * 2014-03-25 2016-08-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device having the same
JP2017514421A (ja) * 2014-04-09 2017-06-01 アイシーティーケー カンパニー リミテッド 認証装置及び方法
US20150310933A1 (en) 2014-04-25 2015-10-29 Lattice Semiconductor Corporation Configurable Test Address And Data Generation For Multimode Memory Built-In Self-Testing
CN105609131A (zh) * 2014-07-22 2016-05-25 硅存储技术公司 抑制擦除分裂栅闪存存储器单元扇区的部分的系统和方法
KR101575810B1 (ko) * 2014-09-30 2015-12-08 고려대학교 산학협력단 물리적 복제 방지 기능을 갖는 플래시 메모리 장치 및 그 구현 방법
KR102282971B1 (ko) * 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
JP5940705B1 (ja) * 2015-03-27 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9672930B2 (en) 2015-05-29 2017-06-06 Silicon Storage Technology, Inc. Low power operation for flash memory system
KR102356072B1 (ko) * 2015-09-10 2022-01-27 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
US9972395B2 (en) * 2015-10-05 2018-05-15 Silicon Storage Technology, Inc. Row and column decoders comprising fully depleted silicon-on-insulator transistors for use in flash memory systems
CN106610885A (zh) * 2015-10-21 2017-05-03 鸿富锦精密电子(天津)有限公司 服务器故障检测系统及方法
GB2544546B (en) 2015-11-20 2020-07-15 Advanced Risc Mach Ltd Dynamic memory scrambling
FR3045184B1 (fr) * 2015-12-15 2018-07-20 Idemia France Procede d’ecriture dans une memoire non-volatile d’une entite electronique et entite electronique associee
US9613692B1 (en) * 2015-12-16 2017-04-04 Stmicroelectronics International N.V. Sense amplifier for non-volatile memory devices and related methods
US11074199B2 (en) * 2016-01-27 2021-07-27 Hewlett Packard Enterprise Development Lp Securing a memory device
US10049717B2 (en) * 2016-03-03 2018-08-14 Samsung Electronics Co., Ltd. Wear leveling for storage or memory device
US10373665B2 (en) 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
US10097348B2 (en) * 2016-03-24 2018-10-09 Samsung Electronics Co., Ltd. Device bound encrypted data
US10431265B2 (en) * 2017-03-23 2019-10-01 Silicon Storage Technology, Inc. Address fault detection in a flash memory system
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US11443820B2 (en) * 2018-01-23 2022-09-13 Microchip Technology Incorporated Memory device, memory address decoder, system, and related method for memory attack detection

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