CN102117649B - 以内部时脉存取数据的数据存取装置与相关方法 - Google Patents

Abstract

本发明是一种以内部时脉存取数据的数据存取装置与相关方法。本发明用来存取一倍数据速率存储器；此倍数据速率存储器会提供至少一个含有数据的数据信号与一对应的数据选通信号（data strobe）。本发明的数据存取装置可在多个相位相异的内部时脉中先根据各内部时脉对一训练信号的存取结果而决定一运作时脉，并根据该运作时脉的触发取样存取该数据信号，而无须参考存储器所提供的数据选通信号。

Description

以内部时脉存取数据的数据存取装置与相关方法

技术领域

本发明有关一种以内部时脉存取数据的数据存取装置与相关方法，尤指一种可利用内部时脉取代外部数据选通信号的数据存取装置与相关方法。

背景技术

电路间的数据存取/交换可说是电子装置最基础也最重要的功能之一。如何以精简、低成本、小布局尺寸的电路来实现高速数据存取/交换并确保数据交换的正确性，也成为现代电路设计业者最重视的研发重点之一。

一般来说，数字数据的供应端，例如一存储器，会配合一数据选通信号来传输其数据信号。存取该数据信号的数据存取装置则要根据该数据选通信号的指示来取样该数据信号中的各笔数据。举例来说，当以数据存取装置中的数据接收电路读取一倍数据速率存储器时，该倍数据速率存储器不仅会提供携载有数据的数据信号，也会提供一同相（in-phase）的数据选通信号；此数据选通信号的转变处（transition）会与每一数据信号中各位数据的转变处同步对齐。而在现有技术中，数据存取装置中的数据接收电路就要依据此外部数据选通信号的转变处（也就是升缘及/或降缘）来触发对数据信号的取样。

虽然数据选通信号和数据信号同相，然而，在取样时，却应该在数据信号的两转变处之间进行取样才能较佳地解读出数据信号中的数据。换句话说，较佳的取样时机其实和数据选通信号的升/降缘相差了90度的相位。因此，在现有技术的数据接收电路中，必须另外设置一延迟锁定回路（Delay Lock Loop，DLL），以便将外部数据选通信号（也就是由倍数据速率存储器提供的数据选通信号）延迟90度，然后才能用延迟后的数据选通信号来触发对数据信号的取样。

上述现有技术中的延迟锁定回路是以一主仆式（master-slave）两级延迟锁定回路所形成，故其电路架构与运作皆十分复杂，占用的布局尺寸较大，运作时所需的系统资源（如功率）也较多。另外，数据选通信号并非一全时运作（free-running）时脉：当数据信号中携载有数据位时，数据选通信号才会以电平转变处来标示数据位的转变；当数据信号中尚未携载数据位时，数据选通信号的电平会维持固定。因此，当数据信号中开始携载数据位时，现有技术中的延迟锁定回路必须要能很快地克服因数据选通信号变化所导致的瞬时并稳定运作，才能及时将数据选通信号稳定地延迟90度。然而，随着高速数据存取/交换的需求日益提升，数据传输频率越来越快，延迟锁定回路也越来越难及时响应，常需要经过几个周期的瞬时之后才能稳定运作，而在此瞬时期间，现有技术的数据接收电路往往就无法正确取样到数据位的真正内容。对于常以爆发模式（burst mode）连续传输多笔数据位的倍数据速率存储器来说，上述缺点的影响更为明显。

发明内容

因此，本发明的目的是提供一种可利用内部时脉取代外部数据选通信号的数据存取装置与相关方法，以便用精简、低布局面积、低耗能、高正确性的技术来实现数据存取/交换。

根据本发明一方面是提供一种数据存取装置，譬如说是一集成电路（IC）、一特定用途集成电路（ASIC）或是一系统芯片（SOC），以便存取一存储器，例如一倍数据速率存储器。此存储器可向数据存取装置/数据接收电路提供一数据信号及一个与该数据信号同步的数据选通信号（data strobe）；譬如说，此数据选通信号和各数据信号可以是同相（in-phase）的，数据信号中的转换处（transition）和数据选通信号的转换处同步，同时发生。

本发明数据存取装置中的数据接收电路可以和数据存取装置中既有的内部锁相回路整合运作。锁相回路可产生多个频率相同、相位相异的内部时脉并由这些内部时脉中选出一选取时脉，而本发明数据接收电路中可设置有一闩锁模块、一数字控制器与一校正电路。闩锁模块用以根据该锁相回路提供的选取时脉的触发而取样存取各数据信号中的数据；校正电路则用以在多个内部时脉中决定一运作时脉，而闩锁模块便可根据此运作时脉的触发而取样存取各数据信号中的数据，而无须参考该存储器所提供的该数据选通信号。

校正电路运作的一实施例可描述如下：校正电路可运作于一训练（training）模式与一正常模式。当校正电路运作于训练模式时，在校正电路的控制下，锁相回路可由多个内部时脉中逐一依序选出不同的内部时脉作为选取时脉，以使该闩锁模块可分别依据各个选取的内部时脉而存取一训练信号中的训练数据；而此训练数据是相同于一预设数据。对每个选取时脉，数字控制器可将存取到的训练数据与预设数据进行比较以产生一个对应的比较结果；在比较多个选取的内部时脉后，数字控制器产生的多个比较结果就可传输至校正电路，使校正电路可依据这多个比较结果决定运作时脉。此训练信号的训练数据可以是在数据存取装置（或数据接收电路）的指令下而由存储器提供。

选择运作时脉的一实施例可进一步描述如下。当闩锁模块在依据各个选取时脉存取训练信号的训练数据，且数字控制器比较发现该选取时脉所存取到的训练数据符合预设数据时，代表该选取时脉的时序可正确取样到训练信号中的训练数据，故可当作是运作时脉的一个候选时脉，而校正电路即会将此选取时脉设定为一候选时脉。在将所有选取时脉取样到的数据逐一和预设数据比较后，可测试出哪些选取时脉可以作为候选时脉。而校正电路即可由各候选时脉中决定运作时脉。若有多个候选时脉，校正电路可依据各候选时脉的相位决定该运作时脉。譬如说，可以在各候选时脉中选出相位置中的候选时脉作为运作时脉，也就是说，此运作时脉的相位会位于所有候选时脉中最大相位与最小相位之间，使运作时脉的相位至少会符合下列两条件的一：运作时脉的相位小于至少一候选时脉的相位（譬如说是各候选时脉中相位最大者）；运作时脉的相位大于至少一候选时脉的相位（譬如说是各候选时脉中相位最小者）。在较佳情形下，这样选出的运作时脉会和数据信号是呈交错相位（out-of-phase），也就是具有趋近于90度的相位差，使运作时脉的转换处可实质趋近于数据信号/数据选通信号各转换处的中间。

本发明校正电路可以在数据存取装置/数据接收电路进行电源启动（power-on）时进入至训练模式，从多个内部时脉中决定一运作时脉。之后，校正电路（及数据接收电路）即可运作于正常模式，使闩锁模块可固定以运作时脉来取样存取存储器后续传来的各数据信号。

在依内部运作时脉存取存储器中的数据，而无须参考存储器所提供的外部数据选通信号后，本发明不必再设置布局面积大、电路运作/架构复杂的延迟锁定回路，故可精简电路结构，节省系统资源与成本。另外，由于各个内部时脉与运作时脉都是全时运行（free-running）的时脉，也可避免外部数据选通信号导致的瞬时问题影响数据存取的正确性。

本发明的另一方面是提供一种存取一倍数据速率存储器的方法，其运作过程可由前述数据存取装置的校正电路、数字控制器、闩锁模块、锁相回路的运作而实现。

附图说明

以下通过结合附图对本发明的较佳实施例的详细说明，可以获得对本发明的技术方案的更深入的了解，其中：

图1为一典型数据存取装置以一已知数据接收电路存取一存储器的功能方块示意图。

图2示意的功能方块图是本发明数据存取装置以本发明数据接收电路存取一存储器的一种实施例。

图3示意的流程为图2中数据接收电路的一种运作实施例。

图4为根据图3中实施例选取运作时脉的示意图。

具体实施方式

为了使能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。

请参考图1，其所示意的是以一典型数据存取装置10中的已知数据接收电路18存取一存储器20的功能方块图。数据存取装置10可以是一芯片，存储器20可以是一倍数据速率存储器。当数据存取装置10要存取（例如读取）存储器20中的数据时，存储器20会提供多个数据信号DQp及一同步的数据选通信号DQSp。对应地，数据接收电路18中则设有接垫（pad）12a与接垫12b；接垫12a将数据选通信号DQSp接收为数据选通信号Sp0，而各接垫12b则分别将各数据信号DQp接收为对应的数据信号Dp0。

图1的左侧也示意性地绘出了数据信号Dp0与数据选通信号Sp0的时序关系。如图所示，当数据信号Dp0在时点t0后开始携载数据时，数据选通信号Sp0也会同步地开始以时脉来示意数据信号中各笔数据的时序。譬如说，当数据信号Dp0在时点t1由一笔数据转换为另一笔数据时，数据选通信号Sp0也会以一个电平转变来指示数据信号Dp0中的数据转变处。同理，在时点t2、t3时，数据选通信号Sp0的转变处也就同步代表了数据信号Dp0中的数据转变处。换句话说，数据选通信号Sp0与数据信号Dp0（或是数据选通信号DQSp与数据信号DQp）可视为是同相（in-phase）的；数据选通信号的转变处（transition）会与每一数据信号中各位数据的转变处同步对齐。

不过，如熟悉本技术者所知，当数据接收电路18存取各数据信号Dp0中的各笔数据时，数据接收电路18是以一闩锁模块14来取样数据信号Dp0中的各笔数据。此闩锁模块14可包括多个触发器（flip-flop），用来根据一信号Sp1的触发而取样数据信号Dp0中的各笔数据。既然数据选通信号Sp0原本就是用来指示数据信号Dp0中各笔数据的时序，故在已知的数据接收电路18中，即是根据数据选通信号Sp0来产生信号Sp1。然而，虽然数据选通信号Sp0和数据信号Dp0同相，但在取样时，却应该在数据信号的转变处中间进行取样，才能较佳地解读出数据信号Dp0中的数据。换句话说，较佳的取样时机其实和数据选通信号Sp0的升/降缘相差了90度的相位。

因此，在已知的数据接收电路18中，必须另外设置一延迟锁定回路（DelayLock Loop，DLL），以便将数据选通信号Sp0延迟90度，然后才能用延迟后的信号Sp1来触发对数据信号Dp0的取样。图1左侧亦示意了信号Sp1的较佳时序，其电平转换处（如时点t0’、t1’及t2’等）应该在数据选通信号Sp0的转换处中间。

在图1的已知技术中，上述的延迟锁定回路是以一主仆式（master-slave）两级延迟锁定回路所形成的，其包括有一主延迟锁定回路16a及一仆延迟锁定回路16b；主延迟锁定回路16a用来根据一参考时脉Clk_REF提供一控制电压给仆延迟锁定回路16b，以使其提供90度的延迟。由于主仆式两级延迟锁定回路16a/16b的电路架构复杂，故其占用的布局尺寸较大，运作过程繁复，运作时所需的系统资源（如功率）也较多。另外，数据选通信号DQSp/Sp0为双向（bi-directional）信号，并非一全时运作（free-running）时脉。当数据信号DQp/Dp0中携载有数据位时，数据选通信号DQSp/Sp0才会以电平转变处来标示数据位的转变；当数据信号DQp/Dp0中尚未携载数据位时，数据选通信号DQSp/Sp0的电平会维持固定（如在时点t0之前）。当数据信号DQp/Dp0中开始携载数据位时，延迟锁定回路16a/16b必须很快地克服瞬时并稳定运作，才能及时将数据选通信号Sp0稳定地延迟90度。然而，随着高速数据存取/交换的需求日益提升，数据传输频率越来越快，延迟锁定回路16a/16b也越来越难及时响应，常需要经过几个周期（即几笔数据的时间）的瞬时之后才能稳定运作，而在此瞬时期间，图1中的数据接收电路18往往就无法正确取样到数据位的真正内容。对于常以爆发模式（burst mode）在同一数据信号中连续传输多笔数据位的倍数据速率存储器来说，上述缺点的影响将更为明显。

请参考图2；图2示意的功能方块图是本发明数据存取装置30以本发明数据接收电路28来存取存储器20的一种实施例。存储器20可以是一倍数据速率存储器；本发明数据存取装置30则可以是一处理器（CPU）、一集成电路（IC）、一特定用途集成电路（ASIC）或是一系统芯片（SOC）等等，其可控制对存储器20的存取。当数据存取装置30要存取（例如读取）存储器20中的数据时，存储器20会提供多个数据信号DQ及一同步的数据选通信号DQS。类似于图1中提到过的，数据选通信号DQS和各数据信号DQ是同相的；数据信号DQ中的转变处和数据选通信号DQS的转变处会同步、同时发生。

对应于存储器20提供的数据选通信号DQS以及各个数据信号DQ，本发明数据接收电路28中则分别设有接垫22a、接垫22b以及对应的输出入电路24a与24b；各接垫22a与22b可以是输出入接垫；各输出入电路24a、24b中则可包含有缓冲器、静电放电防护电路等等。其中，接垫22a与输出入电路24a可接收数据选通信号DQS，而各接垫22b与对应输出入电路24b则分别将各数据信号DQ接收为对应的数据信号D0。另外，本发明数据接收电路28中亦设有一闩锁模块26，其可根据一时脉S1的触发而将各数据信号D0取样为对应的数据D1，以存取各数据信号中的数据。

本发明的重点之一，就是在触发数据信号的取样时，数据存取装置30中会使用内部的时脉来取代外部（由外部存储器20提供的）数据选通信号DQS，以克服图1中因使用延迟锁定回路所导致的种种缺点。为配合本发明的实施，本发明数据接收电路28中设有一数字控制器34、一校正电路32，以配合数据存取装置30中既有的内部锁相回路36一起整合运作。锁相回路36可产生多个频率相同、相位相异的时脉ck(0)、ck(1)等等以作为内部时脉。而校正电路32就可在这多个内部时脉中决定一运作时脉来进行数据存取，而无须参考外部存储器20所提供的数据选通信号，使闩锁模块26可根据此运作时脉的触发而取样存取各数据信号D0中的数据。

一般来说，现今的数据存取装置中普遍都设有内部锁相回路，用来提供数据存取装置运作时所需的时脉。本发明即可利用此内部锁相回路提供的时脉来实质上取代存储器20所提供的数据选通信号DQS。如图2的实施例，数据存取装置30中的锁相回路36包括有一个环式振荡器（ring oscillator）。此环式振荡器由多个双端差动反相器iv(0)、iv(1)至iv(N-1)形成（其中N为一定值），其差动输出端可分别提供反相时脉对ck(0)/ck(N)、ck(1)/ck(N+1)至ck(N-1)/ck(2N-1)等等；这些时脉的频率相同、相位相异，不仅可用来控制数据存取装置30的运作时序（包括校正电路32及数字控制器34的运作时序），还可通过多路复用器Mux选出一内部时脉作为一选取时脉，提供给闩锁模块26。

更进一步地说，本发明校正电路32的一种运作实施例可描述如下：校正电路32可运作于一训练（training）模式与一正常模式。当校正电路32运作于训练模式时，校正电路32可用一信号phase_sel控制多路复用器Mux，以便在多个内部时脉ck(0)、ck(1)至ck(2N-1)中依序逐一选取不同的选取时脉ck(n)（其中n可以是0到2N-1中的任一数），使得闩锁模块26可分别依据各个选取时脉ck(n)而取样/存取一训练信号中的一训练数据。数字控制器34可将存取到的训练数据与一预设数据进行比较，并将比较结果传输至校正电路32，使校正电路32可依据比较结果决定运作时脉作为时脉S1。此训练信号的训练数据可以是在数据存取装置30（或数据接收电路28）的指令下而由存储器20提供；也就是说，此训练信号会以数据信号DQ/D0的形式传入至数据接收电路28；而闩锁模块26利用时脉ck(n)对训练信号取样而得到的存取结果就会以数据D1的形式传输给数字控制器34进行比较。

选择运作时脉的一实施例可进一步描述如下。当闩锁模块26在依据一选取时脉ck(n)（其中n可以是0到2N-1中的某一定值）存取训练信号时，若数字控制器34比较发现此选取时脉ck(n)所存取到的数据符合预设数据，代表此选取时脉ck(n)的时序可正确取样到训练信号中的训练数据，故可当作是运作时脉的一个候选时脉，而校正电路32即会将此选取时脉ck(n)视为一候选时脉。在将所有选取时脉取样到的训练数据逐一和预设数据比较后，可测试出哪些内部时脉可以作为候选时脉。而校正电路32即可由各候选时脉中选出运作时脉。若有多个候选时脉，校正电路32可依据各候选时脉的相位选出运作时脉。譬如说，可以在各候选时脉中选出相位置中的候选时脉作为运作时脉，也就是说，此运作时脉的相位会位于所有候选时脉中最大相位与最小相位之间，使运作时脉的相位至少会符合下列两条件之一：运作时脉的相位小于至少一候选时脉的相位（譬如说是各候选时脉中相位最大者）；运作时脉的相位大于至少一候选时脉的相位（譬如说是各候选时脉中相位最小者）。在较佳情形下，这样选出的运作时脉会和数据信号D0呈交错相位（out-of-phase），也就是具有趋近于90度的相位差（延迟），使运作时脉的转换处可实质趋近于数据信号/数据选通信号各转换处的中间。

本发明校正电路32可以在数据存取装置30/数据接收电路28进行电源启动（power-on）时进入至训练模式，从多个内部时脉中决定一运作时脉。之后，校正电路32（及数据接收电路28）即可运作于正常模式，以一定的信号phase_sel将多路复用器Mux固定于运作时脉，使闩锁模块26可固定以此运作时脉来存取取样存储器20后续传来的各数据信号DQ/D0，并正确地取样/读取数据信号中携载的数据D1。利用本发明的技术，就不必再根据外部数据选通信号DQS来产生触发取样的时脉，而数据接收电路中也就不需要设置图1中的延迟锁定回路16a/16b，避免图1中已知架构的种种缺点。

就实际的存取接口而言，在以内部的运作时脉取代外部的数据选通信号时，本发明可另设置一虚置接垫（dummy pad）22c及一对应的输出入电路24c，耦接于锁相回路36与闩锁模块26之间，用来将校正电路32选出的选取时脉S0传输为时脉S1后再传输至闩锁模块26。虚置接垫22c可以是一个输出入接垫。在这样的安排下，不论是在训练模式或是正常模式中，锁相回路36提供的时脉均可通过此虚置接垫22c/输出入电路24c的回路（loop back）路径传输，以模拟外部数据信号/数据选通信号通过接垫/输出入电路传入数据接收电路28的效应，譬如说是负载、延迟等效应。而在以本发明上述技术来接收（读取）存储器20时，数据选通信号DQS就不会实际应用于读取过程中。

延续图2中的例子，请参考图3。图3示意的流程300为本发明数据存取装置30以数据接收电路28存取存储器20一种运作实施例。流程300中可包括下列步骤：

步骤302：开始。流程300可由此步骤先进入至训练模式。在本发明的一实施例中，可在数据存取装置30/数据接收电路28（图2）进行电源启动（power-on）时进入至训练模式。

步骤304：设定n的初始值，准备逐一测试由锁相回路36所提供的各个内部时脉ck(n)。

步骤306：依据一被选出的选取时脉ck(n)来触发闩锁模块26对训练信号的训练数据取样。此训练数据是相同于一预设数据。在进行步骤306时，可由数据存取装置30（以及数据接收电路28）发出指令，使存储器20利用数据信号DQ回传训练信号中的训练数据；另一方面，校正电路32则会利用信号phase_sel控制多路复用器Mux选取内部时脉ck(n)。通过输出入电路24c/24b与接垫22c/22b的传输，闩锁模块26可根据时脉ck(n)所对应的时脉S1来取样训练信号所对应的数据信号D0，使训练数据的取样结果反映于数据D1中。

步骤308：比较数据D1是否符合预设数据。若是，代表时脉ck(n)可以正确取样数据信号中的内容，故可进行至步骤310；若否，代表时脉ck(n)无法正确存取数据信号中的数据内容，故此时脉ck(n)无法用来取代数据选通信号DQS，可被摒除，而流程300可继续至步骤312。步骤308可由数字控制器34进行。

步骤310：将时脉ck(n)设定为一候选时脉。

步骤312：若还有其它的内部时脉尚待测试，则继续至步骤314；若所有可用的内部时脉均已测试比较完毕，则可进行至步骤316。

步骤314：更新n的值，以递归至步骤306测试另一个时脉ck(n)。此步骤可由校正电路32控制。

步骤316：由各候选时脉中选出一运作时脉。本步骤可由校正电路32依据一预设的选择法则进行。譬如说，在本发明的一实施例中，若步骤310重多次而有多个候选时脉，则可依据各候选时脉的相位选出该运作时脉，使该运作时脉的相位是在该多个候选时脉中最大相位与最小相位之间，也就是使该运作时脉的相位大于或等于至少一候选时脉的相位（如一最小相位），并小于或等于至少一候选时脉的相位（如一最大相位）。结束此步骤316后，流程300即可进行至步骤318，进入正常模式。

步骤318：在正常模式下，校正电路32会固定以该运作时脉来触发闩锁模块26对后续数据信号的取样。等效上来说，也就是以此运作时脉来进行数据存取，而无须参考外部数据选通信号（及其衍生的90度延迟信号）。

事实上，当数据存取装置30/数据接收电路28进行电源启动时，原本就会进行一训练模式，因此，流程300中的步骤304至316等并不会大幅改变数据存取装置30/存储器20的运作流程。另外，在上述流程300中，虽然是在进行正常模式之前先进行训练模式，但在进入至正常模式后，视实际状况需求，仍可再度进入至训练模式。

延续图2、图3的实施例，请参考图4；图4示意的是本发明在训练模式下选择运作时脉的一种实施例。在图4中，当闩锁模块26根据锁相回路36（图2）提供的内部时脉ck(0)、ck(1)至ck(2N-1)而对数据信号D0进行取样时，等效上就是在时间轴上周期性地分别划分出K个对应的取样时段A(0)、A(1)至A(K-2)与A(K-1)（其中K为定值），不同取样时段分别对应于不同相位的内部时脉；也就是说，取样时段A(0)对应的内部时脉可触发闩锁模块26在此时段内对数据信号D0取样，以此类推。在图4的例子中，由于取样时段A(0)至A(4)、A(K-2)与A(K-1)比较接近数据信号D0中各笔数据的中心（即其眼图（eye diagram）的中心），代表这些取样时段对应的内部时脉能使闩锁模块26正确存取到各笔数据的内容，故这些取样时段可视为候选时段，其对应的时脉即是候选时脉。基本上，任何一个候选时脉都可作为运作时脉。譬如说，在图4的例子中，取样时段A(1)所对应的内部时脉可被选为运作时脉，因为在相邻分布的候选时段中，取样时段A(1)的位置在中间，应为较佳的取样时段；这也代表取样时段A(1)对应的内部时脉的相位会在其它候选时脉的相位的中间。事实上，存储器20原本就是依据数据存取装置所提供的时脉来提供数据信号DQ与数据选通信号DQS，故数据存取装置/数据接收电路这一端的内部时脉本来就会和数据选通信号DQS/数据信号DQ一样具有相同的频率；故只需在训练模式下测试选出具有较佳相位的运作时脉，本发明就能正确地在正常模式下存取存储器传来的数据信号。

总结来说，相较于根据外部数据选通信号来取样/存取数据信号的现有技术，本发明可利用数据存取装置本身既有的内部时脉来实质上取代数据选通信号以触发对数据信号的取样存取，故本发明可以省去现有技术中运作/架构复杂、布局面积大、耗费系统资源且响应速度慢的主仆式延迟锁定回路，只要以结构/操作精简、面积小、低耗费的数字校正电路与数字控制器即可实现正确、高速的数据存取（读取）。由于内部时脉都是全时运行的时脉，本发明也不会受数据选通信号中的瞬时影响。

本发明数据存取装置30/数据接收电路28（图2）中的数字控制器34与校正电路32可分别用硬件、软件或固件的形式来实现。至于数据存取装置30中的锁相回路36，图2是以双端差动反相器形成的环式振荡器为例来说明，但本发明也可使用由奇数个单端或双端反相器所形成的环式振荡器来提供多个频率相同、相位相异的时脉以作为内部时脉；其它种类可提供多个同频异相时脉的时脉产生电路亦可用来等效此一锁相回路36。另外，虽然在图2至图4的例子中是以存储器20（或是倍数据速率存储器）为例，但本发明的技术精神可广泛运用于各种数据交换接口，尤其是以数据选通信号伴随数据信号的数据交换接口；其中，存储器20可以视为一数据发送端，而本发明数据存取装置30则可视为一数据接收端。

综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作出各种等同的改变或替换，因此本发明的保护范围当视后附的本申请权利要求范围所界定的为准。

Claims (18)

1.一种数据存取装置，用以存取一倍数据速率存储器，该倍数据速率存储器向该数据存取装置提供一数据信号，该数据存取装置包含有：

一锁相回路，用以提供多个内部时脉并从该多个内部时脉选出一选取时脉；以及

一数据接收电路，包含有：

一闩锁模块，用以根据该选取时脉的触发而存取该数据信号中的数据；以及

一校正电路，用以于该多个内部时脉中决定一运作时脉，

其中该校正电路可运作于一训练模式与一正常模式；当该校正电路运作于该训练模式时，该锁相回路是依序向该闩锁模块提供不同的选取时脉，由该闩锁模块分别根据各该选取时脉的触发而存取一训练信号中的一训练数据；而当该校正电路运作于该正常模式时，该校正电路是由该多个内部时脉中决定其中一个作为该运作时脉。

2.根据权利要求1所述的数据存取装置，其特征在于，当该校正电路决定该运作时脉后，该闩锁模块根据该运作时脉的触发而存取该数据信号中的数据。

3.根据权利要求1所述的数据存取装置，其特征在于，另包含有：

一数字控制器，当该校正电路运作于该训练模式而该闩锁模块分别依据各个选取时脉存取该训练信号的该训练数据时，该数字控制器将存取到的该训练数据与一预设数据进行比较以产生多个比较结果，并将该多个比较结果传输至该校正电路，使该校正电路可依据该多个比较结果决定该运作时脉。

4.根据权利要求3所述的数据存取装置，其特征在于，当该闩锁模块在依据各个选取时脉存取该训练信号的该训练数据，且该数字控制器比较出该选取时脉所存取到的该训练数据符合该预设数据时，则该校正电路会将该选取时脉记录为一候选时脉；而该校正电路是由各候选时脉中决定该运作时脉。

5.根据权利要求4所述的数据存取装置，其特征在于，该校正电路是依据各候选时脉的相位决定该运作时脉。

6.根据权利要求1所述的数据存取装置，其特征在于该校正电路是于该数据接收电路进行电源启动时进入至该训练模式。

7.根据权利要求1所述的数据存取装置，其特征在于，是传送一指令至该倍数据速率存储器使该倍数据速率存储器提供该训练信号的该训练数据。

8.根据权利要求1所述的数据存取装置，其特征在于该多个内部时脉具有相同的频率与相异的相位。

9.根据权利要求1所述的数据存取装置，其特征在于该运作时脉是一全时运行的时脉。

10.一种用来存取一倍数据速率存储器的方法，该倍数据速率存储器可提供一数据信号，而该方法包含有：

提供多个内部时脉；

进入至一训练模式，从该多个内部时脉中依序选取出一选取时脉，并分别依据各个选取时脉而存取一训练信号中的一训练数据；结束该训练模式后，进入至一正常模式，以从该多个内部时脉中决定一运作时脉；以及

根据该运作时脉的触发而存取来自该倍数据速率存储器的该数据信号中的数据。

11.根据权利要求10所述的方法，其特征在于，另包含有：

当进入至该训练模式而分别依据各个选取时脉存取该训练信号的该训练数据时，将存取到的该训练数据与一预设数据进行比较以产生多个比较结果；以及

进入至正常模式后，依据该多个比较结果决定该运作时脉。

12.根据权利要求10所述的方法，其特征在于，另包含有：

当进入至该训练模式而分别依据各个选取时脉存取该训练信号的该训练数据，且比较出依据该选取时脉所存取到的该训练数据符合一预设数据时，设定该选取的内部时脉为一候选时脉；以及

在决定该运作时脉时，由各候选时脉中决定该运作时脉。

13.根据权利要求12所述的方法，其特征在于，另包含有：

依据各候选时脉的相位决定该运作时脉。

14.根据权利要求10所述的方法，其特征在于，是在进行电源启动时进入至该训练模式。

15.根据权利要求10所述的方法，其特征在于，另包含有：

在进入至该训练模式后，以指令控制该倍数据速率存储器以提供该训练信号的该训练数据。

16.根据权利要求10所述的方法，其特征在于该多个内部时脉具有相同的频率与相异的相位。

17.根据权利要求10所述的方法，其特征在于该多个内部时脉是由一锁相回路提供。

18.根据权利要求10所述的方法，其特征在于该运作时脉是一全时运行的时脉。

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