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Die
vorliegende Erfindung betrifft ein Hochgeschwindigkeitsschnittstellenhalbleiterelement,
ein Hochgeschwindigkeitsschnittstellenhalbleitersystem und ein Hochgeschwindigkeitsschnittstellenverfahren
für ein
Halbleiterelement.
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Um
eine Datenübertragungsgeschwindigkeit von
Halbleiterelementen zu erhöhen,
wird vielfach ein Verfahren zum Übertragen
von zwei oder mehr Daten-Bits (oder -Symbolen) pro Daten-Pin (oder -Bus)
während
eines einzelnen Taktzyklus verwendet. Ein Beispiel hierfür ist ein
Double Data Rate (DDR) dynamischer Speicher mit wahlfreiem Zugriff (DRAM).
Um eine höhere
Datenübertragungsrate
als eine DDR zu erreichen, wurde ein Quadrature Data Rate (QDR)-Verfahren
eingeführt.
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1A und 1B sind Konzeptdiagramme eines DDR-Übertragungsmodus bzw. eines QDR-Übertragungsmodus.
Bezug nehmend auf 1A wird
ein Abtastsignal DQS verwendet, um Daten in dem DDR-Modus zu übertragen.
In dem DDR-Modus verwendet eine Steuereinheit oder ein Speicher
steigende Flanken und fallende Flanken des Abtastsignals DQS, wenn
Daten DQ's übertragen
werden. Zusätzlich
werden die steigenden Flanken und die fallenden Flanken des Abtastsignals DQS
dazu verwendet, die Daten DQ's
zu erkennen oder detektieren.
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Wenn
der DDR-Modus verwendet wird, können
die Daten DQ's zweimal
schneller als die Frequenz des Abtastsignals DQS übertragen
werden. Mit anderen Worten, wenn der DDR-Modus verwendet wird, kann
eine Datenübertragungsgeschwindigkeit
erreicht werden, die zweimal größer ist
als eine Frequenz eines Taktsignals CLK. Für Halbleitersysteme mit einer
Datenübertragungsgeschwindigkeit
von mehreren Gigabyte pro Sekunde oder höher sollte die Frequenz des
Abtastsignals DQS mehrere Gigahertz betragen. Allerdings ist es
dann, wenn die Frequenz des Abtastsignals DQS mehrere Gigahertz
beträgt,
schwierig, das Abtastsignal DQS auf einem Chip zu verteilen und
eine Abtastschaltung zu betreiben, welche die Daten DQ's erkennt. Um diese
Probleme zu überwinden,
wird der in 1B dargestellte QDR-Modus
verwendet.
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Wenn
der QDR-Modus verwendet wird, kann eine Datenübertragungsgeschwindigkeit
erreicht werden, die viermal höher
als eine Frequenz eines Taktsignals CLK ist. In dem QDR-Modus weisen
steigende Flanken und fallende Flanken von zwei Abtastsignalen DQS_0
und DQS_90 eine Phase von 0 Grad bzw. eine Phase von 90 Grad auf
und werden dazu verwendet, Daten DQ's zu übertragen. Entsprechend benötigen eine
Vorrichtung zum Übertragen der
Daten DQ's und eine
Vorrichtung zum Empfangen der Daten DQ's zwei Abtastsignale DQS_0 und DQS_90.
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2 ist ein schematisches
Blockschaltbild eines herkömmlichen
QDR-Transceiverhalbleiterelements
mit einem QDR-Senderhalbleiterelement 200 und einem QDR-Empfängerhalbleiterelement 250. Ein
QDR-Senderhalbleiterelement 200 (zum
Beispiel als Teil einer Speichersteuereinheit) umfasst eine Datenübertragungsschaltung 210,
einen Phasenregelkreis (PLL) 220 und einen Abtastsignal-Sender 230.
Das Senderhalbleiterelement 200 erzeugt zwei Taktsignale
DQS_0 und DQS_90, die eine Phasendifferenz von 90 Grad aufweisen,
unter Verwendung des PLL 220. Die Datenübertragungsschaltung 210 überträgt Daten
DQ's unter Verwendung
der beiden Taktsignale DQS_0 und DQS_90, die durch den PLL 220 erzeugt
werden. Der Abtastsignal-Sender 230 überträgt ein Taktsignal DQS unter
den beiden Taktsignalen DQS_0 und DQS_90, die durch den PLL 220 erzeugt
werden, an ein Empfängerhalbleiterelement 250.
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Das
Empfängerhalbleiterelement 250 (zum Beispiel
als Teil eines Speicherelements) umfasst eine Datenempfangsschaltung 260,
einen Abtastpuffer 270 und einen Verzögerungsregelkreis (DLL)/PLL 280.
Der Abtastpuffer 270 empfängt das Abtastsignal DQS von
dem Senderhalbleiterelement 200 und puffert dieses. Der
DLL/PLL 280 erzeugt ein internes Taktsignal DQS_0', welches mit dem
Abtastsignal DQS synchronisiert ist, und ein internes Taktsignal DQS_90', das eine Phasendifferenz
von 90 Grad gegenüber
dem Abtastsignal DQS (oder gegenüber DQS_0)
aufweist. Die Datenempfangsschaltung 260 empfängt die
Daten DQ's unter
Verwendung der beiden internen Taktsignale DQS_0 und DQS_90, die von
dem DLL/PLL 280 ausgegeben werden.
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Wie
oben beschrieben, benötigt
das Empfängerhalbleiterelement 250 in
einem herkömmlichen QDR-Modus
den PLL oder DLL 280, welche die Taktsignale DQS_0 und
DQS_90' erzeugen
können,
die eine Phasendifferenz von 90 Grad aufweisen. In diesem Fall sind
eine Schaltungsfläche
und ein Energieverbrauch beträchtlich.
Da außerdem
die internen Taktsignale DQS_0 und DQS_90' unter Verwendung des PLL oder DLL 280 erzeugt
werden, kann auf Grund der Eigenschaften des PLL oder DLL 280 ein Phasen-Jitter
oder Phasenrauschen auftreten, wie (für das Signal DQS_90) in 1B dargestellt ist. Da weiterhin
ein Pfadunterschied zwischen den Daten DQ's und jedem der Taktsignale DQS_0 und DQS_90' auftritt, gestaltet
sich das Verfolgen von Phasenrauschen schwierig.
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Der
Erfindung liegt das technische Problem zu Grunde, ein Hochgeschwindigkeitsschnittstellenhalbleiterelement,
ein Hochgeschwindigkeitsschnittstellenhalbleitersystem und ein Hochgeschwindigkeitsschnittstellenverfahren
für ein
Halbleiterelement anzugeben, welche Phasen rauschen entfernen und die
Schaltungsfläche
sowie den Energieverbrauch verringern.
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Die
Erfindung löst
das Problem mittels eines Hochgeschwindigkeitsschnittstellenhalbleiterelements
mit den Merkmalen des Patentanspruchs 1 oder des Patentanspruchs
6, eines Hochgeschwindigkeitsschnittstellenhalbleitersystems mit
den Merkmalen des Patentanspruchs 18 und eines Hochgeschwindigkeitsschnittstellenverfahrens
für ein
Halbleiterelement mit den Merkmalen des Patentanspruchs 11 oder
des Patentanspruchs 23.
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Vorteilhafte
Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben,
deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen
wird, um unnötige
Textwiederholungen zu vermeiden.
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Ausgestaltungen
der vorliegenden Erfindung schaffen Hochgeschwindigkeits-Double
Data Rate oder -Quadrature Data Rate-Schnittstellen und -Verfahren
(zum Beispiel Phasen-abgestimmte Sender- und Empfängerhalbleiterelemente)
unter Verwendung eines Phasenabgestimmten Quadratur-Abtastsignals,
um Phasenrauschen effizient zu entfernen und um die Schaltungsfläche und
den Energieverbrauch eines Empfängers
zu reduzieren.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird ein Hochgeschwindigkeitsschnittstellenhalbleiterelement
geschaffen, welches aufweist: eine Taktsignalerzeugungsschaltung,
eine erste Gruppendatenübertragungsschaltung
für eine
erste Gruppe (d.h. ein erstes Byte), eine zweite Gruppendatenübertragungsschaltung
für eine
zweite Gruppe (d.h. ein zweites Byte), eine erste Abtastsignalübertragungsschaltung
und eine zweite Abtastsignalübertragungsschaltung.
Die Taktsignalerzeugungsschaltung erzeugt ein erstes Taktsignal
und ein zweites Taktsignal, die untereinander eine Phasendifferenz
von 90 Grad aufweisen. Die erste Gruppendatenübertragungsschaltung überträgt erste
Grup pendaten in Abhängigkeit
von den ersten und zweiten Taktsignalen. Die erste Gruppendatenübertragungsschaltung
kann auch erste Gruppendaten multiplexen, bevor sie diese überträgt. Die
zweite Gruppendatenübertragungsschaltung
sendet zweite Gruppendaten in Abhängigkeit von den ersten und
zweiten Taktsignalen. Die erste Abtastsignalübertragungsschaltung überträgt ein erstes
Abtastsignal basierend auf dem ersten Taktsignal. Die zweite Abtastsignalübertragungsschaltung überträgt ein zweites
Abtastsignal basierend auf dem zweiten Taktsignal. Wenigstens eine der
ersten und zweiten Abtastsignalübertragungsschaltungen
stellt die Phase eines entsprechenden Abtastsignals basierend auf
Phasenfehlerinformationen ein, die von einem Empfänger rückgekoppelt werden,
und überträgt dann
das phasenangepasste Abtastsignal zu dem Empfänger.
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Gemäß einem
anderen Aspekt der vorliegenden Erfindung wird ein Hochgeschwindigkeitsschnittstellenhalbleiterelement
angegeben, welches aufweist: eine Abtastsignalempfangsschaltung,
eine erste Gruppendatenempfangsschaltung und eine zweite Gruppendatenempfangsschaltung.
Die Abtastsignalempfangsschaltung empfängt ein erstes Abtastsignal
und ein zweites Abtastsignal, welche untereinander eine Phasendifferenz
von 90 Grad aufweisen, und erzeugt eine Mehrzahl von ersten Gruppenabtastsignalen
und eine Mehrzahl von zweiten Gruppenabtastsignalen. Die erste Gruppendatenempfangsschaltung
empfängt
erste Gruppendaten basierend auf den ersten Gruppenabtastsignalen. Die
zweite Gruppendatenempfangsschaltung empfängt zweite Gruppendaten basierend
auf den zweiten Gruppenabtastsignalen.
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Die
Abtastsignalempfangsschaltung kann einen ersten Abtastsignalpuffer
aufweisen, der das erste Abtastsignal empfängt und ein erstes Empfangsabtastsignal
ausgibt, das einem unter den ersten Gruppenabtastsignalen entspricht,
einen zweiten Abtastsignalpuffer, der die Phase des ersten Abtastsignals
anpasst und ein erstes zusätzliches
Abtastsignal ausgibt, welches einem unter den zweiten Gruppenabtastsignalen
entspricht, einen dritten Abtastsignalpuffer, der das zweite Abtastsignal empfängt und ein
zweites Empfangsabtastsignal ausgibt, welches einem anderen unter
den zweiten Gruppenabtastsignalen entspricht, und einen vierten
Abtastsignalpuffer, der die Phase des zweiten Abtastsignals anpasst und
ein zweites zusätzliches
Abtastsignal ausgibt, welches einem anderen unter den ersten Gruppenabtastsignalen
entspricht. Die erste Gruppendatenempfangsschaltung empfängt die
ersten Gruppendaten in Abhängigkeit
von dem ersten Empfangsabtastsignal und dem zweiten zusätzlichen
Abtastsignal. Die zweite Gruppendatenempfangsschaltung empfängt die
zweiten Gruppendaten in Abhängigkeit
von dem zweiten Empfangsabtastsignal und dem ersten zusätzlichen
Abtastsignal.
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Gemäß noch einem
weiteren Aspekt der vorliegenden Erfindung wird ein Hochgeschwindigkeitsschnittstellenverfahren
für ein
Halbleiterelement angegeben. Das Hochgeschwindigkeitsschnittstellenverfahren
beinhaltet ein Erzeugen eines ersten Taktsignals und eines zweiten
Taktsignals, die untereinander eine Phasendifferenz von 90 Grad
aufweisen, ein (Multiplexen und) Übertragen von ersten Gruppendaten
in Abhängigkeit
von den ersten und zweiten Taktsignalen, ein (Multiplexen und) Übertragen von
zweiten Gruppendaten in Abhängigkeit
von den ersten und zweiten Taktsignalen, ein Übertragen eines ersten Abtastsignals
basierend auf dem ersten Taktsignal und ein Übertragen eines zweiten Abtastsignals
basierend auf dem zweiten Taktsignal. Hierbei wird die Phase des
ersten und/oder des zweiten Abtastsignals basierend auf Phasenfehlerinformationen
eingestellt, die von einem Empfänger
rückgekoppelt
werden, und anschließend
wird das phasenangepasste Abtastsignal an den Empfänger übertragen.
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Gemäß noch einem
weiteren Aspekt der vorliegenden Erfindung wird ein Hochgeschwindigkeitsschnittstellenverfahren
für ein
Halbleiterelement angegeben. Das Hochgeschwindigkeitsschnittstellenverfahren
beinhaltet ein Empfangen eines ersten Abtastsignals und eines zweiten
Abtastsignals, die untereinander eine Phasendifferenz von 90 Grad
aufweisen, von einem Empfängerhalbleiterelement
und ein Erzeugen einer Mehrzahl von ersten Gruppenabtastsignalen
sowie einer Mehrzahl von zwei ten Gruppenabtastsignalen; und ein
Empfangen von ersten Gruppendaten basierend auf den ersten Gruppenabtastsignalen
sowie zweiten Gruppendaten basierend auf den zweiten Gruppenabtastsignalen.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung wird ein Hochgeschwindigkeitsschnittstellenverfahren
für ein
Halbleiterelement geschaffen. Das Hochgeschwindigkeitsschnittstellenverfahren
beinhaltet ein Erzeugen eines ersten Taktsignals und eines zweiten
Taktsignals durch ein Senderhalbleiterelement; ein Übertragen
eines Datums unter ersten Gruppendaten und eines ersten Abtastsignals
basierend auf dem ersten Taktsignal von dem Senderhalbleiterelement
zu einem Empfänger;
ein Empfangen des einen Datums basierend auf dem ersten Abtastsignal
und ein Zuführen
erster Phasenfehlerinformationen zurück zu dem Senderhalbleiterelement
durch den Empfänger;
ein Einstellen oder Anpassen der Phase des ersten Abtastsignals
basierend auf den ersten Datenfehler-Informationen durch das Senderhalbleiterelement;
ein Übertragen
eines Datums unter zweiten Gruppendaten und eines zweiten Abtastsignals
basierend auf dem zweiten Taktsignal von dem Senderhalbleiterelement
zu dem Empfänger;
ein Empfangen des einen Datums basierend auf dem zweiten Abtastsignal
und Zuführen
zweiter Datenfehler-Informationen zurück zu dem Senderhalbleiterelement
durch den Empfänger;
und ein Einstellen oder Anpassen der Phase des zweiten Abtastsignals
basierend auf den zweiten Datenfehler-Informationen durch das Senderhalbleiterelement.
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Vorteilhafte
Ausgestaltungen der Erfindung, die weiter unten detailliert beschrieben
sind, sowie die zur Erleichterung des Verständnisses der Erfindung erläuterten
Ausgestaltungen des Standes der Technik sind in der Zeichnung dargestellt.
Es zeigt/zeigen:
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1A und 1B Konzeptdiagramme
zur Darstellung einer Datenübertragung
in einem Double Data Rate (DDR)-Modus bzw. in einem Quadrature Date
Rate (QDR)-Modus;
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2 ein
schematisches Blockschaltbild eines herkömmlichen QDR-Transceiverhalbleiterelements;
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3A ein
schematisches Blockschaltbild eines Senders und eines Empfängers gemäß einer Ausgestaltung
der vorliegenden Erfindung;
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3B ein
QDR-Schnittstellenverfahren, das durch den Sender und einen Empfänger gemäß 3A durchgeführt wird;
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4 ein
detailliertes Blockschaltbild des Senders und des Empfängers gemäß 3A;
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5A bis 5D Signal-Zeitablaufgraphen
zur Darstellung eines Verfahrens zum Kompensieren einer Phase eines
Quadratur-Abtastsignals gemäß einer
Ausgestaltung der vorliegenden Erfindung;
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6 ein
detailliertes Schaltbild einer ersten Gruppendatenempfangsschaltung
für erste
Gruppendaten (d.h. ein erstes Byte) 510 und erste und vierte
Abtastsignal-Pufferschaltungen 410 und 440, die
in 4 dargestellt sind;
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7 einen
Signal-Zeitablaufgraph zur Darstellung des Betriebs des Datenempfängers 620 in der
Datenempfangsschaltung 510 gemäß 6; und
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8 ein
Schaltungsdiagramm eines Sensors 63j (j = 1, 2, 3, 4) in
dem Datenempfänger 620 gemäß 6.
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3A ist
ein schematisches Blockschaltbild zur Darstellung der allgemeinen
Struktur eines Senders (zum Beispiel eines Datenübertragungs- Halbleiterelements) 300 und
eines Empfängers
(zum Beispiel eines Datenempfang-Halbleiterelements) 400 gemäß einer
Ausgestaltung der vorliegenden Erfindung. 3B zeigt
ein Quadrature Data Rate (QDR)-Schnittstellenverfahren,
das durch den Sender 300 und den Empfänger 400 gemäß 3A durchgeführt wird.
Die Vorrichtungen und das QDR-Schnittstellenverfahren
werden unter Bezugnahme auf die 3A und 3B beschrieben.
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Der
Empfänger 300 erzeugt
zwei Taktsignale CLK1 und CLK2, die eine Phasendifferenz von 90 Grad
aufweisen, unter Verwendung eines Phasenregelkreises (PLL) 350 und überträgt erste
Gruppendaten (zum Beispiel erste Byte-Daten) DQ<N-1:0>, zweite
Gruppendaten (zum Beispiel zweite Byte-Daten) DQ<2N-1:N> und zwei Abtastsignale DQS0 und DQS1
an den Empfänger 400.
Die Abtastsignale DQS0 und DQS1 können dieselben Phasen wie die Taktsignale
CLK1 bzw. CLK2 aufweisen oder können bezüglich der
Taktsignale CLK1 und CLK2 korrigierte (z.B. verschobene Phasen)
aufweisen. Hierbei ist N eine ganze Zahl, welche die Anzahl von
Datenbits angibt, die in jeder der ersten und zweiten Gruppendaten
gruppiert sind, und kann 8 (d.h. 1 Byte) oder 4 (d.h. 1 „Nibble" oder Halbbyte) betragen.
Mit anderen Worten, ein Abtastsignal wird in Gruppen aus 8 (oder 4)
Datenbits DQ übertragen.
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Um
die oben beschriebene Operation durchzuführen, umfasst der Sender 300 den
PLL 350, der die beiden Taktsignale CLK1 und CLK2 mit einer Phasendifferenz
von 90 Grad erzeugt, eine erste Gruppendatenübertragungsschaltung 310,
eine zweite Gruppendatenübertragungsschaltung 320, eine
erste Abtastsignalübertragungsschaltung 330 und
eine zweite Abtastsignalübertragungsschaltung 340.
Anstelle des PLL 330 kann ein Verzögerungsregelkreis (DLL) verwendet
werden, um die beiden Taktsignale CLK1 und CLK2 zu erzeugen. Die
ersten und zweiten Gruppendatenübertragungsschaltungen 310 und 320 wandeln
N-Bit-Daten in erste
Gruppendaten DQ<N-1:0> und in zweite Gruppendaten DQ<2N-1:n> um, die eine viermal
höhere
Frequenz (Quadrature Data Rate) aufweisen, indem sie die beiden
Taktsignale CLK1 und CLK2 verwenden, und senden jeweils die ersten
Gruppendaten DQ<N-1:0> und die zweiten Gruppendaten
DQ<2N-1:N>. Die ersten und zweiten
Abtastsignalübertragungsschaltungen 330 und 340 übertragen
die Quadratur-Abtastsignale, d.h. erste und zweite Abtastsignale DQS0
bzw. DQS1, die eine Phasendifferenz von 90 Grad aufweisen, unter
Verwendung der beiden Taktsignale CLK1 bzw. CLK2.
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Der
Empfänger 400 empfängt die
ersten Gruppendaten DQ<N-1:0> und die zweiten Gruppendaten
DQ<2N-1:N> unter Verwendung der
beiden Abtastsignale DQS0 und DQS1, die von dem Sender 300 übertragen
werden. In der vorliegenden Ausgestaltung der Erfindung wird das
erste Abtastsignal DQS0 mit einer Phase von 0 Grad für die ersten Gruppendaten
DQ<N-1:0> übertragen, und das zweite Abtastsignal
DQS1 mit einer Phase von 90 Grad wird für die zweiten Gruppendaten DQ<2N-1:N> übertragen.
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Der
Empfänger 400 umfasst
Abtastsignalempfangsschaltungen 41 und 42 sowie
erste und zweite Gruppendatenempfangsschaltungen 510 und 520.
Die Abtastsignalempfangsschaltungen 41 und 42 puffern
jeweils die Abtastsignale DQS0 bzw. DQS1, die von dem Sender 300 empfangen
werden, und passen entsprechend die Phasen der jeweiligen Abtastsignale
DQS0 und DQS1 an (z.B. durch Verschieben). Die ersten und zweiten
Gruppendatenempfangsschaltungen 510 und 520 empfangen
die ersten Gruppendaten DQ<N-1:0> bzw. die zweiten Gruppendaten
DQ<2N-1:N>, wobei jede ein unterschiedliches
Paar von Abtastsignalen verwendet, die von den Abtastsignalempfangsschaltungen 41 bzw. 42 ausgegeben
werden.
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In
der vorliegenden Ausgestaltung der Erfindung werden die Abtastsignale
DQS in einem herkömmlichen
Double Data Rate (DDR) synchronen dynamischen Speicher mit wahlfreiem
Zugriff (SDRAM) (vergleiche 2) durch
die dualen Abtastsignale DQS0 und DQS1 ersetzt, die eine Phase von
0 Grad bzw. eine Phase von 90 Grad aufweisen, um ein QDR-Schnittstellenverhalten
zu erreichen. In diesem Fall werden Daten DQ<i>,
wobei „i" eine ganze Zahl
zwischen 0 und (2N-1) ist, basierend auf steigenden Flanken und
fallenden Flanken der Abtastsignale DQS0 und DQS1 übertragen,
und der Empfänger 400 detektiert
die Daten DQ<i> unter Verwendung der
Abtastsignale DQS0 und DQS1, sodass die Datenübertragung viermal schneller
als die Frequenz der Abtastsignale DQS0 und DQS1 (Quadrature Data
Rate) erfolgen kann. Darüber
hinaus braucht der Empfänger 400 kein
internes Abtastsignal mit einer Phasendifferenz von 90 Grad zu erzeugen,
da die ersten und zweiten Abtastsignale DQS0 und DQS1 direkt an
den Empfänger 400 angelegt
werden, und benötigt
somit keinen eigenen PLL oder DLL.
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4 ist
ein detailliertes Blockschaltbild des Senders 300 und des
Empfängers 400,
die schematisch in 3A dargestellt sind. In der
beispielhaften Ausgestaltung der Erfindung, die in 4 gezeigt
ist, beträgt
N = 8.
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Wie
oben beschrieben, umfasst der Sender 300 die ersten und
zweiten Gruppendatenübertragungsschaltungen 310 und 320,
die ersten und zweiten Abtastsignalübertragungsschaltungen 330 und 340 und
den PLL 350. Darüber
hinaus kann der Sender 300, wie in 4 gezeigt,
weiterhin einen Referenzspannungs-Sender 360 zum Übertragen
einer Referenzspannung VREF an den Empfänger 400 aufweisen.
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Die
ersten und zweiten Abtastsignalübertragungsschaltungen 330 und 340 senden
bzw. übertragen
die ersten und zweiten Abtastsignale DQS bzw. DQS1 basierend auf
den ersten und zweiten Taktsignalen CLK1 und CLK2. Die erste Abtastsignalübertragungsschaltung 330 sendet
oder überträgt das erste
Abtastsignal DQS basierend auf dem ersten Taktsignal CLK1 mit einer
Phase von 0 Grad, und die zweite Abtastsignalübertragungsschaltung 340 sendet
bzw. überträgt das zweite
Abtastsignal DQS1 basierend auf dem zweiten Taktsignal CLK2, welches dieselbe
Frequenz (wie CLK1) und eine Phase von 90 Grad aufweist.
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Die
erste Abtastsignalübertragungsschaltung 330 umfasst
einen ersten Signalübertrager 332 und
einen ersten Phasenanpasser 331. Die zweite Abtastsignalübertragungsschaltung 340 umfasst
einen zweiten Signalübertrager 342 und
einen zweiten Phasenanpasser 341. Die ersten und zweiten
Phasenanpasser 331 und 341 passen die jeweiligen
Phasen der entsprechenden ersten und zweiten Abtastsignale DQS0
bzw. DQS1 an. Dies wird weiter unten detaillierter unter Bezugnahme
auf die 5A bis 5D beschrieben.
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Die
erste Gruppendatenübertragungsschaltung 310 multiplext
4·8-Bitdaten unter Verwendung der
ersten und zweiten Taktsignale CLK1 und CLK2 und überträgt erste
Gruppendaten DQ<7:0>. Die zweite Gruppendatenübertragungsschaltung 320 multiplext
die 4·8-Bitdaten
unter Verwendung der ersten und zweiten Taktsignale CLK1 und CLK2
und überträgt zweite
Gruppendaten DQ<15:8>. Für diese Operationen umfasst
die erste Gruppendatenübertragungsschaltung 310 acht
Multiplexer 311, acht Datenübertrager 312 und
acht Phasenanpasser 313, und die zweite Gruppendatenübertragungsschaltung 320 umfasst
acht Multiplexer 321, acht Datenübertrager 322 und
acht Phasenanpasser 323. Mit anderen Worten, wie in 4 gezeigt,
umfasst die erste Gruppendatenübertragungsschaltung 310 acht
Schaltungen (× 8),
wobei jede Schaltung einen Multiplexer 311, einen Datenübertrager 312 und
einen Phasenanpasser 313 aufweist, und die zweite Gruppendatenübertragungsschaltung 320 umfasst
acht Schaltungen (× 8),
von denen jede einen Multiplexer 321, einen Datenübertrager 322 und
einen Phasenanpasser 323 aufweist.
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Jeder
der Phasenanpasser 313 und 323 passt die Phasen
der ersten und zweiten Taktsignale CLK1 und CLK2 an, um die Phase
entsprechend der Daten DQ<i> anzupassen, was weiter
unten unter Bezugnahme auf die 5A bis 5D detaillierter dargestellt
ist.
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Jeder
der Multiplexer 311 und 321 multiplext 4-Bit-Paralleldaten
in serielle Daten in Abhängigkeit von
den ersten und zweiten Taktsignalen CLK1 und CLK2, die durch jeden
entsprechenden der Phasenanpasser 313 und 323 in
ihrer Phase angepasst werden. Jeder der Datenüberträger 312 und 322 überträgt die Daten
DQ<i> (wobei „i" eine ganze Zahl zwischen
0 und N-1 ist), die von jedem entsprechenden der Multiplexer 313 und 323 ausgegeben
werden, an den Empfänger 400.
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Der
Empfänger 400 in 4 umfasst
erste bis vierte Abtastsignal-Pufferschaltungen 410, 420, 430 und 440 sowie
die ersten und zweiten Gruppendatenempfangsschaltungen 510 und 520.
Die ersten und dritten Abtastsignal-Pufferschaltungen 410 und 430 empfangen
und puffern die ersten und zweiten Abtastsignale DQS0 bzw. DQS1
und geben erste und zweite Empfangsabtastsignale DQS0_1 bzw. DQS1_1
aus. Die zweiten und vierten Abtastsignal-Pufferschaltungen 420 und 440 empfangen
die ersten und zweiten Abtastsignale DQS0 bzw. DQS1, passen jeweils
die Phasen der entsprechenden ersten und zweiten Abtastsignale DQS0
bzw. DQS1 an (verschieben diese) und geben entsprechend erste und
zweite zusätzliche
Abtastsignale DQS0_2 bzw. DQS1_2 aus.
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Die
erste Gruppendatenempfangsschaltung 510 demultiplext die
ersten Gruppendaten DQ<7:0> in Abhängigkeit
von Ausgangssignalen der ersten und vierten Abtastsignal-Pufferschaltungen 410 und 440,
d.h. in Abhängigkeit
von dem ersten Empfangsabtastsignal DQS0_1 und dem zweiten zusätzlichen
Abtastsignal DQS1_2. Die zweite Gruppendatenempfangsschaltung 520 demultiplext
die zweiten Gruppendaten DQ<15:8> in Abhängigkeit
von Ausgangssignalen der zweiten und dritten Abtastsignal-Pufferschaltungen 420 und 430,
d.h. des ersten zusätzlichen
Abtastsignals DQS0_2 und des zweiten Empfangsabtastsignals DQS1_1.
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Zusätzlich zu
den ersten und dritten Abtastsignal-Pufferschaltungen 410 und 430,
welche die ersten und zweiten Abtastsignale DQS0 bzw. DQS1 empfangen,
werden die zweiten und vierten Abtastsignal-Pufferschaltungen 420 und 440 benutzt,
um eine Phasendifferenz von 90 Grad zwischen den ersten und zweiten
Taktsignalen DQS0 und DQS1 zu erhalten, indem ein Phasenfehler entfernt
wird, der durch eine zwischen den Signalen bestehende Pfaddifferenz
hervorgerufen wird. Somit treiben die ersten bis vierten Abtastsignal-Pufferschaltungen 410 bis 440 nur
acht Datenelemente DQ<i> (wobei „i" eine ganze Zahl
zwischen 0 und N-1 ist).
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Gemäß dem QDR-Übertragungsmodus
in der vorliegenden Ausgestaltung der Erfindung beträgt die Frequenz
der Abtastsignale DQS0 und DQS1 1 GHz, wenn eine Datenübertragungsgeschwindigkeit
4 Gb/s ist (z.B. pro Leitung, d.h. für jeden Datenpin (nicht gezeigt)).
Wenn ein DDR-Modus verwendet wird, würde die Frequenz eines Abtastsignals
DQS 2 GHz betragen.
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Die 5A bis 5D sind
Signal-Zeitablaufgraphen zur Darstellung eines Verfahrens zum Kompensieren
einer Phase eines Quadratur-Abtastsignals,
das durch den Sender 300 und den Empfänger 400 in 4 gemäß einer
Ausgestaltung der vorliegenden Erfindung durchgeführt wird.
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5A zeigt
Phasen von Daten DQ<i> und Abtastsignalen
DQS0_1, DQS1_2, DQS0_2 und DQS1_1, die noch nicht phasenkorrigiert
wurden, d.h. vor einer Phasenkorrektur der entsprechenden Signale.
Um die Daten DQ<i> mit den Abtastsignalen DQS0_1,
DQS1_2, DQS0_2 und DQS1_1 in dem Empfänger 400 zu synchronisieren,
wird eine Phasenkorrektur an den ersten und zweiten Empfangsabtastsignalen
DQS0_1 und DQS1_1 durchgeführt.
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Das
erste Empfangsabtastsignal DQS0_1 wird phasenkorrigiert basierend
auf ersten Daten DQ<0>. Überträgt der Sender 300 beispielsweise
die ersten Daten DQ<0> und das erste Abtastsignal DQS0
unter Verwendung des ersten Taktsignals CLK1 in dem DDR-Modus, so
ist das erste Empfangsabtastsignal DQS0_1 an den ersten Daten DQ<0> ausgerichtet. Wenn
der Sender 300 die ersten Daten DQ<0> unter
Verwendung des ersten Taktsignals CLK1 in dem DDR-Modus überträgt, emp fängt der
Empfänger 400 die
ersten Daten DQ<0> unter Verwendung des
ersten Empfangsabtastsignals DQS0_1, detektiert jegliche Art von
Datenfehler, der während
des Empfangs auftritt, und führt
das Fehlererkennungsergebnis zurück
zu dem Sender 300. Dann passt der Sender 300 die
Phase des ersten Abtastsignals DQS0 unter Verwendung des Phasenanpassers 331 der
ersten Abtastsignalübertragungsschaltung 330 basierend
auf den Fehlererkennungs-Rückkopplungsinformationen
an. Im Ergebnis wird die Phase des ersten Empfangsabtastsignals DQS0_1
basierend auf ersten Daten DQ<0> angepasst (z.B. teilweise
phasenkorrigiert). Danach werden die ersten Daten DQ<0> erneut empfangen,
wobei das phasenangepasste erste Empfangsabtastsignal DQS0_1 verwendet
wird, und Datenfehler-Informationen werden erneut zu dem Sender 300 rückgekoppelt.
Solche Vorgänge
können
wiederholt durchgeführt
werden. Mittels einer solchen Wiederholung kann die Phase der ersten
Daten DQ<0> exakt mit der Phase
des ersten Empfangsabtastsignals DQS0_1 synchronisiert werden.
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Das
zweite Empfangsabtastsignal DQS1_1 wird basierend auf neunten Daten
DQ<8> phasenkorrigiert.
Der Sender 300 überträgt die neunten
Daten DQ<8> und das zweite Abtastsignal
DQS0_1 unter Verwendung des zweiten Taktsignals CLK2 in dem DDR-Modus,
sodass das zweite Empfangsabtastsignal DQS1_1 an den neunten Daten
DQ<8> ausgerichtet ist.
Die Phasenkorrektur des zweiten Empfangsabtastsignals DQS1_1 wird
auf dieselbe (iterative) Weise durchgeführt, wie diejenige des ersten
Empfangsabtastsignals DQS0_1, sodass auf eine entsprechende detaillierte
Beschreibung verzichtet wird. Die Phasenkorrektur der ersten und zweiten
Empfangsabtastsignale DQS0_1 und DQS1_1 wird durchgeführt, indem
die Phasen der ersten und zweiten Abtastsignale DQS0 und DQS1 angepasst
werden, wozu die Phasenanpasser 331 und 341 der
jeweiligen ersten und zweiten Abtastsignalübertragungsschaltungen 330 und 340 verwendet werden,
die in dem Sender 300 enthalten sind.
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5B zeigt
die Phasen der phasenkorrigierten ersten und zweiten Empfangsabtastsignale DQS0_1
und DQS1_1 und die Phasen der Daten DQ<i>.
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Nachdem
die Phasen der ersten und zweiten Empfangsabtastsignale DQS0_1 und
DQS1_1 korrigiert wurden, werden die Phasen der ersten und zweiten
zusätzlichen
Abtastsignale DQS0_2 und DQS1_2 korrigiert. Für diese Phasenkorrektur überträgt der Sender 300 die
ersten Daten DQ<0> und das zweite Abtastsignal
DQS1 unter Verwendung des zweiten Taktsignals CLK2 und überträgt neunte Daten
DQ<8> und das erste Abtastsignal
DQS0 unter Verwendung des ersten Taktsignals CLK1 in dem DDR-Modus,
sodass das erste zusätzliche
Abtastsignal DQS0_2 an den neunten Daten DQ<8> und
das zweite zusätzliche
Abtastsignal DQS1_2 an den ersten Daten DQ<0> ausgerichtet
ist. Die Phasenkorrektur der ersten und zweiten zusätzlichen
Abtastsignale DQS0_2 und DQS1_2 wird in derselben Weise durchgeführt, wie
diejenige der ersten und zweiten Empfangsabtastsignale DQS0_1 und
DQS1_1, mit der Ausnahme, dass die Phasenkorrektur der ersten und
zweiten zusätzlichen
Abtastsignale DQS0_2 und DQS1_2 durch die zweiten und vierten Abtastsignal-Pufferschaltungen 420 und 440 durchgeführt wird,
die in dem Empfänger 400 enthalten
sind.
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5C zeigt
die Phasen der phasenkorrigierten ersten und zweiten Empfangsabtastsignale DQS0_1
und DQS1_1 und der phasenkorrigierten ersten und zweiten zusätzlichen
Abtastsignale DQS0_2 und DQS1_2 und die Phasen der Daten DQ<i>. Auf Grund der Phasenkorrektur
der vier Abtastsignale DQS0_1, DQS1_2, DQS0_2 und DQS1_1 wird ein
Versatz zwischen den vier Abtastsignalen DQS0_1, DQS1_2, DQS0_2
und DQS1_1 entfernt.
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Nachdem
alle vier Abtastsignale DQS0_1, DQS1_2, DQS0_2 und DQS1_1 phasenkorrigiert wurden,
führt der
Sender 300 eine Phasenkorrektur bezüglich aller Daten DQ<i>, d.h. für jeden
Datenpin (nicht gezeigt) aus, um einen Versatz zwischen jedem der
Daten DQ<i> (wobei „i" eine ganze Zahl
zwischen 0 und (2N-1) ist) und den Abtastsignalen DQS0_1, DQS1_2,
DQS0_2 und DQS1_1 zu entfernen. Wie in der Schaltung in 4 angegeben,
ist jede Gruppe von Daten (d.h. jedes Byte) DQ<i> an
einem entsprechenden Paar von Abtastsignalen ausgerichtet, die aus
einem ersten Paar der Abtastsignale DQS0_1 & DQS1_2 und einem zweiten Paar der Abtastsignale
DQS0_2 & DQS1_1
ausgewählt
wurden.
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Bei
genauer Betrachtung ist jede Phase der ersten Gruppendaten DQ<7:0> an dem ersten Empfangsabtastsignal
DQS0_1 und dem zweiten zusätzlichen
Abtastsignal DQS1_2 ausgerichtet, und jede Phase der zweiten Gruppendaten
DQ<15:8> ist an dem ersten
zusätzlichen
Abtastsignal DQS0_2 und dem zweiten Empfangsabtastsignal DQS1_1
ausgerichtet. Die Phasenkorrektur der Daten DQ<i> wird durch
die Phasenanpasser 313 und 323 der jeweiligen
ersten und zweiten Gruppendatenübertragungsschaltungen 310 und 320 durchgeführt, die
in dem Sender 300 enthalten sind.
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5D zeigt
die Phasen der ersten und zweiten Empfangstaktsignale DQS0_1 und
DQS1_1, die Phasen der ersten und zweiten zusätzlichen Taktsignale DQS0_2
und DQS1_2 und die Phasen der Daten DQ<i>,
nachdem die Phasenkorrektur der Daten DQ<i> abgeschlossen
ist. Bezug nehmend auf 5D ist dann, wenn die Phasenkorrektur
der Abtastsignale DQS0_1, DQS1_2, DQS0_2 und DQS1_1 sowie der Daten
DQ<i> abgeschlossen ist, die
Phase jedes Datums DQ<i> exakt mit einem entsprechenden
Paar von Abtastsignalen synchronisiert, die aus einem Paar der Abtastsignale
DQS0_1 & DQS1_2
und einem Paar der Abtastsignale DQS0_2 & DQS1_1 in dem Empfänger 400 ausgewählt werden.
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Die
Phasenkorrektur der Abtastsignale DQS0_1, DQS1_2, DQS0_2 und DQS1_1
und der Daten DQ<i> kann in einem System-Initialisierungsmodus
durchgeführt
werden. Nachdem ein Versatz entfernt wurde, indem die Phasenkorrektur
der Abtastsignale DQS0_1, DQS1_2, DQS0_2 und DQS1_1 sowie der Daten
DQ<i> durchgeführt wurde,
kann eine Datenübertragung
zuverlässig
ausgeführt
werden.
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6 ist
ein detailliertes Schaltbild der ersten Gruppendatenempfangsschaltung 510 sowie
erster und vierter Abtastsignal-Pufferschaltungen 410 und 440,
die in 4 gezeigt sind. Bezug nehmend auf 6 umfasst
die erste Gruppendatenempfangsschaltung 510 einen Datenpuffer 610 und
einen Datenempfänger 620 für jedes
Datum DQ<i>. Entsprechend umfasst
die erste Gruppendatenempfangsschaltung 510 8 Schaltungen
(× 8),
die jeweils den Datenpuffer 610 und Datenempfänger 620 aufweisen.
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Der
Datenpuffer 610 empfängt
die Daten DQ<i> und die Referenzspannung
VREF und gibt ein Signal basierend auf einer Differenz zwischen
einer Datenspannung und der Referenzspannung VREF aus. Der Datenempfänger 620 umfasst
erste bis vierte Integrierer 621 bis 624 und erste
bis vierte Sensoren 631 bis 634 (d.h. Sensoren 63j;
j = 1, 2, 3, 4).
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Die
erste Abtastsignal-Pufferschaltung 410 umfasst einen Puffer 640 und
einen Treiber 650. Die vierte Abtastsignal-Pufferschaltung 440 umfasst
einen Puffer 660 und einen Treiber 670.
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7 ist
ein Signal-Zeitablaufgraph zur Darstellung des Betriebs des Datenempfängers 620 in der
Datenempfangsschaltung 510 gemäß 6. 8 ist
ein Schaltungsdiagramm eines Sensors 63j (j = 1, 2, 3,
4) in dem Datenempfänger 620 gemäß 6.
Der Betrieb der ersten bis vierten Integrierer 621 bis 624 und
der ersten bis vierten Sensoren 631 bis 634 wird
unter Bezugnahme auf die 6 bis 8 weiter
unten beschrieben.
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Der
erste Integrierer 621 integriert Eingangsdaten IN1 in Abhängigkeit
von einem 0-Grad-Taktsignal P0. Mit anderen Worten integriert der
erste Integrierer 621, wie in 7 gezeigt,
die Eingangsdaten IN1 innerhalb eines Zeitsegments Tint, welches
bei einer steigenden Flanke des 0- Grad-Taktsignals P0 beginnt und bei
einer fallenden Flanke eines 90-Grad-Taktsignals
P90 endet. Der erste Sensor 631 empfängt selektiv entweder ein integriertes
Signal IN2 (welches von dem ersten Integrierer 621 ausgegeben
wird) oder die Eingangsdaten IN1 (die von dem Datenpuffer 610 ausgegeben
werden), wobei die Auswahl in Abhängigkeit von vorbestimmten
Auswahlsignalen SEL1 und SEL2 (8) und dem 90-Grad-Taktsignal P90
erfolgt, liest und verstärkt das
ausgewählte
Signal und zwischenspeichert das verstärkte ausgewählte Signal. Mit anderen Worten, der
erste Sensor 631 liest, verstärkt und zwischenspeichert ein
Signal, das bei einer steigenden Flanke Ts des 90-Grad-Taktsignals
P90 ausgewählt
wird.
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Der
zweite Integrierer 622 integriert Eingangsdaten IN1 in
Abhängigkeit
von dem 90-Grad-Taktsignal P90. Der zweite Sensor empfängt selektiv
entweder ein integriertes Signal IN2 (das von dem zweiten Integrierer 622 ausgegeben wird)
oder das Eingangsdatensignal IN1 (das von dem Datenpuffer 610 ausgegeben
wird) in Abhängigkeit
von den vorbestimmten Auswahlsignalen SEL1 und SEL2 (1) und einem 180-Grad-Taktsignal P180 und liest, verstärkt und
zwischenspeichert ein ausgewähltes
Signal.
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Der
dritte Integrierer 623 integriert die Eingangsdaten IN1
in Abhängigkeit
von dem 180-Grad-Taktsignal P180. Der dritte Sensor 633 empfängt selektiv
entweder ein integriertes Signal IN2 (welches von dem dritten Integrierer 623 ausgegeben
wird) oder das Eingangsdatensignal IN1 (welches von dem Datenpuffer 610 ausgegeben
wird) in Abhängigkeit
von den vorbestimmten Auswahlsignalen SEL1 und SEL2 (8)
und einem 270-Grad-Taktsignal P270 und liest, verstärkt und zwischenspeichert
ein ausgewähltes
Signal.
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Der
vierte Integrierer 624 integriert die Eingangsdaten IN1
in Abhängigkeit
von dem 270-Grad-Taktsignal P270. Der vierte Sensor 634 empfängt selektiv
entweder ein integriertes Signal IN2 (welches von dem vierten Integrierer 624 ausgegeben
wird) oder das Eingangsdatensignal IN1 (welches von dem Datenpuffer 610 ausgegeben
wird) in Abhängigkeit
von den vorbestimmten Auswahlsignalen SEL1 und SEL2 (8)
und dem 0-Grad-Taktsignal P0 und liest, verstärkt und zwischenspeichert ein
ausgewähltes
Signal.
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Das
0-Grad-Taktsignal P0 und das 180-Grad-Taktsignal P180 werden von
der ersten Abtastsignal-Pufferschaltung 410 ausgegeben.
Das 0-Grad-Taktsignal
P0 entspricht dem ersten Empfangsabtastsignal DQS0_1, das 180-Grad-Taktsignal P180
entspricht einem invertierten Signal des ersten Empfangsabtastsignals
DQS0_1, d.h. einem Signal, das eine Phasendifferenz von 180 Grad
gegenüber dem
ersten Empfangsabtastsignal DQS0_1 aufweist. Das 90-Grad-Taktsignal
P90 und das 270-Grad-Taktsignal P270 werden von der vierten Abtastsignal-Pufferschaltung 440 ausgegeben.
Das 90-Grad-Taktsignal P90 entspricht dem zweiten zusätzlichen
Abtastsignal DQS1_2, das 270-Grad-Taktsignal P270 entspricht einem invertierten
Signal des zweiten zusätzlichen
Abtastsignals DQS1_2.
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Bezugnehmend
auf 8 umfasst jeder der Sensoren 63j (j =
1, 2, 3, 4) einen Multiplexer 810, einen Leseverstärker 820 und
ein Latch 830 und stellt eine Flip-Flop-Schaltung mit einer
Multiplex-Funktion dar.
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Der
Multiplexer 810 umfasst erste bis sechste N-Typ-Feldeftekttransistoren,
zum Beispiel N-FET-Transistoren (d.h. Metalloxid-Halbleiter (NMOS)-Transistoren
mit negativem Kanal) NT1, NT2, NT3, NT4, NT5 und NT6; sowie erste
und zweite UND-Gatter AND1 und AND2. Der erste NMOS-Transistor NT1
empfängt
ein erstes Eingangssignal IN1 über
seinen Gate-Anschluss, und der zweite NMOS-Transistor NT2 empfängt ein invertiertes Signal
IN1B des ersten Eingangssignals IN1 über seinen Gate-Anschluss.
Der dritte NMOS-Transistor
empfängt
ein zweites Eingangssignal IN2 über seinen
Gate-Anschluss,
und der vierte NMOS-Transistor empfängt ein invertiertes Signal
IN2B des zweiten Eingangssignals IN2 über seinen Gate-Anschluss. Das erste
UND-Gatter AND1 führt
eine UND-Operation an einem ersten Auswahlsignal SEL1 und einem
Taktsignal PCLK durch. Das zweite UND-Gatter AND2 führt eine
UND-Operation an einem zweiten Auswahlsignal SEL2 und dem Taktsignal
PCLK durch. Der fünfte
NMOS-Transistor NT5 ist in Abhängigkeit
von einem Ausgangssignal des ersten UND-Gatters AND1 aus- oder eingeschaltet,
und der sechste NMOS-Transistor NT6 ist in Abhängigkeit von einem Ausgangssignal
des zweiten UND-Gatters AND2 an- oder ausgeschaltet.
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Die
ersten und zweiten Auswahlsignale SEL1 und SEL2 zeigen an, ob das
erste Eingangssignal IN1 oder das zweite Eingangssignal IN2 zu empfangen
ist und können
eingestellt werden, indem Mode-Register-Set (MRS) verwendet wird
oder indem eine Sicherung programmiert wird usw. Wenn das erste
Eingangssignal IN1 empfangen wird, wird das erste Auswahlsignal
SEL1 auf einem vorbestimmten Logikpegel aktiviert (vorliegend einem
hohen Pegel). Wenn das zweite Eingangssignal IN2 empfangen wird,
wird das zweite Auswahlsignal SEL2 auf dem hohen Pegel aktiviert.
Wenn das erste Eingangssignal IN1 (ein Ausgangssignal des Datenpuffers 610) empfangen
wird, wird das Signal IN1 (das von dem Datenpuffer 610 ausgegeben
wird) nicht integriert, sondern zum Erkennen von Daten abgetastet,
was als ein Abtastschema bezeichnet wird. Wenn das zweite Eingangssignal
IN2 (ein Ausgangssignal eines entsprechenden Integrierers 621, 622, 623 oder 624)
empfangen wird, wird das Signal IN2 (das Signal IN2 wird erzeugt
durch Integrieren des Eingangssignals IN1, das von dem Datenpuffer 610 ausgegeben
wird), zum Erkennen von Daten integriert, was als ein Integrationsschema
bezeichnet wird.
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Das
erste Eingangssignal IN1 ist ein Ausgangssignal jedes Datenpuffers 610 (6),
und das zweite Eingangssignal IN2 ist ein Ausgangssignal des entsprechenden
Integrierers 621, 622, 623 oder 624.
Bezüglich
des ersten Sensors 631 ist das zweite Eingangssignal IN2
ein Ausgangssignal des ersten Integrierers 621. Das Taktsignal
PCLK ist ein entsprechendes Taktsignal unter den Taktsignalen P90, P180,
P270 und P0. Bezüglich
des ersten Sensors 631 ist das Taktsignal PCLK das 90-Grad-Taktsignal P90.
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Wenn
das erste Auswahlsignal SEL1 aktiviert wird, wird der fünfte NMOS-Transistor
NT5 eingeschaltet, und Pfade zum Empfangen des ersten Eingangssignals
IN1 (d.h. ein Pfad von einem ersten Knoten N1 nach Masse über den
ersten NMOS-Transistor NT1 und den fünften NMOS-Transistor NT5 und
ein Pfad von einem zweiten Knoten N2 nach Masse über den zweiten NMOS-Transistor
NT2 und den fünften
NMOS-Transistor
NT5) werden gebildet, sodass der Leseverstärker 620 das erste
Eingangssignal IN1 liest und verstärkt. Wenn dagegen das zweite
Auswahlsignal SEL2 aktiviert wird, wird der sechste NMOS-Transistor
NT6 angeschaltet, und Pfade zum Empfangen des zweiten Eingangssignals IN2
(d.h. ein Pfad von dem ersten Knoten N2 nach Masse über den
dritten NMOS-Transistor NT3 und den sechsten NMOS-Transistor NT6
und ein Pfad von dem zweiten Knoten N2 nach Masse über den vierten
NMOS-Transistor NT4 und den sechsten NMOS-Transistor NT6) werden
gebildet, sodass der Leseverstärker 820 das
zweite Eingangssignal IN2 liest und verstärkt.
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Der
Leseverstärker 820 umfasst
erste bis vierte MOS-Transistoren mit positivem Kanal (PMOS) PT1,
PT2 und PT4; siebte bis elfte NMOS-Transistoren NT7, NT8, NT9, NT10 und NT11;
und ein drittes UND-Gatter
AND3.
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Wenn
das Taktsignal PCLK einen niedrigen Logikpegel aufweist, sind die
ersten und vierten PMOS-Transistoren PT1 und PT4 eingeschaltet (ON),
und dritte und vierte Knoten N3 und N4 werden auf einen hohen Pegel
(von etwa VDD) vorgeladen. Wenn das Taktsignal PCLK auf einen hohen
Logikpegel wechselt, werden die ersten und vierten PMOS-Transistoren PT1
und PT4 ausgeschaltet (OFF), während
die siebten und achten NMOS-Transistoren NT7 und NT8, deren Gate-Anschlüsse mit dem
vierten Knoten N4 verbunden sind, und die neunten und zehn ten NMOS-Transistoren
NT9 und NT10, deren Gate-Anschlüsse
mit dem dritten Knoten N3 verbunden sind, eingeschaltet werden (ON).
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Nachfolgend
sei angenommen, dass das erste Auswahlsignal SEL1 auf dem hohen
Pegel aktiviert ist und dass das erste Eingangssignal IN1 empfangen
wird. In diesem Fall ergibt sich eine Differenz zwischen der Strommenge,
die in dem ersten NMOS-Transistor NT1 fließt, und der Strommenge, die
in dem zweiten NMOS-Transistor NT2 fließt, gemäß dem ersten Eingangssignal
IN1. Auf Grund dieser Stromdifferenz verändert sich die Strommenge, die
in dem siebten NMOS-Transistor NT7 fließt, gegenüber der Strommenge, die in
dem zehnten NMOS-Transistor
NT10 fließt.
Als ein Ergebnis hiervon verändert
sich eine Spannung des dritten Knotens N3 gegenüber einer Spannung des vierten
Knotens N4. Wenn sich das erste Eingangssignal IN1 sich auf einem
hohen Pegel befindet, ist die Strommenge, die durch die siebten
und ersten NMOS-Transistoren NT7 und NT1 fließt, größer als die Strommenge, die
durch die zehnten und zweiten NMOS-Transistoren NT10 und NT2 fließt. Als
ein Ergebnis hiervon nimmt die Spannung des dritten Knotens N3 schrittweise
ab, während
die Spannung des vierten Knotens N4 schrittweise zunimmt. Wenn dagegen
das erste Ausgangssignal IN2 sich auf einem niedrigen Pegel befindet,
nimmt die Spannung des vierten Knotens N4 schrittweise ab, während die Spannung
des dritten Knotens N3 schrittweise zunimmt.
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Wenn
sich das zweite Auswahlsignal SEL2 auf dem hohen Pegel befindet
und das zweite Eingangssignal IN2 empfangen wird, ergibt sich eine
Differenz zwischen der Spannung des dritten Knotens N3 und der Spannung
des vierten Knotens N4 gemäß dem zweiten
Eingangssignal IN2.
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Das
Latch 830 zwischenspeichert eine Ausgangsspannung des dritten
Knotens N3 und eine Ausgangsspannung des vierten Knotens N4 und
gibt ein Ausgangssignal OUT aus.
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Wie
oben beschrieben, kann der Datenempfänger 620 sowohl das
Abtastschema als auch das Integrationsschema verwenden, wenn der
Sensor 63j verwendet wird. Wenn das Integrationsschema verwendet
wird, kann der Sender 300 die Daten DQ<i> an
Flanken der ersten und zweiten Taktsignale CLK1 und CLK2 ausrichten,
wenn er die Daten DQ<i> überträgt. Wenn das Abtastschema verwendet
wird, kann der Sender 300 die Daten DQ<i> an Mitten
der ersten und zweiten Taktsignale CLK1 und CLK2 ausrichten, wenn
er die Daten DQ<i> überträgt. Insbesondere kann das Abtastschema
verwendet werden, um die Phasenkorrektur der Abtastsignale DQS0_1,
DQS1_2, DQS0_2 und DQS1_1 sowie der Daten DQ<i> durchzuführen.
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Da
allgemein eine Speichersteuereinheit und ein Speicherelement Daten
senden und empfangen, ist es bevorzugt, dass sowohl die Funktion
des Senders 300 als auch die Funktion des Empfängers 400 in
einem einzigen Halbleiterelement implementiert sind. Es ist jedoch
nicht zwingend erforderlich, sowohl die Sender-, als auch die Empfängerfunktion
in einem einzigen Halbleiterelement zu implementieren.
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In
den oben beschriebenen Ausgestaltungen der vorliegenden Erfindung
werden zwei Gruppen von Daten übertragen.
Jedoch kann die Anzahl von Datengruppen erhöht und die Anzahl übertragener Abtastsignale
entsprechend angepasst werden. Vorzugsweise wird ein Paar Abtastsignale
(mit einer Phasendifferenz von 90 Grad) pro Datenbreite von 2 Byte
(16 Bit) übertragen.
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Wie
oben beschrieben, erfordert die vorliegende Erfindung keinen PLL
oder DLL in einem Empfänger,
wodurch die Schaltungsfläche
und der Energieverbrauch im Vergleich mit herkömmlichen QDR-Schnittstellensystemen
verringert werden. Da eine Quellensynchronisation unter Verwendung
eines Abtastsignals realisiert wird, kann zusätzlich Phasenrauschen effizient
entfernt werden. Da weiterhin anstelle eines Abtastsignals, wie
es in einem herkömmlichen
DDR-Speichersystem
verwendet wird, zwei Abtastsignale eingesetzt werden, ergibt sich
für die
vorliegende Erfindung eine einfache Kompatibilität mit existierenden DDR-Speichern.