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Die
Erfindung betrifft eine Hochgeschwindigkeitsschnittstellenschaltung,
einen Halbleiterspeicherchip mit derselben sowie ein Speichersystem, das
derartige Speicherchips enthält.
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Neuere
Entwicklungen für
schnelle Halbleiterspeicher führen
zu Hochgeschwindigkeitssignalübertragungsraten
von z.B. bis zu 7 Gbit/s. Diese Hochgeschwindigkeitssignalübertragungsraten
erfordern ein sorgfältiges
Design im Hinblick auf die Implementierung einer geeigneten Topologie
sowie ein geeignetes Design von Schnittstellenschaltungen zwischen
der Außenwelt
des Chips und den internen Schaltkreisen des Chips selbst.
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In
zukünftigen
Generationen von Speichersystemen werden die Speicherchips voraussichtlich kettenförmig angeordnet
sein, um die erzielbare Speicherdichte zu vergrößern. Um die Speicherchips kettenförmig anzuordnen,
sind serielle Hochgeschwindigkeitsschnittstellenschaltungen erforderlich,
die eine Repeater/Weiterleitungsfunktion für Datensignale als auch Kommando-und-Adresssignale
aufweisen.
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Eine
vorteilhafte Topologie des Anordnens von Speicherchips in einer
solchen Kette stellt eine Shared Loop Forward Architektur dar, in
der die Schreibdatensignale und Kommando-und-Adresssignale sowie
die Lesedatensignale zu/von den Halbleiterchips einen gemeinsamen
Lese-/Schreibbus verwenden und wobei die Lese- und Schreibdatensignale
sowie die Kommando-und-Adresssignale sich auf einem Speichermodul
in ein und derselben Richtung (unidirektional) durch einen Shared
Loop Forward Bus ausweiten.
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1 zeigt schematisch dargestellt
eine Anordnung von vier Speicherchips M1, M2, M3, M4, die in einer
Shared Loop Forward Architektur auf einem Speichermodul MMOD angeordnet
sind und mit einem Speichercontroller C verbunden sind, wobei jeder
Speicherchip M1 bis M4 in einem Speichersystem ein bestimmtes Rank
aus Rank 1 bis Rank 4 (oder eine Chipnummer) aufweist. In dem Beispiel von 1 wird ein serieller Fluss
von Schreibdatensignalen und Kommando-und-Adresssignalen WR/eCA durch den gemeinsam
verwendeten Shared Loop Forward Bus von dem Speichercontroller C (nicht
gezeigt) zu dem ersten Speicherchip M1 auf dem Speicherchip MMOD
geleitet. Schreibdatensignale und Kommando-und-Adresssignale können für den ersten Speicherchip M1
oder für
einen weiteren der Speicherchips M2 – M4 auf dem Speichermodul MMOD
bestimmt sein. Deshalb weist jeder Speicherchip M1 – M4 eine
Repeater- (oder Weiterleitungs-) Funktion RE auf. Diese Repeater-
oder Weiterleitungsfunktion ist ebenso zum Weiterleiten von Lesedaten
durch einen oder mehrere Speicherchips auf dem Speichermodul MMOD
zum Speichercontroller C erforderlich. 1 zeigt zudem, dass jeder Speicherchip
M1 bis M4 auf dem Speichermodul MMOD ein Taktsignal CLK sowie ein
getrenntes Rankauswahlsignal RS empfängt und diese weiterleitet,
wobei diese Signale vom Speichercontroller C erzeugt werden und
von dort getrennt, d.h. nicht innerhalb des Schreibdaten-/Kommando-und-Adresssignalflusses WR/eCA,
bereitgestellt werden. Wie gezeigt ist, kann das Taktsignal CLK
von dem letzten Speicherchip M4 in der Kette zum Speichercontroller
C (oder optional zu einem weiteren identischen Speichermodul) weitergeleitet
werden.
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Um
bestimmte Schnittstellenprozesse und die Weiterleitungsfunktion
RE zu implementieren, enthält
jeder Speicherchip M1 – M4
eine Hochgeschwindigkeitsschnittstellenschaltung I. Jeder Speicherchip
M1 – M4
enthält
zudem einen Speicherkern MCORE und eine mit dem Speicherkern MCORE
verknüpfte
Speicherkernschnittstelle MCOREINT.
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2 zeigt schematisch dargestellt
ein weiteres Beispiel einer Anordnung von vier Speicherchips M1 – M4 auf
einem Speichermodul MMOD in einer Kette mit einer Shared Loop Forward
Architektur, wobei die Anordnung von 2 sich
von derjenigen in 1 lediglich
dadurch unterscheidet, dass das Rankauswahlsignal RS nicht getrennt
von dem Speichercontroller C übertragen
wird, sondern in dem Signalfluss WR/eCA enthalten ist, der vom Speichercontroller
C übertragen
wird. Somit wird die Funktion, ob die Hochgeschwindigkeitsschnittstellenschaltung
I jedes Speicherchips M1 – M4
die Weiterleitungs-/Repeater-Funktion RE aufweist oder ob die Schreibdaten-/Kommando-und-Adresssignale WR/eCA
alternativ hierzu innerhalb des Speicherchips zu verarbeiten sind,
von dem in dem Daten/Kommando-und-Adresssignalfluss enthaltenen Ranksignal
RS gesteuert.
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Falls
der Datentransfer zwischen dem Speichercontroller C und dem Speichermodul
MMOD und zwischen den Speicherchips M1 – M4 auf dem Speichermodul
MMOD über
ein Protokoll geregelt wird und die Daten- und Kommandosignale in
dem Protokoll entsprechenden Signalframes organisiert sind, benötigt die
Speicherkernschnittstelle MCOREINT jedes Speicherchips M1 – M4 bestimmte
Ausrichtungsmaßnahmen,
eine Demultiplex-Funktion
und eine Frame-Dekodier-Funktion. Diese Erfindung konzentriert sich
jedoch mehr auf die Funktionen und den Schaltungsaufbau der Hochgeschwindigkeitsschnittstellen schaltung
I als auf die Funktionen und den Schaltungsaufbau der Speicherkernschnittstelle MCOREINT.
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Bezüglich eines
in den 1 und 2 gezeigten Systemdesigns eines
Speichermoduls MMOD liegen die folgenden Ziele vor: eine übereinstimmende
Ausbreitungsrichtung auf dem Speichermodul; eine übereinstimmende
Ausbreitungsverzögerung
für jeden
Speicherchip (Rank); eine übereinstimmende
Latenz für
jeden Speicherchip (Rank); keine funktionelle Verursachung einer
Kollision von Schreibdatensignalen oder Kommando-und-Adresssignalen sowie
Lesedaten auf dem gemeinsam verwendeten Bus; ebenso sollte die gleichzeitige
Kalibrierung des Speichercontrollers C einfach gehalten sein.
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In
Anbetracht obiger Ausführungen
gibt die Erfindung eine Hochgeschwindigkeitsschnittstellenschaltung
mit einer Repeater-/Weiterleitungs-Funktion an, die in Halbleiterspeicherchips
implementiert werden kann, welche in einer Shared Loop Forward Architektur
angeordnet sind, die oben mit Bezug auf 1 und 2 beschrieben
ist. Die Erfindung gibt ebenso einen Halbleiterspeicherchip mit
einer solchen Hochgeschwindigkeitsschnittstellenschaltung an als
auch ein Halbleiterspeichersystem, das eine Mehrzahl derartiger
Halbeiterspeicherchips enthält, die
auf einem Speichermodul angeordnet sind und miteinander in Form
einer Shared Loop Forward Architektur verknüpft sind.
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Gemäß einem
ersten Aspekt der Erfindung wird eine Hochgeschwindigkeitsschnittstellenschaltung
in einem Halbleiterspeicherchip mit einem Speicherkern implementiert,
wobei die Hochgeschwindigkeitsschnittstellenschaltung an einen gemeinsam verwendeten
Lese- und Schreibdaten-/Kommando-und-Adressbus angeschlossen werden
kann. Die Schnittstellenschaltung enthält: einen seriellen Ausgangsanschluss,
der mit einem seriellen Eingangsanschluss einer Schnittstellenschaltung
eines weiteren Halbleiterspeicherchips oder mit einem seriellen Eingangsanschluss
des Speichercontrollers verbunden werden kann; und einen seriellen
Eingangsanschluss zum Empfangen eines seriellen Flusses von Daten-/Kommando-und-Adresssignalen
von einem seriellen Ausgangsanschluss einer entsprechenden Schnittstellenschaltungssektion
eines vorausgehenden, übereinstimmenden
Halbleiterchips oder von einem seriellen Ausgangsanschluss eines
Speichercontrollers; einen Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfad
zum Weiterleiten von Lesedatensignalen und Schreibdaten-/Kommando-und-Adresssignalen,
die nicht für
den derzeitigen Halbleiterspeicherchip bestimmt sind und von dem
seriellen Eingangsanschluss empfangen werden; und einen Hauptsignalpfad,
der von einem parallelen Lesedateneingangsanschluss zu dem seriellen
Ausgangsanschluss führt zum Übermitteln
von Lesedaten vom Speicherkern und vom seriellen Eingangsanschluss
zu einem parallelen Schreibendaten-/Kommando-und-Adresssignal-Ausgangsanschluss,
um parallel Schreibdaten-/Kommando-und-Adresssignale in den Speicherkern zu übertragen.
Der Hauptsignalpfad enthält: eine
Synchronisationseinrichtung zum Synchronisieren von an dem seriellen
Eingangsanschluss empfangenen Daten-/Kommando-und-Adresssignalen mit
einem Referenztaktsignal; eine Seriell-zu-Parallel-Umwandlungseinrichtung
zum Umwandeln der für den
Halbleiterchip bestimmten Schreibdaten-/Kommando-und-Adresssignale
von seriell-nachparallel; einer ersten Taktdomänenumwandlungs- und Signalpuffereinrichtung
zum Puffern und Umwandeln der Taktdomäne der synchronisierten und
von seriell-nach-parallel umgewandelten und für den derzeitigen Halbleiterchip
bestimmten Daten-/Kommando-und-Adresssignale in eine Taktdomäne des Speicherkerns,
bevor diese dem parallelen Ausgangsanschluss und von hier dem Speicherkern übergeben werden;
eine zweite Taktumwandlungs- und Signalpuffereinrichtung zum Puffern
der parallelen Lesedatensignale, die von dem Speicherkern am parallelen Lesedateneingangsanschluss
empfangen werden, und zum Umwandeln deren Taktdomäne von der Taktdomäne des Speicherkerns
in eine Taktdomäne des
Referenztaktsignals; eine Parallel-zu-Seriell-Umwandlungseinrichtung
zum Umwandeln der gepufferten und hinsichtlich der Taktdomäne umgewandelten parallelen
Lesedatensignale in einen seriellen Lesedatensignalfluss; und eine
erste Einfügeeinrichtung zum
Einfügen
des von parallel-nach-seriell umgewandelten Lesedatensignalflusses
in den seriellen Datenfluss des Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfads sowie zum Übertragen
desselben an den seriellen Ausgangsanschluss. Die Hochgeschwindigkeitsschnittstelle
enthält
zudem einen Referenztaktempfangsanschluss zum Empfangen des Referenztaktsignals.
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Die
gegenwärtige
Hochgeschwindigkeitsschnittstellenschaltung kann prinzipiell über einen Takt
mit voller Rate, einen Takt mit halber Rate, einen Takt mit einem
Drittel der Rate oder über
einen Takt mit einem Viertel der Rate betrieben werden. Die Ausdrücke „volle
Rate", „halbe
Rate", „Drittel-Rate" und „Viertel-Rate" beziehen sich auf
eine Taktrate eines Referenztakts in Bezug auf einen fundamentalen Systemtakt.
Vorzugsweise enthält
die gegenwärtige Hochgeschwindigkeitsschnittstellenschaltung
in ihrem Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfad
eine synchronisierte Signalweiterleitungs-/Übermittlungs- und Synchronisationseinrichtung
zum Synchronisieren des weitergeleiteten Lese- und Schreibdaten-/Kommando-und-Adresssignals mit dem
Referenztaktsignal. Optional enthält die gegenwärtige Hochgeschwindigkeitsschnittstellenschaltung
als Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfad
einen transparenten Signalweiterleitungs-/Übermittlungspfad ohne Taktsignalsynchronisationsschaltkreis.
Darüber
hinaus kann die synchronisierte Signalweiterleitungs-/Übermittlungs-
und Synchronisationseinrichtung über
die Synchronisationseinrichtung des Hauptsignalpfads ausgebildet
sein. Die Hochgeschwindigkeitsschnittstellenschaltung kann eine
zweite Einfügeeinrichtung
enthalten, die vor dem seriellen Ausgangsanschluss angeordnet ist und über ein
externes Signal von dem Speichercontroller zum selektiven Schalten
zwischen den durch den transparenten Weiterleitungs-/Übermittlungspfad
weitergeleiteten Signalen und den durch den Hauptsignalpfad geleiteten
Signalen dient.
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Gemäß einer
beispielhaften Ausführung
enthält
die Hochgeschwindigkeitsschnittstellenschaltung zudem: eine nach
dem seriellen Eingangsanschluss vorgesehene Bit-Synchronisationseinheit
als Signalsynchronisationseinrichtung zum Abtasten und zum Bit-Synchronisieren
des seriellen Flusses von Daten-/Kommando-und-Adresssignalen entsprechend
dem Referenztakt; eine gerade/ungerade Bitausrichtungseinheit, die
seriell hinter die Bit-Synchronisationseinheit geschaltet ist und
zum Puffern der seriellen Daten-/Kommando-und-Adresssignale, die
von der Bit-Synchronisationseinheit
synchronisiert und abgetastet werden, sowie zum synchronen Ausrichten
der abgetasteten geraden und ungeraden Signale mit dem Referenztakt
dient; wobei die von der Seriell-zu-Parallel-Umwandlungseinheit
ausgebildete Seriell-zu-Parallel-Umwandlungseinrichtung hinter die
gerade/ungerade Bitausrichtungseinheit geschaltet ist zum Umwandeln
der synchronisierten Schreibdaten-/Kommando-und-Adresssignale, die von
der geraden/ungeraden Bitausrichtungseinheit gepuffert und ausgerichtet
werden, in die parallelen Schreibdaten-/Kommando-und-Adresssignale;
und wobei die erste Taktdomänenumwandlungs-
und Signalpuffereinrichtung, die von der Schreibdaten-/Kommando-und-Adresssignal-Verteilungs-FIFO-Einheit ausgebildet
ist, nach der Seriell-zu-Parallel-Umwandlungseinheit an dem parallelen
Ausgangsanschluss angeschlossen ist und zum Bereitstellen des parallelen
Schreibdatenflusses an den Speicherkern synchron zu einer internen
Taktrate des Speicherkerns und zur Kompensation unterschiedlichen
Datenversatzes und Drift dient. Die Bit-Synchronisationseinheit,
die gerade/ungerade Ausrichtungseinheit und die Seriell-zu-Parallel-Umwandlungseinheit
können
jeweils zum Bereitstellen des Referenztaktsignals an die jeweils
nächste
der Einheiten des Datensignalflusses zusammen mit den bereitgestellten
Daten-/Kommando-und-Adresssignalen vorgesehen sein. Der Hauptsignalpfad
kann zudem enthalten: eine Driftkompensations-FIFO-Einheit, die
der geraden/ungeraden Bit-Ausrichtungseinheit seriell nachgeschaltet
ist und zur Kompensation von Phasendrift der geraden/ungeraden Bitausgerichteten
seriellen Daten-/Kommando-und-Adresssignale synchron zu dem Referenztaktsignal
dient; und einen 2:1-Serializer, welcher der ersten Einfügeeinrichtung
und der Driftkompensations-FIFO-Einheit seriell nachgeordnet ist.
Ein Dateneingang der Seriell-zu-Parallel-Umwandlungseinheit ist
mit einem Ausgang der bevorzugten Kompensations-FIFO-Einheit verbunden.
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Die
Hochgeschwindigkeitsschnittstellenschaltung kann in vorteilhafter
Weise enthalten: eine De-Emphasize-FIR-Einheit, die dem 2:1-Serializer seriell
vorgeschaltet und der Driftkompensations-FIFO-Einheit nachgeschaltet
ist und zur Kanalanpassung dient, um eine Intersymbolinterferenz zu
kompensieren. Die Driftkompensations-FIFO-Einheit weist eine der
Mehrzahl von Symbolsequenzen des seriellen Daten/Kommando-und-Adresssignals entsprechende
Tiefe auf. Vorzugsweise kann die De-Emphasize-FIR-Einheit über ein
externes Signal von dem Speichercontroller ausgeschaltet werden.
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Gemäß einer
weiteren Ausführung
der Hochgeschwindigkeitsschnittstelle werden die erste und zweite
Taktdomäneumwandlungs-
und Signalpuffereinrichtungen jeweils ausgebildet durch: eine Schreibdaten-/Kommando-und-Adresssignalübergabe-FIFO-Einheit, die
mit dem parallelen Ausgangsanschluss vor der Seriell-zu-Parallel-Umwandlungseinrichtung
verbunden ist und zum Bereitstellen des parallelen Schreibdatenflusses
an den Speicherkern synchron zu einer internen Taktrate des Speicherkerns
und zum Kompensieren von verschiedenartigem Datenversatz und Drift
dient; und einer Lesedatensignalübergabe-FIFO-Einheit,
die mit dem parallelen Eingangsanschluss vor der Parallel-zu-Seriell-Umwandlungseinrichtung
verbunden ist, wobei die Schreib- und Auslesevorgänge von
Schreibdaten in/von der Schreibdaten-/Kommando-und-Adresssignalübergabe-FIFO-Einheit durch
das Referenztaktsignal und das Taktsignals des Speicherkerns synchronisiert
sind und Schreib- und
Auslesevorgänge
von Lesedaten von der Lesedatensignalübergabe-FIFO-Einheit durch
das Taktsignal des Speicherkerns und den Referenztakt synchronisiert
sind.
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Ebenso
können
die ersten und zweiten Taktdomänenumwandlungs- und Signalpuffereinrichtungen über eine
gemeinsam verwendete Lese- und Schreibdatensignalübergabe-FIFO-Einheit
ausgebildet sein, die an dem parallelen Lesedateneingangsanschluss
und dem parallelen Schreibdaten-/Kommando-und-Adresssignal-Ausgangsanschluss von/zu
dem Speicherkern vorgesehen ist, wobei Schreib- und Auslesevorgänge von
Schreibdaten in/von der gemeinsam verwendeten Lese- und Datensignalübergabe-FIFO-Einheit über das
Referenztaktsignal und das Taktsignal des Speicherkerns synchronisiert
werden und Schreib- und Auslesevorgänge von Lesedaten in/von der gemeinsam
verwendeten Lese- und Schreibdatensignalübergabe-FIFO-Einheit durch das Referenztaktsignal
und das Taktsignal des Speicherkerns synchronisiert werden, und
ein Modusschalter nach der gemeinsam verwendeten Lese- und Schreibdatenübergabe-FIFO-Einheit
vorgesehen ist zum Umschalten des seriell-nach-parallel gewandelten
Schreibdaten-/Kommando-und-Adresssignals
von der Seriell-zu-Parallel-Umwandlungseinrichtung
und des diesbezüglichen
Referenztaktsignals für
den Schreibvorgang auf die gemeinsam verwendete Lese- und Schreibdatenübergabe-FIFO-Einheit
und des über
einen Lesevorgang von der gemeinsam verwendeten Lese- und Schreibdatenübergabe-FIFO-Einheit
gelesenen Datensignals auf die Parallel-zu-Seriell-Umwandlungseinrichtung
synchron zum Referenztakt.
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Gemäß einem
zweiten Aspekt der Erfindung enthält ein Halbleiterspeicherchip
einen Speicherkern und die Hochgeschwindigkeitsschnittstellenschaltung
mit den oben beschriebenen Merkmalen. In diesem Halbleiterspeicherchip
kann der Speicherkern ein dynamischer RAM-Speicherkern sein.
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Gemäß einem
dritten Aspekt der Erfindung enthält ein Halbleiterspeichersystem
eine Mehrzahl der wie vorhergehend beschriebenen Halbleiterspeicherchips,
die auf einem Speichermodul angeordnet sind und in Form einer Shared
Loop Forward Architektur verbunden sind, wobei jeder Speicherchip
ein verschiedenes Speicherrank aufweist und über einen gemeinsam verwendeten
Lesedaten/Schreibdaten/Kommando-und-Adressbus in einer Punkt-zu-Punkt-Weise
mit einem Speichercontroller verbunden ist.
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Die
obigen und weiteren Merkmale und Vorteile der Erfindung werden bei
Betrachtung der nachfolgenden detaillierten Beschreibung spezifischer Ausführungsformen
der Erfindung, insbesondere in Zusammenhang mit den begleitenden
Abbildungen, ersichtlich, wobei übereinstimmende
Bezugskennzeichen übereinstimmende
Elemente kennzeichnen.
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Die
begleitenden Abbildungen dienen mit der obigen allgemeinen Beschreibung
und der unten stehenden detaillierten Beschreibung der Erläuterung der
Prinzipien der Erfindung.
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1 zeigt
schematisch dargestellt ein erstes Beispiel einer Shared Loop Forward
Anordnung von vier Speicherchips auf einem Speichermodul und deren
gegenseitige Verbindung über
ein gemeinsam verwendetes Bussystem, wobei ein Ranksignal getrennt
von einem Speichercontroller an das Speichermodul übertragen
wird.
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2 zeigt
schematisch dargestellt ein zweites Beispiel einer Shared Loop Forward
Anordnung von vier Speicherchips auf einem Speichermodul, wobei
ein Rankauswahlsignal in einem Schreibdaten-/Kommando-und-Adresssignalfluss
vom Speichercontroller enthalten ist.
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3 zeigt
schematisch dargestellt ein funktionelles Blockdiagramm einer ersten
Ausführungsform
einer Hochgeschwindigkeitsschnittstellenschaltung zum Empfangen
und Übertragen
eines Lese- und Schreibdaten-/Kommando-und-Adresssignalflusses, wobei die Hochgeschwindigkeitsschnittstelle einen
transparenten Weiterleitungs-/Übermittlungspfad
enthält.
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4 zeigt
schematisch dargestellt ein funktionelles Blockdiagramm einer zweiten
bevorzugten Ausführungsform
einer Hochgeschwindigkeitsschnittstellenschaltung, die ebenso einen
transparenten Signalweiterleitungs-/Übermittlungspfad
enthält.
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In 3,
die schematisch eine erste Ausführungsform
der Hochgeschwindigkeitsschnittstellenschaltung I zeigt, sind ein
Hauptsignalpfad 10 und ein Daten-/Kommando-und-Andresssignal-Weiterleitungs-/Übermittlungspfad
zwischen einem seriellen Eingangsanschluss DATA/eCA_IN und einem
seriellen Ausgangsanschluss DATA/eCA_OUT ausgebildet, die entsprechend
einem Shared Loop Forward Lese- und Schreibdaten-/Kommando-und-Adressbus verbunden
werden sollen (siehe 1 und 2). Zudem
ist der Hauptsignalpfad 10 mit einem parallelen Lesedateneingangsanschluss
RD von einem Speicherkern MCORE (nicht gezeigt) verbunden als auch
mit einem parallelen Schreibdaten-/Kommando-und-Adresssignalanschluss WR/eCA
vom Speicherkern MCORE.
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Wie
mit unterbrochenen Linien angedeutet ist, kann die Hochgeschwindigkeitsschnittstellenschaltung
I einen optionalen transparenten Signalweiterleitungs-/Übermittlungspfad 11tre aufweisen, der
lediglich eine Pufferschaltung BUF2 und keinen Taktsignalsynchronisationsschaltkreis
aufweist.
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An
den Speicherkern MCORE gerichtete Schreibdatensignale sowie Kommando-und-Adresssignale
für den
Speicherchip werden von dem seriellen Eingangsanschluss DATA/eCA_IN
durch die Sektionen 10A, 10B, 10C, 10G und 10H des
Hauptsignalpfads 10 zu dem Speicherkern MCORE übertragen.
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Lese-
und Schreibdatensignale als auch Kommando-und-Adresssignale, welche
von dem seriellen Eingangsanschluss DATA/eCA_IN empfangen werden
und nicht an den hiesigen Speicherkern gerichtet sind, sondern entweder
dem Speichercontroller C oder einem nachfolgenden übereinstimmenden Speicherchip über den
seriellen Ausgangsanschluss DATA/eCA_OUT weitergeleitet werden sollen,
werden ent sprechend einer gewöhnlichen
Funktion durch einen synchronisierten Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfad
mit den Sektionen 10A, 10B, 10C, 10D, 10E und 10F des
Hauptsignalpfads 10 übertragen,
welche deshalb als 10A(re)-10F(re) (re = Weiterleitungseinrichtung)
gekennzeichnet werden. Optional können die nicht für den derzeitigen Speicherkern
bestimmten Lese- und
Schreibdatensignale sowie die Kommando-und-Adresssignale entsprechend
einer speziellen Funktion durch den transparenten Signalweiterleitungs-/Übermittlungspfad 11tre weitergeleitet
werden, der lediglich die Pufferschaltung BUF2 und eine über den
Modusschalter MODES2 implementierte zweite Einfügeeinrichtung enthält, welche
vor dem seriellen Ausgangsanschluss DATA/eCA_OUT in der letzten
Sektion 10F(re) vorgesehen ist. Der Modusschalter MODES2 wird über ein
externes Modusumschaltsignal CTRL2 von dem Speichercontroller zum
selektiven Umschalten zwischen den durch den transparenten Weiterleitungs-/Übermittlungspfad 11tre übermittelten
Signalen und den durch den synchronisierten Signalweiterleitungsübermittlungspfad übermittelten
Signalen gesteuert. Die aus dem Speicherkern gelesenen Lesesignale,
die dem parallelen Lesedateneingangsanschluss RD eingespeist werden,
werden durch die Sektionen 10H, 10G, 10C, 10D, 10E und 10F des Hauptsignalpfads
zum seriellen Ausgangsanschluss DATA/eCA_OUT weitergeleitet.
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Die
Hochgeschwindigkeitsschnittstellenschaltung I enthält zudem
einen Referenztaktempfangsanschluss CLK_IN zum Empfangen eines Referenztaktsignals
CLK_ref(hr), das in dieser Ausführungsform
ein Signal mit halber Rate darstellt. Somit entspricht die Taktrate
des Referenztaktsignals CLK_ref einer Hälfte der Frequenz eines Systemtakts
(nicht gezeigt). Die mit gepunkteten Linien gezeigten Taktsignalleitungen
verteilen den Referenztakt und ein Taktsignal CLK_ref (2hr), das
die doppelte Frequenz aufweist und vom Referenztakt abgeleitet und
hinsichtlich der Phase hierauf bezogen ist, zu den Komponenten des
unten beschriebenen Hauptsignalpfads.
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Nach
einer ersten Pufferschaltung BUF1 verzweigt sich der Signalpfad
vom seriellen Eingangsanschluss DATA/eCA_IN in den Hauptsignalpfad 10 und
in den transparenten Lese- und Schreibdaten-/Kommando-und-Adress-Weiterleitungs-/Übermittlunspfad 11tre.
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Die
Sektionen 10A, 10B, 10C, 10D, 10E und 10F des
Hauptsignalpfads werden nachfolgend beschrieben. Die Sektion 10A enthält eine
Bitsynchronisationseinheit SYNC zum Abtasten und Bit-Synchronisieren
des seriellen Daten-/Kommando-und-Adresssignalflusses entsprechend dem
Referenztakt CLK_ref(hr), der am Taktempfangsanschluss CLK_IN empfangen
wird.
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Ein
Lese-/Schreibdaten-/Kommando-und-Adresssignalfluss mit geraden Bits
und ein Lese-/Schreibdaten-/Kommando-und-Adresssignalfluss mit ungeraden Bits
werden jeweils von der Bitsynchronisationseinheit SYNC an Eingänge der
Sektion 10B eingespeist, welche eine gerade/ungerade Bitausrichtungseinheit
BAL aufweist, die der Bitsynchronisationseinheit SYNC seriell nachgeschaltet
ist. Zusammen mit den Lese-/Schreibdaten-/Kommando-und-Adresssignalflüssen mit
geraden und ungeraden Bits führt
die Bitsynchronisationseinheit SYNC der Bitausrichtungseinheit BAL
ein gerades Taktsignal CLK_even und ein ungerades Taktsignal CLK_odd
zu zum Ausrichten der abgetasteten geraden und ungeraden Teile des
Lese-/Schreibdaten-/Kommando-und-Adresssignalflusses mit dem geraden
und ungeraden Taktsignal.
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Die
Sektion 10C ist seriell der Bitausrichtungseinheit BAL
im Hauptsignalpfad 10 nachgeschaltet und enthält ein Driftkompensations-FIFO zum
Kompensieren von bestimmtem Datenversatz und Drift. Das Driftkompensations-FIFO
weist eine Länge
auf, die einer Mehrzahl von Symbolsequenzen der seriellen Daten-/Kommando-und-Adresssignale entspricht.
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Der
Hauptsignalpfad 10 enthält
entlang seines Schreibsignalzweiges eine Seriell-zu-Parallel-Umandlungseinrichtung
S/P (Sektion 10G) zum Umwandeln der seriellen Schreibdaten-/Kommando-und-Adresssignale,
die von BAL Bit-ausgerichtet wurden und von dem Driftkompensations-FIFO Drift-kompensiert
wurden, in einen parallelen Datenfluss von Schreibdaten-/Kommando-und-Adresssignalen.
Zudem enthält
der Lesesignalpfad als Teil der Sektion 10G eine Parall-zu-Seriell-Umwandlungseinrichtung
P/S zum Umwandeln der parallelen Lesedaten von dem Speicherkern
MCORE in einen seriellen Lesedatenfluss.
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Die
Sektion 10H enthält
eine Schreib-FIFO als letzte Stufe des Schreibsignalzweiges des
Hauptsignalpfads 10, das der Seriell-zu-Parallel-Umwandlungseinrichtung
S/P nachgeschaltet ist. Das Schreib-FIFO ist mit seinem Signalausgang
mit dem parallelen Ausgangsanschluss WR/eCA verbunden zur Übergabe
paralleler Schreibdaten-/Kommando-und-Adresssignale an den Speicherkern
MCORE. Zudem enthält
die Sektion 10H in dem Lesesignalpfad ein Lese-FIFO, das
an seinem Eingang mit dem parallelen Lesedateneingangsanschluss
verbunden ist und das mit seinem Ausgang mit der Parallel-zu-Seriell-Umwandlungseinrichtung
P/S in der Sektion 10G verbunden ist.
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Das
Schreib-FIFO dient der Taktdomänenumwandlung
und als Signalpuffereinrichtung zum Puffern der synchronisierten
und parallelisierten Schreibdaten-/Kommando-und-Adressignale und zum
Umwandeln der Taktdomäne
der letzteren in die Taktdomäne
CLK(1/8) des Speicherkerns MCORE. Das Lese-FIFO dient ebenso als
Taktdomänenumwandlungseinrichtung
und als Signalpuffer zum Puffern der parallelen Lesedatensignale
von dem Speicherkern und zum Unwandeln deren Taktdomäne in die
Taktdomäne
des Referenztaktsignals CLK_ref.
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Der
Hauptsignalpfad enthält
die Sektion 10D, die eine erste über einen Modusschalter MODES1
implementierte erste Einfügeeinrichtung enthält und zum
Einfügen
des von der P/S von parall-nach-seriell umgewandelten Lesedatensignalflusses
in den seriellen Datenfluss dient, der durch den synchronisierten
Signalweiterleitungs-/Übermittlungspfad
weitergeleitet wurde, d.h. durch SYNC, BAL und das Driftkompensations-FIFO
der Sektionen 10A(re), 10B(re) und 10C(re).
Der Modusschalter MODES1 wird über
ein Steuersignal CTRL1 gesteuert, das entweder einem externen und
vom Speichercontroller C bereitgestellten Signal oder einem vom
Speicherchip erzeugten internen Signal entsprechen kann. Tatsächlich wird
der Modusschalter MODES1 von dem Rankauswahlsignal RS gesteuert,
das entweder von dem Speichercontroller C (1) übertragen
wird oder in den Schreibdaten-/Kommando-und-Adresssignalfluss eingebettet ist
und vom Speicherchip ausgewertet und erzeugt wird (2).
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Der
Hauptsignalpfad 10 enthält
zudem eine Sektion 10E, die einen De-Emphasis-FIR-Filter
(FIR = Finite Impulse Response) aufweist zum Anpassen der Signale
an die Kanaleigenschaften dient. Der FIR-Filter FIR basiert auf
dem Konzept „invert
and delay", d.h.
invertiere und verzögere.
Die Filtergewichtung wird innerhalb der Ansteuereinrichtung erzeugt.
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Die
Sektion 10F ist seriell mit dem FIR-Filter FIR verbunden
und enthält
einen 2:1-Serializer SER bevor die Lese- /Schreibdaten-/Kommando-und-Adresssignale
von einem weiteren Puffer BUF3 gepuffert werden und über den
seriellen Daten-/Kommando-und-Adresssignal-Ausgangsanschluss
an den Speichercontroller C oder den nächsten Speicherchip ausgegeben
werden.
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In
der optionalen Variante, die den transparenten Signalweiterleitungs-/Übermittlungspfad 11tre enthält, weist
die Sektion 10F(re) zudem eine zweite Einfügeeinrichtung
auf, welche einen zweiten Modusschalter MODES2 darstellt, der von
einem externen Steuersignal CTRL2 gesteuert wird.
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Der
FIR-Filter FIR kann über
ein externes An/Aus-Signal aktiviert/deaktiviert werden. Darüber hinaus
enthält
der Taktsignalpfad von dem Referenztaktempfangsanschluss CLK_IN
(mit gepunkteten Linien dargestellt) einen Taktpuffer/Multiplizierer CLK_ML
zum Puffern des Taktsignals CLK_ref(hr) und zum Multiplizieren des
letzteren mit einem Faktor von 2. Die Bit-Synchronisationseinheit
SYNC überträgt die geraden
und ungeraden Taktsignalteile CLK_even und CLK_odd an die gerade-ungerade Bit-Ausrichtungseinheit
BAL und letztere überträgt das ausgeglichene
Taktsignal an das Driftkompensations-FIFO. Das Driftkompensations-FIFO
empfängt das
Referenztaktsignal mit doppelter halber Rate CLK_ref (2hr) an dessen
Reset-Anschluss und dieses doppelte Halbratenreferenztaktsignal
CLK_ref (2hr) wird ebenso dem FIR-Filter FIR, der Seriell-zu-Parallel-Umwandlungseinrichtung
S/P, der Parallel-zu-Seriell-Umwandlungseinrichtung P/S und von
dort aus dem Schreib-FIFO und dem Lese-FIFO übermittelt. Letzteres empfängt ebenso
das oktale Ratentaktsignal CLK (1/8) von dem Speicherkern zum Durchführen der
Taktdomänenumwandlung.
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Wie
oben beschrieben und in 3 gezeigt ist, weist diese Ausführungsform
der Hochgeschwindigkeitsschnittstellenschaltung gemäß einer
ersten bevorzugten Ausführungsform
auf:
- – einen
seriellen Ausgangsanschluss, der mit einem seriellen Eingangsanschluss
einer Schnittstellenschaltung eines nachfolgenden (nachgeschalteten)
Speicherchips oder mit einem seriellen Eingangsanschluss des Speichercontrollers verbunden
werden kann;
- – einen
seriellen Eingangsanschluss zum Empfangen eines seriellen Flusses
von Daten-/Kommando-und-Adresssignalen von einem seriellen Ausgangsanschluss
einer entsprechenden Schnittstellenschaltungssektion eines vorhergehenden
(vorgeschalteten) übereinstimmenden Speicherchips
oder von einem seriellen Ausgangsanschluss eines Speichercontrollers;
- – einen
Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfad
zum Weiterleiten von Lesedatensignalen und Schreibdaten-/Kommando-und-Adresssignalen, die
nicht für
den Halbleiterchip bestimmt sind und von dem seriellen Eingangsanschluss empfangen
werden; und
- – einen
Hauptsignalpfad, der von einem parallelen Lesedateneingangsanschluss
zu dem seriellen Ausgangsanschluss führt zum Übermitteln von Lesedaten von
dem Speicherkern und vom seriellen Eingangsanschluss zu einem parallelen Schreibdaten-/Kommando-und-Adresssignalausgangsanschluss,
um parallele Schreibdaten-/Kommando-und-Adresssignale
in den Speicherkern zu übermitteln
und der zusätzlich
aufweist:
- – eine
Synchronisationseinrichtung zum Synchronisieren von an dem seriellen
Eingangsanschluss empfangenen Daten-/Kommando-und-Adresssignalen
mit einem Referenztaktsignal;
- – eine
Seriell-zu-Parallel-Umwandlungseinrichtung zum Umwandeln der für den Halbleiterspeicherchip
bestimmten Schreibdaten-/Kommando-und-Adresssignale von seriell-nach-parallel;
- – eine
erste Taktdomänenumwandlungs-
und Signalpuffereinrichtung zum Puffern und Umwandeln der Taktdomäne der synchronisierten
und von seriell-nach-parallel
umgewandelten und für
den derzeitigen Speicherchip bestimmten Daten-/Kommando-und-Adresssignale
in eine Taktdomäne
des Speicherkerns bevor diese dem parallelen Ausgangsanschluss und
von dort dem Speicherkern übergeben
werden;
- – eine
zweite Taktdomänenumwandlungs-
und Signalpuffereinrichtung zum Puffern der parallelen Lesedatensignale,
die von dem Speicherkern am parallelen Lesedateneingangsanschluss
empfangen wurden, und zum Umwandeln deren Taktdomäne von der
Taktdomäne
des Speicherkerns in die Taktdomäne
des Referenztaktsignals;
- – eine
Parallel-zu-Seriell-Umwandlungseinrichtung zum Umwandeln der gepufferten
und hinsichtlich der Taktdomäne
umgewandelten parallelen Lesedatensignale in einen seriellen Lesedatensignalfluss;
- – eine
erste Einfügeeinrichtung
zum Einfügen
des von parallel-nach-seriell umgewandelten Lesedatensignalflusses
in den seriellen Datenfluss des Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfads
und zum Übermitteln
desselben an den seriellen Ausgangsanschluss, wobei
die
Hochgeschwindigkeitsschnittstellenschaltung zudem einen Referenztaktempfangsanschluss
zum Empfangen des Referenztaktsignals enthält.
-
Der
Lese- und Schreibdaten-/Kommando-und-Adresssignal-Weiterleitungs-/Übermittlungspfad
stellt hinsichtlich dessen gewöhnlicher
Funktion einen synchronisierten Signalweiterleitungs-/Übermittlungspfad
dar, der Sektionen und Schaltungsblöcke des Hauptsignalpfads verwendet
zum Synchronisieren der weitergeleiteten Lese- und Schreibdaten-/Kommando-und-Adresssignale
mit dem Referenztakt, nämlich
die Bitsynchronisationseinheit SYNC, die gerade-ungerade Bitausrichtungseinheit BAL,
das Driftkompensations-FIFO, den Modusschalter MODES1, den FIR-Filter
FIR, den 2:1-Serializer SER und die Pufferschaltung BUF3 der Sektionen 10A(re) bis 10F(re).
Falls lediglich der synchronisierte Signalweiterleitungs-/Übermittlungs-
und Synchronisationspfad vorliegt, kann der zweite Modusschalter
MODES2 weggelassen werden.
-
Die
Hochgeschwindigkeitsschnittstellenschaltung I gemäß einer
optionalen Variante weist den transparenten Signalweiterleitungs-/Übermittlungspfad 11tre und
den zweiten Modusschalter MODES2 auf. Der transparente Signalweiterleitungs-/Übermittlungspfad 11tre ermöglicht eine
vorteilhafte transparente Signalübermittlung
z.B. während
des Testbetriebs des Speicherchips mit dieser Hochgeschwindigkeitsschnittstellenschaltung
I. Es ist zudem zu beachten, dass die in 3 gezeigte Ausführungsform
die getrennten Schreib- und Lese-FIFOs enthält, die jeweils der Implementierung der
ersten und zweiten Taktdomänenumwandlungs- und
Signalpuffereinrichtung dienen.
-
Die
in 4 gezeigte zweite bevorzugte Ausführungsform
weist in der Sektion 10H alternativ ein gemeinsam verwendetes
Lese-/Schreib-FIFO und einen über
das Steuersignal CTRL1 (Ranksignal) gesteuerten dritten Modusschalter
MODES3 auf. Der dritte Modusschalter MODES3 dient dem Umschalten
zwischen den parallelen Schreibdaten-/Kommando-und-Adress- signalen von der
Seriell-zu-Parallel-Umwandlungseinrichtung S/P zum gemeinsam verwendeten
Lese-/Schreib-FIFO und der parallelen Lesedatensignale von dem gemeinsam verwendenten
Lese-/Schreib-FIFO zur Parallel-zu-Seriell-Umwandlungseinrichtung
P/S. Diese dient zudem dem Umschalten der Taktsignale von der Seriell-zu-Parallel-Umandlungseinrichtung
S/P und der Parallel-zu-Seriell-Umwandlungseinrichtung P/S, die
zum gemeinsam verwendeten Lese/Schreib-FIFO zu übermitteln sind.
-
Alle
weiteren funktionellen Merkmale und Schaltungskonstruktionen der
in 4 gezeigten Ausführungsform stimmen mit denjenigen
von 3, die oben beschrieben sind, überein.
-
Beide
Ausführungsformen
der bevorzugten Hochgeschwindigkeitsschnittstellenschaltung I in 3 und 4 weisen
die folgenden Lese-/Schreib-Hochgeschwindigkeitsmakromerkmale auf
- – Bit-Synchronisation
(SYNC);
- – Gerade-ungerade
Bitausrichtung (BAL);
- – Feed
Forward Drift Compensation (Drift kompensations-FIFO);
- – Einfügen von
Daten (MODES1);
- – De-Emphasis
(FIR-Filter), und
- – transparente
Weiterleitung (optional).
-
Das
am Referenztaktempfangsanschluss CLK_IN empfangene Referenztaktsignal
CLK_ref (hr) der beschriebenen und in 3 und 4 gezeigten
bevorzugten Ausführungsformen
stellt ein Referenztaktsignal mit halber Rate dar, wobei die Taktrate
desselben eine Hälfte
der Taktrate eines fundamentalen Speichersystemtakts (nicht gezeigt)
beträgt.
Jedoch gilt zu beachten, dass die Taktrate des Referenztaktsignals
ebenso ein Drittel oder ein Viertel der Taktrate des Speichersystemtakts
sein kann. Auf dieselbe Weise kann die Taktrate des Referenztaktsignals
gleich der Taktrate des Speichersystemtakts sein.
-
Vorzugsweise
wird die vorgeschlagene Hochgeschwindigkeitsschnittstellenschaltung
auf die in 1 und 2 gezeigten
Speicherchips M1 – M4 übertragen,
die einen Speicherkern MCORE enthalten, wobei die Speicherkernschnittstelle
MCOREINT und die gegebene Hochgeschwindigkeitsschnittstellenschaltung
I obige Eigenschaften aufweisen. Der Speicherkern dieses Halbleiterspeicherchips
kann ein dynamischer RAM-Speicherkern sein.
-
Zudem
können
mehrere Halbleiterspeicherchips, z.B. vier Speicherchips M1 – M4 wie
in 1 und 2 gezeigt, welche jeweils die
vorgeschlagene Hochgeschwindigkeitsschnittstellenschaltung enthalten,
in einem Halbleiterspeichersystem enthalten sein, bei dem die Speicherchips
M1 – M4
auf einem Speichermodul MMOD in der Form einer Kette mit einer Shared
Loop Forward Architektur angeordnet sind und mittels eines gemeinsam
verwendeten Lese- und Schreibdaten-/Kommando-und-Adresssbusses und einer
Punkt-zu-Punkt-Verbindung mit einem Speichercontroller verbunden
sind. Somit weist ein Halbleiterspeichersystem, in dem die Halbleiterchips die
vorgeschlagene Hochgeschwindigkeitsschnittstellenschaltung aufweisen
und auf einem Speichermodul angeordnet und in Form einer Shared
Loop Forward Architektur verbunden sind, die folgenden vorteilhaften
Eigenschaften auf:
- – die Ausbreitungsdauer für Lesedaten/Schreibdaten
und Kommando-und-Adresssignale ist an die Struktur angepasst;
- – die
Summe der Ausbreitungszeiten ist für jedes Rank konstant;
- – Lesedaten
RD jedes Ranks werden naturgemäß eingefügt;
- – die
Systemkalibrierung ist vergleichsweise einfach;
- – der
Speichercontroller lokalisiert keine beliebige Anordnung eines Speicherchips
auf der Leitung;
- – die
Hochgeschwindigkeitsschnittstellenschaltung I jedes Speicherchips
wird in einer vollständig
synchronisierten Weise betrieben; und
- – im
Falle des transparenten Weiterleitungspfads der Hochgeschwindigkeitsschnittstellenschaltung bilden
die Speicherchips eine Verzögerungsleitung
aus, welche dem Speichercontroller vollständig transparent ist.
-
Die
vorgeschlagenen Speicherchips und das erfindungsgemäße Speichersystem
eignen sich zum Übertragen
und Empfangen eines seriellen Flusses von Lese- und Schreibdaten-/Kommando-und-Adresssignalen
(mit optionalen Rankauswahlsignalen) in Form von Signalframes gemäß einem
vorbestimmten Protokoll und sind somit in idealer Weise für die Hochgeschwindigkeitssignalübertragungsraten
zukünftiger
Halbleiterspeichergenerationen geeignet.
-
Obwohl
in 1 und 2 vier Speicherchips M1 – M4 als
auch deren Anordnung auf dem Speichermodul MMOD gezeigt sind, erkennt
ein Fachmann, dass die Anzahl der auf einem Speichermodul angeordneten
erfindungsgemäßen Speicherchips
hiervon abweichen kann, so dass das Halbleiterspeichermodul eine
beliebige Anzahl von Speicherchips enthalten kann, die jeweils die
vorgeschlagene Hochgeschwindigkeitsschnittstellenschaltung enthalten
und in Form einer Shared Loop Forward Architektur verkettet sind.
Ebenso kann das vorgeschlagene Halbleiterspeichersystem mehr als
ein Speichermodul enthalten, wobei die Shared Loop Forward Architektur
mit mehreren Speichermodulen eine Ringstruktur ausbildet.
-
Obwohl
die Erfindung hierin detailliert mit Bezug auf spezifische Ausführungsformen
erläutert wurde,
erkennt ein Fachmann, dass verschiedenartige Änderungen und Modifikationen
durchgeführt werden
können,
ohne vom Schutzbereich der Erfindung abzuweichen. Derartige Modifikationen
werden im Rahmen des Schutzbereichs der beigefügten Patentansprüche und
deren Äquivalente
erfasst.
-
- M,
M1, M2, M3, M4
- Halbleiterspeicherchips
- MMOD
- Speichermodul
- CLK
- Taktsignal
- C
- Speichercontroller
- RD
- Lesedaten
- RE
- Weiterleitung
- WR/eCA
- gemeinsam
verwendeter Lese- und Schreibdaten-/Kommando-und-Adressbus
- RS
- Rank-Auswahlsignal
- MCORE
- Speicherkern
- MCOREINT
- Speicherkernschnittstelle
- I
- Hochgeschwindigkeitsschnittstellenschaltung
- DATA/eCA_IN
- serieller
Lese- und Schreib-Daten-/Kommando-
und Adresssignaleingangsanschluss (vom C oder vorhergehendem M)
- BUF1,
2, 3
- erste,
zweite, dritte Pufferschaltung
- CLK_IN
- Referenztakteingangsanschluss
- CLK_ref(hr)
- Halbratenreferenztakt
- CLK_ML
- Taktpuffer-Multiplizierer
- CLK_ref(2hr)
- doppeltes
Halbratenreferenztaktsignal
- CLK_even,
CLK_odd
- gerade,
ungerade Referenztaktkomponenten
- 10A(re),
10B(re), 10C(re), 10D(re), 10E(re), 10F(re)
- gemeinsame
Sektionen des Hauptsignalpfads und des synchronisierten Signal-weiterleitungs-/Übermittlungspfads
- 11tre
- transparenter
Signalweiterleitungs-/Übermittlungspfad
- SYNC
- Bitsynchronisationseinheit
- BAL
- gerade-ungerade
Bitausrichtungseinheit
- MODES1,
MODES2, MODES3
- erste
bis dritte Modusschalter
- FIR
- Finite
Impulse Response Filter
- SER
- 2:1
Serializer
- P/S
- Parallel-zu-Seriell
Umwandlungseinrichtung
- S/P
- Seriell-zu-Parallel
Umwandlungseinrichtung
- 10G,
10H
- weitere
Sektionen des Hauptsignalpfads
- CLK(1/8)
- oktaler
Ratentakt vom Speicherkern
- write
FIFO
- erste
Taktdomänenumwandlungs-
und Signalpuffereinrichtung
- read
FIFO
- zweite
Taktdomänenumwandlungs-
und Signalpuffereinrichtung
- read/write
FIFO
- gemeinsam
verwendete erste und zweite Taktdomänenumwandlungs- und Signalpuffereinrichtung
- CTRL1,
CTRL2
- externe
Steuersignale für die
ersten bis dritten Modusschalter
- ON/OFF
- Freigabesignal
für FIR