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TECHNISCHES
FELD DER ERFINDUNG
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Die
vorliegende Erfindung bezieht sich allgemein auf Elektronik und
spezieller auf Schaltkreise zur Umwandlung der Flussrate von seriellen
Daten. Noch spezieller bezieht sich die vorliegende Erfindung auf
eine Lösung
zur Umwandlung der Rate von seriellen Verbindungsdaten zwischen
einer hohen Rate, für
die ein Datenrahmen hoher Rate benutzt wird und einer niedrigen
Rate, für
die ein Datenrahmen niedriger Rate benutzt wird, in beiden Richtungen
auf eine Weise, bei der die Daten nicht in ein paralleles Format
umgewandelt werden, und bei dem der Datenrahmen niedriger Rate als
Nutzinformation innerhalb des Rahmens hoher Rate zentriert wird,
um für
Jitter-Toleranz zu sorgen.
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HINTERGRUND DER ERFINDUNG
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1. Feld der Erfindung
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Das
synchrone optische Netz (Synchronous Optical Network, SONET) ist
ein neuer ANSI-Standard,
für die
fortschrittliche Übertragung über optische
Fasern. SONET definiert eine optische Standard-Schnittstelle, die
Verbindungen über
mittlere Entfernungen zwischen Einrichtungen erlaubt, die von verschiedenen
Herstellern hergestellt wurden. Die Raten-Umwandlung von aus SONET-Takten abgeleiteten
Daten in eine für
integrierte Schaltkreise zur Datenkommunikation geeignete Taktrate
ist und wird für
kommende Zeiten eine häufige
Operation in Telekommunikationssystemen sein. Um dies durchzuführen, ist
es erforderlich, mit einem minimalen Aufwand an Schaltkreisen die
Rate von seriellen Bitströmen,
die mehrere 8-Bit-Zeitschlitze enthalten, in beide Richtungen von
einer Taktrate in eine andere umzuwandeln. Ein prinzipieller Schwerpunkt
einer solchen Lösung
ist es, eine Implementation bereitzustellen, die lang- und kurzfristige Änderungen
der Taktsignale toleriert. Ein Beispiel ist die Fähigkeit, eine
Vielzahl von Datenkommunikations-Kanälen, die in eine SONET-Overhead-Datenverbindung (ODL)
eingebettet sind, von einer höheren
Daten-Flussrate von 6,48 MBit/s auf die geringere Daten-Flussrate
eines integrierten Schaltkreises für Datenkommunikationskanäle (DCC)
von 4,096 MBit/s umzuwandeln, wobei Toleranz gegen Jitter geboten wird,
der durch den Umwandlungsprozess entstehen kann.
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2. Beschreibung der verwandten
Technik
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US-Patent
Nr. 4,839,893 legt ein Telekommunikations-FIFO offen, das eine Schnittstelle
zwischen zwei seriellen Datenübertragungs-Kanälen bereitstellt,
die unabhängige
Takte haben und die gemäß unterschiedlicher
Protokolle arbeiten können. Das
FIFO enthält
zwei Speicherregister, die beide die Länge eines Datenrahmens haben.
Die Daten werden in abwechselnde Speicherregister geschrieben und
aus ihnen ausgelesen, wobei die Übertragung von
einem Register zum anderen beim Empfang von Schreib-, bzw. Lese-Rahmen-Sync-Impulsen stattfindet.
Beim Empfang jedes Schreib-Rahmen-Sync-Impulses und Lese-Rahmen-Sync-Impulses
werden die Lese-Adresse, bzw. die Schreib-Adresse abgetastet, um
festzustellen, ob eine FIFO-Überfüllungs-
oder Leer-Bedingung vorliegt. Wenn solche Bedingungen vorliegen,
schaltet das Telekommunikations-FIFO die Register nicht um, sondern
schreibt stattdessen dasselbe Register neu, bzw. liest dasselbe
Register erneut, um dadurch eine Schlupf-Operation durchzuführen.
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GB
2 050 119 A legt einen Datenverarbeitungs-Apparat mit Multiplexer/Demultiplexer-Systemen offen. Ein
Datenstrom wird mit einer variablen Rate in einen Pufferspeicher
eingetaktet. Die Daten werden mit einer Rate in einen zweiten Datenstrom höherer Rate
ausgelesen. In jedem Rahmen des zweiten Datenstroms werden Bitpositionen
für eine minimale
Anzahl von Bits zugewiesen, die immer übertragen werden, und für zusätzliche
Datenbits, die übertragen
werden können
oder nicht, abhängig davon,
wie der Speicher belegt ist. Ein Zähler dient als Belegungs-Detektor
für den
Speicher. Der Ausgang des zugehörigen
Registers, der anzeigt, ob zusätzliche
Bits benutzt werden müssen
oder nicht, inkrementiert und dekrementiert einen Aufwärts-/Abwärts-Zähler, wenn
zusätzliche
Bits benutzt werden, bzw. nicht benutzt werden. Ein Multiplexer
kombiniert in den zweiten Strom die Datenbits, einen Code, der anzeigt,
ob die zusätzlichen
Bits benutzt werden oder nicht und einen Code, der den Stand des
Zählers
angibt. Während
einer Abnahme der Übertragung
werden Informationen, die am Demultiplexer aus vorherigen Werten
der kumulativen Summe abgeleitet und in einem Raten-Speicher gespeichert
werden, benutzt, um dem Datenstrom zusätzliche Bits mit ungefähr der richtigen
Frequenz bereitzustellen. Wenn die Abnahme endet, wird die kumulative
Summe, die im nächsten
Rahmen übertragen
wird, dazu verwendet, die Richtigkeit des Bit-Zählerstandes des Datenstroms
wieder herzustellen.
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Viele
Schaltkreise zur Umwandlung serieller Raten verwenden Dual-Port-RAMs
oder FIFOs. Diese Schaltkreise wandeln bei der Umwandlung der Datenrate
die Daten von seriellen in parallele Daten und wieder zurück in serielle
Daten um. Der Nutzinformations-Verkehr toleriert in diesen Lösungen normalerweise
keinen Jitter oder Wandern der Taktsignale. Folglich geht oft Verkehr
verloren, wenn lang- oder kurzfristige Änderungen durch die Raten-Umwandlung auftreten.
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Herkömmliche
Lösungen,
bei denen die seriellen Daten in parallele umgewandelt werden, speichern
die parallelen Daten als parallele 8-Bit-Daten in einem ersten Satz
von RAMs und RAM-Puffern. Dann werden die parallelen 8-Bit-Daten
in einen anderen Satz von RAMs und RAM-Puffern gelesen, die seriell
ausgelesen werden müssen.
Die parallelen 8-Bit-Daten werden in ein serielles Format umgewandelt,
das die gewünschte
Rate hat. Ein bedeutendes Problem bei der herkömmlichen Art der Umwandlung einer
seriellen Daten-Flussrate in eine andere ist der beträchtliche
Aufwand an Schaltkreisen, die erforderlich sind, um die seriellen
Daten in parallele Daten und die sich ergebenden parallelen Daten
in serielle Daten umzuwandeln. Dies erfordert externen RAM-Speicher
und die Verwendung von mindestens zwei FPGAs (Field Programmable
Gate Arrays).
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
vorliegende Erfindung überwindet
diese Einschränkungen,
indem sie eine Raten-Umwandlung
von Daten einer seriellen Verbindung bereitstellt, ohne die Daten
in parallele umzuwandeln, und indem sie die Nutzlast der langsamen
Schnittstelle in dem Rahmen mit hoher Geschwindigkeit zentriert, um
Jitter-Toleranz bereitzustellen. Bei Verwendung der vorliegenden
Lösung
ergibt sich eine beträchtliche
Verringerung (zwischen 20 und 40%) der Anzahl der Bauelemente und
des Leiterplattenplatzes für eine äquivalente
Anzahl von seriellen Verbindungen im Vergleich zu herkömmlichen
parallelen Lösungen, die
Dual-Port-RAMs und
FIFOs verwenden. Bei der vorliegenden Lösung wird die Overhead-Datenverbindung (ODL),
die mit 6,48 MBit/s (Megabit pro Sekunde) arbeitet, in die Rate
des Datenkommunikationskanals (DCC) von 4,096 MBit/s umgewandelt
und umgekehrt, um es zu ermöglichen,
dass serielle Datenverbindungen auf beiden Seiten des Schaltkreises
mit unterschiedlichen Raten arbeiten können. Die Implementation kann
auch leicht erweitert werden, um die Raten von mehr als acht seriellen
Verbindungen umzuwandeln, indem die Breite der getrennten Eingangs-/Ausgangs-RAM-Bausteine
erweitert wird.
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Spezieller
dient die vorliegende Lösung
der Umwandlung der Taktrate eines seriellen Stromes von Signalen
zwischen der ODL-Taktrate und der DCC-Taktrate. Der Schaltkreis
der vorliegenden Konzeption hat einen ersten Speicher und Adressen-Auswahl-Schaltkreis,
der einen Strom seriell formatierter Signale mit der ODL-Taktrate überträgt. Ein zweiter
Speicher und Adressen-Auswahl-Schaltkreis überträgt den Strom seriell formatierter
Signale mit der DCC-Taktrate. Der Schaltkreis enthält Bauelemente
zur Umwandlung der Taktrate, die zwischen dem ersten Speicher und
Adressen-Schaltkreis und dem zweiten Speicher und Adressen-Auswahl-Schaltkreis
verbunden sind, um den Strom seriell formatierter Signale zwischen
der ODL-Datenrate und der DCC-Taktrate umzuwandeln, wobei der Strom
im seriellen Format bleibt.
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Um
dies zu erreichen, überträgt der Schaltkreis
der vorliegenden Erfindung einen Signalstrom in einem seriellen
ODL-Format, das mit dem ODL-Raten-Schaltkreis verbunden ist. Das
serielle ODL-Format hat 101¼ Bytes
von einem Anfangs-Byte 1 bis zu einem Ende-Byte 101¼. Die
Lösung
erfordert es auch, den Signalstrom in einem seriellen DCC-Format
zu übertragen,
das mit dem DCC-Raten-Schaltkreis verbunden ist. Das serielle DCC-Format
hat 64 Bytes, die DCC Byte 1 bis DCC-Byte 64 umfassen. Da für jeden
Rahmen die Anzahl von ODL-Bytes größer ist als die Anzahl von DCC-Bytes,
wird in dem Verfahren kontinuierlich zwischen den ODL- und den DCC-Rahmen
umgesetzt, indem jedes der DCC-Byte-Elemente mit einem der ODL-Bytes
verbunden wird, so dass das Anfangs-DCC-Byte (oder DCC-Byte 1) sich
mit dem ODL-Rahmen seriell an einer Position nach dem Anfangs-ODL-Byte
verbindet (d. h. nach ODL-Byte 1), und das Ende-DCC-Byte (d. h.
DCC-Byte 64) sich seriell vor dem Ende-ODL-Byte (d. h. vor ODL-Byte
101 ¼)
verbindet. Auf diese Weise wird der DCC-Rahmen in den ODL-Rahmen
eingebettet, bzw. in ihm gepuffert.
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Es
ist eine Aufgabe der vorliegenden Erfindung, einen seriellen Daten-Verbindungs-Schaltkreis zur Ratenumwandlung
bereitzustellen, der ohne die Daten in parallele Daten umzuwandeln
serielle Daten kontinuierlich aus der hohen oder ODL-Datenflussrate
in die niedrige oder DCC-Flussrate umwandelt, und der die DCC-Nutzinformation
im ODL-Rahmen zentriert,
um für
Jitter-Toleranz zu sorgen.
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Es
ist eine Aufgabe der vorliegenden Erfindung, eine serielle Raten-Umwandlung
in zwei Richtungen zwischen einem Schaltkreis einer hohen Daten-Flussrate
und einem Schaltkreis niedriger Daten-Flussrate bereitzustellen,
die weniger Schaltkreis-Bauelemente und weniger Leiterplattenfläche benötigt, als
sie bei bisherigen Schaltkreisen zur Umwandlung serieller Datenraten
erforderlich waren.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Aufgaben und Vorteile werden beim Lesen der Spezifikation und der
beigefügten
Ansprüche
zusammen mit den Zeichnungen deutlich, worin:
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1 ein detailliertes Blockdiagramm
des Konzeptes der Erfindung enthält;
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2 ein ODL-Timing-Diagramm
für die schnelle
Seite der bevorzugten Ausführung
darstellt;
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3 ein DCC-Timing-Diagramm
für die langsame
Seite der bevorzugten Ausführung
darstellt;
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4 ein Timing-Relations-Diagramm
zwischen den ODL- und DCC-Seiten des Schaltkreises der bevorzugten
Ausführung
darstellt;
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5 ein konzeptuelles Layout
des ODL- oder High-Speed-Rahmenformates der bevorzugten Ausführung darstellt;
und
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6 das DCC- oder Low-Speed-Rahmenformat
gemäß der bevorzugten
Ausführung
zeigt.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNG
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Die
vorliegende Erfindung wandelt Signale von Datenkommunikations-Kanälen, die
in ein SONET-Overhead eingebettet sind, von einer hohen Datenrate,
die typischerweise die Rate der SONET-Overhead-Datenverbindung (ODL)
von 6,48 MBit/s ist, in die typische Daten-Flussrate des Kommunikations-Kanals
(DCC) von 4,096 MBit/s um. Die Datenrate von 4,096 MBit/s ist eine
Datenrate, die in integrierten DCC-Schaltkreisen sehr verbreitet
ist. Benutzt man das Verfahren der vorliegenden Erfindung, ist es
möglich,
kommerziell erhältliche
integrierte Schaltkreise zur Datenkommunikation zu verwenden und
die Datenkommunikations-Overhead-Bytes innerhalb der SONET-Rahmen
zu verarbeiten. Dies macht das Verfahren der Erfindung ideal zur
Bereitstellung eines externen Zugangs zu Overhead-Datenverbindungen
im SONET-Netzwerk.
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Die
bevorzugte Ausführung
erlaubt das Routing von Daten von einer zentralen RTSI-Leiterplatte zu anderen
Unter-Leiterplatten mit einer normalen seriellen Datenrate integrierter
DCC-Schaltkreise. Die vorliegende Erfindung macht es möglich, auf
einer gedruckten Standard-Europa-6U-Leiterplatte alle Schaltkreise
unterzubringen, die zur Umwandlung der seriellen SONET-ODL-Rate
von 6,48 MBit/s auf die normale serielle DCC-Rate von 4,096 MBids
benötigt
werden. Da die ODL-Daten mit 6,48 MBit/s nicht von seriellen in
parallele und dann zurück
in serielle Daten mit der gewünschten
DCC-Rate von 4,096 MBit/s umgewandelt werden, liest die bevorzugte
Ausführung
direkt in einem RAM-Bereich und liest dann die Daten seriell mit
der effektiven Taktrate aus. Die bevorzugte Ausführung erlaubt einen Fluss serieller
Signalströme
in beide Richtungen von einer Datenrate von 6,48 MBit/s in eine
Rate von 4,096 MBit/s und umgekehrt. Das Verfahren nimmt von der 6,48-MBit/s-Seite 512
Bits innerhalb möglicher
810 Bits und zentriert die 512 Bits dann als Nutzlast geringer Datenrate
oder Rahmen innerhalb der Nutzlast oder des Rahmens der Hochgeschwindigkeits-Seite. Auf
diese Weise erlaubt die bevorzugte Ausführung die Synchronisation mit
einem externen 8-kHz-Phasenregelkreis (Phase Lock Loop).
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Ein
externer Phasenregelkreis verriegelt sich auf die Rahmengrenzen
und arbeitet in der bevorzugten Ausführung mit einer Frequenz von
8 kHz, um alle 125 Mikrosekunden ein Taktsignal bereitzustellen,
um die beiden Raten der Seiten mit der hohen und der niedrigen Geschwindigkeit
anzupassen. Wenn wegen der Synchronisation ein Datenverlust auftritt,
tritt er um die Rahmengrenzen auf. Durch Zentrierung der Nutzlast
mit der geringen Geschwindigkeit innerhalb des Rahmens mit der hohen
Geschwindigkeit, d. h. die Nutzlast mit der geringen Geschwindigkeit
liegt weder am Anfang noch am Ende des Rahmens, wird die Wahrscheinlichkeit,
Daten wegen der Einstellung der Phasenregelkreis-Synchronisation
zu verlieren, beträchtlich
verringert.
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In
herkömmlichen
Geräten,
die eine Serien-Parallel-Wandlung erfordern, ist es auch erforderlich,
die gesamten 810 Bit zu speichern und dann die gewünschten
512 Bit für
die Nutzlast mit der geringen Geschwindigkeit geeignet herauszuziehen.
Bei der bevorzugten Ausführung
ist es jedoch möglich,
nur die Bits zu speichern, welche die Nutzlast mit der geringen
Geschwindigkeit ausmachen, und aus dem Rahmen mit der hohen Geschwindigkeit
die gewünschten
Bits der Nutzlast mit der geringen Geschwindigkeit herauszuziehen.
Die bevorzugte Ausführung
speichert den gesamten Rahmen mit der geringen Geschwindigkeit von
512 Bit als Teile gültiger Zeitschlitze,
somit werden bei der bevorzugten Ausführung nicht nur ungefähr 300 Bit
Speicherplatz gespart, sondern es sind auch weniger Speicherplatz-Adressen erforderlich
als bei herkömmlichen Lösungen,
da für
die Raten-Umwandlung keine Serien-Parallel-Umwandlung und zurück erforderlich
ist.
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In 1 erscheint der Schaltkreis 10 zur Umwandlung
der seriellen Rate der bevorzugten Ausführung als schematisches Blockschaltbild.
Beginnend an acht individuellen Datenbit-Verbindungen 12 mit
dem Latch 14 wird ein 4,096-MBit/s-Taktsignal 16 empfangen,
und eine RTSI-RSDDC-Verbindung kommt in den Schaltkreis 10 zur
Umwandlung der seriellen Rate. Die Nutzlast mit der niedrigen Daten-Flussrate
von Verbindung 12 muss in der Nutzlast mit der hohen Daten-Flussrate
zentriert werden. Die acht Bitleitungen von Verbindung 12 sind
völlig getrennt
und stehen in keinem Zusammenhang. Obwohl bei der bevorzugten Ausführung acht
getrennte Bitleitungen zum Latch 14 verwendet werden, ist
es möglich,
den Schaltkreis anders zu bemessen. Daher kann Verbindung 12 acht
Bitleitungen umfassen, fünf
Bitleitungen oder was immer für
eine bestimmte Anwendung wünschenswert
sein mag. Latch 14 speichert die eintreffenden Daten und
verbindet die Daten mit einem 4,096-MBit/s-Taktsignal am Eingang 16,
um die Daten exakt an der Grenze des Taktes zu positionieren. Als
solches verhindert Latch 14 Probleme mit externen Schnittstellen,
die nicht an einer speziellen 4,096-MBit/s-Taktgrenze ausgerichtet
sind.
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Von
Latch 14 gehen serielle Signale mit 4,096 MBit/s zur RAM-Bank 26 und
RAM-Bank 28. Während Signale
zum Beispiel in RAM-Bank 26 geschrieben werden, sendet
RAM 28 Daten in ODL-Rahmen für die serielle Datenrate von
6,48 MBit/s aus. Wenn RAM-Bank 26 gefüllt ist, werden die Funktionen
von RAM-Bank 26 und 28 umgeschaltet, so dass RAM-Bank 28 den
seriellen Signalstrom von Latch 14 empfängt, und RAM-Bank 26 Signale
in einem seriellen 6,48-MBit/s-Rahmen ausgibt. Ausgang 32 für RAM-Bank 26,
bzw. Ausgang 42 für RAM-Bank 28 liefern
Daten, wenn aus RAM-Bank 26 gelesen wird oder wenn aus
RAM-Bank 28 gelesen wird. Von Leitung 32 und 42 werden 6,48-MBit/s-Nutzlast-Daten über Multiplex-Pfad 30 zu
Ausgang 44 logisch gemultiplext. Von Ausgang 44 sendet
die bevorzugte Ausführung 6,48-MBit/s-ODL-Signale
zu einem großen
Crossconnect-ASIC ("Application
Specific Integrated Circuit"),
der als zentraler SONET-Steuerschaltkreis wirkt. Die Adressanschlüsse 36,
bzw. 46 gehen zu RAM-Bank 26 und 28.
Die Schreib-Freigabe-Anschlüsse 38,
bzw. 48 steuern die Lese- oder Schreib-Auswahl für die RAM-Bänke 26 und 28.
Die Chip-Select-Bits 40, bzw. 50 steuern die Chip-Auswahl
für die
RAM-Bänke 26 und 28.
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Das
Adressdekodier-FPGA (Field Programmable Gate Array) 52 liefert
die Decodiersignale sowohl für
RAM-Bank 26 als auch 28 auf der 4,096-MBit/s-Seite
und für
die RAM-Bänke 68 und 70 auf
der 6,48-MBit/s-Seite. Das Adressdekodier-FPGA 52 enthält zwei
interne Zähler.
Zähler 54 ist
ein 6,48-MBit/s-Zähler.
Zähler 58 ist
ein 4,096-MBit/s-Zähler.
Diese Zähler
liefern jeweils Informationen an die Bank- und Adress-Auswahl-Schaltkreise 34 und 56.
In Relation zum Rahmen für
die 4,096-MBit/s-Seite läuft
Zähler 58 ein
Bit schneller. Zähler 58 empfängt ein
4,096-MBit/s-Taktsignal von Takteingang 18 und ein 8-kHz 4,096-MBit/s-Sync-Signal
von Eingang 20. Zähler 54 empfängt ein
6,48-MBit/s-Taktsignal von Eingang 62 und ein synchrones
8-kHz-Signal von Eingang 64.
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Auf
der 6,48-MBit/s-Seite des Schaltkreises 10 zur Umwandlung
der Rate gehen 6,48-MBit/s-Eingangsdaten
an Eingang 66 parallel zu RAM-Bank 68 und RAM-Bank 70.
Von RAM-Bank 68 gehen 4,096-MBit/s-Daten entlang der Bitleitungen 72 zum logischen
DCC-Daten-Multiplexer 74.
Die 4,096-MBit/s-Daten kommen auch von RAM-Bank 70 von
den Bitleitungen 78. Die RAM-Bänke 68 und 70 arbeiten
in der Umschaltungsweise ähnlich
wie die RAM-Bänke 26 und 28.
Die Adress-Steuerung für RAM-Bank 68 kommt
vom Bank- und Adress-Auswahl-Schaltkreis 56 entlang der
Bitleitungen 82. Schreib-Steuersignale vom Bank- und Adress-Auswahl-Schaltkreis 56 zur
RAM-Bank 68 verlaufen entlang Bitleitung 84. Die
Chip-Auswahl-Steuerung wird vom Bank- und Adress-Auswahl-Schaltkreis 56 zu RAM-Bank 68 über Chip-Select-Bit 86 übertragen. RAM-Bank 70 empfängt Adress-Steuersignale entlang
der neun Bits 88 vom Bank- und Adress-Auswahl-Schaltkreis 56.
Schreib-Steuersignale gehen über
das Schreib-Bit 90 zu RAM-Bank 70, und das Chip-Auswahl-Bit 92 liefert
Steuersignale von Bank- und Adress-Auswahl-Schaltkreis 56 zur
RAM-Bank 70. Vom DCC-Datenmultiplexer 74 gehen 4,096-MBit/s-Daten
zum Datenlatch 24. Diese Daten werden über Ausgang 94 an
den geeigneten integrierten DCC-Schaltkreis ausgetaktet.
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In
der bevorzugten Ausführung
werden dieselben neun Adressbits, die durch die Bits 36, bzw. 46
dargestellt werden, mit RAM-Bank 26, bzw. 28 verbunden.
Diese selben Bits werden nie auf exakt dieselbe Weise und zur selben
Zeit eingeschaltet. Nur eines der Schreib-Bits wird zu einem beliebigen gegebenen
Moment freigegeben sein. Bei der anderen RAM-Bank wird nur das Chip-Select-Bit freigegeben
sein und wird bewirken, dass Daten aus der RAM-Bank gelesen werden.
Somit schreibt, wenn RAM-Bank 26 ihr Schreib-Freigabe-Bit 38 eingeschaltet
hat, Latch 14 Daten in RAM-Bank 26. Zur selben
Zeit wird RAM-Bank 28 ihr Chip-Select-Bit 50 freigegeben
haben. Dies bewirkt, dass Daten aus RAM-Bank 28 zum logischen
Multiplexer 30 über
Leitung 42 ausgelesen werden. Dieselbe Art von Betrieb gilt
für das
Schreiben von Daten in RAM-Bank 28 und für das Lesen
von Daten aus RAM-Bank 26.
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Die
Adressdaten auf den neun Bits 36 und 46 enthalten
Inkremental-Zählsignale,
die ein Schreiben in die zugehörige
RAM-Bank beginnend an Speicherstelle 0 und sequentiell fortfahrend
bis zum Speicherplatz 511 erlauben. Zum Beispiel wird,
wenn Speicherplatz 511 von RAM-Bank 26 in die
RAM-Bank geschrieben wird, die Auswahl der RAM-Bänke umgeschaltet. Dies bewirkt,
dass das Schreib-Freigabe-Bit 38 ausgeschaltet wird, Schreib-Freigabe-Bit 48 eingeschaltet
wird, Chip-Select-Bit 40 eingeschaltet wird und Chip-Select-Bit 50 ausgeschaltet
wird. Hierdurch wird bewirkt, dass serielle 6,48-MBit/s-Signale,
die RAM-Bank 26 speichert,
entlang Bit 32 zum logischen Multiplexer 32 gelangen.
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Das
Adressdekodier-FPGA 52 steuert den Betrieb der RAM-Bänke 26 und 28 auf
der DCC-Seite, auf der die serielle DCC-Datenrate von 4,096 MBit/s
in die serielle SONET-ODL-Datenrate
von 6,48 MBit/s umgewandelt wird. Das Adressdekodier-FPGA 52 steuert
auch den Betrieb der RAM-Bänke 68 und 70 zur
Umwandlung der seriellen ODL-Signale mit 6,48 MBit/s in DCC-Signale
mit 4,096 MBit/s. In der bevorzugten Ausführung wird ein Schaltkreis
zur Umwandlung der Rate verwendet, der aus einem programmierten
Actel 1020A FPGA als Adressdekodier-FPGA 52 und acht getrennten I/O-SRAMs
zur Reorganisation der Datenrahmen zwischen den ODL- und DCC-Rahmenformaten
in beiden Richtungen (d. h. im Vollduplex-Modus) besteht.
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Der
Zwei-Bit-Verzögerungs-Schaltkreis 60 erlaubt
ein Ausrichten der Datenrahmen zum Versenden der Daten. Es ist wünschenswert,
dieses eine Bit Voreilung zu haben, da diese Daten mit dem 4,096-MBit/s-Takt
gelatcht werden. Wenn die Daten ein Bit früher zum externen Latch kommen,
sind die Daten perfekt ausgerichtet, nachdem sie noch einmal getaktet
wurden. Bei der Ausgabe nach dem Zurückkommen von der anderen Leiterplatte
fügt die
andere Leiterplatte zwei Bit Verzögerung ein. Daher erlaubt der
Schaltkreis, die Erfassung des Rahmens bezogen auf die 4,096-MBit/s-Seite
von Schaltkreis 10 zwei Bit später durchzuführen. Mit
diesem Verfahren wird in der bevorzugten Ausführung der 4,096-MBit/s-Rahmen für die 6,48-MBit/s-Seite
richtig ausgerichtet, so dass die 6,48-MBit/s-Seite perfekt zur
SONET-Overhead-Datenverbindung sowohl in Sende- als auch Empfangsrichtung
ausgerichtet ist.
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Um
die DCC-Daten in der Mitte des ODL-Rahmens zu zentrieren, wird der 6,48-MBit/s-Zähler 54 auf
den Dezimalwert 664 voreingestellt, wenn die 6,48-MBit/s-Rahmensynchronisierung
auftritt. Die 6,48-MBit/s-Rahmensynchronisierung tritt 10 Bit vor
dem Start des ODL-Rahmens auf. Während
die Daten aus einer RAM-Bank gelesen werden, werden die Ausgänge der
anderen Bank auf einen Zustand hoher Impedanz geschaltet. Die Ausgänge der
beiden Bänke
werden miteinander verbunden und sowohl zu des ASICs als auch den ODL-Eingängen geführt.
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2 zeigt das Timing und die
Formate der Overhead-Datenverbindung, die in der bevorzugten Ausführung verwendet
werden. Insbesondere zeigt Signalform 100 die Signalform
des 6,48-MBit/s-ODL-Taktes. Signalform 104 zeigt das synchrone
8-kHz-ODL- oder
Referenz-Taktsignal, und Format 108 zeigt das ODL-Format
zur Illustration des Endes des letzten Bits 809 eines ODL-Rahmens an
Bit 106 und den Beginn von Byte 0 von ODL-Rahmen 108 an 110.
In 2 tritt das ODL-Sync-Signal 104 10
Bit vor dem ersten Byte 110 von ODL-Rahmen 108 auf.
Die Platzierung des ODL-Rahmen-Sync 10 Bits vor dem ersten
Rahmen des SONET-Rahmens ist eine Sache der Übereinkunft. Dies erlaubt es
ASICs, die auf der Seite des Schaltkreises mit der hohen Geschwindigkeit
decodieren, konsistent einen Platz zu haben, an dem die ODL-Sync-Signale
auftreten. Das 8-kHz-Sync-Signal kennzeichnet, wo ein Rahmen beginnt,
und liefert eine Kennung für
die Lage von Bit 1 des ODL-Rahmens.
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3 zeigt die Signalformen
für den 4,096-MBit/s-DCC-Takt
mit Signalform 112, das synchrone 8-kHz-Signal mit Signalform 116 und
das Rahmenformat für
die DCC-Datenverbindung
mit Rahmen 120. Per Übereinkunft
erfolgt die Synchronisation des Datenkommunikations-Kanals ein Bit
vor dem Start des Rahmens. Speziell tritt das 8-kHz-Sync-Signal 114 an
Bit 118 vor DCC-Byte 1 an 122 auf. Daher wird,
da DCC-Sync 114 an Bit 118 auftritt, der Beginn
des Rahmens 120 der DCC-Verbindung erkannt.
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4 zeigt die Timing-Zusammenhänge der Schnittstelle
der DCC/ODL-Verbindung
des Schaltkreises 10 zur Umwandlung der seriellen Rate
der bevorzugten Ausführung. 4 zeigt das Timing der ODL-
und DCC-Verbindungen. Die ansteigende Flanke des 8-kHz-Referenzsignals
des Phasenregelkreises, das alle 125 Mikrosekunden auftritt, markiert den
Beginn sowohl des ODL- als auch des DCC-Rahmens. Die Bits in einem
ODL-Rahmen sind mit 0–809
nummeriert, und die Bits in einem DCC-Rahmen sind mit 0–511 nummeriert.
Insbesondere ist in 4 der
ODL-Rahmen als Rahmen 124, der DCC-Rahmen als Rahmen 128 und das 8-kHz-Referenzsignal
des Phasenregelkreises als Signalform 132 dargestellt.
Der ODL-Rahmen 124 zeigt die ODL-Bits 808, 809, 0 und 1
und 118 und kennzeichnet den Beginn des ODL-Rahmens an Punkt 126.
Rahmen 128 zeigt den DCC-Rahmen, der zwischen DCC-Bit 511 und
DCC-Bit 0 an Punkt 130 beginnt. Wenn die Signalform 132 des
8-kHz-Referenzsignals des Phasenregelkreises einschaltet, beginnen
sowohl der ODL-Rahmen 124 als auch der DCC-Rahmen 128.
An diesem Punkt wird ODL-Rahmen 124 mit
DCC-Rahmen 128 ausgerichtet. Vom 8-kHz-Referenzsignal wird
das aktuelle DCC-Sync-Signal über
Schaltkreise bereitgestellt, wie auch das DCC-Sync-Signal. Alle
Signale basieren aber auf dem externen 8-kHz-Referenzsignal des Phasenregelkreises.
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5 zeigt eine konzeptuelle
Darstellung des ODL-Rahmenformates. Der ODL-Rahmen besteht aus 101¼ Bytes.
Dies sind 99 gültige
Bytes und 2¼ unbenutzte
Bytes am Ende des Rahmens oder 810 Informationsbits. Die bevorzugte
Ausführung
positioniert die DCC-Nutzinformation innerhalb des ODL-Rahmens.
Die DCC-Nutzinformation besteht aus 64 gültigen Bytes oder 512 Bit. 6 zeigt, wie in der bevorzugten
Ausführung
die 64 DCC-Bytes innerhalb der 101¼ Bytes des ODL-Formates eingebettet
werden. Durch Platzierung der ersten DCC-Bytes auf 17 Bytes in den
ODL-Rahmen, befinden sich unbenutzte Bits sowohl vor als auch nach dem
DCC-Rahmen. Durch Auswahl zum Beispiel der ODL-Bytes 18–82 des
ODL-Rahmens als gültig
und zur Aufnahme der 64 DCC-Bytes puffert die bevorzugte
Ausführung
den DCC-Rahmen. Wenn somit irgendwelche Korrekturen oder Justierungen,
die im Prozess der Ratenumwandlung auftreten, durch das Referenzsignal
des Phasenregelkreises verursacht werden, wie durch Signalform 132 in 4 gezeigt, gehen die Daten
nicht aus dem DCC-Rahmen verloren.
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Ein
wichtiger technischer Vorteil der vorliegenden Erfindung ist, dass
sie eine Umwandlung der seriellen Rate mit um 20 bis 40% weniger
Bauelementen und zugehörigem
Leiterplattenplatz erreicht als herkömmliche Schaltkreise zur Umwandlung
serieller Datenraten. Daher ist es möglich, für die Umwandlung der ODL-Rate
von 6,48 MBit/s auf die DCC-Datenrate von 4,096 MBit/s Standard-6U-Europakarten
zu verwenden, auf denen die zahlreichen gewünschten SONET-Anwendungen untergebracht sind.
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Ein
Unterschied zwischen dem Verfahren der vorliegenden Erfindung und
dem herkömmlicher Schaltkreise
ist, dass die bevorzugte Ausführung
keine Paritätsprüfung auf
Bit-Basis innerhalb einzelner Längen
während
des Umwandlungsprozesses durchführt.
Dies ist keine bedeutende Beschränkung, da
eine Serien-Parallel-Wandlung im Schaltkreis der bevorzugten Ausführung nicht
stattfindet. In einem herkömmlichen
Schaltkreis wird eine Parallelwandlung durchgeführt, und es kann leicht ein
neuntes Bit zur Paritätsprüfung der
Konsistenz der anderen Bits im Rahmen verwendet werden. Da die Richtigkeit
der Daten normalerweise an beiden Seiten mit einem CRC-Verfahren
(Cyclic Redundancy Check, zyklische Blockprüfung) oder anderen Verfahren
zur Fehlerüberprüfung überprüft wird,
wird ein Fehler, wenn er während
des Prozesses der Ratenumwandlung nicht erkannt wird, an einem Ende
der beiden Leiterplatten in einem zugehörigen Untersystem erkannt. Da
in der bevorzugten Ausführung
keine Paritätsprüfung auf
Bit-Basis durchgeführt
wird, wird hierdurch der Betrieb des Schaltkreises 10 zur
Umwandlung der seriellen Rate somit nicht wesentlich beeinflusst.
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BETRIEB
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Der
Betrieb des vorliegenden Konzeptes wird als ziemlich unkompliziert
angesehen, sobald das Konzept einmal verstanden wurde. Zum Empfang
der seriellen DCC-Daten mit 4,096 MBit/s und zur Umwandlung in die
serielle ODL-Datenrate von 6,48 MBit/s empfängt die bevorzugte Ausführung an den
acht Eingangsbits 12 die 4,096-MBit/s-Daten und sendet
die Bits zu Latch 14 zusammen mit einem 4,096-MBit/s-Taktsignal
an Taktsignal-Eingang 16 von 1.
Mit dem 4,096-MBit/s-Taktsignal werden die Daten in die RAM-Bank 26 oder 28 eingelesen, abhängig von
den Steuersignalen, die vom zugehörigen Adressdekodier-FPGA 52 über die
Schreib-Freigabe-Bits 38 und 48 und die Chip-Select-Bits 40 und 50 geliefert
werden.
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Nimmt
man an, dass die Daten zuerst in RAM-Bank 26 an Speicherstelle
0 geschrieben werden, da Schreib-Freigabe-Bit 38 eingeschaltet
wird, steuern die Adressbits 36 die Speicherplätze von RAM-Bank 26,
in welche die DCC-Daten eingelesen werden. Wenn Speicherplatz 511 in
RAM-Bank 26 gefüllt
ist, bewirkt das externe 8-kHz-Referenzsignal des Phasenregelkreises,
dass das Schreib-Freigabe-Bit 38 ausgeschaltet und das
Chip-Select-Bit 40 eingeschaltet wird. Gleichzeitig wird
Schreib-Freigabe-Bit 48 eingeschaltet und Chip-Select-Bit 50 wird ausgeschaltet.
Dies bewirkt, dass Latch 14 DCC-Daten mit 4,096 MBit/s
in RAM-Bank 28 schreibt. Mit eingeschaltetem Chip-Select-Bit 40 sendet RAM-Bank 26 Daten
mit 6,48 MBit/s von Verbindung 32 zum logischen Multiplexer 30.
Vom logischen Multiplexer 30 werden ODL-Rahmen-Daten mit
6,48 MBit/s vom Schaltkreis 10 zur Umwandlung der Rate über den
Ausgang 44 mit 8 Bit und 6,48 MBit/s gesendet.
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Um
ODL-Daten mit 6,48 MBit/s in DCC-Daten mit 4,096 MBit/s umzuwandeln,
arbeitet der Schaltkreis 10 zur Umwandlung der seriellen
Rate der bevorzugten Ausführung,
indem er die ODL-Daten an Eingang 66 empfängt. Direkt
von Eingang 66 gehen die Daten entweder zu RAM-Bank 68 oder 70. Nimmt
man an, dass die Daten zuerst zu RAM-Bank 68 gehen, steuern
neun Adressbits 82 die Speicherplätze, in welche die Daten in
RAM-Bank 68 eingelesen werden. Das Schreib-Freigabe-Bit 84 wird
dann eingeschaltet und das Chip-Select-Bit 86 wird ausgeschaltet.
Umgekehrt schalten die Adressbits 88 die Adress-Quelle,
das Schreib-Freigabe-Bit 90 wird ausgeschaltet und das
Chip-Select-Bit 92 wird eingeschaltet. Alle Daten, die
sich in RAM-Bank 70 befinden, werden über Bit 78 zum logischen
Multiplexer 74 gesendet, um als DCC-Daten zum Latch 24 ausgegeben
zu werden. Latch 24 empfängt ein 4,096-MBit/s-Taktsignal
an Takteingang 22 und gibt DCC-Daten über die Bits 80 an
externe Schaltkreise aus. Wenn RAM-Bank 68 gefüllt ist,
bewirkt das 8-kHz-Referenzsignals
des Phasenregelkreises, dass das Schreib-Freigabe-Bit 84 ausgeschaltet wird,
das Chip-Select-Bit 86 eingeschaltet wird und Daten über die
Ausgabe-Bits 72 zum logischen Multiplexer 74 ausgegeben
werden. Vom logischen Multiplexer 74 gehen die Daten zum
Latch 24, um an den Ausgabe-Bits 80 mit 4,096
MBit/s ausgegeben zu werden.
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Obwohl
das Konzept mit Bezug auf den Datenkommunikationskanal und die SONET-Overhead-Datenverbindung
beschrieben wurde, muss verstanden werden, dass dieses Konzept auf
jeden beliebigen Schaltkreis zur Raten-Umwandlung angewendet werden
kann. Das grundlegende Konzept des ODL/DCC-Daten-Umwandlungs-Schaltkreises kann
auf zwei beliebige serielle Datenverbindungen angewendet werden,
die mit unterschiedlichen Raten arbeiten. Ich möchte daher nicht durch die
oben gezeigte und beschriebene spezielle Ausführung der Erfindung beschränkt werden,
sondern nur durch den Umfang des Konzeptes der Erfindung zur Umwandlung
eines seriellen Signalstroms mit einer ersten seriellen Rate in
einen seriellen Signalstrom mit einer zweiten seriellen Rate durch
Verwendung eines ersten Speichers und eines Adressen-Auswahl-Schaltkreises
zur Übertragung
eines Stroms seriell formatierter Daten, der eine zugehörige erste
Taktrate hat und eines zweiten Speichers und Adressen-Auswahl-Schaltkreises
zur Übertragung
des Stroms seriell formatierter Daten mit einer zweiten Taktrate
und eines Schaltkreises zur Taktraten-Umwandlung, der sich zwischen
dem ersten Speicher und Adressen-Auswahl-Schaltkreis und dem zweiten
Speicher und Adressen-Auswahl-Schaltkreis befindet, um den Strom
seriell formatierter Signale zwischen der ersten Taktrate und der
zweiten Taktrate umzuwandeln, wobei der Signalstrom in einem seriellen
Format erhalten bleibt und beim Umwandlungsprozess eine Toleranz
gegen Jitter bereitgestellt wird.
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Abbildungen
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1
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- Two bit delay = Zwei Bit Verzögerung
- Address decode field ... = Adressdekodier-FPGA (Field Programmable
Gate Array)
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2
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- Byte 1 of ODL frame = Byte 1 des ODL-Rahmens
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3
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4
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5
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6