DE102005001847A1

DE102005001847A1 - Speicherbauelement mit Abschlusseinheit und zugehöriges Speichersystem

Info

Publication number: DE102005001847A1
Application number: DE200510001847
Authority: DE
Inventors: Jung-Joon Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-02-16
Filing date: 2005-01-11
Publication date: 2005-09-08
Anticipated expiration: 2025-01-12
Also published as: US20050180235A1; CN1658325A; CN1658325B; JP2005235374A; DE102005001847B4; KR100585128B1; US7254066B2; KR20050081607A

Abstract

Die Erfindung bezieht sich auf ein Speicherbauelement (600) mit einer ersten Abschlusseinheit (613), die mit einem ersten Anschluss (601) gekoppelt ist, um ein erstes Signal (S1) mit einer ersten Frequenzkomponente zu empfangen, und mit einer zweiten Abschlusseinheit (614), die mit einem zweiten Anschluss (602) zum Empfangen eines zweiten Signals (S2) mit einer gegenüber der ersten Frequenzkomponente höheren Frequenzkomponente gekoppelt ist, sowie auf ein Speichersystem mit einem Speicherbauelement und einer Speichersteuereinheit (700).
Erfindungsgemäß ist die zweite Abschlusseinheit von einem anderen Typ mit niedrigerer Signalverzerrung als die erste Abschlusseinheit.
Verwendung z. B. für Halbleiterspeicher vom ODT-DRAM-Typ.

Description

Die Erfindung bezieht sich auf ein Speicherbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein Speichersystem mit einem derartigen Speicherbauelement.

Mit Erhöhung der Datenübertragungsrate zwischen einem Halbleiterspeicherbauelement und einer Speichersteuerung besteht vermehrt Bedarf nach Schnittstellentechniken zur Reduzierung von Störungen bzw. Verzerrungen übertragener Daten und für einen störungsfreieren Datentransfer. Beispiele solcher Schnittstellentechniken umfassen eine Schnittstellentechnik mit Niederspannungs-Transistor-Transistor-Logik (LVTTL) und eine Schnittstellentechnik mit Stichleitungsserienabschlusslogik (SSTL).

Für die LVTTL-Schnittstellentechnik werden ein synchroner dynamischer Speicher mit wahlfreiem Zugriff (SDRAM) und eine Speichersteuerung direkt auf einer Leiterplatte miteinander verbunden. Die LVTTL-Schnittstellentechnik wird typischerweise für ein SDRAM mit einer Betriebsfrequenz von 100MHz benutzt. Für die SSTL-Schnittstellentechnik ist eine Abschlussschaltung auf einer Hauptplatine zwecks Impedanzanpassung zwischen einer Übertragungssignalleitung und einem mit dieser verbundenen Halbleiterbauelement gebildet. Die SSTL-Schnittstellentechnik wird typischerweise für einen SDRAM mit doppelter Datenrate (DDR) benutzt, der mit einer Betriebsfrequenz von 200MHz oder mehr arbeitet.

Wenn die vorstehend erwähnten Schnittstellentechniken jedoch für ein Speicherbauelement mit einer Betriebsfrequenz von 400MHz oder mehr verwendet werden, besteht die Tendenz zu einer Signalstörung auf den Datenübertragungsleitungen. Deshalb werden „Auf-Chip"-Abschlusstechniken (ODT) eingesetzt, um Störungen von Übertragungssignalen dadurch zu minimieren, dass Abschlusseinheiten innerhalb eines Speicherbauelements und/oder einer Speichersteuerung vorgesehen werden. Abhängig vom Typ des Speicherbauelements, für das die ODT gedacht ist, sind verschiedene ODT-Typen in Gebrauch. Beispielsweise wird eine ODT vom Typ mit offener Drain in einem SDRAM mit grafischer Doppeldatenrate 3 (GDDR3) und in einem dynamischen Rambus-Speicher mit wahlfreiem Zugriff (RDRAM) verwendet, während eine ODT vom Push-Pull-Typ in einem GDDR2-SDRAM benutzt wird.

Die ODT vom Typ mit offener Drain bzw. vom Push-Pull-Typ werden nachfolgend unter Bezugnahme auf die 1A bis 2B erläutert. Die 1A und 1B zeigen Schaltbilder mit Komponenten für herkömmliche Abschlusseinheiten und Eingangspuffer. Speziell zeigt 1A eine Abschlusseinheit 14 vom Typ mit offener Drain und einen Eingangspuffer 11, während 1B eine Abschlusseinheit 21 vom Push-Pull-Typ, einen Eingangspuffer 24 und einen Ausgangspuffer 25 zeigt. Die Abschlusseinheit 14 vom Typ mit offener Drain gemäß 1A weist verglichen mit der Abschlusseinheit 21 vom Push-Pull-Typ gemäß 1B zwar einen niedrigeren Energieverbrauch, jedoch eine höhere Signalstörung auf. Umgekehrt ist die Abschlusseinheit 21 vom Push-Pull-Typ gemäß 1B für Speicherbauelemente mit höheren Betriebsfrequenzen vorzuziehen, da sie geringere Signalstörungen liefert, allerdings begleitet von einem höheren Energieverbrauch.

Die 2A und 2B veranschaulichen Signale S1 und S2, die von den Eingangspuffern 11 bzw. 25 gemäß 1A bzw. 1B abgegeben werden. Wie aus den 2A und 2B ersichtlich, weist das Ausgangssignal S1 des mit der Abschlusseinheit 14 vom Typ mit offener Drain gekoppelten Eingangspuffers 11 eine höhere Signalverzerrung auf als das Ausgangssignal S2 des mit der Abschlusseinheit 21 vom Push-Pull-Typ gekoppelten Eingangspuffers 24. Die Bezeichnung Signalstörung bzw. Signalverzerrung bezieht sich vorliegend allgemein auf eine beliebige Kenngröße für ein Maß an Abweichung eines Signals von einem Sollverlauf.

Es ist bekannt, Abschlusseinheiten des gleichen Typs an alle Eingangssignalleitungen und Dateneingabe-/Datenausgabesignalleitungen eines Halbleiterspeicherbauelements anzukoppeln. Wenn beispielsweise für ein Halbleiterspeicherbauelement Übertragungssignale hoher Qualität gefordert sind, werden Abschlusseinheiten vom Push-Pull-Typ mit höherem Energieverbrauch, aber geringerer Signalverzerrung an alle Eingangssignalleitungen und Dateneingabe-/Datenausgabesignalleitungen angekoppelt. Andererseits sind in einem Halbleiterspeicherbauelement, das einen niedrigen Energieverbrauch erfordert, Abschlusseinheiten vom Typ mit offener Drain, die zwar eine höhere Signalstörung zulassen, jedoch einen niedrigeren Energieverbrauch besitzen, an alle Eingangssignalleitungen und Dateneingabe-/Datenausgabesignalleitungen angekoppelt.

Typischerweise sind Frequenzkomponenten der Eingangssignale eines Halbleiterspeicherbauelements je nach Art der Eingangssignale unterschiedlich. Beispielsweise haben Datensignale typischerweise die dop pelte Frequenz von Befehls- oder Adresssignalen. Wenn Abschlusseinheiten vom Push-Pull-Typ für alle Signalleitungen eines Halbleiterspeicherbauelements zwecks niedrigerer Signalverzerrung eingesetzt werden, erhöht sich entsprechend der Energieverbrauch. Wenn andererseits Abschlusseinheiten vom Typ mit offener Drain für alle Signalleitungen zwecks niedrigem Energieverbrauch eingesetzt werden, verbleibt eine höhere Signalverzerrung.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Speicherbauelements der eingangs genannten Art sowie eines damit ausgerüsteten Speichersystems zugrunde, die gleichzeitig eine relativ geringe Signalverzerrung und einen geringen Leistungsverbrauch durch die Nutzung von Abschlusseinheiten ermöglichen, insbesondere auch für Speicherbauelemente, die mit unterschiedlichen Frequenzen arbeiten.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Speicherbauelements mit den Merkmalen des Anspruchs 1 und eines Speichersystems mit den Merkmalen des Anspruchs 16. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Erfindungsgemäß benutzen das Speicherbauelement und das damit ausgerüstete Speichersystem Abschlusseinheiten unterschiedlicher Typen für verschiedene Frequenzen der Eingangssignale. So kann für ein Eingangssignal mit höherer Frequenz eine Abschlusseinheit vom Push-Pull-Typ vorgesehen sein, um eine geringere Signalstörung für das höherfrequente Eingangssignal zu erzielen. Wenn das Eingangssignal andererseits eine niedrigere Frequenz hat, kann eine Abschlusseinheit vom Typ mit offener Drain eingesetzt werden, die in diesem Frequenzbereich zu einer ausreichend niedrigen Signalverzerrung führt und einen geringeren Energieverbrauch besitzt. Auf diese Weise können gleichzeitig die Signalverzerrung und der Leistungsverbrauch für das Speicher bauelement bzw. das Speichersystem relativ niedrig gehalten werden. Die Erfindung eignet sich z.B. für ein Speicherbauelement in Form eines auf einem Halbleitersubstrat gefertigten integrierten Schaltkreises.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
1A und 1B Schaltbilder herkömmlicher Abschlusseinheiten und Eingangspuffer,
2A und 2B Diagramme von Signalverläufen für Signale, die vom Eingangspuffer gemäß 1A bzw. 1B abgegeben werden,
3 ein Blockschaltbild eines ersten erfindungsgemäßen Halbleiterspeicherbauelements mit Abschlusseinheiten unterschiedlicher Typen,
4 ein Blockschaltbild eines zweiten erfindungsgemäßen Halbleiterspeicherbauelements,
5 ein Blockschaltbild eines dritten erfindungsgemäßen Halbleiterspeicherbauelements,
6 ein Blockschaltbild eines vierten erfindungsgemäßen Halbleiterspeicherbauelements und
7 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeichersystems.
Nachfolgend werden Ausführungsformen der Erfindung unter Bezugnahme auf die 3 bis 7 näher erläutert, wobei sich jeweils um den Wert Hundert unterscheidende Bezugszeichen in den verschiedenen Figuren normalerweise identische oder funktionell äquivalente Elemente bezeichnen.
Ein in 3 gezeigtes Halbleiterspeicherbauelement 100 umfasst Komponenten, die als integrierter Schaltkreis auf einem Halbleitersubstrat, wie einem Siliziumsubstrat, gefertigt sein können. So kann der gestrichelte Rahmen von 3 z.B. ein Halbleitersubstrat repräsentieren, in welchem die Komponenten des Speicherbauelements 100 gefertigt sind.
Wie aus 3 ersichtlich, umfasst das Halbleiterspeicherbauelement 100 mehrere Steueranschlüsse 101, Adressanschlüsse 102 und Datenanschlüsse 103. Jeder Steueranschluss 101 ist mit je einer von einem ersten Satz von Eingabe/Ausgabe-Anschlussstellen 111 verbunden, und jeder Datenanschluss 103 ist mit je einer von einem zweiten Satz von Eingabe/Ausgabe-Anschlussstellen 131 verbunden. Jeder Adressanschluss 102 ist mit je einer von einem dritten Satz von Eingabe/Ausgabe-Anschlussstellen 121 verbunden.
Das Halbleiterspeicherbauelement 100 beinhaltet außerdem Eingangspuffer 113 für externe Steuersignale, Eingangspuffer 123 für Adresssignale, Eingangspuffer 133 für Datensignale und Ausgangspuffer 134 für Datensignale. Des weiteren sind erste bis dritte Abschlusseinheiten 114, 135, 124, ein Befehlsdecoder 141, eine Steuersignalerzeugungseinheit 142, ein Speicherzellenfeld 143, ein Zeilendecoder 144, ein Abtastverstärker 145, ein Spaltendecoder 146 und eine Eingabe/Ausgabe-Steuerschaltung 147 vorgesehen.
Die Eingangspuffer 113 für externe Steuersignale geben Steuersignale, die von außen über die Steueranschlüsse 101 und die ersten Einga be/Ausgabe-Kontaktstellen 111 empfangen werden, wie z.B. nicht gezeigte Steuersignale /CS, /RAS, /CAS und /WE, an den Befehlsdecoder 141 ab. Da der erste Satz von Eingabe/Ausgabe-Kontaktstellen 111 nur Signale von den Steueranschlüssen 101 empfängt, bildet er in diesem Beispiel einen Satz von reinen Eingabe-Kontaktstellen.
Der Befehlsdecoder 141 erzeugt ein Schreibbefehlssignal oder ein Lesebefehlssignal in Reaktion auf die von den Eingangspuffern 113 empfangenen, externen Steuersignale. Die Steuersignalerzeugungseinheit 142 erzeugt ein Dateneingabe-/Datenausgabesteuersignal RCTL in Reaktion auf das Schreibbefehlssignal oder das Lesebefehlssignal. Spezieller gibt die Steuersignalerzeugungseinheit 142 das Dateneingabe-/Datenausgabesteuersignal RCTL in Reaktion auf das Lesebefehlssignal auf einem hohen Pegel frei, oder sie sperrt das Dateneingabe-/Datenausgabesteuersignal RCTL in Reaktion auf das Schreibbefehlssignal auf einem niedrigen Pegel.
Das Dateneingabe-/Datenausgabesteuersignal RCTL steuert den Betrieb des Zeilendecoders 144, des Spaltendecoders 146, der Eingabe/Ausgabe-Steuerschaltung 147, der Datensignaleingangspuffer 133, der Datensignalausgangspuffer 134 und der zweiten Abschlusseinheiten 135. Diese Komponenten sind Kernbestandteile des Speicherbauelements 100.
Die Adresssignaleingangspuffer 123 geben nicht gezeigte Zeilenadresssignale und nicht gezeigte Spaltenadresssignale, die sie von außen über die Adressanschlüsse 102 und den dritten Satz von Eingabe/Ausgabe-Kontaktstellen 121 empfangen, an den Zeilendecoder 144 bzw. den Spaltendecoder 146 ab. Da der dritte Satz von Eingabe/Ausgabe-Kontaktstellen 121 in diesem Fall nur Signale von den Adressanschlüssen 101 empfängt, bildet er im Beispiel von 3 einen Satz von reinen Eingabe-Kontaktstellen.
Der Zeilendecoder 144 decodiert die Zeilenadresssignale und aktiviert entsprechende Wortleitungen des Speicherzellenfeldes 143. Der Spaltendecoder 146 decodiert die Spaltenadresssignale und aktiviert entsprechende Spaltenauswahlleitungen des Speicherzellenfeldes 143. Der Abtastverstärker 145 tastet von ausgewählten Speicherzellen gelesene Daten ab, verstärkt sie und gibt sie aus. Die Eingabe/Ausgabe-Steuerschaltung 147 überträgt die ausgelesenen und vom Abtastverstärker 145 verstärkten Daten zu den Datensignalausgangspuffern 134. Außerdem überträgt sie von den Datensignaleingangspuffern 133 empfangene Schreibdaten über den Abtastverstärker 145 zum Speicherzellenfeld 143.
Jeder Eingangspuffer 113 für externe Steuersignale ist mit je einer der ersten Eingabe-Kontaktstellen 111 über die zugehörige erste Signalleitung 112 verbunden, an welche andererseits die jeweilige zweite Abschlusseinheit 135 angekoppelt ist.
Die ersten bis dritten Abschlusseinheiten 114, 135, 124 dienen zur Impedanzanpassung der ersten, zweiten bzw. dritten Signalleitungen 112, 132, 122. Die ersten Abschlusseinheiten 114 und die dritten Abschlusseinheiten 124 sind in einer Ausführungsform der Erfindung jeweils vom Typ mit offener Drain realisiert. Die ersten Abschlusseinheiten 114 weisen hierzu im Beispiel von 3 jeweils einen NMOS-Transistor N21 auf, während die dritten Abschlusseinheiten 124 jeweils einen NMOS-Transistor N22 aufweisen.
Wie weiter aus 3 ersichtlich, ist ein Gate des NMOS-Transistors N21 mit einer internen Spannung VDD beaufschlagt, während eine Drain mit der zugehörigen ersten Signalleitung 112 verbunden ist und eine Source an einen Masseknoten angeschlossen ist. In gleicher Weise beaufschlagt die interne Spannung VDD ein Gate des NMOS- Transistors N22, von dem eine Drain mit der zugehörigen dritten Signalleitung 122 und eine Source mit dem Masseknoten gekoppelt ist. Die NMOS-Transistoren N21 und N22 werden in Reaktion auf die interne Spannung VDD leitend geschaltet, wenn eine Leistungsversorgung des Halbleiterspeicherbauelements 100 eingeschaltet wird, und sie bleiben leitend geschaltet, bis diese Leistungsversorgung abgeschaltet wird.
Die zweiten Abschlusseinheiten 135 sind in einer Ausführungsform der Erfindung vom Push-Pull-Typ und weisen dazu jeweils einen NMOS-Transistor N23, einen PMOS-Transistor P21 und einen Inverter 136 auf. Die interne Spannung VDD beaufschlagt eine Source des PMOS-Transistors P21, von dem eine Drain mit der zugehörigen zweiten Signalleitung 132 gekoppelt ist und ein Gate das Dateneingabe-/Datenausgabesteuersignal RCTL empfängt.
Der Inverter 136 invertiert das Dateneingabe-/Datenausgabesteuersignal RCTL und gibt das invertierte Dateneingabe-/Datenausgabesteuersignal RCTLB ab. Eine Drain des NMOS-Transistors N23 ist mit der zweiten Signalleitung 132 gekoppelt, während eine Gate desselben mit dem invertierten Dateneingabe-/Datenausgabesteuersignal RCTLB beaufschlagt wird. Eine Source des NMOS-Transistors N23 ist mit dem Masseknoten gekoppelt.
Der PMOS-Transistor P21 wird in Reaktion auf das Dateneingabe-/Datenausgabesteuersignal RCTL leitend oder sperrend geschaltet. Speziell wird er leitend geschaltet, wenn sich das Dateneingabe-/Datenausgabesteuersignal RCTL auf einem niedrigen Pegel befindet, und sperrend geschaltet, wenn sich das Signal RCTL auf einem hohen Pegel befindet. Der NMOS-Transistor N23 wird in Reaktion auf das invertierte Dateneingabe-/Datenausgabesteuersignal RCTLB leitend oder sperrend geschaltet. Speziell wird er leitend geschaltet, wenn das invertierte Dateneingabe-/Datenausgabesteuersignal RCTLB auf einem ho hen Pegel liegt, und sperrend geschaltet, wenn das Signal RCTLB auf einem niedrigen Pegel liegt.
Das Dateneingabe-/Datenausgabesteuersignal RCTL wird auf einem hohen Pegel freigegeben, wenn das Lesebefehlssignal vom Befehlsdecoder 141 abgegeben wird, und auf einem niedrigen Pegel gesperrt, wenn das Schreibbefehlssignal vom Befehlsdecoder 141 abgegeben wird. Daher sind in diesem erfindungsgemäßen Beispiel der PMOS-Transistor P21 und der NMOS-Transistor N23 leitend geschaltet, wenn das Schreibbefehlssignal vom Befehlsdecoder 141 abgegeben wird.
Die zweiten Abschlusseinheiten 135 werden im Beispiel von 3 durch das Dateneingabe-/Datenausgabesteuersignal RCTL gesteuert, sie können aber alternativ auch auf andere Weise gesteuert werden. Beispielsweise kann die Massespannung an das Gate des PMOS-Transistors P21 gekoppelt sein, und die interne Spannung VDD kann das Gate des NMOS-Transistors N23 beaufschlagen, um die Transistoren P21 und N23 leitend zu schalten. Die ersten und dritten Abschlusseinheiten 114, 124 können in alternativen Ausführungsformen der Erfindung auch durch das Dateneingabe-/Datenausgabesteuersignal RCTL gesteuert werden.
Im Beispiel von 3 unterscheiden sich Frequenzkomponenten der externen Steuersignale und der Adresssignale, die über die ersten und dritten Signalleitungen 112, 122 übertragen werden, von einer Frequenzkomponente der über die zweiten Signalleitungen 132 übertragenen Datensignale. Dies ist der Grund, dass Abschlusseinheiten 114, 124 und 135 unterschiedlicher Typen erfindungsgemäß benutzt werden.
Beispielsweise ist eine jeweilige Frequenzkomponente jedes der externen Steuersignale und der Adresssignale, die über die ersten und dritten Signalleitungen 112, 122 empfangen werden, niedriger als eine Fre quenzkomponente der über die zweiten Signalleitungen 132 zugeführten oder abgegebenen Datensignale. Die nachstehende Tabelle 1 führt ein Beispiel für die Frequenzen wichtiger Eingangs- und Ausgangssignale eines solchen Halbleiterspeicherbauelements auf.
Tabelle 1
Wie aus Tabelle 1 ersichtlich ist, erfordern die Datensignale die doppelte Betriebsgeschwindigkeit anderer Signale. Daher sind zur Reduktion von Signalverzerrungen während der Übertragung der Datensignale die zweiten Abschlusseinheiten 135 jeweils als Push-Pull-Typ implementiert. Da andererseits die Frequenzen der externen Steuersignale und der Adresssignale niedriger sind, wird nur noch eine vernachlässigbare Signalverzerrung erzeugt, auch wenn die ersten und dritten Abschlusseinheiten 114, 124 jeweils vom Typ mit offener Drain implementiert sind.
Auf diese Weise sind die zweiten Abschlusseinheiten 135 jeweils vom Push-Pull-Typ an die zweiten Signalleitungen 132 gekoppelt, welche die Datensignale mit höherer Frequenz führen. Die ersten und dritten Abschlusseinheiten 114, 124 vom Typ mit offener Drain sind an die ersten bzw. dritten Signalleitungen 112, 122 gekoppelt, welche die externen Steuersignale und die Adresssignale niedrigerer Frequenz führen. Auf diese Weise wird im Halbleiterspeicherbauelement 100 von 3 die Signalverzerrung der übertragenen Datensignale minimiert, während gleichzeitig auch der Gesamtenergieverbrauch minimiert wird.
Im Beispiel von 3 sind die ersten und dritten Abschlusseinheiten 114, 124 vom Typ mit offener Drain durch die NMOS-Transistoren N21 bzw. N22 implementiert, es ist aber auch eine Realisierung mit anderen Transistortypen möglich, wie das Beispiel von 4 zeigt.
Ein in 4 gezeigtes Halbleiterspeicherbauelement 200 umfasst Steueranschlüsse 201, Adressanschlüsse 202, Datenanschlüsse 203, erste Eingabekontaktstellen 211, zweite Eingabe/Ausgabe-Kontaktstellen 231 und dritte Eingabekontaktstellen 221. Je einer der Steueranschlüsse 201 ist mit der zugehörigen ersten Eingabekontaktstelle 211 verbunden, je einer der Adressanschlüsse 202 ist mit der zugehörigen dritten Eingabekontaktstelle 221 verbunden, und je einer der Datenanschlüsse 203 ist mit der zugehörigen zweiten Eingabe/Ausgabe-Kontaktstelle 231 verbunden.
Das Halbleiterspeicherbauelement 200 umfasst des weiteren Eingangspuffer 213 für externe Steuersignale, Eingangspuffer 223 für Adresssignale, Eingangspuffer 233 für Datensignale, Ausgangspuffer 234 für Datensignale, erste bis dritte Abschlusseinheiten 214, 235, 224, einen Befehlsdecoder 241, eine Steuersignalerzeugungseinheit 242, ein Speicherzellenfeld 243, einen Zeilendecoder 244, einen Abtastverstärker 245, einen Spaltendecoder 246 und eine Eingabe/Ausgabe-Steuerschaltung 247.
Das Halbleiterspeicherbauelement 200 von 4 entspricht in seiner Funktionsweise weitestgehend dem Halbleiterspeicherbauelement 100 von 3, worauf verwiesen werden kann. Im Unterschied sind jedoch die ersten und dritten Abschlusseinheiten 214 und 224 des Halbleiterspeicherbauelements 200 von 4 vom Typ mit offener Drain durch je einen PMOS-Transistor P31 bzw. P32 statt durch einen NMOS-Transistor realisiert.
Die interne Spannung VDD beaufschlagt eine Source des PMOS-Transistors P31, der mit einem Gate an den Masseknoten und mit einer Drain an die zugehörige erste Signalleitung 212 angeschlossen ist. In gleicher Weise beaufschlagt die interne Spannung VDD eine Source des PMOS-Transistors P32, von dem ein Gate mit dem Masseknoten und eine Drain mit der zugehörigen dritten Signalleitung 222 gekoppelt sind. Die PMOS-Transistoren P31 und P32 werden in Reaktion auf die Massespannung leitend geschaltet, wenn eine Leistungsversorgung des Halbleiterspeicherbauelements 200 eingeschaltet wird, und sie bleiben danach leitend geschaltet, bis diese Leistungsversorgung wieder abgeschaltet wird.
Wie erwähnt, ist jede zweite Abschlusseinheit 235 vom Push-Pull-Typ mit der zugehörigen zweiten Signalleitung 232 verbunden, welche Datensignale höherer Frequenz führt. Die ersten und dritten Abschlusseinheiten 214 und 224 vom Typ mit offener Drain sind mit den ersten und dritten Signalleitungen 212, 222 verbunden, welche die externen Steuersignale und die Adresssignale niedrigerer Frequenz führen. Daher wird die Signalverzerrung der übertragenen Signale im Halbleiterspeicherbauelement 200 reduziert, während gleichzeitig der Gesamtenergieverbrauch minimiert wird.
Während in den 3 und 4 Beispiele veranschaulicht sind, in welchen die ersten und dritten Abschlusseinheiten 114, 124 bzw. 214, 224 sämtlich entweder aus NMOS-Transistoren oder PMOS-Transistoren bestehen, sind auch Mischformen möglich. So kann beispielsweise jede erste Abschlusseinheit durch einen NMOS-Transistor gemäß 3 und jede dritte Abschlusseinheit durch einen PMOS-Transistor gemäß 4 oder umgekehrt jede erste Abschlusseinheit durch einen PMOS-Transistor gemäß 4 und jede dritte Abschlusseinheit durch einen NMOS-Transistor gemäß 3 implementiert sein.
5 veranschaulicht ein weiteres erfindungsgemäßes Halbleiterspeicherbauelement 300, das erste Anschlüsse 301, zweite Anschlüsse 302, erste Kontaktstellen 311 und zweite Kontaktstellen 331 beinhaltet. Jede erste Kontaktstelle 311 ist mit je einem der ersten Anschlüsse 301 verbunden, und jede zweite Kontaktstelle 331 ist mit je einem der zweiten Anschlüsse 302 verbunden. Das Halbleiterspeicherbauelement 300 umfasst des weiteren erste Eingangspuffer 313, zweite Eingangspuffer 333, Ausgangspuffer 334, erste Abschlusseinheiten 314, zweite Abschlusseinheiten 335 und einen internen Schaltkreis 320.
Jeder erste Eingangspuffer 313 ist über die zugehörige erste Signalleitung 312, an die je eine der ersten Abschlusseinheiten 314 gekoppelt ist, mit einer der ersten Kontaktstellen 311 gekoppelt. Jede erste Signalleitung 312 überträgt ein entsprechendes erstes Signal SIG1, das über den zugehörigen ersten Anschluss 301 und die zugehörige erste Kontaktstelle 311 empfangen wird, zum zugehörigen ersten Eingangspuffer 313.
Ein Satz mit je einem der zweiten Eingangspuffer 333 und je einem der Ausgangspuffer 334 ist mit der jeweiligen zweiten Kontaktstelle 331 über die jeweilige zweite Signalleitung 332 verbunden. An die zweiten Signalleitungen 332 ist je eine der zweiten Abschlusseinheiten 335 gekoppelt. Jede zweite Signalleitung 332 überträgt ein zugehöriges zweites Signal SIG2, das über je einen der zweiten Anschlüsse 302 und je eine der zweiten Kontaktstellen 331 empfangen wird, zum zugehörigen zweiten Eingangspuffer 333.
In einer Ausführungsform der Erfindung ist die Frequenz der zweiten Signale SIG2 höher als die Frequenz der ersten Signale SIG1, z.B. sind die zweiten Signale SIG2 Datensignale mit höherer Frequenz als die ersten Signale SIG1, bei denen es sich z.B. um Adresssignale handelt.
Die ersten und zweiten Abschlusseinheiten 314, 335 dienen der Impedanzanpassung für die ersten und zweiten Signalleitungen 312, 332. Jede erste Abschlusseinheit 314 ist wie die ersten Abschlusseinheiten 114 von 3 vom Typ mit offener Drain implementiert. Jede zweite Abschlusseinheit 335 ist wie die zweiten Abschlusseinheiten 135 von 3 vom Push-Pull-Typ implementiert.
Im Beispiel von 5 werden die zweiten Abschlusseinheiten 335 jedoch in Reaktion auf ein generalisiertes Steuersignal CTL aktiviert oder deaktiviert, das von dem generalisierten internen Schaltkreis 320 geliefert wird. In diesem Fall wird das Datenschreibbefehlssignal auf einem niedrigen Pegel freigegeben, wenn die zweiten Signale SIG2, z.B. Datensignale, über die zweiten Anschlüsse 302 empfangen werden. Die zweiten Abschlusseinheiten 335 werden bei diesem Ausführungsbeispiel folglich nur freigegeben, wenn die zweiten Signale SIG2 über die zweiten Anschlüsse 302 empfangen werden.
6 veranschaulicht ein weiteres erfindungsgemäßes Halbleiterspeicherbauelement 400 mit ersten Anschlüssen 401, zweiten Anschlüssen 402, ersten Kontaktstellen 411 und zweiten Kontaktstellen 431. Die ersten Kontaktstellen 411 sind mit je einem der ersten Anschlüsse 401 gekoppelt, und die zweiten Kontaktstellen 431 sind mit je einem der zweiten Anschlüsse 402 gekoppelt. Das Halbleiterspeicherbauelement 400 umfasst des weiteren erste Eingangspuffer 413, zweite Eingangspuffer 433, Ausgangspuffer 434, erste Abschlusseinheiten 414, zweite Abschlusseinheiten 435 und einen internen Schaltkreis 420.
Das zweite Halbleiterspeicherbauelement 400 entspricht im Wesentlichen dem Halbleiterspeicherbauelement 300 von 5 mit der Aus nahme, dass die ersten Abschlusseinheiten 414 des Halbleiterspeicherbauelements 400 von 6 vom Typ mit offener Drain jeweils durch einen PMOS-Transistor P51 implementiert sind, der in gleicher Weise arbeitet, wie oben in Verbindung mit 4 für die dortigen ersten Abschlusseinheiten 214 erläutert.
7 veranschaulicht ein erfindungsgemäßes Halbleiterspeichersystem 500 mit einem Halbleiterspeicherbauelement 600 und einer Speichersteuereinheit 700. Das Halbleiterspeicherbauelement 600 umfasst einen ersten Anschluss 601, einen zweiten Anschluss 602, eine erste Abschlusseinheit 613, eine zweite Abschlusseinheit 614 und einen internen Schaltkreis 620.
Der erste Anschluss 601 ist mit dem internen Schaltkreis 620 über eine erste Signalleitung 611 gekoppelt, und der zweite Anschluss 602 ist mit dem internen Schaltkreis 620 über eine zweite Signalleitung 612 gekoppelt. Der erste Anschluss 601 ist mit einem Ausgangsanschluss 701 der Speichersteuereinheit 700 gekoppelt, und der zweite Anschluss 602 ist mit einem Eingabe/Ausgabe-Anschluss 702 der Speichersteuereinheit 700 gekoppelt. Die erste Abschlusseinheit 613 ist an die erste Signalleitung 611 gekoppelt, und die zweite Abschlusseinheit 614 ist an die zweite Signalleitung 612 gekoppelt. Die erste Signalleitung 611 überträgt ein erstes Signal S1, das von der Speichersteuereinheit 700 geliefert und über den ersten Anschluss 601 empfangen wird, zum internen Schaltkreis 620. Die zweite Signalleitung 612 überträgt ein zweites Signal S2, das von der Speichersteuereinheit 700 geliefert und über den zweiten Anschluss 602 empfangen wird, zum internen Schaltkreis 620. Hierbei sei eine Frequenz des zweiten Signals S2 höher als eine Frequenz des ersten Signals S1. Beispielsweise handelt es sich beim zweiten Signal S2 um ein Datensignal, beim ersten Signal S1 um ein Adresssignal.
Die erste und die zweite Abschlusseinheit 613, 614 dienen der Impedanzanpassung für die erste bzw. zweite Signalleitung 611, 612. Die erste Abschlusseinheit 613 ist in einer Ausführungsform der Erfindung vom Typ mit offener Drain ähnlich den Abschlusseinheiten 314 und 414 gemäß den 5 und 6 implementiert.
Die zweite Abschlusseinheit 614 ist ähnlich wie die zweite Abschlusseinheit 335 von 5 vom Push-Pull-Typ implementiert, sie unterscheidet sich jedoch von der zweiten Abschlusseinheit 335 der 5 darin, dass das Steuersignal CTL der zweiten Abschlusseinheit 614 von 7 nicht zugeführt wird. Statt dessen bleibt die zweite Abschlusseinheit 614 gemäß 7 während des Betriebs des Halbleiterspeicherbauelements 600 leitend geschaltet.
Da das Halbleiterspeicherbauelement 600 und folglich das Halbleiterspeichersystem 500 gemäß 7 die Abschlusseinheiten 613, 614 unterschiedlichen Typs abhängig von den Frequenzen der über die Signalleitungen 611, 612 empfangenen Eingangssignale S1, S2 aufweisen, werden Signalverzerrungen und der Leistungsverbrauch minimiert.
Es versteht sich, dass die Erfindung zahlreiche weitere Realisierungen und Modifikationen der gezeigten und oben erläuterten Ausführungsbeispiele umfasst. So sind in den Beispielen der 3 bis 6 zu den Eingabekontaktstellen 111, 121, 211, 221, 311 und 411 mit den Eingangspuffern 113, 123, 213, 223, 313 und 413 die Abschlusseinheiten vom Typ mit offener Drain vorgesehen. Die Erfindung umfasst jedoch alternativ auch Ausführungsbeispiele, bei denen Abschlusseinheiten vom Typ mit offener Drain mit den Eingabeteilen von Eingabe/Ausgabe-Kontaktstellenpaaren und Eingangs-/Ausgangspufferpaaren verknüpft sind. Zudem können in nicht explizit gezeigter Weise weitere Typen von Abschlusseinheiten im jeweiligen Halbleiterspeicherbauelement vorgesehen sein.

Claims

Speicherbauelement mit – einer ersten Abschlusseinheit (114), die mit einem ersten Anschluss (101) zum Empfangen eines ersten Signals mit einer ersten Frequenzkomponente gekoppelt ist, und – einer zweiten Abschlusseinheit (135), die mit einem zweiten Anschluss (103) zum Empfangen eines zweiten Signals mit einer zweiten Frequenzkomponente, die höher als die erste Frequenzkomponente ist, gekoppelt ist, dadurch gekennzeichnet, dass – die zweite Abschlusseinheit (135) von einem anderen Typ mit geringerer Signalverzerrung ist als die erste Abschlusseinheit (114).
Speicherbauelement nach Anspruch 1, weiter gekennzeichnet durch – eine erste Eingabe/Ausgabe-Kontaktstelle (111), die mit einem ersten Eingangs-/Ausgangspuffer (113) über eine erste Signalleitung (112) gekoppelt ist, an welche die erste Abschlusseinheit gekoppelt ist, und – eine zweite Eingabe/Ausgabe-Kontaktstelle (131), die mit einem zweiten Eingangs-/Ausgangspuffer (133, 134) über eine zweite Signalleitung (132) gekoppelt ist, an welche die zweite Abschlusseinheit gekoppelt ist.
Speicherbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die erste Abschlusseinheit von einem Typ mit offener Drain ist.
Speicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die erste Abschlusseinheit einen NMOS-Transistor oder einen PMOS-Transistor beinhaltet.
Speicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die zweite Abschlusseinheit von einem Push-Pull-Typ ist.
Speicherbauelement nach einem der Ansprüche 1 bis 5, weiter gekennzeichnet durch einen Befehlsdecoder (141), der ein Lesebefehlssignal oder ein Schreibbefehlssignal in Reaktion auf externe Steuersignale abgibt, wobei die zweite Abschlusseinheit abhängig davon freigegeben oder gesperrt wird, ob das Lesebefehlssignal oder das Schreibbefehlssignal vom Befehlsdecoder abgegeben wird.
Speicherbauelement nach Anspruch 6, weiter dadurch gekennzeichnet, dass die zweite Abschlusseinheit NMOS- und PMOS-Transistoren umfasst, die leitend geschaltet werden, wenn das Schreibbefehlssignal vom Befehlsdecoder abgegeben wird, und die sperrend geschaltet werden, wenn das Lesebefehlssignal vom Befehlsdecoder abgegeben wird.
Speicherbauelement nach einem der Ansprüche 1 bis 7, weiter gekennzeichnet durch eine dritte Abschlusseinheit (124), die an einen dritten Anschluss (112) zum Empfangen eines dritten Signals mit einer dritten Frequenzkomponente, die niedriger als die zweite Frequenzkomponente ist, gekoppelt ist und vom gleichen Typ wie die erste Abschlusseinheit ist.
Speicherbauelement nach Anspruch 8, weiter gekennzeichnet durch eine dritte Eingabe/Ausgabe-Kontaktstelle (121), die mit ei nem dritten Eingangs-/Ausgangspuffer (123) über eine dritte Signalleitung (122) gekoppelt ist, an welche die dritte Abschlusseinheit gekoppelt ist.
Speicherbauelement nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, dass das erste Signal ein externes Steuersignal ist, das zweite Signal ein Datensignal ist und das dritte Signal ein Adresssignal ist.
Speicherbauelement nach einem der Ansprüche 8 bis 10, weiter dadurch gekennzeichnet, dass die dritte Abschlusseinheit von einem Typ mit offener Drain ist.
Speicherbauelement nach Anspruch 11, weiter dadurch gekennzeichnet, dass die dritte Abschlusseinheit einen NMOS-Transistor oder einen PMOS-Transistor umfasst.
Speicherbauelement nach Anspruch 12, weiter dadurch gekennzeichnet, dass die erste Abschlusseinheit einen NMOS-Transistor und die dritte Abschlusseinheit einen PMOS-Transistor umfasst.
Speicherbauelement nach Anspruch 12, weiter dadurch gekennzeichnet, dass die erste Abschlusseinheit einen PMOS-Transistor und die dritte Abschlusseinheit einen NMOS-Transistor umfasst.
Speicherbauelement nach einem der Ansprüche 1 bis 14, weiter dadurch gekennzeichnet, dass es einen auf einem Halbleitersubstrat gefertigten integrierten Schaltkreis bildet.
Speichersystem mit – einem Speicherbauelement (600) und – einer Speichersteuereinheit (700), dadurch gekennzeichnet, dass – das Speicherbauelement (600) ein solches nach einem der Ansprüche 1 bis 15 ist.
Speichersystem nach Anspruch 16, weiter dadurch gekennzeichnet, dass die erste Abschlusseinheit (613) mit einem ersten Anschluss (601) des Speicherbauelements zum Empfangen des ersten Signals mit der ersten Frequenzkomponente von der Speichersteuereinheit (700) gekoppelt ist und die zweite Abschlusseinheit (614) mit einem zweiten Anschluss (602) des Speicherbauelements zum Empfangen des zweiten Signals mit der zweiten Frequenzkomponente von der Speichersteuereinheit (700) gekoppelt ist.
Speichersystem nach Anspruch 16 oder 17, weiter dadurch gekennzeichnet, dass das Speicherbauelement einen internen Schaltkreis (620) umfasst, der mit der ersten und der zweiten Signalleitung zum Empfangen des ersten und zweiten Signals von der Speichersteuereinheit gekoppelt ist.
Speichersystem nach einem der Ansprüche 16 bis 18, weiter dadurch gekennzeichnet, dass erste Signal für die erste Abschlusseinheit ein Steuersignal oder ein Adresssignal ist und das zweite Signal für die zweite Abschlusseinheit ein Datensignal ist.