JP2005235374A - メモリ装置及びメモリシステム - Google Patents

Abstract

【課題】異なる信号周波数に対して異なるターミネーション装置を有するメモリ装置を提供する。
【解決手段】第１周波数成分を有する第１信号を受信する第１ピンに連結される第１ターミネーション装置を含み、前記第１周波数成分より高い第２周波数成分を有する第２信号を受信する第２ピンに連結される第２ターミネーション装置を含むメモリ装置が開示される。前記第１ターミネーション装置は、前記第１ターミネーション装置より少ない信号の歪みを提供する前記第２ターミネーション装置と異なるタイプである。例えば、前記第１ターミネーション装置は、電力消耗が更に少ないオープンドレインタイプのターミネーション装置であり、前記第２ターミネーション装置は、信号の歪みが更に少ないプッシュプルタイプのターミネーション装置である。
【選択図】図５

Description

本発明は、半導体メモリ装置の分野に係り、特に、ターミネーション装置を有するメモリ装置及びメモリシステムに関する。

半導体メモリ装置とメモリコントローラとの間のデータ伝送速度が増加する中で、伝送されるデータの歪みを減らし、データを更に正確に伝送するためのインターフェース方法が提案されている。そのようなインターフェース方法の一例として、低電圧ＴＴＬ（ｌｏｗ ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ：以下、ＬＶＴＴＬ）インターフェース方法とＳＳＴＬ（Ｓｔｕｂ−Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）インターフェース方法とがある。

ＬＶＴＴＬインターフェース方法は、ＳＤＲＡＭとメモリコントローラとをプリント回路基板上で直接連結する方式であって、主に１００ＭＨｚの動作周波数を有するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）で使用される。また、ＳＳＴＬインターフェース方法は、メインボード上に（伝送信号ラインとその伝送信号ラインに連結される半導体装置との間のインピーダンスマッチングのための）ターミネーション回路を形成する方式であって、２００ＭＨｚ以上の動作周波数を有するＤＤＲ（Ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ） ＳＤＲＡＭで使用される。しかし、このようなインターフェース方法が４００ＭＨｚ以上の動作周波数を有するメモリ装置で使用される場合には、データ伝送ライン上で発生する信号の歪みを防ぐことには限界がある。したがって、最近では、メモリ装置とメモリコントローラの内部とにターミネーション装置をそれぞれ備えて伝送信号の歪みを最小化する方法（すなわち、Ｏｎ−Ｄｉｅ ｔｅｒｍｉｎａｔｉｏｎ：以下、ＯＤＴ）が使用されている。ＯＤＴのスキームと動作特性とは、適用されるメモリの種類によって異なる。例えば、ＧＤＤＲ３ ＳＤＲＡＭとＲＤＲＡＭでは、オープンドレインタイプのＯＤＴが使用され、ＧＤＤＲ２（Ｇｒａｐｈｉｃ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ２） ＳＤＲＡＭでは、プッシュプルタイプのＯＤＴが使用される。従来のＯＤＴの一例が特許文献１に記載されている。

次に、図１Ａ、図１Ｂ、図２Ａ、図２Ｂを参照しながら、オープンドレインタイプのＯＤＴとプッシュプルタイプのＯＤＴとを説明する。図１Ａと図１Ｂは、従来のターミネーション装置と入力バッファとを示す図面であって、図１Ａは、オープンドレインタイプのターミネーション装置１４と入力バッファ１１とを示し、図１Ｂは、プッシュプルタイプのターミネーション装置２４と入力バッファ２１とを示す。図１Ａに示されたオープンドレインタイプのターミネーション装置１４は、消耗電力は少ないが、プッシュプルタイプのターミネーション装置２４に比べて、伝送データの歪みの発生が大きいという問題点がある。また、図１Ｂに示されたプッシュプルタイプのターミネーション装置２４は、伝送信号の歪み発生が少ないため、高周波数で動作するメモリ装置で使用されるには有利であるが、消耗電力が多いという問題点がある。

図２Ａ、図２Ｂは、図１Ａ、図１Ｂに示された入力バッファ１１、２１から出力される信号Ｓ１、Ｓ２をそれぞれ示す図面である。図２Ａ、図２Ｂで参照されるように、オープンドレインタイプのターミネーション装置１４を備える入力バッファ１１の出力信号Ｓ１が、プッシュプルタイプのターミネーション装置２４を備える入力バッファ２１の出力信号Ｓ２に比べて、歪みの発生が大きいことが分かる。

一方、従来の半導体メモリ装置のあらゆる入力信号ラインとデータ入出力信号ラインとには、同じタイプのターミネーション装置が連結される。例えば、高品質の伝送信号を要求する半導体メモリ装置においては、消耗電力が大きくても伝送信号の歪み発生の少ないプッシュプルタイプのターミネーション装置があらゆる入力信号ラインとデータ入出力信号ラインとに連結される。また、低電力を要求する半導体メモリ装置においては、伝送信号の歪み発生が大きくても消耗電力の小さいオープンドレインタイプのターミネーション装置があらゆる入力信号ラインとデータ入出力信号ラインとに連結される。

ここで、半導体メモリ装置の入力信号は、その種類によって要求される動作周波数がそれぞれ異なる。すなわち、データ信号は、コマンド信号またはアドレス信号に比べて２倍の動作周波数を必要とする。しかし、従来の半導体メモリ装置は、あらゆる入力信号ラインとデータ入出力信号ラインに同じタイプのターミネーション装置が備えられるために非効率的である。伝送信号の歪み発生を減らすために、半導体メモリ装置のあらゆる信号ラインにプッシュプルタイプのターミネーション装置を備えると、それによって消耗電力が増加する。それに対し、半導体メモリ装置の消耗電力を減らすために、あらゆる信号ラインにオープンドレインタイプのターミネーション装置を備えると、それによって伝送信号の歪み発生が増加するという問題点がある。
米国特許第６，４１１，１２２号公報

本発明が達成しようとする技術的課題は、入力信号の周波数に応じてそれぞれ異なるタイプのターミネーション装置を備えて、伝送信号の歪みと消耗電力とを減らし得る半導体メモリ装置を提供するところにある。

本発明が達成しようとする他の技術的課題は、入力信号の周波数に応じてそれぞれ異なるタイプのターミネーション装置を備えて、伝送信号の歪みと消耗電力とを減らし得る半導体メモリ装置を備える半導体メモリシステムを提供するところにある。

前記技術的課題を達成するための本発明の１つの側面に係る半導体メモリ装置は、第１周波数成分を有する第１信号を受信する第１ピンに連結された第１ターミネーション装置を含む。また、前記半導体メモリ装置は、前記第１周波数成分より高い第２周波数成分を有する第２信号を受信する第２ピンに連結された第２ターミネーション装置を含む。前記第１ターミネーション装置は、前記第２ターミネーション装置と異なるタイプであり、前記第２ターミネーション装置は、前記第１ターミネーション装置よりも少ない信号の歪みを提供する。

本発明の好適な実施形態によれば、前記半導体メモリ装置は、第１信号ラインに連結された前記第１ターミネーション装置を有する前記第１信号ラインを介して第１入出力バッファに連結された第１入出力パッドを含みうる。また、前記半導体メモリ装置は、第２信号ラインに連結された前記第２ターミネーション装置を有する前記第２信号ラインを介して第２入出力バッファに連結された第２入出力パッドを含みうる。

本発明の代表的な実施形態によれば、前記第１ターミネーション装置はオープンドレインタイプのターミネーション装置であり、前記第２ターミネーション装置はプッシュプルタイプのターミネーション装置である。その場合、前記第１ターミネーション装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのうち１つで構成されうる。

本発明の好適な実施形態によれば、前記半導体メモリ装置は、外部制御信号に応答して読み出しコマンド信号と書き込みコマンド信号のうち１つを出力するコマンドデコーダを含みうる。前記第２ターミネーション装置は、前記読み出しコマンド信号と前記書き込みコマンド信号のうちいずれか１つに依存してイネーブルまたはディセーブルされうる。例えば、プッシュプルタイプの前記第２ターミネーション装置は、前記コマンドデコーダによって前記書き込みコマンド信号が出力される時にターンオンされ、前記コマンドデコーダによって前記読み出しコマンド信号が出力される時にターンオフされるＮＭＯＳ及びＰＭＯＳトランジスタを含みうる。

本発明の好適な実施形態によれば、前記半導体メモリ装置は、第２周波数成分よりも低い第３周波数成分を有する第３信号を受信する第３ピンに連結された第３ターミネーション装置を含みうる。この場合において、前記第３ターミネーション装置は、前記第１ターミネーション装置と同じタイプのターミネーション装置とすることができ、前記半導体メモリ装置は、第３信号ラインに連結された前記第３ターミネーション装置を有する前記第３信号ラインを介して第３入出力バッファに連結された第３入出力パッドを更に含むことができる。

３つのターミネーション装置を備える本発明の１つの代表的な実施形態において、前記第１ターミネーション装置によって受信された第１信号は外部制御信号であり、前記第２ターミネーション装置によって受信された第２信号はデータ信号であり、前記第３ターミネーション装置によって受信された第３信号はアドレス信号である。

前記３つのターミネーション装置を備える本発明のそのような代表的な実施形態において、前記第１及び第３ターミネーション装置はオープンドレインタイプのターミネーション装置であり、前記第２ターミネーション装置はプッシュプルタイプのターミネーション装置である。

１つの代表的な実施形態において、オープンドレインタイプである前記第１及び第３ターミネーション装置のそれぞれは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを含み得る。択一的に、前記第１ターミネーション装置がＮＭＯＳトランジスタを含み、前記第３ターミネーション装置がＰＭＯＳトランジスタを含みうる。更に他の実施形態では、前記第１ターミネーション装置がＰＭＯＳトランジスタを含み、前記第３ターミネーション装置がＮＭＯＳトランジスタを含みうる。

本発明は、前記半導体メモリ装置が半導体基板に形成される集積回路である場合において特に有用である。また、本発明の他の側面において、前記半導体メモリ装置は、メモリコントローラを備えるメモリシステムの一部として構成されうる。その場合において、前記半導体メモリ装置は、前記メモリコントローラから信号を受信する第１、第２、及び第３ターミネーション装置の信号ラインに連結された内部回路を更に含みうる。

その方式において、本発明の前記半導体メモリ装置及びシステムは、異なる周波数の入力信号に対して異なるタイプのターミネーション装置を使用する。入力信号が相対的に高い周波数を有する場合は、そのような高い周波数の入力信号に対して、相対的に少ない信号の歪みを提供するためのプッシュプルタイプのターミネーション装置が使用される。一方、入力信号が相対的に低い周波数を有する場合は、信号の歪みが既に低いため、相対的に低い周波数の入力信号に対しては、相対的に低い電力消費のためのオープンドレインタイプのターミネーション装置が使用される。したがって、本発明の前記半導体メモリ装置及びシステムによれば、信号の歪みと電力消費とのいずれについても低減される。

本発明に係る半導体メモリ装置及びそれを備える半導体メモリシステムは、入力信号の周波数に応じて異なるタイプのターミネーション装置を備えるため、伝送信号の歪みと電力消費を減らし得る効果がある。

本発明とその動作上との利点及び本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施形態を示す添付図面及びそれに記載された内容を参照する必要があろう。

以下、添付図面を参照して本発明の好ましい実施形態を説明し、これをもって本発明の詳細な説明とする。各図面に付された同じ参照符号は同じ構成要素を示す。

図３は、本発明の一実施形態の半導体メモリ装置１００を示す図面である。半導体メモリ装置１００は、シリコン基板のような半導体基板に集積回路として形成される構成要素を含みうる。この実施形態では、図３の点線は、半導体基板のアウトラインを示していて、この半導体基板には、この半導体基板上に形成されるメモリ装置１００の構成要素が含まれうる。

図３を参照すれば、半導体メモリ装置１００は、制御ピン１０１、アドレスピン１０２及びデータピン１０３を備える。制御ピン１０１のそれぞれは第１入出力パッド１１１にそれぞれ連結され、データピン１０３のそれぞれは第２入出力パッド１３１にそれぞれ連結され、アドレスピン１０２のそれぞれは第３入出力パッド１２１にそれぞれ連結される。

半導体メモリ装置１００は、外部制御信号入力バッファ１１３、アドレス信号入力バッファ１２３、データ信号入力バッファ１３３及びデータ信号出力バッファ１３４を更に備える。また、半導体メモリ装置１００は、第１ないし第３ターミネーション装置１１４、１３５、１２４、コマンドデコーダ１４１、制御信号発生部１４２、メモリセルアレイ１４３、ローデコーダ１４４、センスアンプ１４５、カラムデコーダ１４６及び入出力制御回路１４７を備える。

外部制御信号入力バッファ１１３は、制御ピン１０１と第１入出力パッド１１１とを介して外部から提供される制御信号（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）（図示せず）をバッファリングしてコマンドデコーダ１４１に出力する。第１入出力パッド１１１は、単に制御ピン１０１を通して信号を受信するため、図３に示す実施形態では、第１入出力パッド１１１は、単なる入力パッドである。

コマンドデコーダ１４１は、外部制御信号入力バッファ１１３によってバッファリングされた制御信号に応答して、書き込みコマンド信号ＷＲＩＴＥまたは読み出しコマンド信号ＲＥＡＤを発生する。制御信号発生部１４２は、書き込みコマンド信号ＷＲＩＴＥまたは読み出しコマンド信号ＲＥＡＤに応答して、データ入出力制御信号ＲＣＴＬを発生する。更に詳細には、制御信号発生部１４２は、読み出しコマンド信号ＲＥＡＤに応答して、データ入出力制御信号ＲＣＴＬをハイレベル（ここでは、イネーブル状態）にする。一方、制御信号発生部１４２は、書き込みコマンド信号ＷＲＩＴＥに応答して、データ入出力制御信号ＲＣＴＬをローレベル（ここでは、ディセーブル状態）にする。

データ入出力制御信号ＲＣＴＬは、ローデコーダ１４４、カラムデコーダ１４６、入出力制御回路１４７、データ信号入力バッファ１３３、データ信号出力バッファ１３４及び第２ターミネーション装置１３５の動作を制御する。そのような構成要素は、メモリ装置のコア回路である。

アドレス信号入力バッファ１２３は、アドレスピン１０２と第３入出力パッド１２１とを介して外部から提供されるローアドレス信号（図示せず）、カラムアドレス信号（図示せず）をローデコーダ１４４、カラムデコーダ１４６にそれぞれ出力する。第３入出力パッド１２１は、単にアドレスピン１０１から信号を受信するため、第３入出力パッド１２１は、図３に示す実施形態では、単なる入力パッドである。

ローデコーダ１４４は、ローアドレス信号をデコードして、メモリセルアレイ１４３の該当ワードラインを活性化させる。カラムデコーダ１４６は、カラムアドレス信号をデコードして、メモリセルアレイ１４３の該当カラムセレクトラインをイネーブルさせる。センスアンプ１４５は、選択されたメモリセルから読み出されるデータを感知及び増幅して出力する。入出力制御回路１４７は、センスアンプ１４５によって増幅された読み出しデータをデータ信号出力バッファ１３４に伝送し、データ信号入力バッファ１３３から受信される書き込みデータをセンスアンプ１４５を介してメモリセルアレイ１４３に伝送する。

一方、第１入力パッド１１１には、第１信号ライン１１２を介して外部制御信号入力バッファ１１３がそれぞれ連結され、第１信号ライン１１２には、第１ターミネーション装置１１４がそれぞれ連結される。第３入力パッド１２１には、第３信号ライン１２２を介して、アドレス信号入力バッファ１２３がそれぞれ連結され、第３信号ライン１２２には、第３ターミネーション装置１２４がそれぞれ連結される。また、第２入出力パッド１３１には、第２信号ライン１３２を介して、データ信号入力バッファ１３３とデータ信号出力バッファ１３４とがそれぞれ連結され、第２信号ライン１３２には、第２ターミネーション装置１３５がそれぞれ連結される。

第１ないし第３ターミネーション装置１１４、１３５、１２４のそれぞれは記第１ないし第３信号ライン１１２、１３２、１２２のインピーダンスマッチングのためにそれぞれ連結される。本発明の一実施形態において、第１ターミネーション装置１１４と第３ターミネーション装置１２４とは、オープンドレインタイプのターミネーション装置で構成されうる。第１ターミネーション装置１１４は、それぞれＮＭＯＳトランジスタＮ２１を含み、第３ターミネーション装置１２４はそれぞれＮＭＯＳトランジスタＮ２２を含む。

図３を更に参照すれば、ＮＭＯＳトランジスタＮ２１のゲートには内部電圧ＶＤＤが入力され、そのドレインは第１信号ライン１１２に連結され、そのソースには接地電圧が提供される。同様に、ＮＭＯＳトランジスタＮ２２のゲートには内部電圧ＶＤＤが入力され、そのドレインは第３信号ライン１２２に連結され、そのソースには接地電圧が提供される。ＮＭＯＳトランジスタＮ２１、Ｎ２２は、半導体メモリ装置１００に電源が印加された時に、内部電圧ＶＤＤに応答してターンオンされ、その後、半導体メモリ装置１００の電源がオフされるまでターンオン状態を維持する。

本発明の一実施形態において、第２ターミネーション装置１３５は、プッシュプルタイプのターミネーション装置で構成されうる。第２ターミネーション装置１３５は、それぞれＮＭＯＳトランジスタＮ２３、ＰＭＯＳトランジスタＰ２１及びインバータ１３６を含む。ＰＭＯＳトランジスタＰ２１のソースには、内部電圧ＶＤＤが提供され、そのドレインは第２信号ライン１３２に連結され、そのゲートにはデータ入出力制御信号ＲＣＴＬが提供される。

インバータ１３６は、データ入出力制御信号ＲＣＴＬを反転させて、反転されたデータ入出力制御信号ＲＣＴＬＢを出力する。ＮＭＯＳトランジスタＮ２３のドレインは第２信号ライン１３２に連結され、そのゲートには反転されたデータ入出力制御信号ＲＣＴＬＢが入力され、そのソースには接地電圧が提供される。ＰＭＯＳトランジスタＰ２１は、データ入出力制御信号ＲＣＴＬに応答してターンオンまたはターンオフされる。すなわち、ＰＭＯＳトランジスタＰ２１は、データ入出力制御信号ＲＣＴＬがローレベルである時にターンオンされ、データ入出力制御信号ＲＣＴＬがハイレベルである時にターンオフされる。また、ＮＭＯＳトランジスタＮ２３は、反転されたデータ入出力制御信号ＲＣＴＬＢに応答してターンオンまたはターンオフされる。すなわち、ＮＭＯＳトランジスタＮ２３は、反転されたデータ入出力制御信号ＲＣＴＬＢがハイレベルである時にターンオンされ、反転されたデータ入出力制御信号ＲＣＴＬＢがローレベルである時にターンオフされる。

ここで、データ入出力制御信号ＲＣＴＬは、コマンドデコーダ１４１から読み出しコマンド信号ＲＥＡＤが出力される時にハイレベルにイネーブルされ、コマンドデコーダ１４１から書き込みコマンド信号ＷＲＩＴＥが出力される時にローレベルにディセーブルされる。したがって、本発明の一実施形態において、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２３とは、コマンドデコーダ１４１から書き込みコマンド信号ＷＲＩＴＥが出力される時にのみターンオンされる。

図３の代表的な実施形態では、第２ターミネーション装置１３５はデータ入出力制御信号ＲＣＴＬによって制御されるが、第２ターミネーション装置１３５は他の方式で制御されてもよい。例えば、トランジスタＰ２１、Ｎ２３をターンオンさせるために、接地電圧がＰＭＯＳトランジスタＰ２１のゲートに提供され、内部電圧ＶＤＤがＮＭＯＳトランジスタＮ２３のゲートに提供され、この場合において、第１及び第３ターミネーション装置１１４、１２４がデータ入出力制御信号ＲＣＴＬによって制御されてもよい。

図３の実施形態において、第１、第３信号ライン１１２、１２２を介してそれぞれ伝送される外部制御信号、アドレス信号の周波数成分が、第２信号ライン１３２を介して伝送されるデータ信号の周波数成分と異なる。したがって、この実施形態では、異なるタイプのターミネーション装置１１４、１２４、１３５が使用される。

例えば、第１及び第３信号ライン１１２、１２２を介して受信される外部制御信号と、アドレス信号のそれぞれの周波数成分は、第２信号ライン１３２を介して入力または出力されるデータ信号の周波数成分よりも低い。表１は、半導体メモリ装置の主要入出力信号の周波数の一例を示す。

表１に例示的に示されるように、データ信号は、他の信号に比べて２倍の動作速度を必要とする。結局、データ信号の伝送中において信号の歪みを減らすために、データ信号が受信される第２信号ライン１３２には、プッシュプルタイプの第２ターミネーション装置１３５が連結されることが好ましい。信号の歪みという用語は、所望の信号の波形から該信号のレベルが離脱することを示す。

また、第１及び第２信号ライン１１２、１２２にオープンドレインタイプの第１及び第３ターミネーション装置１１４、１２４がそれぞれ連結されても、外部制御信号及びアドレス信号の周波数が低いために、信号の歪みは比較的に小さい。

前記したように、本発明の一実施形態の半導体メモリ装置１００において、高い周波数のデータ信号が伝送される第２信号ライン１３２にはプッシュプルタイプの第２ターミネーション装置１３５が連結され、一方、低い周波数の外部制御信号及びアドレス信号が伝送される第１及び第３信号ライン１１２、１２２にはオープンドレインタイプの第１及び第３ターミネーション装置１１４、１２４がそれぞれ連結される。したがって、図３に示す実施形態の半導体メモリ装置１００によれば、伝送されるデータ信号の信号の歪みを最小化することができるとともに、全体的な消耗電力を最小化することができる。

図３に示す例示的に実施形態では、第１及び第３ターミネーション装置１１４、１２４がＮＭＯＳトランジスタＮ２１、Ｎ２２で構成されているが、第１及び第３ターミネーション装置１１４、１２４はオープンドレインタイプである限り多様に変更することができる。

図４は、本発明の他の実施形態の半導体メモリ装置２００を示す図面である。図４を参照すれば、半導体メモリ装置２００は、制御ピン２０１、アドレスピン２０２、データピン２０３、第１入力パッド２１１、第２入出力パッド２３１及び第３入力パッド２２１を備える。制御ピン２０１のうち１つは、第１入力パッド２１１のうちの１つにそれぞれ連結され、アドレスピン２０２のうち１つは第３入力パッド２２１のうちの１つにそれぞれ連結され、データピン２０３のうちの１つは第２入出力パッド２３１にそれぞれ連結される。

また、半導体メモリ装置２００は、外部制御信号入力バッファ２１３、アドレス信号入力バッファ２２３、データ信号入力バッファ２３３、データ信号出力バッファ２３４、第１ないし第３ターミネーション装置２１４、２３５、２２４、コマンドデコーダ２４１、制御信号発生部２４２、メモリセルアレイ２４３、ローデコーダ２４４、センスアンプ２４５、カラムデコーダ２４６及び入出力制御回路２４７を更に備える。

図４に示す半導体メモリ装置２００は、図３に示された半導体メモリ装置１００と１つの相違点を除いては実質的に同じであるため、半導体メモリ装置２００の構成及び具体的な動作説明については省略する。

半導体メモリ装置２００、１００の相違点は、半導体メモリ装置２００の第１、第２ターミネーション装置２１４、２２４のそれぞれが、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタＰ３１、Ｐ３２を含むオープンドレインタイプのターミネーション装置であるということである。

ＰＭＯＳトランジスタＰ３１のソースには内部電圧ＶＤＤが入力され、そのゲートには接地電圧が提供され、そのドレインは第１信号ライン２１２に連結される。ＰＭＯＳトランジスタＰ３２のソースには内部電圧ＶＤＤが提供され、そのゲートには接地電圧が提供され、そのドレインは第３信号ライン２２２に連結される。ＰＭＯＳトランジスタＰ３１、Ｐ３２は、半導体メモリ装置２００に電源が印加される時、接地電圧に応答してターンオンされ、その後、半導体メモリ装置２００の電源がオフされるまでターンオン状態で維持される。

前記したように、本発明の実施形態の半導体メモリ装置２００において、高い周波数のデータ信号が伝送される第２信号ライン２３２にはプッシュプルタイプの第２ターミネーション装置２３５が連結され、一方、低い周波数の外部制御信号及びアドレス信号が伝送される第１及び第３信号ライン２１２、２２２にはオープンドレインタイプの第１及び第３ターミネーション装置２１４、２２４がそれぞれ連結される。したがって、本発明の実施形態の半導体メモリ装置２００によれば、伝送されるデータ信号の歪みが減少されると共に全体的な消耗電力も最小化される。

図４に例示的に示す実施形態では、第１及び第３ターミネーション装置２１４、２２４がＰＭＯＳトランジスタＰ３１、Ｐ３２をそれぞれ含むが、第１及び第３ターミネーション装置２１４、２２４は、オープンドレインタイプである限り多様に変更することができる。例えば、第１ターミネーション装置２１４は、ＰＭＯＳトランジスタＰ３１の代わりに、図３に示されたＮＭＯＳトランジスタＮ２１を含み得る。または、第３ターミネーション装置２２４は、ＰＭＯＳトランジスタＰ３２の代わりに、図３に示されたＮＭＯＳトランジスタＮ２２を含み得る。

図５は、本発明の更に他の実施形態の半導体メモリ装置３００を示す図面である。図５を参照すれば、半導体メモリ装置３００は、第１ピン３０１、第２ピン３０２、第１パッド３１１及び第２パッド３３１を備える。第１パッド３１１のそれぞれは、第１ピン３０１のうちの１つにそれぞれ連結され、第２パッド３３１のそれぞれは、第２ピン３０２のうちの１つにそれぞれ連結される。また、半導体メモリ装置３００は、第１入力バッファ３１３、第２入力バッファ３３３、出力バッファ３３４、第１ターミネーション装置３１４、第２ターミネーション装置３３５及び内部回路３２０を更に含む。

第１入力バッファ３１３は、第１信号ライン３１２を介して第１パッド３１１にそれぞれ連結され、第１信号ライン３１２には第１ターミネーション装置３１４がそれぞれ連結される。第１信号ライン３１２は、第１ピン３０１及び第１パッド３１１を介して提供される第１信号ＳＩＧ１を第１入力バッファ３１３にそれぞれ伝送する。また、第２入力バッファ３３３及び出力バッファ３３４は、第２信号ライン３３２を介して第２パッド３３１にそれぞれ連結され、第２信号ライン３３２には第２ターミネーション装置３３５がそれぞれ連結される。第２信号ライン３３２は、第２ピン３０２及び第２パッド３３１を介して受信される第２信号ＳＩＧ２を第２入力バッファ３３３にそれぞれ伝送する。ここで、第２信号ＳＩＧ２の周波数は、第１信号ＳＩＧ１の周波数より大きい。例えば、第２信号ＳＩＧ２としてはデータ信号が、前記第１信号ＳＩＧ１としてはアドレス信号が割り当てられ得る。

第１、第２ターミネーション装置３１４、３３５のそれぞれは、第１、第２信号ライン３１２、３３２のインピーダンスマッチングのために連結される。第１ターミネーション装置３１４は、オープンドレインタイプのターミネーション装置でそれぞれ構成されうる。第１ターミネーション装置３１４のそれぞれの構成及び具体的な動作説明は、図３を参照して説明した第１ターミネーション装置１１４と実質的に同じであるため省略する。第２ターミネーション装置３３５は、プッシュプルタイプのターミネーション装置でそれぞれ構成されうる。第２ターミネーション装置３３５のそれぞれの構成及び具体的な動作説明も、図３を参照して説明した第２ターミネーション装置１３５と同じであるため省略する。ただし、第２ターミネーション装置３３５は、内部回路３２０から提供される制御信号ＣＴＬに応答してイネーブルされるか、またはディセーブルされる。制御信号ＣＴＬとしては、例えば、データ書き込みコマンド信号が使用され得る。その場合、第２ピン３０２を介して第２信号ＳＩＧ２（すなわち、データ信号）が受信される時、データ書き込みコマンド信号が（ローレベルに）イネーブルされる。その結果、第２ターミネーション装置３３５は、第２ピン３０２を介して第２信号ＳＩＧ２が受信される時にのみイネーブルされる。

図６は、本発明の更に他の実施形態の半導体メモリ装置４００を示す図面である。図６を参照すれば、半導体メモリ装置４００は、第１ピン４０１、第２ピン４０２、第１パッド４１１及び第２パッド４３１を備える。第１パッド４１１は、第１ピン４０１にそれぞれ連結され、第２パッド４３１は、第２ピン４０２にそれぞれ連結される。また、半導体メモリ装置４００は、第１入力バッファ４１３、第２入力バッファ４３３、出力バッファ４３４、第１ターミネーション装置４１４、第２ターミネーション装置４３５及び内部回路４２０を更に含む。

ここで、半導体メモリ装置４００は、図５に示された半導体メモリ装置３００とは１つの相違点を除いては実質的に同じであるため、半導体メモリ装置４００の構成及び具体的な動作説明については省略する。

半導体メモリ装置４００、３００の相違点は、半導体メモリ装置４００の第１ターミネーション装置４１４のそれぞれがＰＭＯＳトランジスタＰ５１を含むオープンドレインタイプのターミネーション装置であるということである。第１ターミネーション装置４１４のそれぞれの構成及び具体的な動作説明は、図４を参照して説明した第１ターミネーション装置２１４と実質的に同じであるため省略する。

図７は、本発明の一実施形態の半導体メモリシステム５００を示す図面である。図７を参照すれば、半導体メモリシステム５００は、半導体メモリ装置６００とメモリコントローラ７００とを備える。半導体メモリ装置６００は、第１ピン６０１、第２ピン６０２、第１ターミネーション装置６１３、第２ターミネーション装置６１４及び内部回路６２０を備える。第１ピン６０１は、第１信号ライン６１１を介して内部回路６２０に連結され、第２ピン６０２は、第２信号ライン６１２を介して内部回路６２０に連結される。また、第１ピン６０１は、メモリコントローラ７００の出力ピン７０１に連結され、第２ピン６０２は、メモリコントローラ７００の入出力ピン７０２に連結される。第１信号ライン６１１には前記第１ターミネーション装置６１３が連結され、第２信号ライン６１２には前記第２ターミネーション装置６１４が連結される。

第１信号ライン６１１は、第１ピン６０１を介してメモリコントローラ７００から提供される第１信号Ｓ１を内部回路６２０に伝送する。第２信号ライン６１２は、第２ピン６０２を介してメモリコントローラ７００から提供される第２信号Ｓ２を内部回路６２０に伝送する。ここで、第２信号Ｓ２の周波数は、第１信号Ｓ１の周波数より大きい。例えば、第２信号Ｓ２としてはデータ信号が、第１信号Ｓ１としてはアドレス信号が使用され得る。

第１及び第２ターミネーション装置６１３、６１４は、第１及び第２信号ライン６１１、６１２のインピーダンスマッチングのために連結される。第１ターミネーション装置６１３は、オープンドレインタイプのターミネーション装置で構成されうる。第１ターミネーション装置６１３の構成及び具体的な動作説明は、図５または図６を参照して説明した第１ターミネーション装置３１４または４１４と実質的に同じであるため省略する。第２ターミネーション装置６１４は、プッシュプルタイプのターミネーション装置で構成されうる。第２ターミネーション装置６１４の構成及び具体的な動作説明も、図５を参照して説明した第２ターミネーション装置３３５と１つの相違点を除いては同じであるため省略する。この相違点とは、第２ターミネーション装置６１４に制御信号ＣＴＬが入力されないということである。第２ターミネーション装置６１４は、半導体メモリ装置６００が動作する間にターンオン状態で維持される。

本発明を図示された幾つかの実施形態を参照して説明したが、それは例示に過ぎず、当業者ならば、これらから多様な変形及び均等な他の実施形式の採用が可能であるということを理解することができる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想に基づいて決定されるべきである。

本発明に係る半導体メモリ装置及びそれを備える半導体メモリシステムは、消耗電力を減らし得る。

従来のターミネーション装置と入力バッファとを示す図面である。 従来のターミネーション装置と入力バッファとを示す図面である。 図１Ａに示された入力バッファから出力される信号をそれぞれ示す図面である。 図１Ｂに示された入力バッファから出力される信号をそれぞれ示す図面である。 本発明の一実施形態としての異なるタイプのターミネーション装置を使用する半導体メモリ装置を示す図面である。 本発明の他の実施形態の半導体メモリ装置を示す図面である。 本発明の更に他の実施例形態の半導体メモリ装置を示す図面である。 本発明の更に他の実施形態の半導体メモリ装置を示す図面である。 本発明の一実施形態の半導体メモリシステムを示す図面である。

符号の説明

３００ 半導体メモリ装置
３０１ 第１ピン
３０２ 第２ピン
３１１ 第１パッド
３１２ 第１信号ライン
３１３ 第１入力バッファ
３１４ 第１ターミネーション装置
３２０ 内部回路
３３１ 第２パッド
３３２ 第２信号ライン
３３３ 第２入力バッファ
３３４ 出力バッファ
３３５ 第２ターミネーション装置
ＳＩＧ１ 第１信号
ＳＩＧ２ 第２信号
ＣＴＬ 制御信号
ＶＤＤ 内部電圧

Claims (27)

1. メモリ装置であって、
   第１周波数成分を有する第１信号を受信する第１ピンに連結される第１ターミネーション装置と、
   前記第１周波数成分より高い第２周波数成分を有する第２信号を受信する第２ピンに連結される第２ターミネーション装置と、を備え、
   前記第１ターミネーション装置は、前記第２ターミネーション装置と異なるタイプであり、前記第２ターミネーション装置は、前記第１ターミネーション装置よりも少ない信号の歪みを提供することを特徴とするメモリ装置。
2. 前記第１ターミネーション装置を有する第１信号ラインを介して第１入出力バッファに連結される第１入出力パッドと、
   前記第２ターミネーション装置を有する第２信号ラインを介して第２入出力バッファに連結される第２入出力パッドと、を更に備えることを特徴とする請求項１に記載のメモリ装置。
3. 前記第１ターミネーション装置は、オープンドレインタイプのターミネーション装置であることを特徴とする請求項１に記載のメモリ装置。
4. 前記第１ターミネーション装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとのうち１つを含むことを特徴とする請求項３に記載のメモリ装置。
5. 前記第２ターミネーション装置は、プッシュプルタイプのターミネーション装置であることを特徴とする請求項３に記載のメモリ装置。
6. 前記第２ターミネーション装置は、プッシュプルタイプのターミネーション装置であることを特徴とする請求項１に記載のメモリ装置。
7. 外部制御信号に応答して、読み出しコマンド信号と書き込みコマンド信号のうち１つを出力するコマンドデコーダを更に備え、
   前記コマンドデコーダによって出力される前記読み出しコマンド信号と前記書き込みコマンド信号のうち１つに依存して、前記第２ターミネーション装置がイネーブルまたはディセーブルされることを特徴とする請求項６に記載のメモリ装置。
8. 前記第２ターミネーション装置は、前記コマンドデコーダによって前記書き込みコマンド信号が出力される時にターンオンされ、前記コマンドデコーダによって前記読み出しコマンド信号が出力される時にターンオフされるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むことを特徴とする請求項７に記載のメモリ装置。
9. 前記第２周波数成分よりも低い第３周波数成分を有する第３信号を受信する第３ピンに連結される第３ターミネーション装置を更に備え、
   前記第３ターミネーション装置は、前記第１ターミネーション装置と同じタイプのターミネーション装置であることを特徴とする請求項１に記載のメモリ装置。
10. 第３信号ラインに連結される前記第３ターミネーション装置を有する前記第３信号ラインを介して第３入出力バッファに連結される第３入出力パッドを更に備えることを特徴とする請求項９に記載のメモリ装置。
11. 前記第１信号は外部制御信号であり、前記第２信号はデータ信号であり、前記第３信号はアドレス信号であることを特徴とする請求項９に記載のメモリ装置。
12. 前記第１及び第３ターミネーション装置は、オープンドレインタイプのターミネーション装置であることを特徴とする請求項９に記載のメモリ装置。
13. 前記第１及び第３ターミネーション装置のそれぞれは、ＮＭＯＳトランジスタを含むことを特徴とする請求項１２に記載のメモリ装置。
14. 前記第１及び第３ターミネーション装置のそれぞれは、ＰＭＯＳトランジスタを含むことを特徴とする請求項１２に記載のメモリ装置。
15. 前記第１ターミネーション装置はＮＭＯＳトランジスタを含み、前記第３ターミネーション装置はＰＭＯＳトランジスタを含むことを特徴とする請求項１２に記載のメモリ装置。
16. 前記第１ターミネーション装置はＰＭＯＳトランジスタを含み、前記第３ターミネーション装置はＮＭＯＳトランジスタを含むことを特徴とする請求項１２に記載のメモリ装置。
17. 外部制御信号に応答して、読み出しコマンド信号と書き込みコマンド信号のうち１つを出力するコマンドデコーダを更に備え、
    前記第２ターミネーション装置は、前記コマンドデコーダによって出力される前記読み出しコマンド信号と前記書き込みコマンド信号のうち１つに依存してイネーブルまたはディセーブルされることを特徴とする請求項９に記載のメモリ装置。
18. 前記第２ターミネーション装置は、プッシュプルタイプのターミネーション装置であることを特徴とする請求項１７に記載のメモリ装置。
19. 前記第２ターミネーション装置は、前記コマンドデコーダによって前記書き込みコマンド信号が出力される時にターンオンされ、前記コマンドデコーダによって前記読み出しコマンド信号が出力される時にターンオフされるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むことを特徴とする請求項１８に記載のメモリ装置。
20. 前記メモリ装置は、半導体基板に形成される集積回路であることを特徴とする請求項１に記載のメモリ装置。
21. メモリコントローラと、メモリ装置とを備えるメモリシステムであって、
    前記メモリ装置は、
    前記メモリコントローラから第１周波数成分を有する第１信号を受信するために、前記メモリ装置の第１ピンに連結される第１ターミネーション装置と、
    前記メモリコントローラから前記第１周波数成分より高い第２周波数成分を有する第２信号を受信するために、前記メモリ装置の第２ピンに連結される第２ターミネーション装置と、を備え、
    前記第１ターミネーション装置は、前記第２ターミネーション装置と異なるタイプであり、前記第２ターミネーション装置は、前記第１ターミネーション装置よりも少ない信号の歪みを提供することを特徴とするメモリシステム。
22. 前記メモリ装置は、
    第１信号ラインに連結される前記第１ターミネーション装置を有する前記第１信号ラインを介して第１入出力バッファに連結される第１入出力パッドと、
    第２信号ラインに連結される前記第２ターミネーション装置を有する前記第２信号ラインを介して第２入出力バッファに連結される第２入出力パッドと、を更に備えることを特徴とする請求項２１に記載のメモリシステム。
23. 前記メモリ装置は、前記メモリコントローラから前記第１及び第２信号を受信するために、前記第１及び第２信号ラインに連結される内部回路を更に備えることを特徴とする請求項２２に記載のメモリシステム。
24. 前記第１ターミネーション装置は、オープンドレインタイプのターミネーション装置であることを特徴とする請求項２１に記載のメモリシステム。
25. 前記第２ターミネーション装置は、プッシュプルタイプのターミネーション装置であることを特徴とする請求項２４に記載のメモリシステム。
26. 前記第２ターミネーション装置は、プッシュプルタイプのターミネーション装置であることを特徴とする請求項２１に記載のメモリシステム。
27. 前記第１ターミネーション装置についての前記第１信号は、制御信号とアドレス信号のうち１つであり、前記第２ターミネーション装置についての前記第２信号は、データ信号であることを特徴とする請求項２１に記載のメモリシステム。

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