TWI794085B - 半導體記憶裝置 - Google Patents

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Abstract

本發明提供一種高速動作之半導體記憶裝置。 半導體記憶裝置具有：第1焊墊，其可收發第1時序信號；第2焊墊，其可根據第1時序信號收發資料信號；第3焊墊，其可接收第2時序信號；第4焊墊，其可根據第2時序信號接收控制資訊；記憶胞陣列；感測放大器，其與上述記憶胞陣列連接；第1暫存器，其與上述感測放大器連接；第2暫存器，其可存儲第1控制資訊；第3暫存器，其可存儲第2控制資訊；及控制電路，其可執行自第1焊墊輸出存儲於第1暫存器之資料的資料輸出。基於與i個週期量之第2時序信號對應之對第4焊墊之輸入，將第1控制資訊存儲於第2暫存器。基於與j個週期量之第2時序信號對應之對第4焊墊之輸入，將第2控制資訊存儲於第3暫存器。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：記憶胞陣列，其包含複數個記憶胞；及周邊電路，其連接於該記憶胞陣列，根據包含命令資料及位址資料之命令組之輸入，輸出使用者資料。
提供一種高速動作之半導體記憶裝置。
一實施形態之半導體記憶裝置具有：第1焊墊，其可收發第1時序信號；第2焊墊，其可根據第1時序信號收發資料信號；第3焊墊，其可接收第2時序信號；第4焊墊，其可根據第2時序信號接收控制資訊；記憶胞陣列，其包含串聯連接有複數個記憶胞電晶體之串；感測放大器，其連接於記憶胞陣列；第1暫存器，其連接於感測放大器，可存儲自記憶胞陣列讀出之資料；第2暫存器，其可存儲第1控制資訊；第3暫存器，其可存儲第2控制資訊；及控制電路，其可執行自第1焊墊輸出存儲於第1暫存器之資料之資料輸出。基於與i個週期(i為2以上之整數)量之第2時序信號對應之對第4焊墊之輸入，將第1控制資訊存儲於第2暫存器。基於與j個週期(j為與i不同之整數)量之第2時序信號對應之對第4焊墊之輸入，將第2控制資訊存儲於第3暫存器。
接著，參照圖式，詳細說明實施形態之半導體記憶裝置。另，以下之實施形態終究為一例，並非意欲限定本發明而顯示。
又，本說明書中，提及「半導體記憶裝置」之情形時，有時意指記憶體晶粒(記憶體晶片)，有時意指記憶卡、SSD(Solid State Disk：固態硬碟)等包含控制器晶粒之記憶體系統。再者，有時意指智慧型手機、平板終端、個人電腦等包含主機電腦之構成。
又，本說明書中，提及第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，將3個電晶體串聯連接之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，本說明書中，提及第2構成及第3構成「之間連接有」第1構成，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，本說明書中，提及電路等使2個配線等「導通」之情形時，例如有時意指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑，該電晶體等成為接通(ON)狀態。
[第1實施形態] [記憶體系統10] 圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主機電腦20發送之信號，進行讀出動作、寫入動作、抹除動作等。記憶體系統10例如係記憶卡、SSD或其他可記憶使用者資料之系統。記憶體系統10具備：複數個記憶體晶粒MD，其等記憶使用者資料；及控制器晶粒CD，其連接於該等複數個記憶體晶粒MD及主機電腦20。控制器晶粒CD例如具備處理器、RAM(Random Access Memory：隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/校正、垃圾收集(壓縮)、損耗均衡等處理。
圖2係顯示本實施形態之記憶體系統10之構成例之模式性側視圖。圖3係顯示相同構成例之模式性俯視圖。為方便說明，於圖2及圖3中省略一部分構成。
如圖2所示，本實施形態之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB之複數個記憶體晶粒MD、及積層於記憶體晶粒MD之控制器晶粒CD。於安裝基板MSB之上表面中之Y方向之端部區域設置有焊墊電極P，其他一部分區域經由黏著劑等連接於記憶體晶粒MD之下表面。於記憶體晶粒MD之上表面中之Y方向之端部區域設置有焊墊電極P，其他區域經由黏著劑等連接於其他記憶體晶粒MD或控制器晶粒CD之下表面。於控制器晶粒CD之上表面中之Y方向之端部區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD各自具備排列於X方向之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD之複數個焊墊電極P分別經由接合線B互相連接。
另，圖2及圖3所示之構成只不過為例示，具體構成可適當調整。例如，圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層有控制器晶粒CD，該等構成由接合線B連接。此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝內。又，複數個記憶體晶粒MD及控制器晶粒CD亦可經由貫通電極等而非接合線B互相連接。
[記憶體晶粒MD之構成] 圖4係顯示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖5係顯示記憶體晶粒MD之一部分構成之模式性電路圖。圖6係顯示記憶體晶粒MD之一部分構成之模式性立體圖。圖7～圖9係顯示記憶體晶粒MD之一部分構成之電路圖。為方便說明，圖4～圖9中省略一部分構成。
另，圖4中圖示出複數個控制端子等。該等複數個控制端子有顯示為與高有效信號(正邏輯信號)對應之控制端子之情形、顯示為與低有效信號(負邏輯信號)對應之控制端子之情形、顯示為與高有效信號及低有效信號兩者對應之控制端子之情形。圖4中，與低有效信號對應之控制端子之符號包含上劃線(上線)。本說明書中，與低有效信號對應之控制端子之符號包含斜線(“/“)。另，圖4之記載為例示，具體態樣可適當調整。例如，亦可將一部分或全部高有效信號設為低有效信號，或將一部分或部分低有效信號設為高有效信號。
又，圖4所示之複數個控制端子之旁邊圖示顯示輸入輸出方向之箭頭。圖4中，標注有自左向右之箭頭之控制端子可使用於自控制器晶粒CD向記憶體晶粒MD輸入資料或其他信號。圖4中，標注有自右向左之箭頭之控制端子可使用於自記憶體晶粒MD向控制器晶粒CD輸出資料或其他信號。圖4中，標注有左右兩方向之箭頭之控制端子可使用於自控制器晶粒CD向記憶體晶粒MD輸入資料或其他信號，及自記憶體晶粒MD向控制器晶粒CD輸出資料或其他信號之兩者。
如圖4所示，記憶體晶粒MD具備記憶使用者資料之記憶胞陣列MCA0、MCA1；及連接於記憶胞陣列MCA0、MCA1之周邊電路PC。另，以下之說明中，有將記憶胞陣列MCA0、MCA1稱為記憶胞陣列MCA之情形。又，有將記憶胞陣列MCA0、MCA1稱為平面PLN0、PLN1之情形。
[記憶胞陣列MCA之構成] 記憶胞陣列MCA如圖5所示，具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK各自具備複數個串單元SU。該等複數個串單元SU各自具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL及源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係具備半導體層、閘極絕緣膜及閘極電極之場效電晶體。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷累積膜。記憶胞MC之閾值電壓根據電荷累積膜中之電荷量而變化。記憶胞MC記憶1位或複數位之使用者資料。另，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)係具備半導體層、閘極絕緣膜及閘極電極之場效電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSb)之閘極電極，分別連接選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串單元SU對應設置，共通連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於記憶體區塊BLK中之所有記憶體串MS。源極側選擇閘極線SGSb共通連接於記憶體區塊BLK中之所有記憶體串MS。
記憶胞陣列MCA例如如圖6所示，設置於半導體基板100之上方。另，圖6之例中，於半導體基板100與記憶胞陣列MCA之間，設置有構成周邊電路PC之複數個電晶體Tr。
記憶胞陣列MCA具備排列於Y方向之複數個記憶體區塊BLK。又，於Y方向上相鄰之2個記憶體區塊BLK之間，設置氧化矽(SiO 2)等區塊間絕緣層ST。
記憶體區塊BLK例如如圖6所示，具備排列於Z方向之複數個導電層110、於Z方向延伸之複數個半導體柱120、及分別設置於複數個導電層110及複數個半導體柱120之間之複數個閘極絕緣膜130。
導電層110係於X方向延伸之大致板狀之導電層。導電層110亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於排列於Z方向之複數個導電層110之間，設置有氧化矽(SiO 2)等絕緣層101。
又，複數個導電層110中位於最下層之2個以上導電層110作為源極側選擇閘極線SGS、SGSb(圖5)及與其連接之複數個源極側選擇電晶體STS、STSb之閘極電極發揮功能。該等複數個導電層110按照每個記憶體區塊BLK電性獨立。
又，位於其上方之複數個導電層110作為字元線WL(圖5)及與其連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別按照每個記憶體區塊BLK電性獨立。
又，位於其上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度小於其他導電層110。
於導電層110之下方，設置有半導體層112。半導體層112例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。又，於半導體層112及導電層110之間，設置有氧化矽(SiO 2)等絕緣層101。
半導體層112作為源極線SL(圖5)發揮功能。源極線SL例如對記憶胞陣列MCA所含之所有記憶體區塊BLK共通設置。
半導體柱120例如如圖6所示，於X方向及Y方向上以特定之圖案排列。半導體柱120作為1個記憶體串MS(圖5)中包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體柱120例如為多晶矽(Si)等半導體層。半導體柱120例如如圖6所示，具有大致圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層125。又，半導體柱120之外周面分別由導電層110包圍，與導電層110對向。
於半導體柱120之上端部，設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Cb連接於位元線BL。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。閘極絕緣膜130例如具備積層於半導體柱120及導電層110之間之隧道絕緣膜、電荷累積膜及阻擋絕緣膜。隧道絕緣膜及阻擋絕緣膜例如為氧化矽(SiO 2)等絕緣膜。電荷累積膜例如為可累積氮化矽(Si 3N 4)等之電荷之膜。隧道絕緣膜、電荷累積膜及阻擋絕緣膜具有大致圓筒狀之形狀，沿除半導體柱120與半導體層112之接觸部外之半導體柱120之外周面，於Z方向延伸。
另，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
於複數個導電層110之X方向上之端部，設置有複數個接點CC。複數個導電層110經由該等複數個接點CC連接於周邊電路PC。如圖6所示，該等複數個接點CC於Z方向延伸，下端與導電層110連接。接點CC例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜。
[周邊電路PC之構成] 周邊電路PC例如如圖4所示，具備分別連接於記憶胞陣列MCA0、MCA1之列解碼器RD0、RD1，及感測放大器SA0、SA1。又，周邊電路PC具備電壓產生電路VG與定序器SQC。又，周邊電路PC具備輸入輸出控制電路I/O、邏輯電路CTR、位址暫存器ADR、命令暫存器CMR、狀態暫存器STR、及資料輸出時序調整部TCT。另，以下之說明中，有時將列解碼器RD0、RD1稱為列解碼器RD，將感測放大器SA0、SA1稱為感測放大器SA。
[列解碼器RD之構成] 列解碼器RD(圖4)例如如圖5所示，具備：位址解碼器22，其將位址資料Add(圖4)解碼；區塊選擇電路23及電壓選擇電路24，其根據位址解碼器22之輸出信號，將動作電壓傳輸至記憶胞陣列MCA。
位址解碼器22具備複數個區塊選擇線BLKSEL及複數個電壓選擇線33。位址解碼器22例如依照來自定序器SQC之控制信號，依序參照位址暫存器ADR(圖4)之列位址RA，將該列位址RA解碼，將與列位址RA對應之特定之區塊選擇電晶體35及電壓選擇電晶體37設為接通狀態，將此外之區塊選擇電晶體35及電壓選擇電晶體37設為斷開狀態。例如，將特定之區塊選擇線BLKSEL及電壓選擇線33之電壓設為“H(高)”狀態，將又之電壓設為“L(低)”狀態。另，使用P通道型電晶體而非N通道型之情形時，對該等配線施加相反之電壓。
另，圖示之例中，於位址解碼器22中，對1個記憶體區塊BLK設置各1個區塊選擇線BLKSEL。然而，該構成可適當變更。例如，亦可對2個以上記憶體區塊BLK具備各1個區塊選擇線BLKSEL。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇部34。該等複數個區塊選擇部34各自具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個區塊選擇電晶體35。區塊選擇電晶體35例如為場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極電極分別經由配線CG及電壓選擇電路24，電性連接於電壓供給線31。閘極電極共通連接於對應之區塊選擇線BLKSEL。
另，區塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體係連接於選擇閘極線(SGD、SGS、SGSb)及被供給接地電壓V SS之電壓供給線之間之場效型耐壓電晶體。該等複數個電晶體對非選擇記憶體區塊BLK中包含之選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。另，非選擇記憶體區塊BLK中包含之複數個字元線WL成為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部36。該等複數個電壓選擇部36各自具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23，電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
[感測放大器SA之構成] 感測放大器SA0、SA1(圖4)各自具備感測放大器模組SAM0、SAM1，及快取記憶體CM0、CM1(資料暫存器)。快取記憶體CM0、CM1各自具備鎖存電路XDL0、XDL1。
另，以下之說明中，有將感測放大器模組SAM0、SAM1稱為感測放大器模組SAM，將快取記憶體CM0、CM1稱為快取記憶體CM，將鎖存電路XDL0、XDL1稱為鎖存電路XDL之情形。
感測放大器模組SAM例如具備分別與複數個位元線BL對應之感測電路，及連接於感測電路之複數個鎖存電路等。
快取記憶體CM具備複數個鎖存電路XDL。複數個鎖存電路XDL分別連接於感測放大器模組SAM內之鎖存電路。鎖存電路XDL例如保持寫入至記憶胞MC之使用者資料Dat，或自記憶胞MC讀出之使用者資料Dat。
於快取記憶體CM，例如如圖7所示，連接行解碼器COLD。行解碼器COLD將保持於位址暫存器ADR(圖4)之行位址CA(圖4)解碼，選擇與行位址CA對應之鎖存電路XDL。
另，保持於該等複數個鎖存電路XDL之使用者資料Dat於寫入動作時，依序傳輸至感測放大器模組SAM內之鎖存電路。又，感測放大器模組SAM內之鎖存電路中包含之使用者資料Dat於讀出動作時，依序傳輸至鎖存電路XDL。又，鎖存電路XDL中包含之使用者資料Dat於後述之資料輸出時，經由行解碼器COLD及多工器MPX，依序傳輸至輸入輸出控制電路I/O。
[電壓產生電路VG之構成] 電壓產生電路VG(圖4)例如如圖5所示，連接於複數條電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於被供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線。該等電壓供給線例如連接於參照圖2、圖3說明之焊墊電極P。電壓產生電路VG例如依照來自定序器SQC之控制信號，對記憶胞陣列MCA進行讀出動作、寫入動作及抹除動作時，產生施加於位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)之複數個動作電壓，同時輸出至複數條電壓供給線31。依照來自定序器SQC之控制信號，適當調整自電壓供給線31輸出之動作電壓。
[定序器SQC之構成] 定序器SQC(圖4)依照保持於命令暫存器CMR之命令資料Cmd，對列解碼器RD0、RD1、感測放大器模組SAM0、SAM1及電壓產生電路VG輸出內部控制號。又，定序器SQC將表示記憶體晶粒MD之狀態之狀態資料Stt適當輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，將其輸出至端子RY//BY。端子RY//BY例如進行讀出動作、寫入動作、抹除動作等對記憶胞陣列MCA供給電壓之動作，於後述之特徵獲取、特徵設置等之執行期間成為“L”狀態，此外之情形時成為“H”狀態。另，即使執行後述之資料輸出、狀態讀取等動作，端子RY//BY亦不會成為“L”狀態。端子RY//BY為“L”狀態期間(忙碌期間)，基本禁止對記憶體晶粒MD進行存取。又，端子RY//BY為“H”狀態期間(就緒期間)，允許對記憶體晶粒MD進行存取。另，端子RY//BY例如由參照圖2、圖3說明之焊墊電極P實現。
又，定序器SQC具備特徵暫存器FR。特徵暫存器FR係保持特徵資料Fd之暫存器。特徵資料Fd例如包含記憶體晶粒MD之控制參數等。特徵資料Fd例如包含表示使記憶體晶粒MD以後述之動作模式MODEa及動作模式MODEb中之哪一個模式動作之值。又，特徵資料Fd例如包含表示輸入輸出控制電路I/O之狀態之後述之值。
[位址暫存器ADR之構成] 位址暫存器ADR如圖4所示，連接於輸入輸出控制電路I/O，保持自輸入輸出控制電路I/O輸入之位址資料Add。位址暫存器ADR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保持包含與執行中之動作對應之位址資料Add，及與接著要執行之動作對應之位址資料Add之複數個位址資料Add。
位址資料Add例如包含行位址CA(圖4)及列位址RA(圖4)。列位址RA例如包含特定記憶體區塊BLK(圖5)之區塊位址、特定串單元SU及字元線WL之頁面位址、特定記憶胞陣列MCA(平面)之平面位址、及特定記憶體晶粒MD之晶片位址。
另，若於執行與一個位址資料Add對應之動作期間，指示與其他位址資料Add對應之動作，則有未適當執行期望之動作之情形。例如，某記憶體晶粒MD中，於執行自1個平面輸出資料之期間，指示對其他平面(與不同之平面對應之位址資料Add)輸出資料之情形時，以起初之資料輸出結束後，開始下個資料輸出之方式，調整動作時序。
相對於此，例如如圖2及圖3所示，連接有複數個記憶體晶粒MD之構成中，於執行自某記憶體晶粒MD輸出資料之期間，指示對其他記憶體晶粒MD(與不同之記憶體晶粒對應之位址資料Add)資料輸出之情形時，有無法適當輸出與期望之位址對應之使用者資料Dat之情形。
藉由切換(toggle))外部控制端子/RE、RE之輸入信號，指示使用者資料Dat之輸出。如圖2及圖3所示，於連接有複數個記憶體晶粒MD之構成中，於執行自某記憶體晶粒MD輸出資料之期間，指示對其他記憶體晶粒MD(與不同之記憶體晶粒對應之位址資料Add)輸出資料之情形時，有兩個記憶體晶粒MD對應外部控制端子/RE、RE之輸入信號之切換(toggle)而執行資料輸出之虞。
因此，第1實施形態之半導體記憶裝置構成為可藉由觸發信號之輸入，執行成為動作對象之位址資料Add之切換。例如如圖2及圖3所示，於連接有複數個記憶體晶粒MD之構成中，於執行自某記憶體晶粒MD輸出資料期間，指示對其他記憶體晶粒MD(與不同之記憶體晶粒對應之位址資料Add)輸出資料之情形時，後指示資料輸出之記憶體晶粒MD即使切換(toggle)外部控制端子/RE、RE之輸入信號，亦不開始資料輸出，直至輸入觸發信號為止。且，控制器晶粒CD於檢測到來自先執行資料輸出之記憶體晶粒MD之資料輸出結束後，對共通連接之所有記憶體晶粒MD輸入用以切換位址資料Add之觸發信號，其後，切換(toggle)外部控制端子/RE、RE之輸入信號。先執行資料輸出之記憶體晶粒MD即使自控制器晶粒CD接收到觸發信號亦不進行回應。相對於此，後指示資料輸出之記憶體晶粒MD藉由自控制器晶粒CD接收到觸發信號，而可對應外部控制端子/RE、RE之輸入信號之切換(toggle)，執行資料輸出。因此，先執行資料輸出之記憶體晶粒MD與後執行資料輸出之記憶體晶粒MD中，可避免動作衝突。即，觸發信號作為用以指示可開始對記憶體晶粒MD輸出資料之信號發揮功能。藉此，如圖2及圖3所示，連接有複數個記憶體晶粒MD之構成中，可連續執行自複數個記憶體晶粒MD輸出資料。
[命令暫存器CMR之構成] 命令暫存器CMR連接於輸入輸出控制電路I/O，保持自輸入輸出控制電路I/O輸入之命令資料Cmd。命令暫存器CMR例如至少具備1組8位元之暫存器行。當命令資料Cmd保持於命令暫存器CMR時，對定序器SQC輸入控制信號。
[狀態暫存器STR之構成] 狀態暫存器STR連接於輸入輸出控制電路I/O，保持對輸入輸出控制電路I/O輸出之狀態資料Stt。狀態暫存器STR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保持執行期間之內部動作相關之狀態資料Stt。又，暫存器行例如保持記憶胞陣列MCA0、MCA1之就緒/忙碌資訊。
[資料輸出時序調整部TCT之構成] 資料輸出時序調整部TCT連接於快取記憶體CM0、CM1與輸入輸出控制電路I/O之間之匯流排配線DB。資料輸出時序調整部TCT例如於對快取記憶體CM0、CM1連續執行後述之資料輸出之情形等時，為了於快取記憶體CM0之資料輸出完成後，不空出時間地開始快取記憶體CM1之資料輸出，調整對快取記憶體CM1之資料輸出之開始時序。
[輸入輸出控制電路I/O之構成] 輸入輸出控制電路I/O(圖4)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入端子DQS、/DQS、移位暫存器及緩衝電路。輸入輸出控制電路I/O(圖4)中之各電路連接於被供給電源電壓V CCQ及電壓V SS(圖4)之端子。另，被供給電源電壓V CCQ及接地電壓V SS之端子例如由參照圖2、圖3說明之焊墊電極P實現。
資料信號輸入輸出端子DQ0～DQ7及資料選通信號輸入輸出端子DQS、/DQS各自由例如參照圖2、圖3說明之焊墊電極P實現。將經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸入至快取記憶體CM、位址暫存器ADR或命令暫存器CMR。又，將經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如，資料選通信號及其補償信號)於經由資料信號輸入輸出端子DQ0～DQ7之資料輸入時使用。將經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓上升邊緣(切換輸入信號)及資料選通信號輸入輸出端子/DQS之電壓下降邊緣(切換輸入信號)之時序，以及資料選通信號輸入輸出端子DQS之電壓下降邊緣(切換輸入信號)及資料選通信號輸入輸出端子/DQS之電壓上升邊緣(切換輸入信號)之時序，被提取至輸入輸出控制電路I/O內之移位暫存器內。
輸入輸出控制電路I/O(圖4)例如如圖8所示，具備資料信號輸入輸出端子DQ0～DQ7、及連接於資料選通信號輸入輸出端子DQS、/DQS各者之輸入電路201及輸出電路202。輸入電路201例如為比較器等接收器。輸出電路202例如為OCD(Off Chip Driver：片外驅動器)電路等驅動器。
又，輸入輸出控制電路I/O(圖4)具備與各資料信號輸入輸出端子DQ0～DQ7對應設置之複數個鎖存電路203。該等複數個鎖存電路203與連接於對應之資料信號輸入輸出端子DQ0～DQ7之輸入電路201之輸出端子連接。又，該等複數個鎖存電路203於如上述之資料選通信號輸入輸出端子DQS、/DQS之輸入信號之切換時序，根據輸入電路201之輸出端子之電壓值，將“H”或“L”鎖存。
又，輸入輸出控制電路I/O(圖4)具備與各資料選通信號輸入輸出端子DQS、/DQS對應設置之信號傳輸電路204。信號傳輸電路204例如具備串聯連接之偶數個CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)反相器。信號傳輸電路204之輸入端子連接於輸入電路201之輸出端子。信號傳輸電路204之輸出端子連接於鎖存電路203。
又，輸入輸出控制電路I/O(圖4)具備內部通路延遲檢測電路205。內部通路延遲檢測電路205如圖9所示，具備信號傳輸電路211與NAND(Not and：與非)電路212。信號傳輸電路211具備與參照圖8說明之信號傳輸電路204相同之構成。信號傳輸電路211作為信號傳輸電路204之複製電路發揮功能。NAND電路212之一個輸入端子連接於信號傳輸電路211之輸出端子。對NAND電路212之另一輸入端子輸入內部通路延遲檢測電路205之啟動信號。NAND電路212之輸出端子連接於信號傳輸電路211之輸入端子及計數器213之輸入端子。
根據半導體記憶裝置之使用條件，有導致參照圖8說明之信號傳輸電路204之動作狀態變動之情形。此種情形時，有導致在對應於資料信號輸入輸出端子DQ0～DQ7之信號之傳播路徑，與對應於資料選通信號輸入輸出端子DQS、/DQS之信號之傳播路徑之間，信號之延遲量不同之情形。內部通路延遲檢測電路205係用以檢測此種信號之延遲量之差之電路。
例如，檢測信號之延遲量時，NAND電路212(圖9)之啟動信號於一定期間內成為“H”狀態。伴隨於此，NAND電路212之輸出信號以與信號傳輸電路211之延遲量對應之頻率振盪。因此，於該期間，由計數器213檢測自NAND電路212之輸出端子輸出之脈衝數量，藉此可測定信號傳輸電路204、211中之信號延遲量。另，上述脈衝之數量作為特徵資料Fd中之一者，保持於特徵暫存器FR。
[邏輯電路CTR之構成] 邏輯電路CTR(圖4)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP，及連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP，自控制器晶粒CD接收外部控制信號，對應於此，對輸入輸出控制電路I/O輸出內部控制信號。
邏輯電路CTR例如如圖8所示，具備：連接於外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP各者之輸入電路201；及連接於外部控制端子CLE、ALE各者之輸出電路202。另，外部控制端子/CE、CLE、ALE、/WE、/RE、RE、/WP各自例如由參照圖2、圖3說明之焊墊電極P實現。
經由外部控制端子/CE輸入之信號(例如晶片啟動信號)於選擇記憶體晶粒MD時使用。第1實施形態中，外部控制端子/CE被輸入“L”之記憶體晶粒MD成為可輸入輸出使用者資料Dat、命令資料Cmd及位址資料Add(以下，有簡稱為「資料」之情形)之狀態。又，第1實施形態中，外部控制端子/CE被輸入“H”之記憶體晶粒MD成為無法輸入輸出資料之狀態。另，如圖8所示，外部控制端子/CE連接於輸入電路201。
經由外部控制端子CLE輸入之信號(例如命令鎖存啟動信號)於使用命令暫存器CMR等時使用。關於外部控制端子CLE之功能等，於下文敘述。
經由外部控制端子ALE輸入之信號(例如位址鎖存啟動信號)於使用位址暫存器ADR等時使用。關於外部控制端子ALE之功能等，於下文敘述。
經由外部控制端子/WE輸入之信號(例如寫入啟動信號)於自控制器晶粒CD對記憶體晶粒MD輸入資料時使用。關於外部控制端子/WE之功能等，於下文敘述。
經由外部控制端子/RE、RE輸入之信號(例如讀取啟動信號及其補償信號)於輸出經由資料信號輸入輸出端子DQ0～DQ7之資料時使用。自資料信號輸入輸出端子DQ0～DQ7輸出之資料於外部控制端子/RE之電壓下降邊緣(切換輸入信號)及外部控制端子RE之電壓上升邊緣(切換輸入信號)之時序，以及外部控制端子/RE之電壓上升邊緣(切換輸入信號)及外部控制端子RE之電壓下降邊緣(切換輸入信號)之時序切換。
經由外部控制端子/WP輸入之信號(例如寫入保護信號)使用於限制自控制器晶粒CD對記憶體晶粒MD輸入使用者資料Dat等。
又，邏輯電路CTR例如如圖4所示，具備切換電路C20。切換電路C20於該記憶體晶粒MD中，於執行自1個平面輸出資料之期間，指示對其他平面(與不同平面對應之位址資料Add)輸出資料之情形時，以起初之資料輸出結束後，開始下個資料輸出之方式，調整動作時序。又，切換電路C20如圖2及圖3所示於連接有複數個記憶體晶粒MD之構成中，以如下方式進行控制：於執行自其他記憶體晶粒MD輸出資料之期間，指示對該記憶體晶粒MD(與不同之記憶體晶粒對應之位址資料Add)輸出資料之情形時，即使切換(toggle)外部控制端子/RE、RE之輸入信號，亦不開始資料輸出，直至自控制器晶粒CD接收到觸發信號為止。
[動作模式MODEa及動作模式MODEb] 本實施形態之半導體記憶裝置可以動作模式MODEa及動作模式MODEb動作。以下，參照圖10～圖31，針對動作模式MODEa及動作模式MODEb進行說明。
[各模式下之外部端子之作用] 圖10係用以對動作模式MODEa中之信號輸入輸出端子及外部控制端子之作用進行說明之模式性圖。圖11係用以對動作模式MODEb中之信號輸入輸出端子及外部控制端子之作用進行說明之模式性圖。另，以下之說明中，有時將資料信號輸入輸出端子DQ0～DQ7記作資料信號輸入輸出端子DQ＜7:0＞。
動作模式MODEa中，例如如圖10所示，資料信號輸入輸出端子DQ＜7:0＞除了用於使用者資料Dat之輸入輸出外，還使用於命令資料Cmd、位址資料Add、狀態資料Stt、特徵資料Fd等使用者資料Dat以外之資料之輸入輸出。
另一方面，動作模式MODEb中，例如如圖11所示，雖將資料信號輸入輸出端子DQ＜7:0＞使用於使用者資料Dat之輸入輸出，但基本上不使用於命令資料Cmd、位址資料Add、狀態資料Stt、特徵資料Fd等使用者資料Dat以外之資料之輸入輸出。動作模式MODEb中，將外部控制端子CLE、ALE使用於使用者資料Dat以外之資料之輸入輸出。
[動作模式MODEa中之外部端子之作用] 圖12係用以對動作模式MODEa中之外部端子之作用進行說明之真值表。另，圖12中，“Z”表示可輸入“H”及“L”之任一者之情形。“X”表示輸入之信號固定為“H”或“L”之情形。“Input”表示進行資料輸入之情形。“Output”顯示進行資料輸出之情形。
動作模式MODEa中輸入命令資料Cmd之情形時，控制器晶粒CD例如將資料信號輸入輸出端子DQ＜7:0＞之電壓根據8位元之命令資料Cmd之各位元，設定為“H”或“L”，於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
於對外部控制端子CLE、ALE輸入“H、L”之情形時，經由資料信號輸入輸出端子DQ＜7:0＞輸入之資料作為命令資料Cmd，保持於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至命令暫存器CMR(圖4)。
又，輸入位址資料Add之情形時，控制器晶粒CD例如將資料信號輸入輸出端子DQ＜7:0＞之電壓根據構成位址資料Add之8位元之資料之各位元，設定為“H”或“L”，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
於對外部控制端子CLE、ALE輸入“L、H”之情形時，經由資料信號輸入輸出端子DQ＜7:0＞輸入之資料作為位址資料Add，保持於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至位址暫存器ADR(圖4)。
又，輸入使用者資料Dat之情形時，控制器晶粒CD例如將資料信號輸入輸出端子DQ＜7:0＞之電壓根據構成使用者資料Dat之8位元之資料之各位元，設定為“H”或“L”，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之狀態下，切換(toggle)資料選通信號輸入輸出端子DQS、/DQS之輸入信號。
於對外部控制端子CLE、ALE之兩者輸入“L”之情形時，經由資料信號輸入輸出端子DQ＜7:0＞輸入之資料作為使用者資料Dat，保持於輸入輸出控制電路I/O內之緩衝記憶體，經由匯流排DB傳輸至快取記憶體CM(圖4)。
又，於輸出使用者資料Dat或狀態資料Stt之情形時，控制器晶粒CD例如切換(toggle)外部控制端子/RE、RE之輸入信號。伴隨於此，對資料信號輸入輸出端子DQ0～DQ7輸出要輸出之使用者資料Dat或狀態資料Stt中之8位元。又，切換資料選通信號輸入輸出端子DQS、/DQS之輸出信號。
又，將記憶體晶粒MD設為待機狀態之情形時，控制器晶粒CD例如對外部控制端子/CE輸入“H”。
又，將記憶體晶粒MD設為匯流排空閒狀態之情形時，控制器晶粒CD例如對外部控制端子/WE輸入“H”。
[動作模式MODEb中之外部端子之作用] 圖13～圖15係用以對動作模式MODEb中之外部端子之作用進行說明之真值表。另，圖13～圖15中，“Z”表示可輸入“H”及“L”之任一者之情形。“X”表示輸入之信號固定為“H”或“L”之情形。“Input”表示進行資料輸入之情形。“Output”表示進行資料輸出之情形。
如上所述，動作模式MODEb中，將外部控制端子CLE、ALE使用於命令資料Cmd、位址資料Add、狀態資料Stt、特徵資料Fd等之輸入輸出。此處，如參照圖17等後述，動作模式MODEb中，於該等資料之輸入輸出等之前，輸入指定輸入之資料或輸出之資料之種類等之信號。以下，將此種信號稱為輸入輸出資料選擇信號。動作模式MODEb中，可將輸入輸出資料選擇信號稱為標頭(Header)，將繼輸入輸出資料選擇信號後輸入輸出之命令資料Cmd、位址資料Add、狀態資料Stt、特徵資料Fd等稱為主體(Body)。又，亦可將一個標頭與一個主體之組合稱為訊框。
圖13係顯示輸入輸入輸出資料選擇信號之期間FSel(圖17)之第1個週期之外部控制端子之作用。
於期間FSel之第1個週期，輸入輸入位址資料Add之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
於期間FSel之第1個週期，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之情形時，期間FSel之1個週期結束。又，於緊接著該期間FSel之期間S_In輸入之資料作為位址資料Add，保持於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至位址暫存器ADR(圖4)。
於期間FSel之第1個週期，輸入輸入位址資料Cmd之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
於期間FSel之第1個週期，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之情形時，期間FSel之1個週期結束。又，於緊接著該期間FSel之期間S_In輸入之資料作為命令資料Cmd，保持於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至命令暫存器CMR(圖4)。
於期間FSel之第1個週期，輸入用以指示可開始資料輸出之觸發信號之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“H”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
於期間FSel之第1個週期，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“H”之情形時，期間FSel之1個週期結束。又，切換動作對象之位址資料。
於期間FSel之第1個週期，輸入執行其他動作之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
於期間FSel之第1個週期，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之情形時，對期間FSel追加第2個週期。
圖14係顯示輸入輸入輸出資料選擇信號期間之FSel之第2個週期之外部控制端子之作用。
於期間FSel之第2個週期，輸入輸入使用者資料Dat、位址資料Add及命令資料Cmd以外資料之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
作為使用者資料Dat、位址資料Add及命令資料Cmd以外之資料，列舉例如於執行狀態讀取或特徵獲取時指定位址時之位址資料。又，列舉執行特徵設置時需要之特徵資料Fd。
於期間FSel之第2個週期，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之情形時，將緊接著該期間FSel之期間S_In輸入之資料根據較其先輸入之命令資料Cmd，傳輸至位址暫存器ADR(圖4)、特徵暫存器FR(圖4)等。
於期間FSel之第2個週期，輸入輸出使用者資料Dat以外資料之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“H”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
作為使用者資料Dat以外之資料，列舉例如狀態資料Stt、根據特徵獲取之執行而輸出之特徵資料Fd等。
於期間FSel之第2個週期，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“H”之情形時，根據於此之前輸入之命令資料Cmd選擇於緊接著該期間FSel之期間S_In輸出之資料，並自輸入輸出控制電路I/O輸出。
於期間FSel之第2個週期，輸入執行其他動作之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
另，於期間Fsel內，不將輸入至外部控制端子CLE、ALE之信號存儲至命令暫存器CMR(圖4)、位址暫存器ADR(圖4)等。又，於期間FSel之第2個週期，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之情形時，可對期間FSel追加第3週期。
圖15係顯示輸入使用者資料Dat以外之資料之期間S_In，或輸出使用者資料Dat以外之資料之期間S_Out之外部控制端子之作用。
於期間S_In，輸入使用者資料Dat以外之資料之情形時，控制器晶粒CD例如將外部控制端子CLE、ALE之電壓根據構成使用者資料Dat以外之資料之2位元資料之各位元，設定為“H”或“L”，將外部控制端子/WE之電壓自“L”上升至“H”。
另，動作模式MODEb中，輸入使用者資料Dat之情形時，控制器晶粒CD例如將資料信號輸入輸出端子DQ＜7:0＞之電壓根據構成使用者資料Dat之8位元資料之各位元，設定為“H”或“L”，於對外部控制端子/RE、RE輸入“H、L”之狀態下，切換資料選通信號輸入輸出端子DQS、/DQS之輸入信號。該動作即使於期間FSel、期間S_In、S_Out亦可執行。
動作模式MODEb中，將經由資料信號輸入輸出端子DQ＜7:0＞輸入之資料作為使用者資料Dat，保持於輸入輸出控制電路I/O內之緩衝記憶體，經由匯流排DB傳輸至快取記憶體CM。
於期間S_Out，輸出使用者資料Dat以外之資料之情形時，控制器晶粒CD例如降低外部控制端子/WE之輸入信號。伴隨於此，自外部控制端子CLE、ALE輸出構成使用者資料Dat以外之資料之2位元資料。
於期間S_In、S_Out，將記憶體晶粒MD設為待機狀態之情形時，控制器晶粒CD例如對外部控制端子/CE輸入“H”。
於期間S_In、S_Out，將記憶體晶粒MD設為匯流排空閒狀態之情形時，控制器晶粒CD例如對外部控制端子/WE輸入“H”。
[各模式下之信號輸入輸出例] 圖16及圖17係用以針對第1實施形態之記憶體晶粒MD之動作進行說明之模式性波形圖。
圖16係顯示動作模式MODEa中，輸入指令資料Cmd及位址資料Add時之波形。圖16之例中，於時序t101，控制器晶粒CD對記憶體晶粒MD輸入命令資料Cmd。又，於時序t102，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。另，圖示之例中，於時序t102～t103，輸入有構成位址資料Add之8位元×5個週期之資料，但週期數可少於5，亦可多於5。又，於時序t103，控制器晶粒CD對記憶體晶粒MD輸入命令資料Cmd。又，於時序t104，對應輸入至外部控制端子/WE之信號之上升邊緣，受理命令資料Cmd。藉此，開始讀出動作等動作，端子RY//BY之電壓自“H”下降至“L”。另，有自受理命令資料Cmd起到端子RY//BY之電壓自“H”下降至“L”為止，存在些許延遲之情形。
圖17係顯示動作模式MODEb中，輸入命令資料Cmd及位址資料Add時之波形。圖17之例中，對外部控制端子/WE，以大致固定之步調輸入“L”及“H”。又，將外部控制端子/WE之輸入信號自一次下降後至再次下降之期間設為1個週期之情形時，圖17中例示出1個週期之期間FSel與4個週期期間S_In。
圖17之例中，於時序t151～t152之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時序t152～t153之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入命令資料Cmd。
此處，圖17之例中，於期間S_In，控制器晶粒CD分成4個週期，以各2位元為單位對記憶體晶粒MD輸入8位元之命令資料Cmd。例如，將8位元之命令資料Cmd設為位元“7”～“0”。首先，於第1個週期之資料輸入中，根據位元“7”、“6”，將外部控制端子CLE、ALE之電壓設定為“H”或“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。第2個週期～第4個週期之資料輸入亦同樣，根據位元“5”、“4”、位元“3”、“2”及位元“1”、“0”，分別將外部控制端子CLE、ALE之電壓設定為“H”或“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
又，於時序t153～t154之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入位址資料Add之輸入輸出資料選擇信號。
又，於時序t154～t155之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
此處，圖17之例中，於期間S_In，控制器晶粒CD分成4個週期，以各2位元為單位對記憶體晶粒MD輸入構成位址資料Add之8位元資料。
另，雖省略圖式，但於時序t155～t156亦同樣，以各2位元為單位輸入構成位址資料Add之資料。
又，於時序t156～t157之期間FSel，與時序t151～t152同樣，輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時序t157～t158之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入命令資料Cmd。又，於較時序t158稍早，且輸入至外部控制端子/WE之信號之上升邊緣之時序，開始讀出動作等動作，端子RY//BY之電壓自“H”下降至“L”。
[動作] 接著，針對記憶體晶粒MD之動作進行說明。
記憶體晶粒MD可執行讀出動作而構成。讀出動作係由感測放大器模組SAM(圖4)自記憶胞陣列MCA讀出使用者資料Dat，將讀出之使用者資料Dat傳輸至鎖存電路XDL(圖4)之動作。讀出動作中，自記憶胞陣列MCA讀出之使用者資料Dat經由位元線BL、感測放大器模組SAM，傳輸至鎖存電路XDL。
又，記憶體晶粒MD可執行資料輸出而構成。資料輸出係將鎖存電路XDL(圖4)中包含之使用者資料Dat輸出至控制器晶粒CD(圖1)之動作。資料輸出中，將鎖存電路XDL中包含之使用者資料Dat經由參照圖7說明之行解碼器COLD、多工器MPX、匯流排配線DB及輸入輸出控制電路I/O，輸出至控制器晶粒CD。
又，記憶體晶粒MD可執行狀態讀取(狀態資訊輸出動作)而構成。狀態讀取係將狀態暫存器STR(圖4)中包含之狀態資料Stt輸出至控制器晶粒CD(圖1)之動作。狀態讀取中，將狀態暫存器STR中包含之狀態資料Stt經由輸入輸出控制電路I/O或邏輯電路CTR，輸出至控制器晶粒CD。
又，記憶體晶粒MD可執行特徵獲取(特性資訊輸出動作)而構成。特徵獲取係將特徵暫存器FR(圖4)中包含之特徵資料Fd輸出至控制器晶粒CD(圖1)之動作。特徵獲取中，將特徵暫存器FR中包含之特徵資料Fd經由輸入輸出控制電路I/O或邏輯電路CTR，輸出至控制器晶粒CD。
又，記憶體晶粒MD可執行特徵設置而構成。特徵設置係將特徵資料Fd輸入至特徵暫存器FR(圖4)之動作。特徵設置中，經由輸入輸出控制電路I/O或邏輯電路CTR，自控制器晶粒CD對特徵暫存器FR輸入特徵資料Fd。
[動作模式MODEa下之讀出動作及資料輸出] 圖18係顯示動作模式MODEa中執行讀出動作及資料輸出時之狀況之模式性波形圖。圖18之例中，將記憶體晶粒MD設定為動作模式MODEa。
圖18之例中，首先，經由資料信號輸入輸出端子DQ＜7:0＞，依序輸入命令資料“00h”、位址資料Add及命令資料“30h”。命令資料“00h”係於指示讀出動作之命令組之開頭輸入之命令資料Cmd。命令資料“30h”係於指示讀出動作之命令組之結尾輸入之命令資料Cmd。
伴隨命令資料“00h”、位址資料Add及命令資料“30h”之輸入，開始讀出動作，端子RY//BT之電壓自“H”下降至“L”。又，將使用者資料Dat傳輸至鎖存電路XDL。又，於讀出動作結束之時序，端子RY//BY之電壓自“L”上升至“H”。
接著，經由資料信號輸入輸出端子DQ＜7:0＞，依序輸入命令資料“05h”、位址資料Add及命令資料“E0h”。命令資料“05h”係於指示資料輸出之命令組之開頭輸入之命令資料Cmd。命令資料“E0h”係於指示資料輸出之命令組之結尾輸入之命令資料Cmd。
伴隨命令資料“05h”、位址資料Add及命令資料“E0h”之輸入，於特定之待機時間後，控制器晶粒CD切換(toggle)外部控制端子/RE、RE之輸入信號。藉此，開始資料輸出，將使用者資料Dat經由資料信號輸入輸出端子DQ輸出。
圖19係顯示動作模式MODEa下執行讀出動作及資料輸出時之其他狀況之模式性波形圖。圖19之例中，將記憶體晶粒MD設定為動作模式MODEa。
圖19之例中，首先，經由資料信號輸入輸出端子DQ＜7:0＞，依序輸入命令資料“00h”、位址資料Add及命令資料“30h”。該命令組中包含之位址資料Add包含成為讀出動作之對象之平面PLN0(圖4)之資訊，作為上述平面位址。
伴隨命令資料“00h”、位址資料Add及命令資料“30h”之輸入，對平面PLN0開始讀出動作，將使用者資料Dat傳輸至鎖存電路XDL0。
接著，經由資料信號輸入輸出端子DQ＜7:0＞，依序輸入命令資料“00h”、位址資料Add及命令資料“30h”。該命令組中包含之位址資料Add包含成為讀出動作之對象之平面PLN1(圖4)之資訊，作為上述平面位址。
伴隨命令資料“00h”、位址資料Add及命令資料“30h”之輸入，對平面PLN1開始讀出動作，將使用者資料Dat傳輸至鎖存電路XDL1。
接著，經由資料信號輸入輸出端子DQ＜7:0＞輸入命令資料“70h”。命令資料“70h”係指示狀態讀取之命令資料Cmd。隨著命令資料“70h”之輸入，進行狀態讀取，經由資料信號輸入輸出端子DQ＜7:0＞輸出狀態資料Stt。
接著，經由資料信號輸入輸出端子DQ＜7:0＞，依序輸入命令資料“05h”、位址資料Add及命令資料“E0h”。該命令組中包含之位址資料Add包含成為資料輸出之對象之平面PLN0(圖4)之資訊，作為上述平面位址。
伴隨命令資料“05h”、位址資料Add及命令資料“E0h”之輸入，於特定之待機時間後，控制器晶粒CD切換(toggle)外部控制端子/RE、RE之輸入信號。藉此，開始對平面PLN0輸出資料，經由資料信號輸入輸出端子DQ＜7:0＞輸出使用者資料“DataOut”。
對平面PLN0之資料輸出結束後，經由資料信號輸入輸出端子DQ＜7:0＞輸入命令資料“70h”。隨著命令資料“70h”之輸入，再次進行狀態讀取，經由資料信號輸入輸出端子DQ＜7:0＞輸出狀態資料Stt。
接著，與對PLN0之資料輸出同樣，經由資料信號輸入輸出端子DQ＜7:0＞，依序輸入命令資料“05h”、位址資料Add及命令資料“E0h”。該命令組中包含之位址資料Add包含成為資料輸出之對象之平面PLN1(圖4)之資訊，作為上述平面位址。
經過特定時間後，控制器晶粒CD切換(toggle)外部控制端子/RE、RE之輸入信號。藉此，開始對平面PLN1輸出資料，經由資料信號輸入輸出端子DQ＜7:0＞輸出使用者資料“DataOut”。
[動作模式MODEb下之讀出動作及資料輸出] 圖20係顯示動作模式MODEb下執行讀出動作及資料輸出時之狀況之模式性波形圖。圖20之例中，將記憶體晶粒MD設定為動作模式MODEb。
圖20之例中，首先，經由外部控制端子CLE、ALE，輸入包含命令資料“00h”之命令組。接著，經由外部控制端子CLE、ALE，輸入包含命令資料“05h”之命令組。另，動作模式MODEb下，可於獨立之時序執行經由資料信號輸入輸出端子DQ＜7:0＞之資料之輸入輸出，及經由外部控制端子CLE、ALE之資料之輸入輸出。例如，圖20之例中，於執行資料輸出之期間(於外部控制端子/RE、RE之輸入信號觸發之期間內)，進行該等命令組之輸入。
圖21係顯示動作模式MODEb下執行讀出動作及資料輸出時之其他狀況之模式性波形圖。圖21之例中，將記憶體晶粒MD設定為動作模式MODEb。
圖21之例中，首先，經由外部控制端子CLE、ALE，依序輸入命令資料“00h”、位址資料Add及命令資料“30h”。該命令組中包含之位址資料Add包含成為讀出動作之對象之平面PLN0(圖4)之資訊，作為上述平面位址。
接著，經由外部控制端子CLE、ALE，依序輸入命令資料“00h”、位址資料Add及命令資料“30h”。該命令組中包含之位址資料Add包含成為讀出動作之對象之平面PLN1(圖4)之資訊，作為上述平面位址。
接著，經由外部控制端子CLE、ALE，輸入命令資料“70h”。隨著命令資料“70h”之輸入進行狀態讀取，經由外部控制端子CLE、ALE輸出狀態資料Stt。
接著，經由外部控制端子CLE、ALE，依序輸入命令資料“05h”、位址資料Add及命令資料“E0h”。該位址資料Add包含成為資料輸出之對象之平面PLN0(圖4)之資訊，作為上述平面位址。
特定之待機時間後，開始對平面PLN0輸出資料，經由資料信號輸入輸出端子DQ＜7:0＞輸出使用者資料“DataOut”。
又，圖21之例中，於對平面PLN0進行資料輸出之期間，經由外部控制端子CLE、ALE輸入命令資料“70h”。隨著命令資料“70h”之輸入進行狀態讀取。圖示之例中，於執行對平面PLN0之資料輸出之期間，經由外部控制端子CLE、ALE輸出狀態資料Stt。
又，圖21之例中，於對平面PLN0進行資料輸出之期間，經由外部控制端子CLE、ALE，依序輸入命令資料“05h”、位址資料Add及命令資料“E0h”。該位址資料Add包含成為資料輸出之對象之平面PLN1(圖4)之資訊，作為上述平面位址。
此處，動作模式MODEb下，與動作模式MODEa不同，資料輸出時序調整部TCT(圖4)調整對平面PLN1輸出資料之開始時序。對平面PLN0之資料輸出結束後，根據資料輸出時序調整部TCT發出之內部信號，開始對平面PLN1輸出資料，經由資料信號輸入輸出端子DQ＜7:0＞輸出使用者資料“DataOut”。
圖22係顯示動作模式MODEb下執行讀出動作及資料輸出時之其他狀況之模式性波形圖。圖22之例中，將記憶體晶粒MD設定為動作模式MODEb。此處，舉對如圖2及圖3所示之複數個記憶體晶粒MD分別執行讀出動作及資料輸出之情形為例進行說明。
如上所述，作為第1實施形態之半導體記憶裝置之記憶體晶粒MD構成為，於指示資料輸出後，自控制器晶粒CD接收觸發信號，藉此可與外部控制端子/RE、RE之輸入信號之切換(toggle)對應而執行資料輸出。例如，圖22之例中，於對記憶體晶粒MD0執行資料輸出之期間，對記憶體晶粒MD1指示資料輸出。於該時點，記憶體晶粒MD0對於外部控制端子/RE、RE之輸入信號之切換(toggle)執行資料輸出。相對於此，記憶體晶粒MD1於指示資料輸出後，直至自控制器晶粒CD接收觸發信號為止，即使切換(toggle)外部控制端子/RE、RE之輸入信號，亦不開始資料輸出。因此，共通連接之記憶體晶粒MD0及記憶體晶粒MD1中，避免資料輸出衝突。控制器晶粒CD於檢測到來自記憶體晶粒MD0之資料輸出結束後，對共通連接之記憶體晶粒MD0及記憶體晶粒MD1輸入觸發信號。即，如參照圖13所說明，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“H”。伴隨於此，如圖22所示，開始自記憶體晶粒MD1輸出資料。
[動作模式MODEa下之狀態讀取] 圖23係顯示動作模式MODEa下執行狀態讀取時之波形。圖23之例中，於時序t201，控制器晶粒CD對記憶體晶粒MD輸入命令資料70h。又，於時序t202，輸出狀態資料Stt。
[動作模式MODEb下之狀態讀取] 圖24係顯示動作模式MODEb下執行狀態讀取時之波形。
圖24之例中，於時序t251～t252之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時序t252～t253之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入命令資料70h。
另，圖24之例中，於期間S_In，控制器晶粒CD分成4個週期，以各2位元為單位，對記憶體晶粒MD輸入8位元之命令資料70h。
又，於時序t253～t254之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸出資料之輸入輸出資料選擇信號。
又，於時序t254～t255之期間S_Out，記憶體晶粒MD對控制器晶粒CD輸出狀態資料Stt。
[動作模式MODEa下之其他狀態讀取] 圖25係顯示動作模式MODEa下執行其他狀態讀取時之波形。圖25之例中，於時序t301，控制器晶粒CD對記憶體晶粒MD輸入命令資料78h。命令資料“78h”係指示其他狀態讀取之命令資料Cmd。又，於時序t302，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。另，圖示之例中，於時序t302之後，輸入有構成位址資料Add之8位元×3個週期之資料，但週期數可少於3，亦可多於5。又，於時序t303，輸出狀態資料Stt。
[動作模式MODEb下之其他狀態讀取] 圖26係顯示動作模式MODEb下執行其他狀態讀取時之波形。
圖26之例中，於時序t351～t352之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時序t352～t353之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入命令資料78h。
另，圖26之例中，於期間S_In，控制器晶粒CD分成4個週期，以各2位元為單位對記憶體晶粒MD輸入8位元之命令資料78h。
又，於時序t353～t354之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入位址資料之輸入輸出資料選擇信號。
又，於時序t354～t355之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
以下同樣，於時序t355～t356之期間FSel，及時序t357～t358之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入位址資料之輸入輸出資料選擇信號。
又，於時序t356～t357之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
[動作模式MODEa下之特徵獲取] 圖27係顯示動作模式MODEa下執行特徵獲取時之波形。圖27之例中，於時序t401，控制器晶粒CD對記憶體晶粒MD輸入命令資料EEh。命令資料“EEh”係指示特徵獲取之命令資料Cmd。又，於時序t402，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。另，圖示之例中，於時序t402之後，輸入有構成位址資料Add之8位元×3個週期之資料，但週期數可少於3，亦可多於3。又，於時序t403，對應輸入至外部控制端子/WE之信號之上升邊緣，開始特徵獲取，端子RY//BY之電壓自“H”下降至“L”。又，於時序t404，特徵獲取結束，端子RY//BY之電壓自“L”上升至“H”。又，於時序t405，輸出特徵資料Fd。
[動作模式MODEb下之狀態讀取] 圖28係顯示動作模式MODEb下執行狀態讀取時之波形。
圖28之例中，於時序t451～t452之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時序t452～t453之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入命令資料EEh。
另，圖28之例中，於期間S_In，控制器晶粒CD分成4個週期，以各2位元為單位，對記憶體晶粒MD輸入8位元之命令資料EEh。
又，於時序t453～t454之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入位址資料之輸入輸出資料選擇信號。
又，於時序t454～t455之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
以下同樣，於時序t455～t456之期間FSel，及時序t457～t458之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入位址資料之輸入輸出資料選擇信號。
又，於時序t456～t457之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
[動作模式MODEa下之特徵設置] 圖29係顯示動作模式MODEa下執行特徵設置時之波形。圖29之例中，於時序t501，控制器晶粒CD對記憶體晶粒MD輸入命令資料EFh。命令資料“EFh”係指示特徵設置之命令資料Cmd。又，於時序t502，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。另，圖示之例中，於時序t502之後，輸入有構成位址資料Add之8位元×3個週期之資料，但週期數可少於3，亦可多於3。又，於時序t503，控制器晶粒CD對記憶體晶粒MD輸入特徵資料Fd。又，於時序t504，開始特徵設置，端子RY//BY之電壓自“H”下降至“L”。
[動作模式MODEb下之特徵設置] 圖30係顯示動作模式MODEb下執行特徵設置時之波形。
圖30之例中，於時序t551～t552之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入命令資料Cmd之輸入輸出資料選擇信號。
又，於時序t552～t553之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入命令資料EFh。
另，圖30之例中，於期間S_In，控制器晶粒CD分成4個週期，以各2位元為單位，對記憶體晶粒MD輸入8位元之命令資料EFh。
又，於時序t553～t554之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入位址資料之輸入輸出資料選擇信號。
又，於時序t554～t555之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
以下同樣，於時序t555～t556之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入位址資料之輸入輸出資料選擇信號。
又，於時序t556之後之期間S_In，及直至時序t557為止之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入位址資料Add。
又，於時序t557～t558之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入資料之輸入輸出資料選擇信號。
又，於時序t558～t559之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入特徵資料Fd。
以下同樣，於時序t559～t560之期間FSel，控制器晶粒CD對記憶體晶粒MD輸入指定輸入資料之輸入輸出資料選擇信號。
又，於時序t560之後之期間S_In，及直至時序t561為止之期間S_In，控制器晶粒CD對記憶體晶粒MD輸入特徵資料Fd。
[效果] 如參照圖10等所說明，動作模式MODEa下，資料信號輸入輸出端子DQ＜7:0＞除用於使用者資料Dat之輸入輸出外，還使用於命令資料Cmd、位址資料Add等使用者資料Dat以外資料之輸入輸出。因此，例如如參照圖19所說明，對平面PLN0及平面PLN1連續執行讀出動作及資料輸出之情形時，若非於對平面PLN0之資料輸出結束後，則有無法輸入對平面PLN1執行資料輸出之主旨之命令組之情形。
此處，本實施形態之半導體記憶裝置可於動作模式MODEb下動作。動作模式MODEb下，如上所述，於進行經由資料信號輸入輸出端子DQ＜7:0＞之資料輸出之期間，亦可經由外部控制端子CLE、ALE，進行命令資料Cmd及位址資料Add之輸入。因此，例如如參照圖21所說明，對平面PLN0及平面PLN1連續執行讀出動作及資料輸出之情形時，即使於執行對平面PLN0之資料輸出之期間，亦可輸入對平面PLN1執行資料輸出之主旨之命令組。藉此，可削減對記憶體晶粒MD輸入命令組所需之時間，實現半導體記憶裝置之動作之高速化。
又，如參照圖13、圖14等所說明，本實施形態之半導體記憶裝置中，於期間FSel之第1個週期，對外部控制端子CLE、ALE輸入“L、H”、“H、L”、“H、H”之任一者之情形時，期間FSel以1個週期結束。又，於期間FSel之第1個週期，對外部控制端子CLE、ALE輸入“L、L”之情形時，可對期間FSel追加第2個週期，進而指定其他動作。藉此，關於一部分功能，可實現高速動作，且適當地指定動作。
例如，根據本實施形態之半導體記憶裝置，如圖31所例示，於執行資料輸出之期間，亦可執行特徵設置、特徵獲取等動作。
[可應用於第1實施形態之記憶體晶粒MD之解串器] 第1實施形態之記憶體晶粒MD中，根據選擇動作模式MODEa、MODEb之哪一者，資料信號輸入輸出端子DQ＜7:0＞、外部控制端子CLE、ALE等之功能變化。以下，參照圖32～圖36，例示具有此種功能之電路。圖32係用以對此種電路之一例進行說明之模式性流程圖。圖33、圖35及圖36係用以對此種電路之其他例進行說明之模式性電路圖。圖34係用以對圖33所示電路之動作方法進行說明之模式性波形圖。
與圖32對應之電路例如亦可由狀態機等實現。上述電路例如將輸入至外部控制端子CLE、ALE之信號作為輸入輸出資料選擇信號之一部分保持(步驟S101)。接著，判斷外部控制端子CLE、ALE是否為“L、L”(步驟S102)。外部控制端子CLE、ALE為“L、L”之情形時，返回至步驟S101。外部控制端子CLE、ALE非“L、L”之情形時，將變數cnt設定為0，進入步驟S103。接著，將輸入至外部控制端子CLE、ALE之信號作為使用者資料Dat以外之資料之一部分保持(步驟S103)。接著，判定變數cnt是否小於4(步驟S104)。變數cnt小於4之情形時，對變數cnt加上1，返回至步驟S103。變數cnt不小於4之情形時，返回至步驟S101。
圖33係例示資料信號輸入輸出端子DQ＜7:0＞、外部控制端子CLE、ALE、/WE、及連接於該等之電路部200。
電路部200例如包含鎖存電路210、多工器220、230、及解串器300。
鎖存電路210係命令暫存器CMR、位址暫存器ADR或特徵暫存器FR中包含之鎖存電路。例如，鎖存電路210與命令暫存器CMR對應設置複數個。該等複數個鎖存電路210亦可設置與可使用之命令資料Cmd相同數量。又，鎖存電路210與位址暫存器ADR對應設置複數個。該等複數個鎖存電路210亦可設置可保持之位址資料Add之數量與位址資料Add之位元數之乘積個。又，鎖存電路210亦可與特徵暫存器FR對應設置複數個。圖示之例中，鎖存電路210與輸入之命令資料Cmd對應，保持1位元資料。鎖存電路210將資料輸入端子經由邏輯電路連接於多工器220之輸出端子DINh＜7:0＞、CLEh、ALEh，將時脈輸入端子連接於多工器230之輸出端子/WEh'。
對多工器220、230各自之選擇控制端子輸入選擇信號SerialCA。選擇信號SerialCA於選擇動作模式MODEa之情形時，變為“0”之狀態，於選擇動作模式MODEb之情形時，變為“1”之狀態。
多工器220具備10條輸出端子DINh＜7:0＞、CLEh、ALEh。該等10條輸出端子中之8條輸出端子DINh＜7:0＞與構成使用者資料Dat以外之資料之資料對應。又，剩餘2條輸出端子CLEh、ALEh與外部控制端子CLE、ALE之輸入信號對應。
又，多工器220具備：於選擇信號SerialCA為“0”之狀態時被選擇之10條輸入端子；及於選擇信號SerialCA為“1”之狀態時被選擇之10條輸入端子。與“0”之狀態對應之10條輸入端子中之8條連接於資料信號輸入輸出端子DQ＜7:0＞。剩餘2條連接於外部控制端子CLE、ALE。與“1”之狀態對應之10條輸入端子連接於解串器300之輸出端子。
多工器230具備1條輸出端子/WEh'。又，多工器230具備：於選擇信號SerialCA為“1”之狀態時被選擇之1條輸入端子/WEh；及於選擇信號SerialCA為“0”之狀態時被選擇之1條輸入端子。與“1”之狀態對應之輸入端子/WEh連接於解串器300之輸出端子。與“0”之狀態對應之輸入端子連接於外部控制端子/WE。
解串器300具備連接於多工器220之10條輸出端子。解串器300將自外部控制端子CLE、ALE遍歷4個週期以各2位元為單位輸入之資料轉換為8位元資料，附加表示該8位元資料為命令資料Cmd亦或為位址資料Add之2位元資料，產生10位元資料。又，解串器300將該10位元資料經由10條輸出端子輸出至多工器220。該10位元資料例如亦可於期間FSel之開始時序切換。
又，解串器300具備連接於多工器230之1條輸出端子。解串器300於輸入自外部控制端子/WE輸入之複數個週期之資料中之第1個週期之資料起至輸入第2個週期之資料之期間(期間FSel之第1週期期間)，對多工器230之輸入端子/WEh輸出“L”。又，於此外之期間，對多工器230之輸入端子/WEh輸出“H”。
動作模式MODEa下，將經由資料信號輸入輸出端子DQ＜7:0＞輸入之8位元資料經由多工器220之輸出端子DINh＜7:0＞輸入至邏輯電路。又，將經由外部控制端子CLE、ALE輸入之啟動信號經由多工器220之輸出端子CLEh、ALEh，輸入至邏輯電路。例如，經由資料信號輸入輸出端子DQ＜7:0＞輸入之8位元資料為命令資料“05h”，且外部控制端子CLE、ALE之輸入信號為“H、L”之情形時，與命令資料“05h”對應之邏輯電路之輸出信號成為“H”。此外之情形時，與命令資料“05h”對應之邏輯電路之輸出信號成為“L”。
又，動作模式MODEa下，將自外部控制端子/WE輸入之信號自多工器230之輸出端子/WEh'輸出，輸入至鎖存電路210之時脈輸入端子。
動作模式MODEb下，將經由外部控制端子CLE、ALE輸入之2位元×複數個週期(例如5個週期或6個週期)之資料藉由解串器300轉換為複數位元(例如10位元或12位元)資料。又，將該等複數位元資料中之10位元資料輸入至多工器220之輸入端子。將該等資料及信號經由多工器220之輸出端子DINh＜7:0＞、CLEh、ALEh，輸入至邏輯電路。例如，於期間FSel，自外部控制端子CLE、ALE輸入“H、L”，且於期間S_In，自外部控制端子CLE、ALE輸入命令資料“05h”之情形時，與命令資料“05h”對應之邏輯電路之輸出信號成為“H”。此外之情形時，與命令資料“05h”對應之邏輯電路之輸出信號成為“L”。又，例如如圖34所例示，動作模式MODEb下，解串器300於期間FSel或期間S_In、S_Out中包含之複數個週期中之任一個週期，將/WEh設為“H”狀態，於其他週期，將/WEh設為“L”狀態。
又，動作模式MODEb下，將輸入至多工器230之輸入端子/WEh之信號自多工器230之輸出端子/WEh'輸出，並輸入至鎖存電路210之時脈輸入端子。
圖35及圖36係顯示解串器300之一部分構成之模式性電路圖。解串器300包含如圖35所示之電路部310、及如圖36所示之電路部320。
如圖35所示，電路部310具備7個D觸發器311與1個D鎖存電路312。
第1個D觸發器311之輸出端子經由開關電路315，連接於第2個及第4個D觸發器311之資料輸入端子。該開關電路315於外部控制端子CLE、ALE為“L、L”之情形時，將第1個D觸發器311之輸出信號傳輸至第2個D觸發器311之資料輸入端子。又，於此外之情形時，將第1個D觸發器311之輸出信號傳輸至第4個D觸發器311之資料輸入端子。
第2個D觸發器311之輸出端子經由開關電路315，連接於第3個及第4個D觸發器311之資料輸入端子。該開關電路315於外部控制端子CLE、ALE為“L、L”之情形時，將第2個D觸發器311之輸出信號傳輸至第3個D觸發器311之資料輸入端子。又，於此外之情形時，將第2個D觸發器311之輸出信號傳輸至第4個D觸發器311之資料輸入端子。
第3個D觸發器311之輸出端子連接於第4個D觸發器311之資料輸入端子。同樣，第4個～第6個D觸發器311之輸出端子分別連接於第5個～第7個D觸發器311之資料輸入端子。第7個D觸發器311之輸出端子連接於D觸發器311之資料輸入端子。D鎖存電路312之輸出端子連接於第1個D觸發器311之資料輸入端子。又，該等7個D觸發器311與1個D鎖存電路312之時脈輸入端子連接於外部控制端子/WE。
又，電路部310具備7個D鎖存電路313與7個AND電路314。7個D鎖存電路313之資料輸入端子分別連接於7個D觸發器311之輸出端子。又，對7個D鎖存電路313之時脈輸入端子輸入外部控制端子/WE之反轉信號。7個AND電路314之一輸入端子分別連接於7個D鎖存電路313之輸出端子。7個AND電路314之另一輸入端子分別連接於外部控制端子/WE。另，圖35之例中，該等7個AND電路314中之第1個～第3個輸出端子顯示為輸出端子WE1_1～WE1_3。又，第4個～第6個輸出端子顯示為輸出端子WE2～WE4。剩餘之1個輸出端子連接於上述多工器230(圖33)之輸入端子/WEh。
此處，將保持於7個D觸發器311之資料之初始值設為0，將保持於D鎖存電路312之資料之初始值設為1。
若於D鎖存電路312之輸出信號為“H”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE1_1變為“H”狀態，輸出端子WE1_2、WE1_3、WE2、WE3、WE4之信號及D鎖存電路312之輸出信號變為“L”狀態。
若於輸出端子WE1_1之信號為“H”，且外部控制端子CLE、ALE之信號為“L、L”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE1_2之信號變為“H”狀態，輸出端子WE1_1、WE1_3、WE2、WE3、WE4之信號及D鎖存電路312之輸出信號變為“L”狀態。
若於輸出端子WE1_1之信號為“H”，且外部控制端子CLE、ALE之信號為“L、H”、“H、L”或“H、H”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE2之信號變為“H”狀態，輸出端子WE1_1、WE1_2、WE1_3、WE3、WE4之信號及D鎖存電路312之輸出信號變為“L”狀態。
若於輸出端子WE1_2之信號為“H”，且外部控制端子CLE、ALE之信號為“L、L”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE1_3之信號變為“H”狀態，輸出端子WE1_1、WE1_2、WE2、WE3、WE4之信號及D鎖存電路312之輸出信號變為“L狀態”。
若於輸出端子WE1_2之信號為“H”，且外部控制端子CLE、ALE之信號為“L、H”、“H、L”或“H、H”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE2之信號變為“H”狀態，輸出端子WE1_1、WE1_2、WE1_3、WE3、WE4之信號及D鎖存電路312之輸出信號變為“L”狀態。
若於輸出端子WE1_3之信號為“H”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE2之信號變為“H”狀態，輸出端子WE1_1、WE1_2、WE1_3、WE3、WE4之信號及D鎖存電路312之輸出信號變為“L”狀態。
若於輸出端子WE2之信號為“H”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE3之信號變為“H”狀態，輸出端子WE1_1、WE1_2、WE1_3、WE2、WE4之信號及D鎖存電路312之輸出信號變為“L”狀態。
若於輸出端子WE3之信號為“H”之狀態下，對外部控制端子/WE輸入“H”，則輸出端子WE4之信號變為“H”狀態，輸出端子WE1_1、WE1_2、WE1_3、WE2、WE3之信號及D鎖存電路312之輸出信號變為“L”狀態。
若於輸出端子WE4之信號為“H”狀態下，對外部控制端子/WE輸入“H”，則D鎖存電路312之輸出信號變為“H”狀態，輸出端子WE1_1、WE1_2、WE_3、WE2、WE3、WE4之信號變為“L”狀態。
如圖36所示，電路部320具備各2個D鎖存電路321～D鎖存電路326。一D鎖存電路321～D鎖存電路326之資料輸入端子連接於外部控制端子CLE。另一D鎖存電路321～D鎖存電路326之資料輸入端子連接於外部控制端子ALE。又，2個D鎖存電路321之時脈輸入端子連接於AND電路314(圖35)之輸出端子WE1_1。同樣，D鎖存電路322、323、324、325、326之時脈輸入端子分別連接於AND電路314(圖35)之輸出端子WE1_2、WE1_3、WE2、WE3、WE4。
2個D鎖存電路321中，保持期間FSel之第1個週期之外部控制端子CLE、ALE之資料。2個D鎖存電路322中，保持期間FSel之第2個週期之外部控制端子CLE、ALE之資料。2個D鎖存電路324中，保持期間S_In之第1個週期之外部控制端子CLE、ALE之資料。2個D鎖存電路325中，保持期間S_In之第2個週期之外部控制端子CLE、ALE之資料。2個D鎖存電路326中，保持期間S_In之第3個週期之外部控制端子CLE、ALE之資料。
D鎖存電路321～D鎖存電路323之輸出端子連接於解碼電路327。解碼電路例如與複數個輸入輸出資料選擇信號對應具備複數個輸出端子。此種輸入輸出資料選擇信號中，例如包含如參照圖13所說明之輸入位址資料Add之主旨之輸入輸出資料選擇信號、輸入命令資料Cmd之主旨之輸入輸出資料選擇信號、及輸入用以切換位址資料Add之觸發信號之主旨之輸入輸出資料選擇信號。又，此種輸入輸出資料選擇信號中，例如包含如參照圖14所說明之輸入資料之主旨之輸入輸出資料選擇信號，及輸出資料之主旨之輸入輸出資料選擇信號。
例如，於期間FSel之第1個週期，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之情形時，與輸出端子CLEh對應之輸出端子之信號變為“H”狀態，其他輸出端子之信號變為“L”狀態。又，例如於期間FSel之第1個週期，對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之情形時，與輸出端子ALEh對應之輸出端子之信號變為“H”狀態，其他輸出端子之信號變為“L”狀態。
D鎖存電路324～D鎖存電路325之輸出端子經由多工器220(圖33)，連接於輸出端子DINh＜7:2＞。另，外部控制端子CLE、ALE經由多工器220(圖33)，連接於輸出端子DINh＜1:0＞。
[可應用於第1實施形態之記憶體晶粒MD之串列器] 第1實施形態之記憶體晶粒MD中，選擇動作模式MODEb之情形時，將8位元之資料轉換成2位元×4個週期之資料輸出。此種功能例如亦可藉由如圖37所示之電路實現。圖37係顯示記憶體晶粒MD之一部分構成之模式性電路圖。
圖37所示之電路具備串列器331與2個開關電路332。
串列器331具備8條第1輸入端子與1條第2輸入端子。對第1輸入端子分別輸入構成輸出之資料之8位元資料FDATA＜7:0＞中之1位元。對第2輸入端子輸入外部控制端子/WE。串列器331根據外部控制端子/WE之輸入，將8位元資料FDATA＜7:0＞轉換成2位元資料FDATA2＜1:0＞，遍歷4個週期依序輸出。
2個開關電路332分別與外部控制端子CLE、ALE對應設置。開關電路332之輸出端子連接於外部控制端子CLE或外部控制端子ALE。開關電路332之輸入端子連接於串列器331之輸出端子。開關電路332根據閘極信號S 332之輸入，輸出輸入信號。閘極信號S 332中，例如，外部控制端子/WE為“L”狀態，於期間S_Out之第1個週期，且期間FSel之第1個週期，對外部控制端子CLE、ALE輸入“L、L”，於期間FSel之第2個週期，對外部控制端子CLE、ALE輸入“H、L”，選擇動作模式MODEb，且已選擇記憶體晶粒MD之情形時，亦可為“H”狀態。
[第2實施形態] 接著，參照圖38及圖39，針對第2實施形態之半導體記憶裝置之構成進行說明。圖38係顯示第2實施形態之記憶體晶粒MD2之構成之模式性方塊圖。圖39係顯示記憶體晶粒MD2之一部分構成之模式性電路圖。為方便說明，於圖38及圖39中省略一部分構成。
如圖38及圖39所示，本實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。但，第2實施形態之半導體記憶裝置除外部控制端子CLE、ALE外，還可經由外部控制端子/CE，執行信號之輸入輸出。如圖39所示，第2實施形態之外部控制端子/CE連接於輸入電路201及輸出電路202。又，如圖39所示，第2實施形態之外部控制端子/CE具備鎖存電路206。
此處，第1實施形態之半導體記憶裝置中，藉由外部控制端子CLE、ALE，於1個週期並行輸入或並行輸出2位元資料。例如，於動作模式MODEb之期間FSel，遍歷1個週期或2個週期，輸入2位元或4位元資料。又，於期間S_In，遍歷4個週期，輸入構成使用者資料Dat以外之資料之8位元資料。因此，遍歷5個週期～6個週期，輸入10位元～12位元資料。
此處，第2實施形態之半導體記憶裝置中，除外部控制端子CLE、ALE外，還可經由外部控制端子/CE，執行信號之輸入輸出。因此，可於1個週期，並行輸入或並行輸出3位元資料。藉此，可削減資料輸入所需之週期數，謀求動作之高速化。
另，第1實施形態之半導體記憶裝置中，於外部控制端子/CE為“L”狀態之時序，記憶體晶粒MD成為選擇狀態，於外部控制端子/CE為“H”狀態之時序，記憶體晶粒MD成為非選擇狀態。使第2實施形態之半導體記憶裝置以動作模式MODEa動作之情形亦同樣。另一方面，使第2實施形態之半導體記憶裝置以動作模式MODEb動作之情形時，於鎖存電路206保持“L”之時序，記憶體晶粒MD成為選擇狀態，於鎖存電路206保持“H”之時序，記憶體晶粒MD成為非選擇狀態。
接著，參照圖40，針對第2實施形態之半導體記憶裝置之動作進行說明。圖40係用以針對第2實施形態之半導體記憶裝置之動作進行說明之模式性波形圖。
圖40之例中，於時序t600，控制器晶粒CD對記憶體晶粒MD2之外部控制端子/CE輸入“L”。伴隨於此，對鎖存電路206(圖39)輸入“L”，記憶體晶粒MD2成為選擇狀態。
又，於時序t601~t602之期間FSel，控制器晶粒CD對記憶體晶粒MD2之外部控制端子/CE、CLE、ALE輸入“X、H、L”。伴隨於此，輸入輸入命令資料Cmd之主旨之輸入輸出資料選擇信號。
又，於時序t602～t603之期間S_In，控制器晶粒CD遍歷3個週期內，對記憶體晶粒MD2輸入命令資料Cmd。又，圖示之例中，於期間S_In之第1個週期，對外部控制端子/CE輸入“0”。
另，圖示之例中，將於期間S_In之第1個週期輸入至外部控制端子/CE之1位元資料作為旗標資料使用。例如，於期間S_In之第1個週期，對外部控制端子/CE輸入“0”之情形時，將緊接著該期間S_In之週期設為期間FSel。另一方面，於期間S_In之第1個週期，對外部控制端子/CE輸入“1”之情形時，省略期間FSel，將緊接著該期間S_In之週期設為期間S_In。該情形時，於省略之期間FSel，將於前一個期間FSel輸入至外部控制端子/CE、CLE、ALE之資料再次輸入至外部控制端子/CE、CLE、ALE。
又，於時序t603~t604之期間FSel，控制器晶粒CD對記憶體晶粒MD2之外部控制端子/CE、CLE、ALE輸入“X、L、H”。伴隨於此，輸入輸入位址資料Add之主旨之輸入輸出資料選擇信號。
又，於時序t604～t605之期間S_In，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD2輸入位址資料Add。又，圖示之例中，於期間S_In之第1週期，對外部控制端子/CE輸入“1”。伴隨於此，省略緊接著之期間FSel。
又，時序t605～t606之期間S_In、時序t606～t607之期間S_In、及時序t607～t608之期間S_In亦同樣，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD2輸入位址資料Add。又，圖示之例中，於該等期間S_In之第1週期，對外部控制端子/CE輸入“1”。伴隨於此，省略緊接著該等期間之期間FSel。
又，於時序t608～t609之期間S_In，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD2輸入位址資料Add。又，圖示之例中，於期間S_In之第1個週期，對外部控制端子/CE輸入“0”。伴隨於此，省略緊接著之期間FSel。
又，於時序t609~t610之期間FSel，控制器晶粒CD對記憶體晶粒MD2之外部控制端子/CE、CLE、ALE輸入“X、H、L”。伴隨於此，輸入輸入命令資料Cmd之主旨之輸入輸出資料選擇信號。
又，於時序t610～t611之期間S_In，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD2輸入命令資料Cmd。
[第3實施形態] [構成] 接著，參照圖41，針對第3實施形態之半導體記憶裝置之構成進行說明。圖41係顯示第3實施形態之記憶體晶粒MD3之構成之模式性方塊圖。
如圖41所示，本實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。但，第3實施形態之半導體記憶裝置具備命令暫存器CMR'，取代命令暫存器CMR。命令暫存器CMR'基本上與命令暫存器CMR同樣地構成。
其中，命令暫存器CMR構成為可根據8位元之命令資料Cmd，輸出最大2 8(=256)個控制信號。
另一方面，命令暫存器CMR'構成為可輸出257個以上控制信號。例如，命令暫存器CMR'亦可構成為可輸出最大512個控制信號。例如，命令暫存器CMR'具備命令處理部cmr1與命令處理部cmr2。
命令處理部cmr1構成為可根據8位元之命令資料Cmd，輸出最大256個控制信號。命令處理部cmr1例如與第1實施形態之半導體記憶裝置中可使用之命令資料Cmd對應。圖41中，將此種命令資料Cmd例示為「Basic Command(基本命令)」以下，有時將此種命令資料Cmd稱為「基本命令資料Cmd」。
命令處理部cmr2構成為可根據8位元之命令資料Cmd，輸出最大256個控制信號。命令處理部cmr2例如與「Basic Command」以外之命令資料Cmd對應。圖41中，將此種命令資料Cmd例示為「Extended Command(擴展命令)」。以下，有時將此種命令資料Cmd稱為「擴展命令資料Cmd」。
另，命令暫存器CMR'可進而具備與命令處理部cmr1、cmr2相同之構成。該情形時，命令暫存器CMR'構成為可輸出513個以上控制信號。
[動作模式MODEb下之外部端子之作用] 圖42及43係用以對動作模式MODEb下之外部端子之作用進行說明之真值表。圖42係顯示輸入輸入輸出資料選擇信號之期間FSel之第2個週期之外部控制端子之作用。圖43係顯示輸入輸入輸出資料選擇信號之期間FSel之第3個週期之外部控制端子之作用。
本實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地動作。
但，本實施形態中，於期間FSel之第1個週期，輸入輸入與上述「Basic Command」對應之命令資料Cmd之主旨之輸入輸出資料選擇信號之情形時，控制器晶粒CD例如於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”(參照圖13)。
於期間FSel之第1個週期，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之情形時，期間FSel以1個週期結束。又，於緊接著該期間FSel之期間S_In輸入之資料作為與上述「Basic Command」對應之命令資料Cmd，保持於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至命令暫存器CMR'(圖41)，由命令處理部cmr1(圖41)處理。
又，本實施形態中，於期間FSel之第2個週期，輸入輸入上述擴展命令資料Cmd之主旨之輸入輸出資料選擇信號之情形時，如圖42所例示，控制器晶粒CD例如於對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之狀態下，將外部控制端子/WE之電壓自“L”上升至“H”。
於期間FSel之第2個週期，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之情形時，期間Fsel以2個週期結束。又，於緊接著該期間FSel之期間S_In輸入之資料作為上述擴展命令資料Cmd，保持於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至命令暫存器CMR'(圖41)，由命令處理部cmr2(圖41)處理。
另，如上所述，命令暫存器CMR'構成為可輸出513個以上控制信號。
此種情形時，於期間FSel之第3個週期，輸入輸入命令資料Cmd之主旨之輸入輸出資料選擇信號之情形時，如圖43所例示，控制器晶粒CD可於例如對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之情形時，將外部控制端子/WE之電壓自“L”上升至“H”。
又，於期間FSel之第3個週期，對外部控制端子CLE輸入“H”，對外部控制端子ALE輸入“L”之情形時，期間Fsel亦可以3個週期結束。又，亦可將於緊接著該期間FSel之期間S_In輸入之資料作為命令資料Cmd，保持於輸入輸出控制電路I/O內之緩衝記憶體，傳輸至命令暫存器CMR'(圖41)，由命令處理部cmr1、cmr2(圖41)以外之構成處理。
[擴展命令資料Cmd之用例] 上述擴展命令資料Cmd可使用於各種用途。以下，作為擴展命令資料Cmd之用途，例示2個用途。
[使用擴展命令資料Cmd之移位讀取] 首先，作為擴展命令資料Cmd之用途，例示移位讀取。
圖44(a)係用以針對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性直方圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖44(b)係顯示記錄3位元資料之記憶胞MC之閾值電壓及記錄之資料之關係之一例之表。
圖44(a)之例中，將記憶胞MC之閾值電壓控制成8個狀態。控制成Er狀態之記憶胞MC之閾值電壓小於抹除驗證電壓V VFYEr。又，例如控制成A狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYA，小於驗證電壓V VFYB。又，例如控制成B狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYB，小於驗證電壓V VFYC。以下同樣，控制成C狀態～F狀態之記憶胞MC之閾值電壓分別大於驗證電壓V VFYC～驗證電壓V VFYF，小於驗證電壓V VFYD～驗證電壓V VFYG。又，例如控制成G狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYG，小於讀出通路電壓V READ。
又，圖44(a)之例中，在對應於Er狀態之閾值分佈與對應於A狀態之閾值分佈之間，設定有讀出電壓V CGAR。又，在對應於A狀態之閾值分佈與對應於B狀態之閾值分佈之間，設定有讀出電壓V CGBR。以下同樣，在對應於B狀態之閾值分佈與對應於C狀態之閾值分佈之間～對應於F狀態之閾值分佈與對應於G狀態之閾值分佈之間，分別設定有讀出電壓V CGCR～讀出電壓V CGGR。
例如，Er狀態與最低之閾值電壓對應。Er狀態之記憶胞MC例如為抹除狀態之記憶胞MC。對Er狀態之記憶胞MC例如分配資料“111”。
又，A狀態與高於對應於上述Er狀態之閾值電壓之閾值電壓對應。對A狀態之記憶胞MC例如分配資料“011”。
又，B狀態與高於對應於上述A狀態之閾值電壓之閾值電壓對應。對B狀態之記憶胞MC例如分配資料“001”。
以下同樣，圖中之C狀態～G狀態與高於對應於B狀態～F狀態之閾值電壓之閾值電壓對應。對該等狀態之記憶胞MC，例如分配“101”、“100”、“000”、“010”、“110”。
另，於如圖44(b)所例示之分配之情形時，下階位元資料可由1個讀出電壓V CGDR判別，中階位元資料可由2個讀出電壓V CGBR、V CGFR判別，上階位元資料可由4個讀出電壓V CGAR、V CGCR、V CGER、V CGGR判別。有時將此種資料之分配稱為1-2-4編碼。
另，記錄於記憶胞MC之資料之位元數、狀態數、對各狀態之資料分配等可適當變更。
圖45係用以對讀出動作進行說明之時序圖。
另，以下之說明中，有將成為動作對象之字元線WL稱為選擇字元線WL S，將此外之字元線WL稱為非選擇字元線WL U之情形。又，以下之說明中，就對成為動作對象之串單元SU(圖5)中包含之複數個記憶胞MC中，連接於選擇字元線WL S之記憶胞MC(以下，有稱為「選擇記憶胞MC」之情形)執行讀出動作之例進行說明。
又，以下之說明中，如參照圖44(a)所說明，顯示於複數個記憶胞MC中記憶3位元資料，且對複數個記憶胞MC進行如參照圖44(b)說明之資料分配之例。又，以下之說明中，顯示判別選擇記憶胞MC之中階資料之例。
於圖45之時序t701，開始讀出動作，端子RY//BY之電壓自“H”下降至“L”。
於時序t702，對選擇字元線WL S及非選擇字元線WL U供給參照圖44(a)所說明之讀出通路電壓V READ。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG。電壓V SG具有將選擇閘極線(SGD、SGS、SGSb)設為接通狀態之程度之大小。
於時序t703，對選擇字元線WL S供給讀出電壓V CGBR。又，於時序t703～時序t704之期間，由感測放大器SA檢測位元線BL之電流，藉此取得表示記憶胞MC之接通/斷開狀態之資料。
於時序t704，對選擇字元線WL S供給讀出電壓V CGFR。又，於時序t704～時序t705之期間，由感測放大器SA檢測位元線BL之電流，藉此，取得表示記憶胞MC之接通/斷開狀態之資料。
於時序t705，對選擇字元線WL S及非選擇字元線WL U供給讀出通路電壓V READ。
於時序t706，對選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
圖46係用以對移位讀取進行說明之時序圖。圖46(a)顯示讀出動作中之選擇字元線WL S之電壓。圖46(b)顯示一態樣之移位讀取中之選擇字元線WL S之電壓。圖46(c)顯示另一態樣之移位讀取中之選擇字元線WL S之電壓。
移位讀取基本上與讀出動作同樣執行。但，移位讀取中供給至選擇字元線WL S之電壓與讀出動作中供給至選擇字元線WL S之電壓不同。
此處，當對複數個記憶胞MC執行寫入動作時，該等複數個記憶胞MC之閾值電壓例如如圖44(a)所例示般分佈。然而，有於執行寫入動作後，且執行抹除動作前，複數個記憶胞MC之閾值電壓變動之情形。此種情形時，例如有控制成A狀態之記憶胞MC之一部分閾值電壓大於讀出電壓V CGBR，而被判定為資料“0”之情形。又，有控制成B狀態之記憶胞MC之一部分閾值電壓小於讀出電壓V CGBR，而被判定為資料“1”之情形。自此種記憶胞MC讀出之位元成為錯誤位元。此種情形時，有藉由對選擇字元線WL S供給大於讀出電壓V CGAR～V CGGR之電壓，或小於讀出電壓V CGAR～V CGGR之電壓，而將變為錯誤位元之記憶胞MC之數量抑制為最小或接近最小之值。因此，移位讀取中，對選擇字元線WL S供給大於讀出電壓V CGAR～V CGGR之電壓，或小於讀出電壓V CGAR～V CGGR之電壓。
例如，圖46(b)之例中，於時序t703，對選擇字元線WL S供給讀出電壓V CGBR'而非讀出電壓V CGBR。讀出電壓V CGBR'小於讀出電壓V CGBR。
又，例如圖46(b)之例中，於時序t704，對選擇字元線WL S供給讀出電壓V CGFR'而非讀出電壓V CGFR。讀出電壓V CGFR'小於讀出電壓V CGFR。
另，執行讀出動作之情形時，例如如參照圖20等所說明，控制器晶粒CD(圖1)對記憶體晶粒MD供給命令資料“00h”作為命令資料Cmd。其後，控制器晶粒CD對記憶體晶粒MD供給位址資料Add及命令資料“30h”。
另一方面，執行圖46(b)所例示之移位讀取之情形時，控制器晶粒CD(圖1)亦可對記憶體晶粒MD供給命令資料“11h”、“12h”、“13h”……等作為擴展命令資料Cmd，而取代供給命令資料“00h”作為命令資料Cmd(基本命令資料Cmd)。又，輸入命令資料“12h”時之讀出電壓V CGBR與讀出電壓V CGBR'之差，及讀出電壓V CGFR與讀出電壓V CGFR'之差(以下，稱為「電壓移位量」。)亦可大於輸入命令資料“11h”時之電壓移位量。同樣，輸入命令資料“13h”時之電壓移位量亦可大於輸入命令資料“12h”時之電壓移位量。又，亦可於輸入命令資料“11h”、“12h”、“13h”……等之後，控制器晶粒CD對記憶體晶粒MD供給位址資料Add及命令資料“30h”。命令資料“30h”可為基本命令資料Cmd，亦可為擴展命令資料Cmd。
又，例如圖46(c)之例中，於時序t703，對選擇字元線WL S供給讀出電壓V CGBR”而非讀出電壓V CGBR。讀出電壓V CGBR”大於讀出電壓V CGBR。
又，例如圖46(c)之例中，於時序t704，對選擇字元線WL S供給讀出電壓V CGFR''而非讀出電壓V CGFR。讀出電壓V CGFR''大於讀出電壓V CGFR。
另，執行圖46(c)所例示之移位讀取之情形時，控制器晶粒CD(圖1)亦可對記憶體晶粒MD供給命令資料“21h”、“22h”、“23h”…等作為擴展命令資料Cmd，而取代供給命令資料“00h作為命令資料Cmd(基本命令資料Cmd)。同樣，輸入命令資料“22h”時之電壓移位量亦可大於輸入命令資料“21h”時之電壓移位量。同樣，輸入命令資料“23h”時之電壓移位量亦可大於輸入命令資料“22h”時之電壓移位量。又，亦可於輸入命令資料“21h”、“22h”、“23h”…等之後，控制器晶粒CD對記憶體晶粒MD供給位址資料Add及命令資料“30h”。命令資料“30h”可為基本命令資料Cmd，亦可為擴展命令資料Cmd。
圖47係顯示動作模式MODEb中執行移位讀取時之狀況之模式性波形圖。圖47之例中，將記憶體晶粒MD設定為動作模式MODEb。
圖47之例中，首先，經由外部控制端子CLE、ALE，輸入包含命令資料“11h”之命令組。另，輸入命令資料“11h”作為擴展命令資料Cmd。
此處，例如第1實施形態中執行移位讀取之情形時，例如以如參照圖30說明之方法執行特徵設置，藉此，將上述電壓移位量作為特徵資料Fd輸入至記憶體晶粒MD。其後，藉由如參照圖20說明之方法執行讀出動作。
另一方面，第3實施形態中執行移位讀取之情形時，不執行特徵設置，藉由如參照圖47說明之方法執行移位讀取。
根據此種方法，藉由省略執行特徵設置，可實現動作之高速化。
[使用擴展命令資料Cmd之內部通路延遲檢測電路205(圖9)之控制] 接著，作為擴展命令資料Cmd之用途，例示內部通路延遲檢測電路205(圖9)之控制。
如參照圖9所說明，第1實施形態之半導體記憶裝置中，可取得自內部通路延遲檢測電路205輸出之脈衝之數量，作為特徵資料Fd。又，可基於此，測定信號傳輸電路204(圖8)中之信號延遲量。
此處，第1實施形態之半導體記憶裝置中，根據特徵獲取之執行，驅動內部通路延遲檢測電路205。即，根據特徵獲取之執行，內部通路延遲檢測電路205中之NAND電路212(圖9)之啟動信號成為“H”狀態。因此，第1實施形態之半導體記憶裝置中，於執行特徵獲取後，直至內部通路延遲檢測電路205之延遲量之測定後為止，無法取得特徵資料Fd。
另一方面，第3實施形態之半導體記憶裝置中，可根據擴展命令資料Cmd之輸入，驅動內部通路延遲檢測電路205。即，可根據擴展命令資料Cmd之輸入，將內部通路延遲檢測電路205中之NAND電路212(圖9)之啟動信號設為“H”狀態。
根據此種構成，有藉由於執行特徵獲取前預先驅動內部通路延遲檢測電路205，而可高速執行特徵獲取之情形。
[第4實施形態] 接著，參照圖48，針對第4實施形態之半導體記憶裝置之構成進行說明。圖48係顯示第4實施形態之記憶體晶粒MD4之構成之模式性方塊圖。
如圖48所示，本實施形態之半導體記憶裝置基本上與第2實施形態之半導體記憶裝置同樣地構成。但，第4實施形態之半導體記憶裝置具備命令暫存器CMR'，取代命令暫存器CMR。
接著，參照圖49及圖50，針對第4實施形態之半導體記憶裝置之動作進行說明。第4實施形態之半導體記憶裝置基本上與第2實施形態之半導體記憶裝置同樣地動作。
但，第2實施形態之半導體記憶裝置中，使用於期間S_In之第1個週期輸入至外部控制端子/CE之1位元資料，作為旗標資料。又，第2實施形態之半導體記憶裝置中，根據該旗標資料，省略期間S_In。
另一方面，第4實施形態之半導體記憶裝置中，根據該旗標資料，判別輸入之命令資料Cmd是否為擴展命令資料Cmd。
例如，該旗標資料為“0”之情形時，將於該期間S_In輸入之命令資料Cmd判別為非擴展命令資料Cmd。該情形時，該命令資料Cmd由命令暫存器CMR'中之命令處理部cmr1(圖48)處理。
另一方面，該旗標資料為“1”之情形時，將於該期間S_In輸入之命令資料Cmd判別為擴展命令資料Cmd。該情形時，該命令資料Cmd由命令暫存器CMR'中之命令處理部cmr2(圖48)處理。
圖49係顯示動作模式MODEb下執行讀出動作時之狀況之模式性波形圖。圖49之例中，將記憶體晶粒MD設定為動作模式MODEb。
圖49之例中，於時序t800，控制器晶粒CD對記憶體晶粒MD4之外部控制端子/CE輸入“L”。伴隨於此，對鎖存電路206(圖39)輸入“L”，記憶體晶粒MD4成為選擇狀態。
又，於時序t801~t802之期間FSel，控制器晶粒CD對記憶體晶粒MD4之外部控制端子/CE、CLE、ALE輸入“X、H、L”。伴隨於此，輸入輸入命令資料Cmd之主旨之輸入輸出資料選擇信號。
又，於時序t802～t803之期間S_In，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD4輸入命令資料“00h”。又，圖示之例中，於期間S_In之第1個週期，對外部控制端子/CE輸入“0”。因此，命令資料“00h”判別為非擴展命令資料Cmd。
又，於時序t803~t804之期間FSel，控制器晶粒CD對記憶體晶粒MD4之外部控制端子/CE、CLE、ALE輸入“X、L、H”。伴隨於此，輸入輸入位址資料Add之主旨之輸入輸出資料選擇信號。
又，於時序t804～t805之期間S_In，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD4輸入位址資料Add。又，圖示之例中，於期間S_In之第1個週期，可對外部控制端子/CE輸入“0”，亦可輸入“1”。
又，於時序t805~t806之期間F_Sel、時序t807~t808期間之F_Sel及時序t809~t810期間之F_Sel、與時序t803~t804之期間FSel同樣，控制器晶粒CD對記憶體晶粒MD4之外部控制端子/CE、CLE、ALE輸入“X、L、H”。
又，於時序t806～t807之期間S_In、時序t808之後之期間S_In、時序t809之前之期間S_In、及時序t810～t811之期間S_In，與時序t804～t805之期間S_In同樣，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD4輸入位址資料Add。
又，於時序t811~t812之期間FSel，控制器晶粒CD對記憶體晶粒MD4之外部控制端子/CE、CLE、ALE輸入“X、H、L”。伴隨於此，輸入輸入命令資料Cmd之主旨之輸入輸出資料選擇信號。
又，於時序t812～t813之期間S_In，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD4輸入命令資料“30h”。又，圖示之例中，於期間S_In之第1個週期，對外部控制端子/CE輸入“0”。
圖50係顯示動作模式MODEb下執行移位讀取時之狀況之模式性波形圖。圖50之例中，將記憶體晶粒MD設定為動作模式MODEb。
圖50所示之動作基本上與圖49所示之動作同樣地執行。
但，圖50之例中，於時序t802～t803之期間S_In，控制器晶粒CD遍歷3個週期，對記憶體晶粒MD4輸入命令資料“11h”。又，圖示之例中，於期間S_In之第1個週期，對外部控制端子/CE輸入“1”。因此，命令資料“11h”被判別為擴展命令資料Cmd。
[其他實施形態] 以上，已針對第1實施形態～第4實施形態之半導體記憶裝置進行說明。然而，以上之說明終究為例示，可適當調整具體之構成、動作等。
例如，第1實施形態及第3實施形態之半導體記憶裝置中，於動作模式MODEb下，進行使用外部控制端子CLE、ALE之2位元資料之輸入輸出。又，第2實施形態及第4實施形態之半導體記憶裝置中，於動作模式MODEb下，進行使用外部控制端子/CE、CLE、ALE之3位元資料之輸入輸出。然而，此種方法終究為例示，具體方法可適當調整。例如，動作模式MODEb下，亦可使用其他端子等，進行3位元或4位元以上之資料輸入輸出。更具體而言，例如動作模式MODEb下，亦可取代或除外部控制端子/CE外，使用外部控制端子/WP等，進行3位元或4位元資料之輸入輸出。又，亦可自包含外部控制端子/CE、CLE、ALE之端子中選擇至少一個端子，進行1位元或2位元資料之輸入輸出。
又，例如第1實施形態~第4實施形態中，已就對外部控制端子/CE、CLE、ALE等之功能分配進行例示。然而，此種分配終究為例示，具體之分配可適當調整。
例如，第1實施形態之半導體記憶裝置中，亦可替換圖13及圖14所例示之功能之一部分。又，例如亦可追加圖13及圖14例示之功能以外之功能，亦可省略圖13及圖14例示之功能之一部分。又，亦可追加期間FSel之第3個週期。又，根據於期間FSel之第1個週期輸入之資料，分配至於期間FSel之第2個週期輸入之資料之功能可變。
命令組包含命令資料Cmd與位址資料Add。第1實施形態之半導體記憶裝置於動作模式MODEb下，分別使用輸入輸出資料選擇信號(標頭)與命令資料Cmd或位址資料Add(主體)，遍歷數個週期收發命令資料Cmd與位址資料Add。此處，有於中途中止命令組之輸入之情形。該情形時，有命令資料Cmd與位址資料Add直至最終週期才輸入之情形。此種情形時，各記憶體晶粒MD亦可構成為可根據來自控制器晶粒CD之重設指示信號而重設。
例如，控制器晶粒CD如圖51所示，於中途中止輸入命令組之情形時，作為重設指示信號，使外部控制端子/CE之電壓於一定期間內自“L”轉變為“H“，其後返回至”L”。其後，控制器晶粒CD對記憶體晶粒MD輸入新的命令組。新的命令組可與中途中止輸入之命令組相同，亦可不同。記憶體晶粒MD受理到新輸入之命令組後，執行與該命令組對應之動作。
藉由將控制器晶粒CD構成為可發送重設指示信號，且將記憶體晶粒MD構成為可根據重設信號重設，即使需要中途中止輸入命令組之情形時，亦可實現穩定動作之半導體記憶裝置。
又，例如第2實施形態及第4實施形態之半導體記憶裝置中，將於期間S_In之第1個週期輸入至外部控制端子/CE之1位元資料，作為旗標資料使用。又，第2實施形態之半導體記憶裝置中，根據該旗標資料，省略期間S_In。又，第4實施形態之半導體記憶裝置中，根據該旗標資料，判別輸入之命令資料Cmd是否為擴展命令資料Cmd。然而，此種方法終究為例示，具體方法可適當調整。例如，亦可將於期間S_In之第1個週期輸入至外部控制端子/CE之資料，作為同位檢查位元使用。此種情形時，該同位檢查位元可為與於期間FSel輸入之3位元資料對應之者，亦可為與於期間S_In輸入之8位元資料對應者。
又，例如第2實施形態及第4實施形態之半導體記憶裝置中，將於期間S_In之第1個週期輸入至外部控制端子/CE之1位元資料，作為旗標資料使用。然而，例如亦可將輸入至外部控制端子/CE以外之端子之資料，或於期間S_In之第2個週期後輸入之資料，作為上述旗標資料、同位檢查位元或其他資料使用。
又，例如第3實施形態之半導體記憶裝置中，顯示用以執行移位讀取之擴展命令資料Cmd為“11h”、“12h”、“13h”…及“21h”、“22h”、“23h”……之例。但，分配至移位讀取之擴展命令資料Cmd不限於該等。於可作為擴展命令資料Cmd分配之範圍內，可分配任意命令資料。
又，例如第3實施形態及第4實施形態之半導體記憶裝置中，顯示擴展命令資料Cmd與一般之命令資料Cmd相同，為8位元資料之例。然而，擴展命令資料Cmd可短於8位，亦可長於8位。
例如，擴展命令資料Cmd短於8位元之情形時，可縮小命令處理部cmr2(圖41)之面積。又，例如第3實施形態中，擴展命令資料Cmd為8位元之情形時，遍歷4個週期，將擴展命令資料Cmd輸入至記憶體晶粒MD3。另一方面，第3實施形態中，擴展命令資料Cmd為5或6位元之情形時，遍歷3個週期，將擴展命令資料Cmd輸入至記憶體晶粒MD3。即，擴展命令資料Cmd短於8位元之情形時，可謀求動作之高速化。
又，例如擴展命令資料Cmd長於8位元之情形時，可處理更多之命令資料Cmd。
[其他] 已說明本發明之若干個實施形態，但該等實施形態係作為例示而提出者，並非意欲限定發明之範圍。該等新穎的實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2021-120333號(申請日2021年7月21日)及日本專利申請2021-170466號(申請日2021年10月18日)為基礎申請之優先權。本申請藉由參照該基礎案申請而包含基礎申請之全部內容。
10:記憶體系統 20:主機 22:位址解碼器 23:區塊選擇電路 24:電壓選擇電路 31:電壓供給線 32:電荷泵電路 33:電壓選擇線 34:區塊選擇部 35:區塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 100:半導體基板 101:絕緣層 110:導電層 112:半導體層 120:半導體柱 121:雜質區域 125:絕緣層 130:閘極絕緣膜 200:電路部 201:輸入電路 202:輸出電路 203:鎖存電路 204:信號傳輸電路 205:內部通路延遲檢測電路 206:鎖存電路 210:鎖存電路 211:信號傳輸電路 212:NAND電路 213:計數器 220:多工器 230:多工器 300:解串器 310:電路部 311:D觸發器 312:D鎖存電路 313:D鎖存電路 314:AND電路 315:開關電路 320:電路部 321～326:D鎖存電路 327:解碼電路 331:串列器 332:開關電路 Add:位址資料 ADR:位址暫存器 ALE:外部控制端子 ALEh:輸出端子 B:接合線 BL:位元線 BL0～BLm:位元線 BLK:記憶體區塊 BLKSEL:區塊選擇線 C20:切換電路 CA:行位址 Cb:接點 CC:接點 CD:控制器晶粒 /CE:外部控制端子 CG:配線 Ch:接點 CLE:外部控制端子 CLEh:輸出端子 CM0:快取記憶體 CM1:快取記憶體 Cmd:命令資料 CMR:命令暫存器 CMR':命令暫存器 cmr1:命令處理部 cmr2:命令處理部 COLD:行解碼器 CTR:邏輯電路 Dat:使用者資料 DB:匯流排配線 DINh:輸出端子 DQ0～DQ7:資料信號輸入輸出端子 DQS:資料選通信號輸入端子 /DQS:資料選通信號輸入端子 EFh:命令資料 Fd:特徵資料 FR:特徵暫存器 Fsel:期間 Fsel_1:期間之第1個週期 Fsel_2:期間之第2個週期 Fsel_3:期間之第3個週期 I/O:輸入輸出控制電路 MC:記憶胞 MCA:記憶胞陣列 MCA0:記憶胞陣列 MCA1:記憶胞陣列 MD:記憶體晶粒 MD0～MD4:記憶體晶粒 MPX:多工器 MS:記憶體串 MSB:基板 P:焊墊電極 PC:周邊電路 PLN0:平面 PLN1:平面 RA:列位址 RD0:列解碼器 RD1:列解碼器 RE:外部控制端子 /RE:外部控制端子 RY//BY:端子 S_In:期間 S_Out:期間 S101～S104:步驟 S 332:閘極信號 SA0:感測放大器 SA1:感測放大器 SAM0:感測放大器模組 SAM1:感測放大器模組 SerialCA:選擇信號 SGD:選擇閘極線 SGS:選擇閘極線 SGSb:選擇閘極線 SL:源極線 SQC:定序器 ST:區塊間絕緣層 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 Stt:狀態資料 SU:串單元 t101～t104:時序 t151～t158:時序 t201:時序 t202:時序 t251～t255:時序 t301～t303:時序 t351～t358:時序 t401～t405:時序 t451～t458:時序 t501～t504:時序 t551～t561:時序 t600～t611:時序 t701～t707:時序 t800～t813:時序 TCT:資料輸出時序調整部 Tr:電晶體 V CC:電源電壓 V CCQ:電源電壓 V CGAR～V CGGR:讀出電壓 V CGBR':讀出電壓 V CGBR'':讀出電壓 V CGFR::讀出電壓 V CGFR'::讀出電壓 V CGFR'':讀出電壓 VG:電壓產生電路 V READ:讀出通路電壓 V SS:接地電壓 V SG:電壓 V VFYEr:抹除驗證電壓 V VFYA～V VFYG:驗證電壓 /WE:外部控制端子 WE1_1～WE1_3:輸出端子 WE2:輸出端子 WE3:輸出端子 WE4:輸出端子 /WEh:輸入端子 /WEh':輸出端子 WL:字元線 WL S:選擇字元線 WL U:非選擇字元線 /WP:外部控制端子 XDL0:鎖存電路 XDL1:鎖存電路
圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。 圖2係顯示記憶體系統10之構成例之模式性側視圖。 圖3係顯示記憶體系統10之構成例之模式性俯視圖。 圖4係顯示記憶體晶粒MD之構成之模式性方塊圖。 圖5係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖6係顯示記憶體晶粒MD之一部分構成之模式性立體圖。 圖7係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖8係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖9係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖10係用以對動作模式MODEa進行說明之模式性圖。 圖11係用以對動作模式MODEb進行說明之模式性圖。 圖12係用以對動作模式MODEa進行說明之真值表。 圖13係用以對動作模式MODEb進行說明之真值表。 圖14係用以對動作模式MODEb進行說明之真值表。 圖15係用以對動作模式MODEb進行說明之真值表。 圖16係用以對動作模式MODEa進行說明之模式性波形圖。 圖17係用以對動作模式MODEb進行說明之模式性波形圖。 圖18係用以對動作模式MODEa進行說明之模式性波形圖。 圖19係用以對動作模式MODEa進行說明之模式性波形圖。 圖20係用以對動作模式MODEb進行說明之模式性波形圖。 圖21係用以對動作模式MODEb進行說明之模式性波形圖。 圖22係用以對動作模式MODEb進行說明之模式性波形圖。 圖23係用以對動作模式MODEa進行說明之模式性波形圖。 圖24係用以對動作模式MODEb進行說明之模式性波形圖。 圖25係用以對動作模式MODEa進行說明之模式性波形圖。 圖26係用以對動作模式MODEb進行說明之模式性波形圖。 圖27係用以對動作模式MODEa進行說明之模式性波形圖。 圖28係用以對動作模式MODEb進行說明之模式性波形圖。 圖29係用以對動作模式MODEa進行說明之模式性波形圖。 圖30係用以對動作模式MODEb進行說明之模式性波形圖。 圖31係用以對動作模式MODEb進行說明之模式性波形圖。 圖32係用以對記憶體晶粒MD之一部分構成例進行說明之模式性流程圖。 圖33係顯示記憶體晶粒MD之一部分構成例之模式性電路圖。 圖34係用以對圖33所示之電路之動作方法進行說明之模式性波形圖。 圖35係顯示記憶體晶粒MD之一部分構成例之模式性電路圖。 圖36係顯示記憶體晶粒MD之一部分構成例之模式性電路圖。 圖37係顯示記憶體晶粒MD之一部分構成例之模式性電路圖。 圖38係顯示第2實施形態之記憶體晶粒MD2之構成之模式性方塊圖。 圖39係顯示記憶體晶粒MD2之一部分構成之模式性電路圖。 圖40係用以對動作模式MODEb進行說明之模式性圖。 圖41係顯示第3實施形態之記憶體晶粒MD3之構成之模式性方塊圖。 圖42係用以對動作模式MODEb進行說明之真值表。 圖43係用以對動作模式MODEb進行說明之真值表。 圖44(a)~(b)係用以對記錄3位資料之記憶胞MC之閾值電壓進行說明之模式性圖。 圖45係用以對讀出動作進行說明之時序圖。 圖46(a)~(c)係用以對移位讀取進行說明之時序圖。 圖47係顯示動作模式MODEb下執行移位讀取時之狀況之模式性波形圖。 圖48係顯示第4實施形態之記憶體晶粒MD4之構成之模式性方塊圖。 圖49係顯示動作模式MODEb下執行讀出動作時之狀況之模式性波形圖。 圖50係顯示動作模式MODEb下執行移位讀取時之狀況之模式性波形圖。 圖51係用以對其他實施形態之半導體記憶裝置進行說明之模式性波形圖。
ALE:外部控制端子 /CE:外部控制端子 CLE:外部控制端子 DQS:資料選通信號輸入端子 Fsel:期間 /RE:外部控制端子 RY//BY:端子 S_In:期間 S_Out:期間 Stt:狀態資料 t251～t255:時序 /WE:外部控制端子

Claims (8)

  1. 一種半導體記憶裝置，其具有： 第1焊墊，其可收發第1時序信號； 第2焊墊，其可根據上述第1時序信號收發資料信號； 第3焊墊，其可接收第2時序信號； 第4焊墊，其可根據上述第2時序信號接收控制資訊； 記憶胞陣列，其包含串聯連接有複數個記憶胞電晶體之串； 感測放大器，其連接於上述記憶胞陣列； 第1暫存器，其連接於上述感測放大器，可存儲自上述記憶胞陣列讀出之資料； 第2暫存器，其可存儲第1控制資訊； 第3暫存器，其可存儲第2控制資訊；及 控制電路，其可執行自上述第1焊墊輸出存儲於上述第1暫存器之上述資料之資料輸出動作；且 基於與i個週期(i為2以上之整數)量之上述第2時序信號對應之對上述第4焊墊之輸入，將上述第1控制資訊存儲於上述第2暫存器， 基於與j個週期(j為與i不同之整數)量之上述第2時序信號對應之對上述第4焊墊之輸入，將上述第2控制資訊存儲於上述第3暫存器。
  2. 如請求項1之半導體記憶裝置，其中 上述第4焊墊包含： 命令鎖存啟動信號接收焊墊；及 位址鎖存啟動信號接收焊墊；且 j係大於i之整數。
  3. 如請求項2之半導體記憶裝置，其中 上述第1控制資訊包含命令信號或位址信號， 上述第2控制資訊包含特性資料資訊， 上述第2暫存器包含命令暫存器或位址暫存器， 上述第3暫存器包含特性暫存器。
  4. 如請求項3之半導體記憶裝置，其進而具有： 連接於上述第2焊墊之第1接收器及第1驅動器；及 連接於上述第4焊墊之第2接收器及第2驅動器；且 於上述資料輸出動作中，上述第1驅動器將存儲於上述第1暫存器之上述資料輸出至上述第1焊墊， 於特性資訊輸出動作中，上述第2驅動器將存儲於上述特性暫存器之上述特性資料資訊輸出至上述第4焊墊。
  5. 如請求項4之半導體記憶裝置，其進而具有： 存儲狀態資訊之第4暫存器， 於狀態資訊輸出動作中，上述第2驅動器將存儲於上述第4暫存器之上述狀態資訊輸出至上述第4焊墊。
  6. 如請求項5之半導體記憶裝置，其進而具有： 第5焊墊，其接收第3時序信號；及 接收部，其接收觸發信號，輸出輸出開始信號；且 基於與k個週期量之上述第2時序信號對應之對上述第4焊墊之輸入，將上述觸發信號傳輸至上述接收部， 於受理指示輸出存儲於上述第1暫存器之資料之命令組後，且 於上述接收部輸出上述輸出開始信號後， 根據輸入至上述第5焊墊之上述第3時序信號，上述第1驅動器將上述資料輸出至上述第2焊墊， 於受理指示輸出存儲於上述第1暫存器之資料之上述命令組後，且 於上述接收部輸出上述輸出開始信號之前， 即使對上述第5焊墊輸入上述第3時序信號，上述第1驅動器亦不將上述資料輸出至上述第2焊墊。
  7. 一種半導體記憶裝置，其具有： 第1焊墊，其可收發第1時序信號； 第2焊墊，其可根據上述第1時序信號收發資料信號； 第3焊墊，其可接收第2時序信號； 第4焊墊，其可根據上述第2時序信號接收控制資訊； 記憶胞陣列，其包含串聯連接有複數個記憶胞電晶體之串； 感測放大器，其連接於上述記憶胞陣列； 第1暫存器，其連接於上述感測放大器，可存儲自上述記憶胞陣列讀出之資料； 第2暫存器，其可存儲第1控制資訊； 第3暫存器，其可存儲第2控制資訊；及 控制電路，其可執行自上述第1焊墊輸出存儲於上述第1暫存器之上述資料之資料輸出動作；且 基於與i個週期(i為2以上之整數)量之上述第2時序信號對應之對上述第4焊墊之輸入，將接收到之上述控制資訊存儲於上述第2暫存器或上述第3暫存器之一者， 基於與繼上述i個週期後之j個週期(j為小於i之整數)量之上述第2時序信號對應之對上述第4焊墊之輸入，將接收到之上述控制資訊存儲於上述第2暫存器或上述第3暫存器之上述一者。
  8. 如請求項1至7中任一項之半導體記憶裝置，其中 上述第1控制資訊包含命令信號，且該半導體記憶裝置進而具備： 處理第1命令信號之第1命令處理部；及 處理第2命令信號之第2命令處理部。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7698470B2 (en) * 2007-08-06 2010-04-13 Qimonda Ag Integrated circuit, chip stack and data processing system
TWI349976B (en) * 2007-05-08 2011-10-01 Winbond Electronics Corp Clock frequency doubler method and apparatus for serial flash memory testing
US20170318683A1 (en) * 2014-03-28 2017-11-02 Phoenix Pioneer Technology Co., Ltd. Package apparatus
US20210183822A1 (en) * 2018-11-21 2021-06-17 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor package and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7702885B2 (en) 2006-03-02 2010-04-20 Atmel Corporation Firmware extendable commands including a test mode command for a microcontroller-based flash memory controller
US8046527B2 (en) * 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
JP5728292B2 (ja) 2011-02-04 2015-06-03 株式会社東芝 メモリデバイス及びホストシステム
JP2015176309A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP6468971B2 (ja) 2015-08-26 2019-02-13 ルネサスエレクトロニクス株式会社 半導体メモリ、メモリシステム
DE102017106713A1 (de) 2016-04-20 2017-10-26 Samsung Electronics Co., Ltd. Rechensystem, nichtflüchtiges Speichermodul und Verfahren zum Betreiben einer Speichervorrichtung
JP2021039804A (ja) 2019-09-02 2021-03-11 キオクシア株式会社 メモリシステム
KR20220008428A (ko) * 2020-07-13 2022-01-21 삼성전자주식회사 고효율 입출력 인터페이스를 지원하는 불휘발성 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI349976B (en) * 2007-05-08 2011-10-01 Winbond Electronics Corp Clock frequency doubler method and apparatus for serial flash memory testing
US7698470B2 (en) * 2007-08-06 2010-04-13 Qimonda Ag Integrated circuit, chip stack and data processing system
US20170318683A1 (en) * 2014-03-28 2017-11-02 Phoenix Pioneer Technology Co., Ltd. Package apparatus
US20210183822A1 (en) * 2018-11-21 2021-06-17 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor package and method of manufacturing the same

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