KR20220103779A - 메모리 디바이스에서 멀티-사이클 커맨드 프로세싱 및 관련 방법, 디바이스 및 시스템 - Google Patents
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Abstract
메모리 디바이스의 동작 방법이 개시된다. 방법은 제1 클록 사이클 동안 다수의 다이들 중 제1 다이에서 하나 이상의 커맨드 비트, 하나 이상의 식별 비트, 및 커맨드와 연관된 제1 수의 어드레스 비트를 포함하는 제1 수의 비트를 수신하는 단계를 포함할 수 있다. 방법은 제1 다이로부터 적어도 하나의 다른 다이에, 제1 수의 비트 중 적어도 일부를 전달하는 단계를 더 포함할 수 있다. 또한, 방법은 제1 다이에서, 제2 후속 클록 사이클 동안 커맨드와 연관된 제2 수의 어드레스 비트를 포함하는 제2 수의 비트를 수신하는 단계를 포함할 수 있다. 또한, 방법은 제1 다이로부터 적어도 하나의 다른 다이에, 제2 수의 비트 중 적어도 일부를 전달하는 단계를 포함할 수 있다. 메모리 디바이스들 및 전자 시스템들이 또한 개시된다.
Description
우선권 주장
본 출원은 2019년 12월 2일에 출원된 "메모리 디바이스에서 멀티-사이클 커맨드 프로세싱 및 관련 방법, 디바이스 및 시스템"에 대한 미국 특허 출원 일련 번호 16/700,212의 출원일의 이익을 주장한다.
기술 분야
본 개시의 실시예들은 메모리 디바이스들에서 멀티-사이클 커맨드들(multi-cycle commands)을 프로세싱하는 것에 관한 것이다. 보다 구체적으로, 다양한 실시예들은 다이 스택(die stack) 구성을 포함하는 메모리 디바이스들에서 멀티-사이클 커맨드들을 프로세싱하고, 및 관련 방법들, 디바이스들, 및 시스템들에 관한 것이다.
메모리 디바이스들은 전형적으로 컴퓨터 또는 다른 전자 시스템들에서 내부, 반도체, 집적 회로들로서 제공된다. 예를 들어, 랜덤-엑세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 저항성 랜덤 액세스 메모리(RRAM), 더블 데이터 레이트 메모리(DDR), 저전력 더블 데이터 레이트 메모리(LPDDR), 상 변화 메모리(PCM), 플래시 메모리를 포함하는 다양한 유형의 메모리들이 있다.
메모리 시스템들은 정보를 저장하고 액세스하기 위해 메모리 디바이스들을 사용할 수 있다. 메모리 디바이스들은 휘발성 메모리 디바이스, 비휘발성 메모리 디바이스, 또는 조합 디바이스를 포함할 수 있다. DRAM과 같은 메모리 디바이스는 데이터를 저장하고 액세스하기 위해 전기 에너지를 이용할 수 있다. 일부 메모리 디바이스는 마스터-슬레이브(master-slave)(MS) 구성에서 TSV(관통-실리콘-비아) 및/또는 와이어 본드(wire bonds)를 사용하여 연결되는 스택된 다이(예를 들어, 다이 스택)를 포함하는 멀티-다이 패키지를 포함할 수 있다. 예를 들어, 메모리 디바이스는 고속 데이터 전송을 위한 DDR(Double Data Rate) 인터페이스 방식을 구현하는 DDR RAM 디바이스를 포함할 수 있다. 다수의 DDR RAM 디바이스(예를 들어, DDR4 디바이스, DDR5 디바이스 등)가 마스터 다이 및 하나 이상의 슬레이브 다이(slave dies)로서 포함되고 구성될 수 있다.
데이터 프로세싱 및/또는 저장을 제공하기 위해 전기 디바이스에 사용된 것과 같은 RAM 디바이스는 디바이스의 메모리 회로부에 저장된 어드레스가능한(addressable) 데이터에 직접적인 이용가능성(availability)을 제공할 수 있다. 동적 RAM(DRAM) 디바이스와 같은 특정 RAM 디바이스는, 예를 들어, 많은 어드레스가능한 메모리 엘리먼트들을 갖는 다수의 메모리 뱅크를 포함할 수 있다. RAM 디바이스들은 또한 대응하는 메모리 뱅크들에 액세스하기 위해 명령어들(instructions) 및 어드레스들(addresses)을 프로세싱할 수 있는 디코딩 회로부 및 이들 어드레스들과 연관될 수 있는 동작들에 대한 명령어들 및 어드레스들(예를 들어, 판독, 기록 등)을 수신할 수 있는 커맨드 인터페이스(command interface)를 가질 수 있다. RAM 디바이스로의 명령어들 및 어드레스들은 RAM 디바이스 외부의 전기 디바이스의 프로세싱 회로부에 의해 제공될 수 있다. 전기 디바이스는 또한 명령어들 및 어드레스들과 동기화될 수 있는 클록킹 신호들(clocking signals)을 제공할 수 있다.
본 개시의 다양한 실시예는 메모리 디바이스를 포함할 수 있다. 메모리 디바이스는 하나 이상의 슬레이브 다이 및 마스터 다이를 포함할 수 있다. 마스터 다이는 제1 클록 사이클 동안 하나 이상의 커맨드 비트 및 하나 이상의 식별 비트를 포함하는 제1 수의 비트(a first number of bits)를 수신하도록 구성될 수 있다. 마스터 다이는 또한 제1 클록 사이클 동안 식별 비트의 적어도 일부를 래치(latch)하도록 구성될 수 있다. 또한, 마스터 다이는 제1 수의 비트의 적어도 일부를 하나 이상의 슬레이브 다이에 전달하도록 구성될 수 있다. 또한, 마스터 다이는 제2 후속 클록 사이클 동안 제1 수의 어드레스 비트를 포함하는 제2 수의 비트(a second number of bits)를 수신하도록 구성될 수 있다. 또한, 마스터 다이는 제2 후속 클록 사이클 동안 제2 수의 비트의 적어도 일부를 래치하도록 구성될 수 있다. 추가적으로, 마스터 다이는 제2 수의 비트의 적어도 일부를 하나 이상의 슬레이브 다이에 전달하도록 구성될 수 있다.
본 개시의 하나 이상의 다른 실시예들은 메모리 디바이스를 동작시키는 방법을 포함한다. 방법은 다수의 다이들 중 제1 다이에서, 제1 클록 사이클 동안 하나 이상의 커맨드 비트, 하나 이상의 식별 비트, 및 제1 수의 어드레스 비트(a first number of address bits)를 포함하는 제1 수의 비트를 수신하는 단계를 포함할 수도 있다. 또한, 방법은 제1 다이에서, 제1 클록 사이클 동안 제1 수의 비트의 적어도 일부를 래치하는 단계를 포함할 수 있다. 방법은 또한, 제1 다이로부터 적어도 하나의 다른 다이에, 제1 수의 비트의 적어도 일부를 전달하는 단계를 포함할 수 있다. 또한, 방법은 제1 다이에서, 제2 후속 클록 사이클 동안 제2 수의 어드레스 비트(a second number of address bits)를 포함하는 제2 수의 비트를 수신하는 단계를 포함할 수 있다. 또한, 방법은 제1 다이에서, 제2 후속 클록 사이클 동안 제2 수의 비트의 적어도 일부를 래치하는 단계를 포함할 수 있다. 추가적으로, 방법은 제1 다이로부터 적어도 하나의 다른 다이에, 제2 수의 비트의 적어도 일부를 전달하는 단계를 포함할 수 있다.
본 개시의 추가적인 실시예는 전자 시스템을 포함한다. 전자 시스템은 적어도 하나의 입력 디바이스, 적어도 하나의 출력 디바이스, 및 입력 디바이스 및 출력 디바이스에 동작 가능하게 결합된 적어도 하나의 프로세서 디바이스를 포함할 수 있다. 전자 시스템은 또한 적어도 하나의 프로세싱 디바이스에 동작가능하게 결합되고 및 마스터 다이 및 적어도 하나의 슬레이브 다이를 포함하는 멀티-다이 패키지(multi-die package)를 포함하는 적어도 하나의 메모리 시스템을 포함할 수 있다. 마스터 다이는 클록 사이클 동안 커맨드의 제1 수의 비트를 수신하도록 구성될 수 있고, 제1 수의 비트는 커맨드 비트 및 커맨드와 연관된 칩 식별 비트를 포함한다. 마스터 다이는 또한 후속 클록 사이클 동안 커맨드의 제2 수의 비트를 수신하도록 구성될 수 있고, 제2 수의 비트는 커맨드와 연관된 어드레스 비트를 포함한다.
도 1a는 본 개시의 다양한 실시예들에 따른 다수의 다이들을 포함하는 예시적인 메모리 디바이스를 도시한다.
도 1b는 본 개시의 다양한 실시예들에 따른 제어기를 포함하는 메모리 시스템 및 다수의 다이들을 포함하는 메모리 디바이스를 도시하는 블록도이다.
도 2는 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 나타낸다.
도 3은 싱글-사이클 커맨드(single-cycle command)와 함께 사용하도록 구성된 싱글-다이 패키지와 연관된 다양한 신호들을 포함하는 타이밍도를 도시한다.
도 4는 싱글-사이클 커맨드와 함께 사용하도록 구성된 멀티-다이 패키지와 연관된 다양한 신호들을 포함하는 타이밍도를 도시한다.
도 5는 멀티-사이클 커맨드와 함께 사용하도록 구성된 싱글-다이 패키지와 연관된 다양한 신호들을 포함하는 타이밍도를 도시한다.
도 6은 본 개시의 다양한 실시예들에 따른, 멀티-사이클 커맨드와 함께 사용하도록 구성된 멀티-다이 패키지와 연관된 다양한 신호들을 포함하는 타이밍도를 도시한다.
도 7은 본 개시의 다양한 실시예에 따른 메모리 디바이스의 예시적인 동작 방법의 흐름도이다.
도 8은 본 개시의 다양한 실시예에 따른 메모리 시스템의 간략화된 블록도이다.
도 9는 본 개시의 다양한 실시예들에 따른 전자 시스템의 간략화된 블록도이다.
도 1b는 본 개시의 다양한 실시예들에 따른 제어기를 포함하는 메모리 시스템 및 다수의 다이들을 포함하는 메모리 디바이스를 도시하는 블록도이다.
도 2는 본 개시의 다양한 실시예에 따른 예시적인 메모리 디바이스를 나타낸다.
도 3은 싱글-사이클 커맨드(single-cycle command)와 함께 사용하도록 구성된 싱글-다이 패키지와 연관된 다양한 신호들을 포함하는 타이밍도를 도시한다.
도 4는 싱글-사이클 커맨드와 함께 사용하도록 구성된 멀티-다이 패키지와 연관된 다양한 신호들을 포함하는 타이밍도를 도시한다.
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도 6은 본 개시의 다양한 실시예들에 따른, 멀티-사이클 커맨드와 함께 사용하도록 구성된 멀티-다이 패키지와 연관된 다양한 신호들을 포함하는 타이밍도를 도시한다.
도 7은 본 개시의 다양한 실시예에 따른 메모리 디바이스의 예시적인 동작 방법의 흐름도이다.
도 8은 본 개시의 다양한 실시예에 따른 메모리 시스템의 간략화된 블록도이다.
도 9는 본 개시의 다양한 실시예들에 따른 전자 시스템의 간략화된 블록도이다.
이해될 바와 같이, 싱글-사이클 커맨드들과 함께 사용하도록 구성된 싱글-다이 패키지 또는 멀티-다이 패키지를 포함하는 DDR4 및 이전 디바이스들에서, 모든 커맨드 비트, 칩 식별(Cid 또는 ChipID) 비트, 및 커맨드와 연관된 어드레스 비트는 싱글 클록 사이클 동안 다이에서 수신된다. 멀티-다이 패키지 구성에서, 커맨드 및 Cid 비트는 마스터 다이에서 디코딩되고, 어드레스는 마스터 다이 상에 래치되고 슬레이브 다이에 전달된다. DDR5 디바이스들과 같은 멀티-사이클 커맨드들을 사용하는 다른 디바이스들에서, 커맨드 비트, Cid 비트, 및 어드레스 비트는 하나 초과의 클록 사이클(예를 들어, 2N 모드에서 2개의 클록들, 또는 3개의 클록들)에 걸쳐 다이에 제공된다.
본 명세서에 설명된 다양한 실시예들은 멀티-사이클 커맨드들을 프로세싱하기 위한 방법들에 관한 것이다. 보다 구체적으로, 다이 스택(즉, 마스터 다이 및 적어도 하나의 슬레이브 다이를 포함함)을 포함하는 적어도 일부 실시예들에 따르면, 커맨드와 연관된 제1 신호는 제1 클록 사이클 동안 수신 및 디코딩될 수 있고, 커맨드와 연관된 제2 신호는 제2 후속 클록 사이클 동안 수신 및 디코딩될 수 있다. 보다 구체적으로, 일부 실시예들에 따르면, 2-사이클 커맨드 프로세스에서, 커맨드 비트, 칩 식별(Cid) 비트, 및 가능하게는 하나 이상의 어드레스 비트를 포함하는 제1 신호는 제1 클록 사이클 동안(예를 들어, 제1 클록 사이클의 에지(예를 들어, 상승 또는 하강 에지)에 응답하여) 마스터 다이에서 수신 및 디코딩될 수 있다. 또한, 커맨드 비트, 칩 식별(Cid) 비트, 및 가능하게는 하나 이상의 어드레스 비트 중 적어도 일부를 포함하는 신호가 그 후 하나 이상의 슬레이브 다이에 전달될 수 있다. 또한, 하나 이상의 추가적인 어드레스 비트를 포함하는 신호는 제2 클록 사이클 동안(예를 들어, 제2 클록 사이클의 에지(예를 들어, 상승 또는 하강 에지)에 응답하여) 마스터 다이에서 수신 및 디코딩될 수 있다. 또한, 하나 이상의 추가적인 어드레스 비트 중 적어도 일부를 포함하는 신호는 그 후 하나 이상의 슬레이브 다이에 전달될 수 있다. 이러한 실시예들에서, Cid 비트는 그것의 로컬 Cid 비트(스택된 비트, 각각의 다이 상에 퓨즈(fuses) 및 스택 높이에 의존함)과 비교될 수 있고, 매칭에 의해 슬레이브 다이 상에 커맨드 및 어드레스 비트를 인에이블(enable)하기 위해 사용될 수 있다.
본 명세서에 개시된 바와 같은 다양한 실시예들은 마스터 다이로부터 하나 이상의 슬레이브 다이에 송신되는 신호들의 수를 감소시킬 수 있고 및/또는 마스터 다이 및 하나 이상의 슬레이브 다이를 포함하는 메모리 디바이스들의 속도 및/또는 성능을 향상시킬 수 있다. 적어도 이러한 이유들로, 본 명세서에서 더 충분히 설명되는 바와 같이, 본 개시의 다양한 실시예들은 사람에 의해 합리적으로 수행될 수 없는, 기술로부터 발생하는 하나 이상의 문제들에 대한, 기술적 솔루션을 제공하고, 본 명세서에 개시된 다양한 실시예들은 멀티-사이클 커맨드를 이용하는 메모리 디바이스들과 연관된 다양한 문제 및/또는 도전을 극복하기 위해 컴퓨터 기술에 뿌리를 둔다. 또한, 본 명세서에 개시된 적어도 일부 실시예는 컴퓨터에 의해 이전에는 수행가능 하지않았던 기능의 컴퓨터 수행을 허용함으로써 컴퓨터 관련 기술을 향상시킬 수 있다.
많은 전기 디바이스들은 프로세싱 회로부에 결합되는 RAM 디바이스를 포함할 수 있고, 프로세싱을 위해 데이터의 저장을 제공할 수 있다. RAM 디바이스의 예로 동적RAM(DRAM) 디바이스 및 동기DRAM(SDRAM) 디바이스가 포함되며, 이는 전자적으로 개별 비트를 저장할 수 있다. 저장된 비트는 어드레스 가능한 메모리 엘리먼트(예를 들어, 워드)로 조직(organize) 될 수 있고, 이는 프로세싱 회로부에 의해 직접 액세스될 수 있다. 메모리 디바이스들은 또한 프로세싱 회로부로부터 명령어 및/또는 어드레스를 수신하기 위해 커맨드 회로부를 포함할 수 있다. 예를 들어, 더블 데이터 레이트 타입 5(DDR5) 디바이스에서는 14 비트 커맨드/어드레스(CA) 신호를 이용하여 명령어 및 어드레스를 제공할 수 있다.
프로세싱 회로부는 또한 명령어 및/또는 어드레스와 함께 클로킹 신호들을 메모리 디바이스에 제공할 수 있다. DDR5 SDRAM 디바이스에서, 이러한 클록킹 신호(Clk)는 차동 신호쌍(Clk_t 및 Clk_c)에 의해 제공될 수 있다. 클록킹 신호는 명령어 및/또는 어드레스 신호가 프로세싱될 준비가 되는 때에 관한 정보를 메모리 디바이스에 제공할 수 있다. 예를 들어, 프로세싱 회로부는 CA 신호가 Clk 신호의 전이(transition)(예를 들어, 에지) 동안 프로세싱을 위해 이용 가능(예를 들어, 안정, 준비)할 수 있도록 클록킹 신호 및 명령어를 DDR5 디바이스에 제공할 수 있다. 명령어 버스들을 공유하도록 구성된 다른 메모리 디바이스들뿐만 아니라 DDR5 디바이스는 또한 칩 선택(chip select)(CS) 신호를 수신할 수 있고, 이는 그것이 명령어 버스 상에서 이용가능한 CA 신호의 의도된 목적지임을 메모리 디바이스에 알릴 수 있다. 더욱이, DDR5 표준에서와 같은 일부 표준들에서, 커맨드는 2-사이클 (예를 들어, 2-단계) CA 신호를 사용하여 제공될 수도 있다. 이러한 경우에, CS 신호는 현재 CA 신호가 2-사이클 CA 신호의 제1 또는 제2 부분인지를 메모리 디바이스에 표시하기 위해 사용될 수 있다.
첨부된 도면들을 참조하여 본 개시의 실시예들을 설명한다.
도 1a는 본 개시의 다양한 실시예들에 따른 메모리 디바이스(100)(예를 들어, 3차원 집적(3DI) 디바이스 또는 다이-스택 패키지를 포함하는 반도체 다이 어셈블리)의 블록도이다. 예를 들어, 메모리 디바이스(100)는 DRAM(예를 들어, DDR5 DRAM) 디바이스 또는 이들의 일부를 포함할 수 있다.
본 명세서에서 "멀티-다이 패키지"로도 지칭될 수 있는 메모리 디바이스(100)는 기판(104)(예를 들어, 다른 다이 또는 PCB) 상에 장착되거나 연결된 하나 이상의 반도체 다이(예를 들어, 다수의 다이를 포함하는 다이 스택(102))를 포함한다. 예를 들어, 메모리 디바이스(100)는 하나 이상의 슬레이브 다이(112)와 함께 마스터 다이(110)를 갖는 다이 스택(102)을 포함한다. 마스터 다이(110)는 시스템(예를 들어, 컴퓨팅 시스템 또는 메모리 시스템)의 컴포넌트/디바이스(예를 들어, 제어기, 중앙 프로세싱 유닛(CPU), 및/또는 호스트 디바이스)와 상호작용(interact)/인터페이스(interface) 하도록 구성될 수 있다. 마스터 다이(110)는 슬레이브 다이(112) 및/또는 시스템의 다른 컴포넌트 사이에 상호작용들 또는 인터페이스 기능들을 제공할 수 있다. 예를 들어, 마스터 다이(110)는 시스템으로부터 커맨드 및 데이터를 수신하고, 수신된 커맨드 및 데이터를 적절한 다이(예를 들어, 그 자체 또는 슬레이브 다이(112) 중 하나)에 통신할 수 있다. 마스터 다이(110)는 커맨드를 수반하는 칩 식별(Cid) 비트에 기초하여 통신하도록 구성될 수 있다.
다이 스택(102)은 다이-대-다이 통신들을 용이하게 하기 위해 다이들 사이에 상호접속부들(114)을 포함할 수 있다. 상호접속부들(114)은 본딩(bonding) 또는 다른 접합(joining) 프로세스로부터 결과되는 전기 전도성 구조체들(예를 들어, 상호접속 필라들, 솔더 범프들(solder bumps) 등)일 수 있다. 상호접속부들(114)은 연결된 다이들 및/또는 실리콘 관통 비아들(TSV들)(116) 상의 능동 회로들에 연결될 수 있다. TSV들(116)는 대응하는 다이 또는 그 일부를 통해 통신을 용이하게 할 수 있다. 다이들은 다이 상의 능동 회로들과 외부 시그널링 구조들(예를 들어, 상호접속부들(114), TSV들(116) 등) 사이에 전기적 접속들을 제공하도록 구성된, 다이들 상의 전도성 부분들/위치들과 같은 본드 패드들(118)을 포함할 수 있다.
상호접속부들(114), TSV들(116), 및/또는 본드 패드들(118)에 기초하여, 마스터 다이(110)는 칩 식별에 따라 타겟 다이(target die)(120)(예를 들어, 슬레이브 다이들(112) 중 하나)로/타겟 다이로부터 신호들을 통신할 수 있다. 예를 들어, 마스터 다이(110)는 타겟 다이(120)와 연관된 판독 기능 또는 기록 기능에 대응하는 신호들을 통신할 수 있다.
메모리 디바이스(100)가 TSV들(116)를 통한 통신을 위해 구성되는 것으로 도시되지만, 본 개시는 이에 제한되지 않고, 다른 멀티-다이 패키지 구성들(예를 들어, 와이어 본드를 통한 통신을 위해 구성된 멀티-다이 패키지)은 본 개시의 범위 내에 있다.
도 1b는 본 개시의 다양한 실시예에 따른, 제어기(152)를 포함하는 메모리 시스템(150) 및 다수의 메모리 다이들(154)을 포함하는 메모리 디바이스(153)를 도시하는 블록도이다. 적어도 일부 실시예에서, 메모리 디바이스(예를 들어, 도 2의 메모리 디바이스(200))를 포함할 수 있는 메모리 다이(154_A)는 마스터 다이(예를 들어, 도 1a의 마스터 다이(110))를 포함한다.
또한, 메모리 디바이스(예를 들어, 도 2의 메모리 디바이스(200))를 또한 포함할 수 있는 메모리 다이(154_B)는 슬레이브 다이(예를 들어, 도 1a의 슬레이브 다이(112))를 포함한다. 프로세서 또는 임의의 다른 유형의 제어기를 포함할 수 있는 제어기(152)는 통신 버스(155)를 통해 메모리 다이(154_A)와 통신하도록 구성될 수 있다.
예시된 바와 같이, 메모리 다이(154_A) 및 메모리 다이(145_B) 각각은 인터페이스 및 프로세싱 유닛, 및 다수의 래치들을 포함한다. 예를 들어, 메모리 다이(154_A)의 인터페이스 및 프로세싱 유닛(156) 및 메모리 다이(154_B)의 인터페이스 및 프로세싱 유닛(166) 각각은 커맨드 인터페이스(예를 들어, 도 2의 커맨드 인터페이스(204)), 커맨드 디코더(예를 들어, 도 2의 커맨드 디코더(218)), I/O 인터페이스(예를 들어, 도 2의 I/O 인터페이스(206)), 및/또는 데이터를 수신, 프로세싱 및/또는 송신하고 및/또는 연관된 다이의 동작을 제어하기 위한 임의의 다른 컴포넌트들을 포함할 수 있다.
더 구체적으로, 그리고 이하에서 더 상세히 설명되는 바와 같이, 메모리 다이(154_A), 및 더 구체적으로, 메모리 다이(154_A)의 인터페이스 및 프로세싱 유닛(156)은 제어기(152)로부터 수신된 신호들을 수신 및 프로세싱(예를 들어, 디코딩)하도록 구성될 수 있다. 또한, 메모리 다이(154_A)는 래치(158_1) 및 래치(158_2)와 같은 하나 이상의 래치들에서 다양한 비트(예를 들어, Cid 비트 및 어드레스 비트)를 래치하도록 구성될 수 있다. 또한, 메모리 다이(154_B)의 인터페이스 및 프로세싱 유닛(166)은 통신 버스(157)를 통해 마스터 다이(154_A)로부터 수신된 신호들을 수신 및 프로세싱하도록 구성될 수 있다. 또한, 메모리 다이(154_B)는 래치(168_1) 및 래치(168_2)와 같은 하나 이상의 래치에서 다양한 비트(예를 들어, Cid 비트 및 어드레스 비트)를 래치하도록 구성될 수 있다.
도 2는 메모리 디바이스(200)의 특정 특징들을 예시하는 간략화된 블록도이다. 구체적으로, 도 2는 메모리 디바이스(200)의 특정 기능을 예시하는 기능 블록도이다. 예를 들어, 메모리 디바이스(100)의 마스터 다이(110) 및 각각의 슬레이브 다이(112)(도 1a 참조)는 메모리 디바이스(200)와 같은 메모리 디바이스를 포함할 수 있다. 일부 실시예에 따라, 메모리 디바이스(200)는 더블 데이터 레이트 타입 5동기 동적 랜덤 액세스 메모리 (DDR5 SDRAM) 디바이스일 수 있다. DDR5 SDRAM의 다양한 특징은 이전 세대의 DDR SDRAM에 비해 전력 소비량을 줄이고 대역폭(bandwidth)을 늘리며 더 많은 저장 용량을 허용한다.
메모리 디바이스(200)는 다수의 메모리 뱅크들(202)을 포함할 수 있다. 메모리 뱅크들(202)은 예를 들어, DDR5 SDRAM 메모리 뱅크들을 포함할 수 있다. 메모리 뱅크들(202)은 예를 들어, 듀얼 인라인 메모리 모듈들(DIMMS) 상에 배열되는 하나 이상의 칩들(예를 들어, SDRAM 칩들) 상에 제공될 수 있다. 각각의 DIMM은 이해될 바와 같이 다수의 SDRAM 메모리 칩(예를 들어, ×8 또는 ×16 메모리 칩)을 포함할 수 있다. 각각의 SDRAM 메모리 칩은 하나 이상의 메모리 뱅크들(202)을 포함할 수 있다. 메모리 디바이스(200)는 다수의 메모리 뱅크들(202)을 갖는 싱글 메모리 칩(예를 들어, SDRAM 칩)의 일부를 나타낸다. DDR5의 경우, 메모리 뱅크(202)는 뱅크 그룹들을 형성하기 위해 더 배열될 수 있다. 예를 들어, 8 기가바이트(GB) DDR5 SDRAM의 경우, 메모리 칩은 8개의 뱅크 그룹들로 배열된 16개의 메모리 뱅크들(202)을 포함할 수 있고, 각각의 뱅크 그룹은2개의 메모리 뱅크들을 포함한다. 16 GB DDR5 SDRAM의 경우, 메모리 칩은 8개의 뱅크 그룹들로 배열된 32개의 메모리 뱅크들(202)을 포함할 수 있고, 각각의 뱅크 그룹은 예를 들어 4개의 메모리 뱅크들을 포함한다. 메모리 디바이스(200)의 메모리 뱅크들(202)의 다양한 다른 구성들, 조직 및 크기들은 전체 시스템의 애플리케이션 및 설계에 따라 이용될 수 있다.
메모리 디바이스(200)는 커맨드 인터페이스(204) 및 입력/출력(I/O) 인터페이스(206)를 포함할 수 있다. 커맨드 인터페이스(204)는 프로세서 또는 제어기(예를 들어, 도 1b의 제어기(152))와 같은 메모리 디바이스(200)에 결합된 프로세싱 회로부로부터 다수의 신호들(예를 들어, 신호들(205))을 수신하도록 구성된다. 프로세서 또는 제어기는 메모리 디바이스(200)에 기록되거나 판독될 데이터의 송신 및 수신을 용이하게 하기 위해 다양한 신호들(205)을 메모리 디바이스(200)에 제공할 수 있다.
이해될 바와 같이, 커맨드 인터페이스(204)는 신호들(205)의 적절한 핸들링을 보장하기 위해, 예를 들어 클록 입력 회로(208), 커맨드 어드레스 입력 회로(210) 및 칩 선택 입력 회로(211)와 같은 다수의 회로들을 포함할 수 있다. 입력 회로들(208, 210 및 211)은 메모리 디바이스(200)에 의한 추가 프로세싱을 위한 안정적인 신호들을 제공하기 위해 예를 들어, 동기식 래치를 수행할 수 있다. 커맨드 인터페이스(204)는 외부 디바이스로부터 하나 이상의 클록 신호들을 수신할 수 있다. 일반적으로, 이중 데이터 레이트(DDR) 메모리는 본 명세서에서 Clk 신호(212)로서 지칭되는 클록 신호를 이용하며, 이는 트루 클록 신호(true clock signal)(Clk_t) 및 상보적 클록 신호(complementary clock signal)(Clk_c)에 의해 형성되는 차동 쌍으로서 제공될 수 있다. DDR에서 Clk 신호(212)에 대한 포지티브 클록 에지는 상승 트루 클록 신호(Clk_t)가 하강 상보적 클록 신호(Clk_c)를 교차하는 지점을 지칭하는 반면, 네거티브 클록 에지는 하강 트루 클록 신호(Clk_t) 및 상보적 클록 신호(Clk_c)의 상승의 전이를 나타낸다. 커맨드들(예를 들어, 판독 커맨드, 기록 커맨드 등)은 통상적으로 클록 신호의 포지티브 에지들에 입력되고, 데이터는 포지티브 및 네거티브 클록 에지들 둘 모두에서 송신 또는 수신된다.
클록 입력 회로(208)는 트루 클록 신호(Clk_t) 및 상보적 클록 신호(Clk_c)를 수신하고 내부 클록 신호(CLK)(214)를 생성할 수 있다. 내부 클록 신호(CLK)(214)는 지연 고정 루프(delay locked loop)(DLL) 회로(216)와 같은 내부 클록 생성기에 공급될 수 있다. DLL 회로(216)는 수신된 내부 클록 신호(CLK)(214) 및 버스(220)를 통해 DLL 회로(216)에 의해 수신된 커맨드 디코더(218)로부터의 커맨드 신호들에 기초하여 위상(phase) 제어된 내부 클록 신호(phase controlled internal clock signal)(LCLK)를 생성할 수 있다. 위상 제어된 내부 클록 신호(LCLK)는 예를 들어, I/O 인터페이스(206)에 공급될 수 있고, 판독 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용될 수 있다. 내부 클록 신호(CLK)(214)는 또한 메모리 디바이스(200) 내의 다양한 다른 컴포넌트들에 제공될 수 있고, 다양한 추가적인 내부 클록 신호들을 생성하는데 사용될 수 있다. 예를 들어, 내부 클록 신호(CLK)(214)는 커맨드 디코더(218)에 제공될 수 있다. 커맨드 디코더(218)는 커맨드 버스(221)로부터 커맨드 신호들을 수신할 수 있고, 다양한 내부 커맨드들을 제공하기 위해 커맨드 신호들을 디코딩할 수 있다. 수신된 커맨드 신호들은 입력 회로들(208, 210 및/또는 211)의 래치된 입력들로부터 커맨드 버스(221)에 제공될 수 있다.
또한, 커맨드 디코더(218)는 판독 커맨드들, 기록 커맨드들, 모드-레지스터 세트 커맨드들, 활성화 커맨드들과 같은 커맨드들을 디코딩하고, 버스 경로(223)를 통해 커맨드에 대응하는 특정 메모리 뱅크(202)에 대한 액세스를 제공할 수 있다. 이해될 바와 같이, 메모리 디바이스(200)는 메모리 뱅크들(202)에 대한 액세스를 용이하게 하기 위해 로우(row) 디코더들 및 컬럼(column) 디코더들과 같은 다양한 다른 디코더들을 포함할 수 있다. 적어도 하나의 실시예에서, 각각의 메모리 뱅크(202)는 메모리 뱅크들(202)로/메모리 뱅크들로부터의 커맨드들의 실행을 용이하게 하기 위해 타이밍 제어 및 데이터 제어와 같은 다른 특징들뿐만 아니라 필요한 디코딩(예를 들어, 로우 디코더 및 컬럼 디코더)를 제공할 수 있는 뱅크 제어 블록(224)을 포함한다.
메모리 디바이스(200)는 프로세서와 같은 외부 디바이스로부터 수신되는 커맨드/어드레스 신호에 기초하여, 판독 커맨드 및 기록 커맨드와 같은 동작을 실행할 수 있다. 일부 실시예에서, 커맨드/어드레스(CA) 버스는 커맨드/어드레스 신호들(226)(CA<13:0>)을 수용하기 위해 14-비트 버스일 수 있다. 커맨드/어드레스 신호들은 위에서 논의된 바와 같이, 클록(212)(Clk_t 및 Clk_c)을 사용하여 커맨드 인터페이스(204)에 클록될 수 있다. 커맨드 인터페이스(204)는 예를 들어, 커맨드 디코더(218)를 통해 메모리 뱅크들(202)에 대한 액세스를 제공하기 위해 커맨드들을 수신 및 송신하도록 구성되는 커맨드 어드레스 입력 회로(210)를 포함할 수 있다. 추가적으로, 커맨드 인터페이스(204)는 칩 선택(CS) 신호(225)를 수신할 수 있다. CS 신호(225)는 메모리 디바이스(200)가 인입(incoming) CA<13:0> 버스 상에서 커맨드들을 프로세스할 수 있게 한다. 메모리 디바이스(200) 내의 특정 뱅크들(202)에 대한 액세스는 커맨드들과 함께 CA<13:0> 버스 상에 인코딩될 수 있다. 일 예로서, 메모리 디바이스(200)로부터 데이터를 요청하는 프로세서는 메모리 디바이스(200)가 버스에서 이용가능한 CA 신호(226) 상에서 동작해야 함을 알리기 위해 입력 핀을 통해 CS 신호(225)를 제공할 수 있다. 이 예에서, 커맨드 인터페이스(204)는 수신된 칩 선택 신호(225)에 기초하여 CA 신호(226)를 게이트하고, 게이트된 CA 신호를 버스(223)를 통해 메모리 뱅크들(202)에 제공할 수 있다. CA 신호(226)에 기초하여, 메모리 뱅크들(202)은 데이터 경로(230) 및 I/O 인터페이스(206)를 통해 요청된 데이터를 제공할 수 있다.
추가적으로, 커맨드 인터페이스(204)는 다수의 다른 커맨드 신호들을 수신하도록 구성될 수 있다. 예를 들어, 커맨드/어드레스 온 다이 터미네이션(CA_ODT) 신호는 메모리 디바이스(200) 내의 적절한 임피던스 매칭을 용이하게 하기 위해 제공될 수 있다. 리셋 커맨드(RESET)는 예를 들어, 파워-업 동안 커맨드 인터페이스(204), 스테이터스 레지스터들(status registers), 상태 머신들(state machines) 등을 리셋하기 위해 사용될 수 있다. 커맨드 인터페이스(204)는 또한 예를 들어 메모리 디바이스(200)에 대한 커맨드/어드레스 라우팅에 따라, 커맨드/어드레스 버스 상의 커맨드/어드레스 신호들(CA<13:0>)의 상태를 반전시키기 위해 제공될 수 있는 커맨드/어드레스 반전(CAI) 신호를 수신할 수 있다.
데이터는 I/O 인터페이스(206)를 통해 데이터 신호들(232)을 송신 및 수신함으로써, 위에서 논의된 커맨드 및 클록킹 신호들을 이용하여 메모리 디바이스(200)로/로부터 전송될 수 있다. 보다 구체적으로, 데이터는 복수의 양방향 데이터 버스들을 포함하는 데이터 경로(230)를 통해 메모리 뱅크들(202)로/메모리 뱅크들로부터 전송되거나 또는 검색될 수 있다. 일반적으로 DQ 신호로 지칭되는 데이터 I/O 신호는 일반적으로 하나 이상의 양방향 데이터 버스에서 송신 및 수신된다. DDR5 SDRAM 메모리 디바이스와 같은 특정 메모리 디바이스의 경우, I/O 신호는 상위(upper) 및 하위(lower) 바이트(bytes)로 분할될 수 있다. 예를 들어, ×16 메모리 디바이스의 경우, I/O 신호는 데이터 신호의 상위 및 하위 바이트에 대응하는 상위 및 하위 I/O 신호(예를 들어, DQ<15:8> 및 DQ<7:0>)로 분할될 수 있다.
이해되는 바와 같이, (외부 VDD 및 VSS 신호들을 수신하기 위한) 전력 공급 회로들, (프로그래밍가능한 동작들 및 구성들의 다양한 모드들을 정의하기 위한) 모드 레지스터들, (판독/기록 동작들 동안 신호들을 증폭시키기 위한) 판독/기록 증폭기들, (메모리 디바이스(200)의 온도들을 감지하기 위한) 온도 센서들 등과 같은 다양한 다른 컴포넌트들이 또한 메모리 디바이스(200)에 통합될 수 있다. 따라서, 도 2의 블록도는 단지 후속 상세한 설명을 돕기 위해 메모리 디바이스(200)의 특정 기능적 특징들을 강조하기 위해 제공된다는 것이 이해되어야 한다.
위에서 언급된 바와 같이, DDR4 및 다른 종래 디바이스들은 싱글-사이클 커맨드들을 사용하고, 여기서 커맨드 비트, 칩 식별(Cid 또는 ChipID) 비트, 및 어드레스 비트는 싱글 클록 사이클 동안 다이에서 수신된다. 도 3은 싱글-사이클 커맨드들과 함께 사용하도록 구성된 싱글-다이 패키지(예를 들어, DDR4 싱글-다이 패키지(SDP))와 연관된 다양한 신호들을 포함하는 타이밍도(300)를 도시한다. 도시된 바와 같이, 타이밍도(300)는 외부 클록 신호(XCLK), 외부 커맨드 및 어드레스 비트 라인(XCA/XCMD)(즉, 커맨드 및 어드레스 비트를 수신하기 위한), 커맨드 신호들(302 및 304)(예를 들어, 판독, 기록, 리프레시 또는 다른 커맨드)을 포함하는 커맨드 라인(CMD), 어드레스 래치(Addr_Lat1) 및 어드레스 래치(Addr_Lat2)를 포함한다.
타이밍도(300)에 도시된 바와 같이, 외부 클록 신호(XCLK)의 상승 에지 상에서, 커맨드 신호(302)가 다이에서 수신 및 디코딩되고, 연관된 어드레스가 다이의 어드레스 래치(Addr_Lat1) 상에 래치된다. 도시된 바와 같이, 어드레스는 외부 클록 신호(XCLK)의 각각의 상승 클록 에지에 래치된다. 어드레스는 또한 다이의 어드레스 래치(Addr_Lat2) 상에 래치되고, 어드레스 래치(Addr_Lat2) 상에 래치된 어드레스는 다음 수신된 커맨드(CMD)(즉, 커맨드 신호(304))를 수신할 때까지 유효하게 유지될 수 있다.
외부 클록 신호(XCLK)의 후속 상승 에지 상에서, 커맨드 신호(304)가 수신 및 디코딩되고, 연관된 어드레스가 어드레스 래치(Addr_Lat1) 상에 (즉, 외부 클록 신호(XCLK)의 각각의 상승 클록 에지 상에) 래치된다. 어드레스는 또한 어드레스 래치(Addr_Lat2) 상에 래치되고, 어드레스 래치(Addr_Lat2) 상에 래치된 어드레스는 다음 수신된 커맨드(CMD)를 수신할 때까지 유효하게 유지될 수 있다.
도 4는 싱글-사이클 커맨드들과 함께 사용하도록 구성된 마스터 다이 및 적어도 하나의 슬레이브 다이를 포함하는 멀티-다이 패키지(예를 들어, DDR4 멀티-차원 스태킹(3DS) 디바이스)와 연관된 다양한 신호들을 포함하는 타이밍도(400)를 포함한다. 도 4에 예시된 바와 같이, 타이밍도(400)는 외부 클록 신호(XCLK), 및 외부 커맨드, 어드레스 및 칩 식별(Cid) 비트 라인(XCA)(즉, 커맨드, 어드레스 및 Cid 비트를 수신하기 위한)을 포함한다. 또한, 타이밍도(400)는 마스터 다이와 연관된 커맨드 라인(CMD1) 및 어드레스 래치(Addr_Lat_1)를 도시한다.
커맨드 라인(CMD1)은 마스터 다이 상에서 수신 및 디코딩되고 스택 내의 (예를 들어, TSV 및/또는 와이어 본딩을 통해) 각각의 다이에 전달되는 커맨드 신호(402)를 포함한다. 이 예에서, 커맨드 라인(CMD1) 상의 커맨드 신호(402)는 커맨드와 연관된 모든 커맨드 비트, Cid 비트, 및 어드레스 비트를 포함한다. 또한, 마스터 다이에서, 어드레스는 어드레스 래치(Addr_Lat_1) 상에 (즉, 외부 클록 신호(XCLK)의 각각의 상승 클록 에지 상에) 래치된다.
더욱이, 커맨드 신호(402)는 마스터 다이에 의해 전달되고 커맨드 라인(CMD2)을 통해 각각의 다이 (즉, 마스터 및 각각의 슬레이브 다이)에서 수신된다. 다시 말해, 각각의 다이는 전용 커맨드 라인 상에서 커맨드 신호(402)를 (즉, 마스터 다이로부터) 수신한다. 예상된 바와 같이, 커맨드 라인(CMD2) 상의 커맨드 신호(402)는 커맨드 라인(CMD1) 상의 커맨드 신호(402)에 비해 지연된다. 또한, 각각의 다이는 전용 어드레스 래치(Addr_Lat_2) 상에 연관된 어드레스를 래치한다. 더욱이, 다이가 커맨드 신호(402)의 의도된 수신자인지 여부를 결정하기 위해 각각의 다이는 수신된 Cid 비트(즉, 커맨드 신호(402)의)를 그의 로컬 Cid 비트와 비교한다. 이 예에서, 수신된 Cid 비트는 타겟 다이(Die0)의 로컬 Cid 비트와 매치되고, 따라서 타겟 다이(Die0)는 커맨드 신호(402)를 하달하고(issue), 어드레스 래치(Addr_Lat_3)를 통해 연관된 어드레스를 래치한다.
후속적으로, 커맨드 신호(404)는 커맨드 라인(CMD1)을 통해 마스터 다이에서 수신된다. 이 예에서, 커맨드 신호(404)는 커맨드와 연관된 모든 커맨드 비트, Cid 비트, 및 어드레스 비트를 포함한다. 또한, 마스터 다이에서, 어드레스는 어드레스 래치(Addr_Lat_1) 상에 (즉, 외부 클록 신호(XCLK)의 각각의 상승 클록 에지 상에) 래치된다. 더욱이, 커맨드 신호(404)는 마스터 다이에 의해 전달되고, 커맨드 신호(404)는 커맨드 라인(CMD2)을 통해 각각의 다이(예를 들어, 마스터 및 각각의 슬레이브 다이)에서 수신된다. 예상된 바와 같이, 커맨드 라인(CMD2) 상의 커맨드 신호(404)는 커맨드 라인(CMD1) 상의 커맨드 신호(404)에 비해 지연된다. 또한, 각각의 다이는 어드레스 래치(Addr_Lat_2) 상에 연관된 어드레스를 래치한다. 더욱이, 다이가 커맨드 신호(404)의 의도된 수신자인지 여부를 결정하기 위해 각각의 다이는 수신된 Cid 비트(즉, 커맨드 신호(404)의)를 그의 로컬 Cid 비트와 비교한다. 이 예에서, 수신된 Cid 비트는 타겟 다이(Die1)의 로컬 Cid 비트와 매치되고, 따라서 타겟 다이(Die1)는 커맨드 신호(404)를 하달하고, 어드레스 래치(Addr_Lat_3)를 통해 연관된 어드레스를 래치한다.
위에서 언급된 바와 같이, 싱글-사이클 커맨드들을 사용하는 디바이스들과는 대조적으로, 일부 디바이스들(예를 들어, DDR5 디바이스들)은 멀티-사이클 커맨드들을 사용하고, 여기서 제1 신호는 제1 클록 사이클 동안 수신될 수 있고, 제2 신호는 제2 후속 클록 사이클 동안 수신될 수 있다. 도 5는 멀티-사이클 커맨드들(예를 들어, DDR5)과 함께 사용하도록 구성된 싱글-다이 패키지(SDP) 디바이스와 연관된 다양한 신호들을 포함하는 타이밍도(500)를 포함한다. 도 5에 예시된 바와 같이, 타이밍도(500)는 외부 클록 신호(XCLK), 외부 커맨드, Cid 및 어드레스 비트 라인(XCA)(즉, 커맨드, Cid 및 어드레스 비트를 수신하기 위한), 커맨드 신호(502 및 504)를 포함하는 커맨드 라인(CMD_1), 커맨드 신호(503 및 505)를 포함하는 커맨드 라인(CMD_2), 어드레스 래치(A_Lat1), 어드레스 래치(A_Lat2_1) 및 어드레스 래치(A_Lat2_2)를 포함한다.
타이밍도(500)에 도시된 바와 같이, 외부 클록 신호(XCLK)의 상승 에지 상에서, 커맨드 신호(502)는 다이에서 수신 및 디코딩된다. 이 예에서, 커맨드 신호(502)는 커맨드 비트, Cid 비트, 및 가능하게는 커맨드와 연관된 일부 어드레스 비트를 포함한다. 수신된 Cid 비트 및 어드레스 비트는 다이의 어드레스 래치(A_Lat1) 상에 래치된다. 수신된 Cid 및 어드레스 비트는 또한 어드레스 래치(A_Lat2_1) 상에 래치되고, 어드레스 래치(A_Lat2_1) 상에 래치된 어드레스 비트는 커맨드 라인(CMD_1) 상에 다음 수신된 커맨드(CMD)(즉, 커맨드 신호(504))를 수신할 때까지 유효하게 유지될 수 있다.
또한, 외부 클록 신호(XCLK)의 후속 상승 에지 상에서, 커맨드 신호(503)는 다이에서 수신 및 디코딩된다. 예를 들어, 커맨드 신호(503)는 커맨드와 연관된 추가적인 어드레스 비트를 포함할 수 있다. 예시된 바와 같이, 추가적인 어드레스 비트는 다이에서 어드레스 래치(A_Lat1) 상에 래치된다. 또한, 추가적인 어드레스 비트는 어드레스 래치(A_Lat2_2) 상에 래치되고, 어드레스 래치(A_Lat2_2) 상에 래치된 어드레스 비트는 커맨드 라인(CMD_2) 상에 다음 수신된 커맨드(CMD)(즉, 커맨드 신호(505))를 수신할 때까지 유효하게 유지될 수 있다.
이해될 바와 같이, 이러한 멀티-사이클 커맨드 프로세스는 신호(504 및 505)를 위해 반복될 수 있다. 더 구체적으로, 신호(504)는 클록 사이클 동안 수신 및 디코딩될 수 있고, 신호(505)는 후속 클록 사이클 동안 수신 및 디코딩될 수 있다.
도 6은 본 개시의 다양한 실시예에 따라, 멀티-사이클 커맨드들과 함께 사용하도록 구성된 멀티-다이 패키지(예를 들어, 멀티-차원 스태킹(3DS))와 연관된 다양한 신호들을 포함하는 타이밍도(600)를 포함한다. 예를 들어, 타이밍도(600)는 도1의 메모리 디바이스(100)(예를 들어, DDR5 디바이스)와 연관될 수 있다. 도 6에 도시된 바와 같이, 타이밍도(600)는 외부 클록 신호(XCLK) 및 외부 커맨드, 어드레스 및 Cid 비트 라인(XCA)(즉, 커맨드 비트, 어드레스 비트 및 Cid 비트를 수신하기 위한)을 포함한다.
타이밍도(600)는 커맨드 신호(602 및 604)를 포함하는 커맨드 라인(C_1), 커맨드 신호(603 및 605)를 포함하는 커맨드 라인(C_2), 및 어드레스 래치(A_1)(예를 들어, 도1b의 래치 (158_1))를 더 포함한다. 이 예에서, 마스터 다이(예를 들어, 도 1의 마스터 다이(110) 및/또는 도 1b의 메모리 다이(154_A))는 커맨드 라인(C_1), 커맨드 라인(C_2), 및 어드레스 래치(A_1)를 포함할 수 있고 및/또는 이에 결합될 수 있다. 또한, 타이밍도(600)는 커맨드 신호(602 및 604)를 포함하는 커맨드 라인(C_3), 커맨드 신호(603 및 605)를 포함하는 커맨드 라인(C_4), 및 어드레스 래치(A_2)(예를 들어, 도 1b의 래치(168_2))를 포함한다. 이 예에서, 각각의 다이(예를 들어, 도1의 마스터 다이(110) 각각의 슬레이브 다이(112))는 커맨드 라인(C_3), 커맨드 라인(C_4) 및 어드레스 래치(A_2)를 포함할 수 있고 및/또는 이에 결합될 수 있다. 또한, 타이밍도(600)는 커맨드 라인들(C_5, C_6, C_7 및 C_8) 및 어드레스 래치들(A_3, A_4, A_5 및 A_6)을 포함한다. 이 예에서, 커맨드 신호(602 및 603)를 수신하도록 의도된 다이는 커맨드 라인들(C_5 및 C_6) 및 어드레스 래치들(A_3 및 A_4)(예를 들어, 도 1b의 래치(168_1) 및 래치(168_2))를 포함할 수 있고 및/또는 이에 결합될 수 있다. 또한, 커맨드 신호(604 및 605)를 수신하도록 의도된 다이는 커맨드 라인들(C_7 및 C_7) 및 어드레스 래치들(A_5 및 A_6)(예를 들어, 도1b의 래치(168_1) 및 래치(168_2))을 포함할 수 있고 및/또는 이에 결합될 수 있다.
타이밍도(600)에 도시된 바와 같이, 외부 클록 신호(XCLK)의 상승 에지 상에서, 커맨드 신호(602)는 마스터 다이에서 수신 및 프로세싱(예를 들어, 디코딩)된다. 예를 들어, 커맨드 신호(602)는 커맨드 비트, Cid 비트, 및 가능하게는 커맨드와 연관된 일부 어드레스 비트를 포함할 수 있다. 커맨드 신호(602)의 수신된 Cid 및 어드레스 비트는 어드레스 래치(A_1) 상에 래치될 수 있다. 또한, 마스터 다이는 멀티-다이 패키지 내의 각각의 다이(즉, 마스터 다이들 및 각각의 슬레이브 다이)에 커맨드 신호(602')를 전달할 수 있다.
또한, 외부 클록 신호(XCLK)의 후속 상승 에지 상에서, 커맨드 신호(603)는 마스터 다이에서 수신 및 프로세싱(예를 들어, 디코딩)된다. 예를 들어, 커맨드 신호(603)는 커맨드와 연관된 추가적인 어드레스 비트를 포함할 수 있다. 추가적인 어드레스 비트는 어드레스 래치(A_1) 상에 래치될 수 있고, 마스터 다이는 멀티-다이 패키지 내의 각각의 다이에 커맨드 신호(603')를 전달할 수 있다.
더욱이, 커맨드 신호(602')는 커맨드 라인(C_3)을 통해 각각의 다이에서 수신되고, 후속하여, 커맨드 신호(603')는 커맨드 라인(C_4)을 통해 각각의 다이에서 수신된다. 예상된 바와 같이, 커맨드 라인(C_3) 상의 커맨드 신호(602')는 커맨드 라인(C_1) 상의 커맨드 신호(602)에 비해 지연되고, 커맨드 라인(C_4) 상의 커맨드 신호(603')는 커맨드 라인(C_2) 상의 커맨드 신호(603)에 비해 지연된다.
위에서 언급된 바와 같이, 커맨드 신호(602)는 커맨드 비트, Cid 비트, 및 가능하게는 커맨드와 연관된 일부 어드레스 비트를 포함하고, 커맨드 신호(603)는 커맨드와 연관된 적어도 일부 추가적인 어드레스 비트를 포함한다. 또한, 커맨드 신호(602')는 커맨드 비트, Cid 비트, 및 가능하게는 커맨드와 연관된 일부 어드레스 비트 중 적어도 일부를 포함하고, 커맨드 신호(603')는 커맨드와 연관된 적어도 일부 추가적인 어드레스 비트를 포함한다. 일부 실시예에서, 커맨드 신호(602) 및 커맨드 신호(602')는 상이한 포맷들(예를 들어, 인코딩된 v. 디코딩된)일 수 있고, 커맨드 신호(603) 및 커맨드 신호(603')는 상이한 포맷들(예를 들어, 인코딩된 v. 디코딩된)일 수 있다.
커맨드 신호(602')의 수신시, 각각의 다이는 커맨드 신호(602')의 Cid 비트 및 어드레스 비트를 어드레스 래치(A_2) 상에 래치한다. 또한 커맨드 신호(603')의 수신시, 각각의 다이는 커맨드 신호(603')의 어드레스 비트를 어드레스 래치(A_2) 상에 래치한다. 더욱이, 다이가 커맨드 신호(602')의 의도된 수신자인지를 결정하기 위해 각각의 다이는 수신된 Cid 비트(즉, 커맨드 신호(602')의)를 그의 로컬 Cid 비트와 비교한다. 이 예에서, 수신된 Cid 비트는 타겟 다이(Die_0)의 로컬 Cid 비트와 매치되고, 따라서 타겟 다이(Die_0)는 커맨드 라인(C_5) 상에 커맨드 신호(602')를 하달하고, 어드레스 래치(A_3)를 통해 연관된 어드레스 비트를 래치한다. 또한, 타겟 다이(Die_0)는 커맨드 라인(C_6) 상에 커맨드 신호(603')를 하달하고, 어드레스 래치(A_4)를 통해 연관된 어드레스 비트를 래치한다.
타이밍도(600)에 도시된 예를 계속하면, 외부 클록 신호(XCLK)의 상승 에지 상에서, 커맨드 신호(604)는 마스터 다이에서 수신 및 프로세싱(예를 들어, 디코딩)된다. 예를 들어, 커맨드 신호(604)는 커맨드 비트, Cid 비트, 및 가능하게는 커맨드와 연관된 일부 어드레스 비트를 포함할 수 있다. 커맨드 신호(604)의 수신된 Cid 및 어드레스 비트는 어드레스 래치(A_1) 상에 래치될 수 있다. 또한, 마스터 다이는 멀티-다이 패키지 내의 각각의 다이(즉, 마스터 및 각각의 슬레이브 다이)에 커맨드 신호(604')를 전달할 수 있다.
또한, 외부 클록 신호(XCLK)의 후속 상승 에지 상에서, 커맨드 신호(605)는 마스터 다이에서 수신 및 프로세싱(예를 들어, 디코딩)된다. 예를 들어, 커맨드 신호(605)는 커맨드와 연관된 추가적인 어드레스 비트를 포함할 수 있다. 추가적인 어드레스 비트는 어드레스 래치(A_1) 상에 래치될 수 있고, 마스터 다이는 멀티-다이 패키지 내의 각각의 다이에 커맨드 신호(605')를 전달할 수 있다.
더욱이, 커맨드 신호(604')는 커맨드 라인(C_3)을 통해 각각의 다이에서 수신되고, 후속하여, 커맨드 신호(605')는 커맨드 라인(C_4)을 통해 각각의 다이에서 수신된다. 예상된 바와 같이, 커맨드 라인(C_3) 상의 커맨드 신호(604')는 커맨드 라인(C_1) 상의 커맨드 신호(604)에 비해 지연되고, 커맨드 라인(C_4) 상의 커맨드 신호(605')는 커맨드 라인(C_2) 상의 커맨드 신호(605)에 비해 지연된다.
위에서 언급된 바와 같이, 커맨드 신호(604)는 커맨드 비트, Cid 비트, 및 가능하게는 커맨드와 연관된 일부 어드레스 비트를 포함하고, 커맨드 신호(605)는 커맨드와 연관된 적어도 일부 추가적인 어드레스 비트를 포함한다. 또한, 커맨드 신호(604')는 커맨드 비트, Cid 비트, 및 가능하게는 커맨드와 연관된 일부 어드레스 비트 중 적어도 일부를 포함하고, 커맨드 신호(605')는 커맨드와 연관된 적어도 일부 추가적인 어드레스 비트를 포함한다. 일부 실시예에서, 커맨드 신호(604) 및 커맨드 신호(604')는 상이한 포맷들(예를 들어, 인코딩된 v. 디코딩된)일 수 있고, 커맨드 신호(605) 및 커맨드 신호(605')는 상이한 포맷들(예를 들어, 인코딩된 v. 디코딩된)일 수 있다.
커맨드 신호(604')의 수신시, 각각의 다이는 커맨드 신호(604')의 Cid 비트 및 어드레스 비트를 어드레스 래치(A_2) 상에 래치한다. 또한 커맨드 신호(605')의 수신시, 각각의 다이는 커맨드 신호(605')의 어드레스 비트를 어드레스 래치(A_2) 상에 래치한다. 더욱이, 다이가 커맨드 신호(604')의 의도된 수신자인지의 여부를 결정하기 위해 각각의 다이는 수신된 Cid 비트(즉, 커맨드 신호(604)의)를 그의 로컬 Cid 비트와 비교한다. 이 예에서, 수신된 Cid 비트는 타겟 다이(Die_1)의 로컬 Cid 비트와 매치되고, 따라서 타겟 다이(Die_1)는 커맨드 라인(C_7) 상에 커맨드 신호(604')를 하달하고, 어드레스 래치(A_5)를 통해 연관된 어드레스 비트를 래치한다. 또한, 타겟 다이(Die_1)는 커맨드 라인(C_8) 상에 커맨드 신호(605')를 하달하고, 어드레스 래치(A_6)를 통해 연관된 어드레스 비트를 래치한다.
타이밍도(600)를 참조하여 위에서 설명된 바와 같이, 제1 신호(즉, 커맨드 비트, Cid 비트 및 가능하게는 커맨드와 연관된 일부 어드레스 비트를 포함함) 및 제2 신호(즉, 커맨드와 연관된 적어도 일부 추가적인 어드레스 비트를 포함함)는 마스터 다이 상에서 수신되고 하나 이상의 다이(예를 들어, 마스터 및 하나 이상의 슬레이브 다이)에 송신될 수 있다. 따라서, 적어도 이들 실시예에서, 제1 커맨드는 타겟 다이에서 Cid 비트를 래치하기 위해 사용될 수 있고, 래치된 Cid 비트는 타겟 다이에서 커맨드 및 어드레스를 인에이블하기 위해 사용될 수 있다. 이해될 바와 같이, 이들 실시예는 슬레이브 다이에 송신되는 신호들의 수를 감소시킬 수 있고 및/또는 디바이스의 성능 및/또는 속도를 향상시킬 수 있다. 또한, 이해될 바와 같이, 본 명세서에 개시된 실시예는 2N 모드에서 매끄럽게 적용될 수 있고, 여기서 커맨드 신호들은 매 다른 클록 사이클 동안 수신되고(예를 들어, 커맨드 신호(602)는 제1 클록 사이클 동안 수신되고 커맨드 신호(603)는 제3 클록 사이클 동안 수신됨), 이는 통상의 기술자에게 이해될 것이다. 예를 들어, 2N 모드에서, Cid 비트는 여전히 제1 클록 때 도달될 수 있고, 이는 어느 다이가 타겟 다이인지를 결정하는 것을 허용한다 (즉, 1N 모드에서 행해지는 것과 동일한 방식으로).
도 7은 본 개시의 다양한 실시예에 따른, 메모리 디바이스를 동작시키는 예시적인 방법(700)의 흐름도이다. 방법(700)은 본 개시에서 설명된 적어도 하나의 실시예에 따라 배열될 수 있다. 방법(700)은, 일부 실시예에서, 도 1a의 메모리 디바이스(100), 도 1b의 메모리 시스템(150), 도 2의 메모리 디바이스(200), 도 8의 메모리 시스템(800), 및/또는 도 9의 전자 시스템(900), 또는 다른 디바이스 또는 시스템과 같은 디바이스 또는 시스템에 의해 수행될 수 있다. 개별 블록들로서 예시되지만, 다양한 블록들은 원하는 구현에 따라, 추가적인 블록들로 분할되거나, 더 적은 블록들로 조합되거나, 또는 제거될 수 있다.
방법(700)은 블록(702)에서 시작할 수 있고, 여기서 하나 이상의 커맨드 비트, 하나 이상의 식별 비트, 및 제1 수의 어드레스 비트를 포함하는 제1 수의 비트는 제1 클록 사이클 동안 다수의 다이들 중 제1 다이에서 수신되고, 방법(700)은 블록(704)으로 진행될 수 있다. 예를 들어, 마스터 다이(예를 들어, 도 1의 마스터 다이(110))는 제1 수의 비트를 (예를 들어, 도 6의 신호(602)를 통해) 수신할 수 있다.
블록(704)에서, 제1 수의 비트 중 적어도 일부는 제1 다이에서 래치될 수 있고, 방법(700)은 블록(706)으로 진행될 수 있다. 예를 들어, 하나 이상의 식별 비트 중 적어도 일부(Cid 비트) 및/또는 제1 수의 어드레스 비트 중 적어도 일부는 제1 클록 사이클 동안 제1 다이(예를 들어, 도 1의 마스터 다이(110))에 의해 (예를 들어, 도 1b의 래치(158_1)를 통해) 래치 될 수 있다.
블록(706)에서, 제1 수의 비트 중 적어도 일부는 제1 다이로부터 적어도 다른 다이에 전달될 수 있고, 방법(700)은 블록(708)으로 진행될 수 있다. 예를 들어, 제1 다이(예를 들어, 도 1의 마스터 다이(110))는 제1 수의 비트 중 적어도 일부를 적어도 하나의 다른 다이(예를 들어, 도 1의 슬레이브 다이들(112))에 전달할 수 있다.
블록(708)에서, 제2 수의 어드레스 비트를 포함하는 제2 수의 비트는 제2 후속 클록 사이클 동안 제1 다이에서 수신되고, 방법(700)은 블록(710)으로 진행될 수 있다. 예를 들어, 마스터 다이(예를 들어, 도 1의 마스터 다이(110))는 제2 수의 비트를 (예를 들어, 도 6의 신호(603)를 통해) 수신할 수 있다.
블록(710)에서, 제2 수의 비트 중 적어도 일부는 제1 다이에서 래치될 수 있고, 방법(700)은 블록(712)으로 진행될 수 있다. 예를 들어, 제2 수의 어드레스 비트는 제2 후속 클록 사이클 동안 제1 다이(예를 들어, 도 1의 마스터 다이(110))에 의해 (예를 들어, 도 1b의 래치(158_1)를 통해) 래치될 수 있다.
블록(712)에서, 제2 수의 비트 중 적어도 일부는 제1 다이로부터 적어도 다른 다이에 전달될 수 있고, 방법(700)은 블록(714)으로 진행될 수 있다. 예를 들어, 제1 다이(예를 들어, 도 1의 마스터 다이(110))는 제2 수의 비트 중 적어도 일부를 적어도 하나의 다른 다이(예를 들어, 도 1의 슬레이브 다이들(112))에 전달할 수 있다.
블록(714)에서, 커맨드는 제1 수의 비트 중 적어도 일부 및/또는 제2 수의 비트 중 적어도 일부에 기초하여 적어도 하나의 다른 다이 중 제2 다이에서 어써트(asserted)될 수 있고, 방법(700)은 블록(716)으로 진행될 수 있다. 예를 들어, 커맨드(602)(즉, 커맨드 라인(C_5) 상의)는 타겟 다이(Die0)(도6 참조)에 의해 어써트될 수 있다.
블록(716)에서, 제1 수의 비트 중 적어도 일부 및 제2 수의 비트 중 적어도 일부는 제2 다이에서 래치될 수 있다. 예를 들어, 제1 수의 비트 중 적어도 일부는 타겟 다이(Die0)(도 6 참조)의 어드레스 래치(A_3)(예를 들어, 도 1b의 래치(168_1))에 의해 래치될 수 있고, 제2 수의 비트 중 적어도 일부는 타겟 다이(Die0)(도6 참조)의 어드레스 래치(A_4)(예를 들어, 도 1b의 래치(168_2))에 의해 래치될 수 있다.
본 개시의 범위를 벗어나지 않고 방법(700)에 수정, 추가 또는 생략이 이루어질 수 있다. 예를 들어, 방법(700)의 동작들은 상이한 순서로 구현될 수 있다. 또한, 개략된 동작 및 액션은 단지 예들로서 제공되며, 동작 및 액션 중 일부는 옵션일 수 있고, 더 적은 동작 및 액션으로 조합되거나, 개시된 실시예의 본질을 손상시키지 않고 추가적인 동작 및 액션으로 확장될 수 있다. 예를 들어, 방법은 제1 수의 비트 및/또는 제2 수의 비트가 외부 디바이스(예를 들어, 외부 제어기 및/또는 외부 프로세서)로부터 송신되고 제1 다이에서 수신되는 하나 이상의 액트를 포함할 수 있다. 또한, 다른 예로서, 방법은 하나 이상의 식별 비트의 수신시, 다이는 (예를 들어, 다이가 커맨드의 의도된 수신자인지를 결정하기 위해) 하나 이상의 식별 비트를 그의 로컬 스택 식별 비트와 비교하는 하나 이상의 액트를 포함할 수 있다.
메모리 시스템이 또한 개시된다. 다양한 실시예에 따르면, 메모리 시스템은 제어기 및 마스터 다이(예를 들어, 도 1의 마스터 다이(110)) 및 적어도 하나의 슬레이브 다이(예를 들어, 도 1의 슬레이브 다이들(112))와 같은 다수의 메모리 다이들을 포함하는 메모리 디바이스를 포함할 수 있다. 메모리 디바이스의 각각의 다이는 다수의 메모리 셀들을 포함할 수 있는 하나 이상의 메모리 셀 어레이들을 포함할 수 있다.
도 8은 본 명세서에 설명된 하나 이상의 실시예에 따라 구현된 메모리 시스템(800)의 간략화된 블록도이다. 예를 들어, 반도체 디바이스를 포함할 수 있는 메모리 시스템(800)은 멀티-다이 패키지(802) 및 제어기(804)를 포함한다. 다수의 다이를 포함할 수 있는 멀티-다이 패키지(802)는 마스터 다이 및 다수의 슬레이브 다이를 포함할 수 있다. 제어기(804)는 커맨드/어드레스 신호들(예를 들어, 도 1의 커맨드/어드레스 신호들(226))을 멀티-다이 패키지(802)의 마스터 다이에 전달하기 위해 멀티-다이 패키지(802)와 동작가능하게 결합될 수 있다.
전자 시스템이 또한 개시된다. 다양한 실시예에 따르면, 전자 시스템은 다수의 메모리 다이들을 포함하는 메모리 디바이스를 포함할 수 있고, 각각의 메모리 다이는 메모리 셀들의 어레이를 갖는다. 각각의 메모리 셀은 액세스 트랜지스터 및 액세스 트랜지스터와 동작 가능하게 결합된 저장 엘리먼트를 포함할 수 있다.
도 9는 본 명세서에 설명된 하나 이상의 실시예에 따라 구현되는 전자 시스템(900)의 간략화된 블록도이다. 전자 시스템(900)은, 예를 들어, 키보드, 마우스, 또는 터치 스크린을 포함할 수 있는 적어도 하나의 입력 디바이스(902)를 포함한다. 전자 시스템(900)은 모니터, 터치 스크린, 또는 스피커와 같은 적어도 하나의 출력 디바이스(904)를 더 포함한다. 입력 디바이스(902) 및 출력 디바이스(904)는 반드시 서로 분리될 필요는 없다. 전자 시스템(900)은 저장 디바이스(906)를 더 포함한다. 입력 디바이스(902), 출력 디바이스(904) 및 저장 디바이스(906)는 프로세서(908)에 결합될 수 있다. 전자 시스템(900)은 프로세서(908)에 결합된 메모리 시스템(910)을 더 포함한다. 도 8의 메모리 시스템(800)을 포함할 수 있는 메모리 시스템(910)은 마스터 다이 및 다수의 슬레이브 다이를 포함하는 메모리 다이 패키지를 포함할 수 있다. 전자 시스템(900)은 예를 들어, 컴퓨팅, 프로세싱, 산업용 또는 소비자 제품을 포함할 수 있다. 예를 들어, 제한 없이, 전자 시스템(900)은 개인용 컴퓨터 또는 컴퓨터 하드웨어 컴포넌트, 서버 또는 다른 네트워킹 하드웨어 컴포넌트, 데이터베이스 엔진, 침입 방지 시스템, 핸드헬드 디바이스, 태블릿 컴퓨터, 전자 노트북, 카메라, 전화, 음악 플레이어, 무선 디바이스, 디스플레이, 칩 세트, 게임, 차량, 또는 다른 공지된 시스템을 포함할 수 있다.
본 개시의 다양한 실시예는 메모리 디바이스를 포함할 수 있다. 메모리 디바이스는 하나 이상의 슬레이브 다이 및 마스터 다이를 포함할 수 있다. 마스터 다이는 제1 클록 사이클 동안 하나 이상의 커맨드 비트 및 하나 이상의 식별 비트를 포함하는 제1 수의 비트를 수신하도록 구성될 수 있다. 마스터 다이는 또한 제1 클록 사이클 동안 식별 비트의 적어도 일부를 래치하도록 구성될 수 있다. 또한, 마스터 다이는 제1 수의 비트의 적어도 일부를 하나 이상의 슬레이브 다이에 전달하도록 구성될 수 있다. 또한, 마스터 다이는 제2 후속 클록 사이클 동안 제1 수의 어드레스 비트를 포함하는 제2 수의 비트를 수신하도록 구성될 수 있다. 또한, 마스터 다이는 제2 후속 클록 사이클 동안 제2 수의 비트의 적어도 일부를 래치하도록 구성될 수 있다. 추가적으로, 마스터 다이는 제2 수의 비트의 적어도 일부를 하나 이상의 슬레이브 다이에 전달하도록 구성될 수 있다.
본 개시의 하나 이상의 다른 실시예는 메모리 디바이스를 동작시키는 방법을 포함한다. 방법은 다수의 다이들 중 제1 다이에서, 제1 클록 사이클 동안 하나 이상의 커맨드 비트, 하나 이상의 식별 비트, 및 제1 수의 어드레스 비트를 포함하는 제1 수의 비트를 수신하는 단계를 포함할 수 있다. 또한, 방법은 제1 다이에서, 제1 클록 사이클 동안 제1 수의 비트의 적어도 일부를 래치하는 단계를 포함할 수 있다. 방법은 또한, 제1 다이로부터 적어도 하나의 다른 다이에, 제1 수의 비트의 적어도 일부를 전달하는 단계를 포함할 수 있다. 또한, 방법은 제1 다이에서, 제2 후속 클록 사이클 동안 제2 수의 어드레스 비트를 포함하는 제2 수의 비트를 수신하는 단계를 포함할 수 있다. 또한, 방법은 제1 다이에서, 제2 후속 클록 사이클 동안 제2 수의 비트의 적어도 일부를 래치하는 단계를 포함할 수 있다. 추가적으로, 방법은 제1 다이로부터 적어도 하나의 다른 다이에, 제2 수의 비트의 적어도 일부를 전달하는 단계를 포함할 수 있다.
본 개시의 추가적인 실시예는 전자 시스템을 포함한다. 전자 시스템은 적어도 하나의 입력 디바이스, 적어도 하나의 출력 디바이스, 및 입력 디바이스 및 출력 디바이스에 동작 가능하게 결합된 적어도 하나의 프로세서 디바이스를 포함할 수 있다. 전자 시스템은 또한 적어도 하나의 프로세서 디바이스에 동작가능하게 결합되고 마스터 다이 및 적어도 하나의 슬레이브 다이를 포함하는 멀티 다이 패키지를 포함하는 적어도 하나의 메모리 시스템을 포함할 수 있다. 마스터 다이는 클록 사이클 동안 커맨드의 제1 수의 비트를 수신하도록 구성될 수 있고, 제1 수의 비트는 커맨드 비트 및 커맨드와 연관된 칩 식별 비트를 포함한다. 마스터 다이는 또한 후속 클록 사이클 동안 커맨드의 제2 수의 비트를 수신하도록 구성될 수 있고, 제2 수의 비트는 커맨드와 연관된 어드레스 비트를 포함한다.
일반적인 관행에 따르면, 도면에 예시된 다양한 특징은 축적대로 도시되지 않을 수 있다. 본 개시에 제시된 예시는 임의의 특정 장치 (예를 들어, 디바이스, 시스템 등) 또는 방법의 실제 보기를 의미하는 것이 아니라, 본 개시의 다양한 실시예를 설명하기 위해 사용되는 이상화된 표현일 뿐이다. 따라서, 명확히 하기 위해 다양한 특징의 치수들은 임의로 확장되거나 축소될 수 있다. 또한, 명확히 하기 위해 도면의 일부는 간략화될 수 있다. 따라서, 도면은 주어진 장치(예를 들어, 디바이스)의 모든 컴포넌트 또는 특정 방법의 모든 동작을 묘사하지 않을 수 있다.
본 명세서에서 "디바이스" 또는 "메모리 디바이스"라는 용어는 메모리를 가지는 디바이스를 포함할 수 있으나, 메모리만을 갖는 디바이스에 제한되는 것은 아니다. 예를 들어, 디바이스 또는 메모리 디바이스는 메모리, 프로세서, 및/또는 다른 컴포넌트 또는 기능을 포함할 수 있다. 예를 들어, 디바이스 또는 메모리 디바이스는 시스템 온 칩(system on chip)(SOC)을 포함할 수 있다.
본 명세서 및 특히 첨부된 청구항(예를 들어, 첨부된 청구항의 본문들)에서 사용된 용어는 일반적으로 "개방형" 용어로서 의도된다(예를 들어, "포함하는"이라는 용어는 "포함하지만, 이에 제한되지 않는"으로 해석되어야 하고, "갖는"이라는 용어는 "적어도 갖는"으로 해석되어야 하며, "포함한다"라는 용어는 "포함하지만, 이에 제한되지 않는" 등으로 해석되어야 한다).
또한, 특정 수의 도입된 청구항 인용이 의도되는 경우에는, 그러한 의도는 청구항에 명시적으로 인용될 것이고, 그러한 인용의 부재시에는 그러한 의도가 존재하지 않는다. 예를 들어, 이해를 돕는 것으로서, 하기의 첨부된 청구항은 청구항 인용을 도입하기 위해 "적어도 하나" 및 "하나 이상"이라는 도입 문구들의 사용을 포함할 수 있다. 그러나, 이러한 문구의 사용은, 동일한 청구항이 "하나 이상" 또는 "적어도 하나"와 같은 도입 문구들 및 "a" 또는 "an"과 같은 부정관사의 문구들(예를 들어, "a" 및/또는 "an"은 "적어도 하나" 또는 "하나 이상"을 의미하는 것으로 해석되어야 함)을 포함하는 경우에도, 부정관사 문구들 "a" 또는 "an"에 의한 청구항 인용의 도입이 그러한 도입된 청구서 인용을 포함하는 임의의 특정 청구항을 단지 하나의 그러한 인용을 포함하는 실시예로 제한한다는 것을 의미하는 것으로 해석되지 않아야 한다; 청구항 인용을 도입하기 위해 사용되는 정관사의 사용도 마찬가지다. 본 명세서에서 사용되는 바와 같이, "및/또는"은 연관된 열거된 아이템들 중 하나 이상의 임의의 및 모든 조합들을 포함한다.
또한, 특정 수의 도입된 청구항 인용이 명시적으로 인용되더라도, 그러한 인용은 적어도 인용된 수를 의미(예를 들어, 다른 변경인자 없이 "2 인용"의 있는 그대로의 인용(bare recitation)은 적어도 2인용, 또는 2이상의 인용을 의미) 하는 것으로 해석되어야 한다. 또한, "A, B 및 C 등 중 적어도 하나" 또는 "A, B 및 C 등 중 하나 이상"과 유사한 관례(convention)가 사용되는 그러한 경우에, 일반적으로 이러한 구성은 A 단독, B 단독, C 단독, A 및 B 함께, A 및 C 함께, B 및 C 함께, 또는 A, B 및 C 함께 등을 포함하는 것으로 의도된다. 예를 들어, 용어 "및/또는"의 사용은 이러한 방식으로 해석되는 것으로 의도된다.
또한, 설명, 청구항 또는 도면에서, 둘 이상의 대안적인 용어들을 제시하는 임의의 단절 단어 또는 문구는 용어들 중 하나, 용어들 중 어느 하나, 또는 양자 모두의 용어들을 포함할 가능성을 고려하는 것으로 이해되어야 한다. 예를 들어, "A 또는 B"라는 문구는 "A" 또는 "B" 또는 "A 및 B"의 가능성을 포함하는 것으로 이해되어야 한다.
추가적으로, "제1", "제2", "제3" 등의 용어의 사용은 특정 순서 또는 엘리먼트의 번호를 지칭하기 위해 본 명세서에서 반드시 사용되는 것은 아니다. 일반적으로, "제1", "제2", "제3" 등의 용어는 일반적인 식별자로서 상이한 엘리먼트들을 구별하기 위해 사용된다. "제1", "제2", "제3" 등의 용어가 특정 순서를 지칭한다는 것을 나타내지 않으면, 이러한 용어가 특정 순서를 지칭하는 것으로 이해되어서는 안된다. 또한, "제1", "제2", "제3" 등의 용어가 특정 엘리먼트 번호를 지칭한다는 것을 나타내지 않으면, 이러한 용어가 특정 엘리먼트 번호를 지칭하는 것으로 이해되어서는 안된다. 위에서 설명되고 첨부된 도면에 예시된 본 개시의 실시예는 본 개시의 권리범위를 제한하지 아니하며, 첨부된 청구범위의 범위 및 그 법적 균등물들의 범위에 의해 포함된다. 임의의 균등한 실시예는 본 개시의 범위 내에 있다. 사실상, 본 명세서에 도시되고 설명된 것들 이외에, 본 개시의 다양한 수정들, 예컨대 설명된 엘리먼트들의 대안적인 유용한 조합들은 설명으로부터 통상의 기술자에게 명백해질 것이다. 이러한 수정 및 실시예 또한 첨부된 청구범위 및 균등물의 범위 내에 속한다.
Claims (20)
- 메모리 디바이스로서,
하나 이상의 슬레이브 다이; 및
마스터 다이를 포함하고, 상기 마스터 다이는,
제1 클록 사이클 동안 하나 이상의 커맨드 비트 및 커맨드와 연관된 하나 이상의 식별 비트를 포함하는 제1 수의 비트를 수신하고;
상기 제1 수의 비트 중 적어도 일부를 상기 하나 이상의 슬레이브 다이에 전달하고;
제2 후속 클록 사이클 동안 상기 커맨드와 연관된 제1 수의 어드레스 비트를 포함하는 제2 수의 비트를 수신하고; 및
상기 제2 수의 비트 중 적어도 일부를 상기 하나 이상의 슬레이브 다이에 전달하도록 구성된, 메모리 디바이스. - 제1항에 있어서, 상기 마스터 다이는:
상기 제1 클록 사이클 동안 상기 하나 이상의 식별 비트 중 적어도 일부를 래치하고; 및
상기 제2 후속 클록 사이클 동안 상기 제1 수의 어드레스 비트 중 적어도 일부를 래치하도록 구성된, 메모리 디바이스. - 제1항에 있어서, 상기 하나 이상의 슬레이브 다이 중 각각의 슬레이브 다이는:
상기 제1 수의 비트 중 상기 적어도 일부를 수신하고;
상기 하나 이상의 식별 비트 중 적어도 일부를 래치하고;
상기 제2 수의 비트 중 상기 적어도 일부를 수신하고; 및
상기 제1 수의 어드레스 비트 중 적어도 일부를 래치하도록 구성된, 메모리 디바이스. - 제3 항에 있어서, 상기 하나 이상의 슬레이브 다이 중 각각의 슬레이브 다이는:
상기 하나 이상의 식별 비트를 상기 슬레이브 다이와 연관된 하나 이상의 스택 식별(스택 ID) 비트와 비교하고; 및
상기 하나 이상의 스택 ID 비트와 매칭되는 상기 하나 이상의 식별 비트에 응답하여 상기 커맨드를 하달하도록 더 구성된, 메모리 디바이스. - 제3항에 있어서, 각각의 슬레이브 다이는,
제1 어드레스 래치를 통해 상기 하나 이상의 식별 비트 중 상기 적어도 일부를 래치하고; 및
제2 어드레스 래치를 통해 상기 제1 수의 어드레스 비트 중 상기 적어도 일부를 래치하도록 구성된, 메모리 디바이스. - 제1항에 있어서, 상기 제1 클록 사이클 및 상기 제2 후속 클록 사이클은 인접한 클록 사이클들이거나, 또는 상기 제1 클록 사이클 및 상기 제2 후속 클록 사이클은 적어도 하나의 다른 클록 사이클에 의해 분리되는, 메모리 디바이스.
- 제1항에 있어서, 상기 제1 수의 비트는 제2 수의 어드레스 비트를 더 포함하는, 메모리 디바이스.
- 메모리 디바이스의 동작 방법에 있어서,
다수의 다이 중 제1 다이에서, 제1 클록 사이클 동안 하나 이상의 커맨드 비트, 하나 이상의 식별 비트, 및 커맨드와 연관된 제1 수의 어드레스 비트를 포함하는 제1 수의 비트를 수신하는 단계;
상기 제1 다이에서, 상기 제1 클록 사이클 동안 상기 하나 이상의 식별 비트; 및 상기 제1 수의 어드레스 비트 중 적어도 일부를 래치하는 단계;
상기 제1 다이로부터 적어도 하나의 다른 다이에, 상기 제1 수의 비트 중 적어도 일부를 전달하는 단계;
상기 제1 다이에서, 제2 후속 클록 사이클 동안 상기 커맨드와 연관된 제2 수의 어드레스 비트를 포함하는 제2 수의 비트를 수신하는 단계;
상기 제1 다이에서, 제2 후속 클록 사이클 동안 상기 제2 수의 어드레스 비트 중 적어도 일부를 래치하는 단계; 및
상기 제1 다이로부터 상기 적어도 하나의 다른 다이에, 상기 제2 수의 비트 중 적어도 일부를 전달하는 단계를 포함하는, 방법. - 제8항에 있어서,
상기 적어도 하나의 다른 다이의 각각의 다이에서, 상기 제1 수의 비트 중 상기 적어도 일부를 수신하는 단계;
상기 적어도 하나의 다른 다이의 각각의 다이에서, 상기 하나 이상의 식별 비트; 및 상기 제1 수의 어드레스 비트 중 적어도 일부를 래치하는 단계;
상기 적어도 하나의 다른 다이의 각각의 다이에서, 상기 제2 수의 비트 중 상기 적어도 일부를 수신하는 단계; 및
상기 적어도 하나의 다른 다이의 각각의 다이에서, 상기 제2 수의 어드레스 비트 중 적어도 일부를 래치하는 단계를 더 포함하는, 방법. - 제9항에 있어서,
상기 적어도 하나의 다른 다이의 각각의 다이에서, 상기 하나 이상의 식별 비트를 하나 이상의 로컬 스택 식별(스택 ID) 비트와 비교하는 단계; 및
상기 적어도 하나의 다른 다이의 다이에서, 상기 하나 이상의 로컬 스택 ID 비트와 매칭되는 상기 하나 이상의 식별 비트에 응답하여 상기 커맨드를 하달하는 단계를 더 포함하는, 방법. - 제8항에 있어서, 상기 방법은:
상기 적어도 하나의 다른 다이 중 제2 다이에서 커맨드를 어써팅하는 단계;
상기 제2 다이에서, 상기 제1 수의 비트 중 적어도 일부를 래치하는 단계; 및
상기 제2 다이에서, 상기 제2 수의 비트를 래치하는 단계를 포함하는, 방법. - 제11항에 있어서, 상기 제2 다이에서 상기 제1 수의 비트 중 상기 적어도 일부를 래치하는 단계는 상기 제2 다이의 제1 래치로 상기 제1 수의 비트 중 상기 적어도 일부를 래치하는 단계를 포함하고, 상기 제2 다이에서 상기 제2 수의 비트를 래치하는 단계는 상기 제2 다이의 제2 래치로 상기 제2 수의 비트를 래치하는 단계를 포함하는, 방법.
- 제8항에 있어서, 상기 하나 이상의 식별 비트; 및 상기 제1 수의 어드레스 비트 중 상기 적어도 일부를 상기 래치하는 단계, 및 상기 제2 수의 어드레스 비트 중 상기 적어도 일부를 상기 래치하는 단계는, 상기 하나 이상의 식별 비트; 및 상기 제1 수의 어드레스 비트 및 어드레스 래치 상의 상기 제2 수의 어드레스 비트 중 상기 적어도 일부를 래치하는 단계를 포함하는, 방법.
- 제8항에 있어서, 상기 제1 다이에서 수신하는 단계는 멀티-스택 패키지의 DDR5 마스터 다이에서 수신하는 단계를 포함하는, 방법.
- 제8항에 있어서, 상기 제1 다이로부터 적어도 하나의 다른 다이에 전달하는 단계는 마스터 다이로부터 DDR5 멀티-디바이스 패키지의 적어도 하나의 다른 슬레이브 다이에 전달하는 단계를 포함하는, 방법.
- 전자 시스템으로서,
적어도 하나의 입력 디바이스;
적어도 하나의 출력 디바이스;
상기 입력 디바이스 및 상기 출력 디바이스에 동작가능하게 결합된 적어도 하나의 프로세서 디바이스; 및
상기 적어도 하나의 프로세서 디바이스에 동작가능하게 결합된 적어도 하나의 메모리 시스템을 포함하고, 상기 메모리 시스템은:
마스터 다이 및 적어도 하나의 슬레이브 다이를 포함하는 멀티 다이 패키지를 포함하고, 상기 마스터 다이는:
클록 사이클 동안 제1 수의 비트를 수신하고, 상기 제1 수의 비트는 커맨드 비트 및 커맨드와 연관된 하나 이상의 칩 식별 비트를 포함하고; 및
후속 클록 사이클 동안 제2 수의 비트를 수신하고, 상기 제2 수의 비트는 상기 커맨드와 연관된 어드레스 비트를 포함하도록 구성된, 전자 시스템. - 제16항에 있어서, 상기 적어도 하나의 슬레이브 다이의 각각의 슬레이브 다이는:
상기 제1 수의 비트 중 적어도 일부를 수신하고;
어드레스 래치를 통해 상기 하나 이상의 칩 식별 비트 중 적어도 일부를 래치하고;
상기 제2 수의 비트 중 적어도 일부를 수신하고; 및
상기 어드레스 래치를 통해 상기 어드레스 비트 중 적어도 일부를 래치하도록 구성된, 전자 시스템. - 제16항에 있어서, 상기 제1 수의 비트는 상기 커맨드와 연관된 추가적인 어드레스 비트를 포함하는, 전자 시스템.
- 제16항에 있어서, 상기 적어도 하나의 슬레이브 다이의 각각의 슬레이브 다이는:
상기 하나 이상의 칩 식별 비트를 하나 이상의 로컬 스택 식별(스택 ID) 비트와 비교하고; 및
상기 하나 이상의 로컬 스택 ID 비트와 매칭되는 상기 하나 이상의 칩 식별 비트에 응답하여 상기 커맨드를 하달하도록 구성된, 전자 시스템. - 제16항에 있어서, 상기 멀티-다이 패키지는 DDR5 디바이스를 포함하는, 전자 시스템.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |