JP7341290B2 - データアクセス用のシステムオンチップ、メモリ回路及び方法 - Google Patents

データアクセス用のシステムオンチップ、メモリ回路及び方法 Download PDF

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Description

本願はメモリ回路に関し、より具体的にはデータアクセス用のシステムオンチップ、メモリ回路、及び方法に関する。
集積回路について述べるに、メモリ回路は、データアクセス用の高容量メモリを提供する。幾つかの集積回路では、効率的なデータアクセスのために１つ以上のメモリダイがパッケージ内にてシステムダイとボンディングされる。メモリ及びシステムダイは、相互通信をするための従来型の入出力インターフェース及びメモリ制御回路を含む。もっとも、メモリ及びシステムダイ間での効率的な電気通信を提供するためにボンディング技術は進化しているため、従来型の入出力インターフェース及びメモリ制御回路はデータアクセスに悪影響を与え得る。
本開示の実施形態は、データアクセス効率を向上させ得るデータアクセス用のシステムオンチップ、メモリ回路、及び方法を提供する。
これらの実施形態にはメモリ回路が含まれる。メモリ回路は、メモリセルアレイと、該メモリセルアレイに結合された入出力（Ｉ／Ｏ）接続インターフェースとを含む。Ｉ／Ｏ接続インターフェースは、外部信号線に結合して、メモリセルアレイ内のデータにアクセスするための外部メモリコントローラからのトランジスタレベル操作信号を直接的に受信するように構成されている。
これらの実施形態にはデータアクセス用の方法も含まれる。方法は、トランジスタレベル操作信号を受信するステップであって該トランジスタレベル操作信号は読み出し又は書き込み操作に対応するステップと、トランジスタレベルアドレス信号を受信するステップと、該トランジスタレベル操作信号に即してトランジスタレベルデータ信号を送信又は受信するステップとを含む。
これらの実施形態には集積回路がさらに含まれる。集積回路には、メモリセルアレイを含むメモリ回路と、インターコネクタを介してメモリ回路に結合されており且つトランジスタレベル操作信号であって読み出し又は書き込み操作に対応するトランジスタレベル操作信号とトランジスタレベルアドレス信号とを第１の複数のインターコネクタを介してメモリ回路へと送信し、また、第２の複数のインターコネクタを介してトランジスタレベルデータ信号をメモリ回路へと送信又はそこから受信するように構成されたシステムオンチップ（ＳｏＣ）回路とが、含まれる。
発明のデータアクセス用のシステムオンチップ、メモリ回路、及び方法は、データアクセス効率を向上させ得る。
先述の一般的説明及び後述の詳細な説明は、例示的且つ説明的であるにすぎず、権利付与が請求される発明について限定するものと解されてはならないことに留意されたい。
従来型の集積回路についての断面図である。 従来型の集積回路についてのブロック図である。 従来型の倍速データレート（ＤＤＲ、double data rate）同期動的ランダムアクセスメモリ（ＳＤＲＡＭ、synchronous dynamic random-access memory）についてのブロック図である。 本開示のいくつかの実施形態による、ＳｏＣダイ及びメモリダイを含む例示的な集積回路についての断面図である。 本開示のいくつかの実施形態による、ＳｏＣ回路及びメモリ回路を含む例示的な集積回路についてのブロック図である。 本開示のいくつかの実施形態による、ＳｏＣ回路及びメモリ回路を含む例示的な集積回路についてのブロック図である。 本開示のいくつかの実施形態による、例示的なメモリ回路についてのブロック図である。 本開示のいくつかの実施形態による、例示的なメモリ回路についての例示的なタイミング図である。 本開示のいくつかの実施形態による、例示的なメモリ回路にての例示的なデータアクセス方法についての流れ図である。
例示的実施形態が詳細に参照される。その例については添付の図面にて示されている。以下の説明は添付の図面を参照し、異なる図における同じ符号は別段の定め無き限り同一又は類似の要素を示す。例示的実施形態についての以下の説明にて示されている実装は、本発明と整合する全ての実装を表しているわけではない。むしろ、これらは、添付の特許請求の範囲にて記載されている発明に関連する態様と整合する装置及び方法の例であるにすぎない。
図１Ａは、従来型の集積回路１００についての断面図である。集積回路１００は、ＳｏＣダイ１２０と、ロジックダイ１４４と、ＤＲＡＭダイ１４６－１，１４６－２，１４６－３，１４６－４と、インターポーザ１６０と、パッケージ基板１８０とを含む。ロジックダイ１４４とＤＲＡＭダイ１４６－１，１４６－２，１４６－３，１４６－４とは、シリコン貫通電極（ＴＳＶ、through-silicon via）（不図示）、マイクロバンプ（不図示）、及び金属ライン（不図示）によって、複数のＤＲＡＭとしてまとめて相互接続されている。ＳｏＣダイ１２０及びロジックダイ１４４は、それぞれマイクロバンプ１３１及び１３３並びに複数のマイクロバンプ（不図示）によって、インターポーザ１６０と相互接続されている。インターポーザ１６０は、複数のマイクロバンプ（不図示）によってパッケージ基板１８０と相互接続されている。インターポーザ１６０は、ＳｏＣダイ１２０及びロジックダイ１４４からパッケージ基板１８０への接続経路（connection path）と、ＳｏＣダイ１２０とロジックダイ１４４との間の相互接続経路（interconnection path）とを含む。
ＳｏＣダイ１２０は、物理（ＰＨＹ）インターフェース回路１２２を含む。ロジックダイ１４４は、物理（ＰＨＹ）インターフェース回路１４２を含む。ＳｏＣダイ１２０のＰＨＹインターフェース回路１２２は、インターポーザ１６０を介してロジックダイ１４４のＰＨＹインターフェース回路１４２と通信可能に結合されている。例えば、ＰＨＹインターフェース回路１２２とＰＨＹインターフェース回路１４２との間の相互接続経路の１つには、マイクロバンプ１３１、導線１３２、及びマイクロバンプ１３３が含まれる。
図１Ｂは集積回路１００についてのブロック図を示す。集積回路１００には、ＳｏＣダイ１２０とＤＤＲ ＳＤＲＡＭ１４０とが含まれる。ロジックダイ１４４及びＤＲＡＭダイ１４６－１，１４６－２，１４６－３，１４６－４（図１Ａ）は、ＤＤＲ ＳＤＲＡＭ１４０（図１Ｂ）として実装されている。図１Ｂに示されるように、ＳｏＣダイ１２０には、ＤＤＲ Ｉ／Ｏ回路１２１とＤＤＲ制御ロジック回路１２３とメモリコントローラ１２５とが含まれる。メモリコントローラ１２５は、ＤＤＲ ＳＤＲＡＭ１４０内のデータをアクセスするためのＤＤＲ ＰＨＹインターフェース（ＤＦＩ）を介して、ＤＤＲ制御ロジック回路１２３と通信する。ＤＤＲ制御ロジック回路１２３は、ＤＤＲ Ｉ／Ｏ回路１２１を制御してＤＤＲ ＳＤＲＡＭ１４０と通信する。ＤＤＲ ＳＤＲＡＭ１４０には、ＤＤＲ Ｉ／Ｏ回路１４１とＤＤＲ ＰＨＹインターフェース回路１４３とＤＲＡＭセルアレイ１４５とが含まれる。ＤＤＲ ＰＨＹインターフェース回路１４３は、ＤＲＡＭセルアレイ１４５と通信可能に結合されており、また、ＤＤＲ Ｉ／Ｏ回路１２１を制御してＳｏＣダイ１２０と通信する。ＳｏＣダイ１２０のＤＤＲ Ｉ／Ｏ回路１２１及びＤＤＲ ＳＤＲＡＭ１４０のＤＤＲ Ｉ／Ｏ回路１４１は、ＤＤＲインターフェース１３０を介して相互に通信する。ＤＤＲインターフェース１３０は、例えばスタブシリーズ終端ロジック（ＳＳＴＬ、stub series terminated logic）インターフェース等を含み得る。
ＳｏＣダイ１２０がＤＤＲ ＳＤＲＡＭ１４０内のデータにアクセスすることを要する場合、メモリコントローラ１２５はＤＦＩを介して制御信号をＤＤＲ制御ロジック回路１２３へと送る。制御信号に応じて、ＤＤＲ制御ロジック回路１２３は、ＤＤＲ Ｉ／Ｏ回路１２１を制御してＤＤＲインターフェース１３０を介して操作信号、アドレス信号、及び／又はデータ信号をＤＤＲ ＳＤＲＡＭ１４０のＤＤＲ Ｉ／Ｏ回路１４１へと送信する。ＤＤＲ ＰＨＹインターフェース回路１４３は、ＤＤＲ Ｉ／Ｏ回路１４１を介して操作信号、アドレス信号、及び／又はデータ信号を受信し；操作信号を復号し；ＤＤＲ ＳＤＲＡＭ１４０を制御して、操作信号が書き込み操作に対応する場合にはデータを記憶させて、或いは、操作信号が読み出し操作に対応する場合にはＤＤＲ Ｉ／Ｏ回路１４１を介してＳｏＣダイ１２０へとデータを提供する。ＤＤＲ ＳＤＲＡＭ１４０が読み出し操作にてデータを提供する場合、ＤＤＲ 制御ロジック回路１２３はＤＤＲ Ｉ／Ｏ回路１２１を制御して、ＤＤＲ Ｉ／Ｏ回路１４１からデータ信号及び／又は制御信号を受信する。ＤＤＲ 制御ロジック回路１２３は、データ受信についてメモリコントローラ１２５にＤＦＩを介して通知し得る。
ＤＤＲ Ｉ／Ｏ回路１２１及びＤＤＲ Ｉ／Ｏ回路１４１は、ＳｏＣダイ１２０とＤＤＲ ＳＤＲＡＭ１４０との間で操作信号、アドレス信号、データ信号、及び／又は制御信号の駆動及び／又はバッファリングを行って、２つの集積回路ダイ（即ち、ＳｏＣダイ１２０及びＤＤＲ ＳＤＲＡＭ１４０）間で信号が正しく交換されることを担保する。信号の駆動及び／又はバッファリングによって、ＳｏＣダイ１２０とＤＤＲ ＳＤＲＡＭ１４０との間の相互接続抵抗に対しての信号強度が向上する。例えば、図１Ａに示されているように、ＰＨＹインターフェース回路１２２は、複数の相互接続経路を介してＰＨＹインターフェース回路１４２に接続している。相互接続経路の１つには、マイクロバンプ１３１、導線１３２、及びマイクロバンプ１３３が含まれる。マイクロバンプ１３１，１３３は高抵抗であり、高抵抗故に相互接続抵抗も高くなり得るのであり、それ故に抵抗／容量（ＲＣ）遅延がもたらされ得る。ＤＤＲ Ｉ／Ｏ回路１２１及びＤＤＲ Ｉ／Ｏ回路１４１は駆動及び／又はバッファリング回路を含み、これらは高度な相互接続抵抗及びＲＣ遅延に対して信号を駆動及び／又はバッファリングするのであって、それによってＳｏＣダイ１２０とＤＤＲ ＳＤＲＡＭ１４０との間で正しく信号を交換する。
集積回路１００（図１Ｂ）に転じるに、メモリアクセス回路１５０には、ＤＤＲ Ｉ／Ｏ回路１２１、ＤＤＲ制御ロジック回路１２３、ＤＤＲインターフェース１３０、ＤＤＲ Ｉ／Ｏ回路１４１、及びＤＤＲ ＰＨＹインターフェース回路１４３が含まれている。したがって、従来型の集積回路では、集積回路チップ（chip）間でのデータアクセスのためには、メモリアクセス回路１５０が要求される。
図２では、従来型のＤＤＲ ＳＤＲＡＭ２００についてのブロック図が示されている。ＤＤＲ ＳＤＲＡＭ２００はＤＤＲ ＳＤＲＡＭ１４０（図１Ｂ）として実装されてよい。ＤＤＲ ＳＤＲＡＭ２００には、電力生成器２１０、コマンドデコーダ２２０、バンク制御ロジック回路２２２、アドレスレジスタ２３０、列カウンタ２３１、リフレッシュカウンタ２３２、ＤＲＡＭセルアレイ２４０、行デコーダ２４１、列デコーダ２４２、書き込みドライバ及び読み出し検出アンプ２５０、データレジスタ２６０、Ｉ／Ｏドライバ２７０、及びデータ経路コントローラ２８０が含まれている。
電力生成器２１０は、外部電力（ＶＥＸＴ）を受電し、内部電力を生成し、内部電力をＤＤＲ ＳＤＲＡＭ２００の他のコンポーネント（例えば、ＤＲＡＭセルアレイ２４０）に供給する。
コマンドデコーダ２２０は次のことをなすように構成されている：コマンド信号（Command）、クロック信号（ＣＫ）、及びクロック有効化信号（ＣＫＥ）を受信すること；コマンド信号をバンク制御信号及びアドレス制御信号に復号すること；及びバンク制御信号をバンク制御ロジック回路２２２へと送信し且つアドレス制御信号をアドレスレジスタ２３０へと送信すること。
アドレスレジスタ２３０は次のことをなすように構成されている：コマンドデコーダ２２０から入力アドレス信号（Address）及びアドレス制御信号を受信すること；アドレス情報をバンク制御ロジック回路２２２に提供すること；行アドレス及び列アドレスをそれぞれ行デコーダ２４１及び列デコーダ２４２に提供すること；及び列カウント及びリフレッシュカウントをそれぞれなすために列カウンタ２３１及びリフレッシュカウンタ２３２と通信すること。
バンク制御ロジック回路２２２は、コマンドデコーダ２２０からバンク制御信号を及びアドレスレジスタ２３０からアドレス情報を、受信するように構成され、また、行デコーダ２４１に行アドレス制御信号を並びにデータ経路コントローラ２８０にデータ経路制御信号を並びに書き込みドライバ及び読み出し検出アンプ２５０に読み書き制御信号を、提供するように構成されている。
行デコーダ２４１は、アドレスレジスタ２３０から行アドレスを及びバンク制御ロジック回路２２２から行アドレス制御信号を受信し、また、ＤＲＡＭセルアレイ２４０内の１つ以上のメモリセルの行を選択するように構成されている。列デコーダ２４２は、アドレスレジスタ２３０から列アドレスを受信し、また、ＤＲＡＭセルアレイ２４０内の１つ以上のメモリセルの列を選択するように構成されている。ＤＲＡＭセルアレイ２４０は、行及び列に配列された複数のメモリセルを含む。いくつかのメモリセルは、選択された行及び列に基づいてデータアクセスのためにアクティベートされる。
コマンド信号（Command）が書き込み操作を示す場合、書き込みドライバ及び読み出し検出アンプ２５０は、データレジスタ２６０からデータ信号を駆動して、また、アクティベートされたメモリセル内に記憶されるべき被駆動データ信号を提供する。コマンド信号（Command）が読み出し操作を示す場合、書き込みドライバ及び読み出し検出アンプ２５０は、アクティベートされたメモリセルからデータ信号を検出及び増幅して、また、増幅されたデータ信号をデータレジスタ２６０に提供する。データレジスタ２６０は、書き込み操作についてはＩ／Ｏドライバ２７０からの入力データ信号を保持し、また、読み出し操作については書き込みドライバ及び読み出し検出アンプ２５０からの被増幅データ信号を保持する。
Ｉ／Ｏドライバ２７０は、データバスストロボ信号（ＤＱＳ）、入力データ信号（ＤＱ）、及び／又はデータマスク信号（ＤＭ）を受信し、また、書き込み操作について入力データ信号をデータレジスタ２６０に提供するように構成されているのであり；さらには、データレジスタ２６０からデータ信号を受信し、また、データ信号の駆動能力を向上させ、また、向上されたデータ信号を出力データ信号（ＤＱ）として読み出し操作のためにデータバスに提供するように構成されている。
データ経路コントローラ２８０は、バンク制御ロジック回路２２２と通信するように構成されており、また、書き込みドライバ及び読み出し検出アンプ２５０とデータレジスタ２６０とＩ／Ｏドライバ２７０とを制御して書き込み及び読み出し操作のためにデータ信号を処理するように構成されている。
従来型の集積回路１００では、インターポーザ１６０（図１Ａ）は、ＳｏＣダイ１２０とロジックダイ１４４とを相互接続するために用いられる。もっとも、インターポーザ１６０を集積回路１００に統合したのでは、余分なコストがもたらされ、また、集積回路１００のパッケージサイズが増大してしまう。また、ＤＤＲ Ｉ／Ｏ回路１２１、ＤＤＲ制御ロジック回路１２３、ＤＤＲインターフェース１３０、ＤＤＲ Ｉ／Ｏ回路１４１、及びＤＤＲ ＰＨＹインターフェース回路１４３を含むメモリアクセス回路１５０（図１Ｂ）は、ＳｏＣダイ１２０とＤＤＲ ＳＤＲＡＭ１４０との間の相互接続における高い抵抗及びＲＣ遅延を克服するために用いられる。もっとも、メモリアクセス回路１５０は、追加的なアクセスレイテンシを招来させ、余計な電力を消費し、また、ＳｏＣダイ１２０及びＤＤＲ ＳＤＲＡＭ１４０内で一定の回路面積を必要としてしまう。したがって、メモリアクセス回路１５０は、電力消費及び集積回路１００の回路面積を増大させ、また、データアクセス効率に悪影響を及ぼす。例えば、Ｉ／Ｏドライバ２７０（図２）は、かなりの回路面積を要し、また、かなり電力を消費し得る。コマンドデコーダ２２０（図２）は、アクセスレイテンシを増大させ、また、一定程度の電力を消費し得る。
図３は、本開示のいくつかの実施形態による、ＳｏＣダイ及びメモリダイを含む例示的な集積回路３００についての断面図である。集積回路３００は、ＳｏＣダイ３２０と、ＤＲＡＭダイ３３０，３５０，３７０と、パッケージ基板３８０とを含む。ＤＲＡＭダイ３３０，３５０，３７０は、ＴＳＶによって複数のＤＲＡＭとして一緒に相互接続されている。ＳｏＣダイ３２０は、複数のバンプ無しインターコネクタ（不図示、バンプ無しインターコネクタ３２１，３２２，３２３，３２４を含む。）によってＤＲＡＭダイ３３０及び複数のマイクロバンプインターコネクタ（符号無し）によってパッケージ基板３８０と相互接続されている。バンプ無しインターコネクタはマイクロバンプを含まず、したがって、高抵抗を有さず、また、ＳｏＣダイ３２０とＤＲＡＭダイ３３０との間での相互接続にて重大なＲＣ遅延を招来させない。したがって、ＳｏＣダイ３２０は、トランジスタレベル信号を用いて同一ダイ上のメモリにアクセスすることによってＤＲＡＭダイ３３０，３５０，３７０内のデータにアクセスするように構成されている。
本開示で使用されるように、トランジスタレベル信号とは、２つのトランジスタ間での電気信号であってそれらが正しく動作するに足りる電圧レベル及び電流レベルの電気信号であると定義される。トランジスタレベル信号は、従来型の集積回路チップ又はダイ間で正しく伝播されないかもしれない。なぜならば、それらの間に高抵抗及び／又は相当なＲＣ遅延があり得るからである。
集積回路３００のＤＲＡＭダイ３３０，３５０，３７０はメモリ回路であり、データ記憶用のメモリセルアレイを含む。集積回路３００のＳｏＣダイ３２０はＳｏＣ回路であり、ＤＲＡＭダイ３３０，３５０，３７０内のメモリ回路と通信可能に結合されている。ＳｏＣダイ３２０は、１つ以上のＧＰＵ、１つ以上のＣＰＵ、１つ以上のＡＳＩＣ、及び／又は様々な用途用の任意の他のロジック回路等の１つ以上の処理回路を、含み得る。ＳｏＣダイ３２０は、トランジスタレベル操作信号及びトランジスタレベルアドレス信号を１つ以上のバンプ無しインターコネクタを介してデータアクセスのためにＤＲＡＭダイ３３０，３５０，３７０内のメモリ回路へと送信するように構成されている。
トランジスタレベル操作信号は、読み出し、書き込み、又は他のメモリ操作に対応する。トランジスタレベルアドレス信号はメモリアドレスを含む。トランジスタレベル操作信号が書き込み操作に対応する場合、ＳｏＣダイ３２０は、バンプ無しインターコネクタ３２１，３２２，３２３，３２４を含む複数のバンプ無しインターコネクタの１つ以上を介してトランジスタレベルデータ信号をＤＲＡＭダイ３３０，３５０，３７０のメモリ回路内のメモリアドレスにある複数のメモリセルへと送信するように構成されている。トランジスタレベルデータ信号には、ＳｏＣダイ３２０がＤＲＡＭダイ３３０，３５０，３７０のメモリ回路へと書き込むことが意図されているデータが含まれる。トランジスタレベル操作信号が読み出し操作に対応する場合、ＳｏＣダイ３２０は、バンプ無しインターコネクタ３２１，３２２，３２３，３２４を含む複数のバンプ無しインターコネクタの１つ以上を介してトランジスタレベルデータ信号をＤＲＡＭダイ３３０，３５０，３７０のメモリ回路内のメモリアドレスにある複数のメモリセルから受信するように構成されている。トランジスタレベルデータ信号には、ＳｏＣダイ３２０がＤＲＡＭダイ３３０，３５０，３７０のメモリ回路から読み出すことが意図されているデータが含まれる。
いくつかの実施形態では、ＳｏＣダイ３２０はＤＲＡＭ制御ロジック回路３１０を含むのであり、該ＤＲＡＭ制御ロジック回路３１０は次のステップをなすように構成されている：トランジスタレベル操作信号とトランジスタレベルアドレス信号とをバンプ無しインターコネクタ３２１，３２２，３２３，３２４を含む複数のバンプ無しインターコネクタの１つ以上を介してＤＲＡＭダイ３３０，３５０，３７０のメモリ回路へと送信するステップと；バンプ無しインターコネクタ３２１，３２２，３２３，３２４を含む複数のバンプ無しインターコネクタの１つ以上を介してトランジスタレベルデータ信号をメモリ回路へと送信又はそこから受信するステップ。
表１は、本願にて開示される例示的ＤＲＡＭと、ＪＥＤＥＣ（Joint Electron Device Engineering Council）半導体技術協会によって指定される低電力倍速データレート（ＬＰＤＤＲ、Low Power Double Data Rate）ＳＤＲＡＭ、ＬＰＤＤＲ２ ＳＤＲＡＭ、ＬＰＤＤＲ３ ＳＤＲＡＭ、及びＬＰＤＤＲ４ ＳＤＲＡＭとの間でのＩ／Ｏインターフェースパラメータの比較を示すものである。
ＤＲＡＭダイ３３０，３５０，３７０は、表１の第１行内の例示的ＤＲＡＭたり得る。ＤＲＡＭは相補型金属酸化膜半導体（ＣＭＯＳ）インターフェースを含む。ＣＭＯＳインターフェースは、２つのＭＯＳトランジスタ間での電気信号であってそれらが正しく動作するに足りる電圧レベル及び電流レベルの電気信号を許容する。電圧レベル（即ち、出力ステージドレイン電力電圧（ＶＤＤＱ））は０．６Ｖである。電流レベル（即ち、駆動電流）は４ｍＡである。ＤＲＡＭのデータ入力及び出力のＩ／Ｏキャパシタンス（I/O Cap.）は０．４～０．６ｐＦである。ＤＲＡＭの制御及びアドレス入力の制御／アドレスキャパシタンス（C/A Cap.）は０．４～０．６ｐＦである。ＣＭＯＳインターフェースは終端処理を要さない。
ＬＰＤＤＲは、低電圧ＣＭＯＳ（ＬＶＣＭＯＳ）インターフェースを有する。ＬＶＣＭＯＳインターフェースは、１．８又は１．２ＶのＶＤＤＱ並びに６０ｍＡの駆動電流を要する。ＬＶＣＭＯＳインターフェースのデータＩ／Ｏキャパシタンスは３～５ｐＦであり、Ｃ／Ａキャパシタンスは１．５～３ｐＦである。ＬＶＣＭＯＳインターフェースは終端処理を要し、ＬＶＣＭＯＳインターフェースの終端レベルはＶＤＤＱ／２である。ＬＰＤＤＲ２及びＬＰＤＤＲ３は共に高速型の終端処理無しロジック（ＨＳＵＬ、high speed unterminated logic）インターフェースを有する。ＨＳＵＬインターフェースは、１．２ＶのＶＤＤＱ及び３０ｍＡの駆動電流を要する。ＬＰＤＤＲ２のＨＳＵＬインターフェースのデータＩ／Ｏキャパシタンスは１．２５～２．５ｐＦであり、Ｃ／Ａキャパシタンスは１～２ｐＦである。ＬＰＤＤＲ３のＨＳＵＬインターフェースのデータＩ／Ｏキャパシタンスは１～１．８ｐＦであり、Ｃ／Ａキャパシタンスは０．５～１．１ｐＦである。ＨＳＵＬインターフェースは終端処理を要し、ＨＳＵＬインターフェースの終端レベルはＶＤＤＱ／２である。ＬＰＤＤＲ４は、低電圧スイング終端ロジック（ＬＶＳＴＬ、low voltage swing terminated logic）インターフェースを含む。ＬＶＳＴＬインターフェースは、１．１又は１．６ＶのＶＤＤＱ並びに１８ｍＡの駆動電流を要する。ＬＶＳＴＬインターフェースのデータＩ／Ｏキャパシタンスは０．７～１．３ｐＦであり、Ｃ／Ａキャパシタンスは０．５～０．９ｐＦである。ＬＶＳＴＬインターフェースは終端処理を要し、ＬＶＳＴＬインターフェースの終端レベルは出力ステージソース電力電圧（ＶＳＳＱ）である。
表１に示されるように、例示的ＤＲＡＭのＣＭＯＳインターフェースは、ＬＰＤＤＲのＬＶＣＭＯＳインターフェース、ＬＰＤＤＲ２及びＬＰＤＤＲ３のＨＳＵＬインターフェース、並びに、ＬＰＤＤＲ４のＬＶＳＴＬインターフェースよりも低いデータＩ／Ｏキャパシタンスを要する。より低いＶＤＤＱの一因としては、例えばＤＲＡＭダイ３３０及びＳｏＣダイ３２０間の複数のバンプ無しインターコネクタの抵抗の低さが挙げられる。また、例示的ＤＲＡＭのＣＭＯＳインターフェースは、ＬＰＤＤＲのＬＶＣＭＯＳインターフェース、ＬＰＤＤＲ２及びＬＰＤＤＲ３のＨＳＵＬインターフェース、並びに、ＬＰＤＤＲ４のＬＶＳＴＬインターフェースよりも低い、データＩ／Ｏキャパシタンス及びＣ／Ａキャパシタンスを有する。結果として、例えばＤＲＡＭダイ３３０とＳｏＣダイ３２０との間の電気信号のＲＣ遅延（即ち、信号遅延）は、例えばプロセッサとＬＰＤＤＲ、ＬＰＤＤＲ２、ＬＰＤＤＲ３、及びＬＰＤＤＲ４のいずれかとの間のＲＣ遅延よりも小さいものとなる。したがって、ＳｏＣダイ３２０は、同じダイ上のメモリにアクセスするようにしてＤＲＡＭダイ３３０内のデータにアクセスすることができる。ＤＲＡＭダイ３３０とＳｏＣダイ３２０との間での電気信号は、ＣＭＯＳトランジスタ間での電気信号と類似しており、したがって、トランジスタレベル信号として定義される。また、ＣＭＯＳインターフェースは終端処理を要さない。したがって、ＣＭＯＳインターフェースの電流消費は、ＬＶＣＭＯＳ、ＨＳＵＬ、及びＬＶＳＴＬインターフェースのそれよりも格段に低い。
図４は、本開示のいくつかの実施形態による、ＳｏＣ回路及びメモリ回路を含む例示的な集積回路４００についてのブロック図である。集積回路４００は、集積回路３００（図３）として実装、製造、及びボンディングされ得る。集積回路４００には、ＳｏＣダイ４２０とＤＤＲ ＳＤＲＡＭ４４０とが含まれる。ＳｏＣ回路４２０は、ＳｏＣダイ３２０に対応する。ＤＤＲ ＳＤＲＡＭ４４０は、ＤＲＡＭダイ３３０，３５０，３７０の１つ以上に対応する。ＳｏＣ回路４２０及びＤＤＲ ＳＤＲＡＭ４４０は、トランジスタレベルインターフェース４３０を介して相互に通信可能に結合されている。トランジスタレベルインターフェース４３０は、バンプ無しインターコネクタ３２１，３２２，３２３，３２４（図３）を含む複数のバンプ無しインターコネクタ等のＳｏＣ回路４２０とＤＤＲ ＳＤＲＡＭ４４０との間の複数のインターコネクタを含む。ＳｏＣ回路４２０には、メモリコントローラ４２５が含まれる。メモリコントローラ４２５には、ＤＲＡＭ制御ロジック回路４２２が含まれる。ＤＤＲ ＳＤＲＡＭ４４０には、レジスタ４４１及びＤＲＡＭセルアレイ４４５が含まれる。
いくつかの実施形態では、ＳｏＣ回路４２０のメモリコントローラ４２５は、トランジスタレベルインターフェース４３０の１つ以上のインターコネクタを介してトランジスタレベル操作信号（transistor-level operation signal）及びトランジスタレベルアドレス信号（transistor-level address signal）をＤＤＲ ＳＤＲＡＭ４４０へと送信するように構成されており、これはその中のデータにアクセスするためになされる。メモリコントローラ４２５は、トランジスタレベルインターフェース４３０の１つ以上のインターコネクタを介して、トランジスタレベルデータ信号（transistor-level data signal）を、ＤＤＲ ＳＤＲＡＭ４４０へと送信し或いはＤＤＲ ＳＤＲＡＭ４４０から受信するようにも構成されている。
トランジスタレベル操作信号（transistor-level operation signal）が書き込み操作に対応する場合、ＤＤＲ ＳＤＲＡＭ４４０のレジスタ４４１は、ＳｏＣ回路４２０からトランジスタレベルデータ信号（transistor-level data signal）を直接的に受信し、また、トランジスタレベルデータ信号にて搬送されているデータを保持するように構成されている。レジスタ４４１は、ＤＲＡＭセルアレイ４４５内へと書き込まれるべきデータを提供するようにも構成されている。ＤＲＡＭセルアレイ４４５は、トランジスタレベルアドレス信号内のメモリアドレスに即してデータを記憶するように構成されている。
トランジスタレベル操作信号が読み出し操作に対応する場合、ＤＲＡＭセルアレイ４４５は、トランジスタレベルアドレス信号内のメモリアドレスに即してデータを提供するように構成されている。レジスタ４４１は、ＤＲＡＭセルアレイ４４５からのデータを受信及び保持するように構成されている。レジスタ４４１は、データをトランジスタレベルデータ信号としてトランジスタレベルインターフェース４３０を介してＳｏＣ回路４２０へと直接的に送信するようにも構成されている。
いくつかの実施形態では、メモリコントローラ４２５は、ＤＤＲ ＳＤＲＡＭ４４０内のデータにアクセスするためのＤＲＡＭ制御ロジック回路４２２と通信するように構成されている。メモリコントローラ４２５との通信によれば、ＤＲＡＭ制御ロジック回路４２２は、トランジスタレベルインターフェース４３０の１つ以上のインターコネクタを介してトランジスタレベル操作信号及びトランジスタレベルアドレス信号をＤＤＲ ＳＤＲＡＭ４４０へと送信するように構成されている。ＤＲＡＭ制御ロジック回路４２２は、トランジスタレベルインターフェース４３０の１つ以上のインターコネクタを介して、トランジスタレベルデータ信号を、ＤＤＲ ＳＤＲＡＭ４４０へと送信し或いはＤＤＲ ＳＤＲＡＭ４４０から受信するようにも構成されている。
レジスタ４４１及びＤＲＡＭセルアレイ４４５は、メモリコントローラ４２５がトランジスタレベル操作信号及びトランジスタレベルアドレス信号を送信した場合、上述された動作と似たように動作するように構成されている。
集積回路４００（図４）において、メモリアクセス回路４５０は、メモリコントローラ４２５と、トランジスタレベルインターフェース４３０と、レジスタ４４１とを含む。メモリアクセス回路４５０は、ＳｏＣ回路４２０とＤＤＲ ＳＤＲＡＭ４４０との間でのデータアクセスのために用いられる。メモリアクセス回路１５０（図１Ｂ）と比較するに、メモリアクセス回路４５０は、ＤＤＲ Ｉ／Ｏ回路１２１、ＤＤＲ制御ロジック回路１２３、ＤＤＲ Ｉ／Ｏ回路１４１、及びＤＤＲ ＰＨＹインターフェース回路１４３に対応するものを含まない。ＳｏＣ回路４２０は、メモリアクセス回路４５０のみによってＤＲＡＭセルアレイ４４５内のデータにアクセスできる。なぜならば、ＳｏＣ回路４２０とＤＤＲ ＳＤＲＡＭ４４０とはトランジスタレベル信号を交換できるからである。メモリアクセス回路１５０ではなくメモリアクセス回路４５０を用いることによって、従来型の集積回路１００に比して、より短いアクセスレイテンシと、より少ない電力消費と、集積回路４００内でのデータアクセス用の物理領域がより小さくなることとがもたらされる。
図５は、本開示のいくつかの実施形態による、ＳｏＣ回路及びメモリ回路を含む例示的な集積回路５００についてのブロック図である。集積回路５００は、集積回路３００（図３）として実装、製造、及びボンディングされ得る。集積回路５００には、ＳｏＣダイ５２０とＤＤＲ ＳＤＲＡＭ５４０とが含まれる。ＳｏＣ回路５２０は、ＳｏＣダイ３２０に対応する。ＤＤＲ ＳＤＲＡＭ５４０は、ＤＲＡＭダイ３３０，３５０，３７０の１つ以上に対応する。ＳｏＣ回路５２０及びＤＤＲ ＳＤＲＡＭ５４０は、トランジスタレベルインターフェース５３０を介して相互に通信可能に結合されている。トランジスタレベルインターフェース５３０は、バンプ無しインターコネクタ３２１，３２２，３２３，３２４（図３）を含む複数のバンプ無しインターコネクタ等のＳｏＣ回路５２０とＤＤＲ ＳＤＲＡＭ５４０との間の複数のインターコネクタを含む。ＳｏＣ回路５２０には、メモリコントローラ５２５が含まれる。ＤＤＲ ＳＤＲＡＭ５４０には、レジスタ５４１及びＤＲＡＭセルアレイ５４５が含まれる。
ＳｏＣ回路５２０のメモリコントローラ５２５は、トランジスタレベルインターフェース５３０の１つ以上のインターコネクタを介してトランジスタレベル操作信号（transistor-level operation signal）及びトランジスタレベルアドレス信号（transistor-level address signal）をＤＤＲ ＳＤＲＡＭ５４０へと送信するように構成されており、これはその中のデータにアクセスするためになされる。メモリコントローラ５２５は、トランジスタレベルインターフェース５３０の１つ以上のインターコネクタを介して、トランジスタレベルデータ信号（transistor-level data signal）を、ＤＤＲ ＳＤＲＡＭ５４０へと送信し或いはＤＤＲ ＳＤＲＡＭ４４０から受信するようにも構成されている。
レジスタ５４１及びＤＲＡＭセルアレイ５４５は、図４を参照してレジスタ４４１及びＤＲＡＭセルアレイ４４５について上述された動作と似たように動作するように構成されている。
集積回路５００（図５）において、メモリアクセス回路５５０は、メモリコントローラ５２５と、トランジスタレベルインターフェース５３０と、レジスタ５４１とを含む。メモリアクセス回路５５０は、ＳｏＣ回路５２０とＤＤＲ ＳＤＲＡＭ５４０との間でのデータアクセスのために用いられる。メモリアクセス回路１５０（図１Ｂ）と比較するに、メモリアクセス回路５５０は、ＤＤＲ Ｉ／Ｏ回路１２１、ＤＤＲ制御ロジック回路１２３、ＤＤＲ Ｉ／Ｏ回路１４１、及びＤＤＲ ＰＨＹインターフェース回路１４３に対応するものを含まない。ＳｏＣ回路５２０は、メモリアクセス回路５５０のみによってＤＲＡＭセルアレイ５４５内のデータにアクセスできる。なぜならば、ＳｏＣ回路５２０とＤＤＲ ＳＤＲＡＭ５４０とはトランジスタレベル信号を交換できるからである。メモリアクセス回路１５０ではなくメモリアクセス回路５５０を用いることによって、従来型の集積回路１００に比して、より短いアクセスレイテンシと、より少ない電力消費と、集積回路５００内でのデータアクセス用の物理領域がより小さくなることとがもたらされる。
図６は、本開示のいくつかの実施形態による、例示的なＤＲＡＭ６００についてのブロック図である。ＤＲＡＭ６００は、ＤＲＡＭダイ３３０，３５０，３７０（図３）、ＤＤＲ ＳＤＲＡＭ４４０（図４）、及び／又はＤＤＲ ＳＤＲＡＭ５４０（図５）として実装され得る。ＤＲＡＭ６００は、Ｉ／Ｏ接続インターフェース６１０、電力生成器６２０、ＤＲＡＭセルアレイ６３０、行デコーダ６３１、列デコーダ６３２、書き込みドライバ６４０、読み出し検出アンプ６５０、入力データレジスタ６６０、及び出力データレジスタ６７０を含む。ＤＲＡＭセルアレイ６３０は、ＤＲＡＭセルアレイ４４５（図４）及び／又はＤＲＡＭセルアレイ５４５（図５）に対応する。入力データレジスタ６６０及び／又は出力データレジスタ６７０は、レジスタ４４１（図４）及び／又はレジスタ５４１（図５）に対応する。
Ｉ／Ｏ接続インターフェース６１０は複数の導線を含むのであって、これは、外部電力（ＶＥＸＴ）、バンク制御信号、クロック信号（ＣＫ）、行アドレス信号（Row Address）、列アドレス信号（Column Address）、書き込みデータストロボ信号（WDQS）、書き込みデータ信号（ＷＤＱ）、書き込みデータマスク信号（ＷＤＭ）、及び読み出しデータストロボ信号（ＲＤＱＳ）を受信するように構成されており、また、読み出しデータ信号（ＲＤＱ）を送信するように構成されている。
ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、外部信号線に結合して、メモリセルアレイ内のデータにアクセスするための外部メモリコントローラからのトランジスタレベル操作信号を直接的に受信するように構成されている。例えば、ＤＲＡＭ６００がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、ＤＲＡＭセルアレイ６３０はＤＲＡＭセルアレイ５４５に対応する。Ｉ／Ｏ接続インターフェース６１０は、ＤＤＲ ＳＤＲＡＭ５４０とＳｏＣ回路５２０との間の複数の信号線（不図示）に結合して、ＤＲＡＭセルアレイ５４５内のデータにアクセスするためのメモリコントローラ５２５からのトランジスタレベル操作信号を直接的に受信するように構成されている。信号線は、トランジスタレベルインターフェース５３０の一部であり、故にＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）への外部信号線である。メモリコントローラ５２５からのトランジスタレベル操作信号には、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）が含まれる
ＳｏＣ回路５２０がデータをＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）へと書き込むことを意図している場合、メモリコントローラ５２５は、書き込みドライバ６４０を制御するためのバンク制御信号と書き込みデータストロボ信号（ＷＤＱＳ）とをトランジスタレベル操作信号としてＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）へと送信するように構成されている。したがって、ＤＲＡＭ６００（即ち、ＤＤＲ ＳＤＲＡＭ５４０）のＩ／Ｏ接続インターフェース６１０は、トランジスタレベルインターフェース５３０の信号線に結合して、書き込みドライバ６４０を制御するためのバンク制御信号と書き込みデータストロボ信号（ＷＤＱＳ）とをメモリコントローラ５２５から直接的に受信して、データをＤＲＡＭセルアレイ５４５に書き込むように構成されている。ここで用いるに、バンク制御信号及び書き込みデータストロボ信号（ＷＤＱＳ）を直接的に受信するということは、メモリコントローラ５２５からのこれらの信号が、バッファ又は他の回路によって増幅されずに、Ｉ／Ｏ接続インターフェース６１０によって受信されるということを意味する。
いくつかの実施形態では、トランジスタレベル操作信号は相補型金属酸化膜半導体（ＣＭＯＳ）レベル信号である。例えば、図５を参照して示されるように、トランジスタレベルインターフェース５３０は、バンプ無しインターコネクタ３２１，３２２，３２３，３２４（図３）を含む複数のバンプ無しインターコネクタ等のＳｏＣ回路５２０とＤＤＲ ＳＤＲＡＭ５４０との間の複数のインターコネクタを含む。トランジスタレベルインターフェース５３０のインターコネクタは高い抵抗値を有してはおらず、したがって、ＳｏＣ回路５２０とＤＤＲ ＳＤＲＡＭ５４０との間での相互接続について重大なＲＣ遅延を起こさない。したがって、ＳｏＣ回路５２０のメモリコントローラ５２５は、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）を、集積回路チップ間ではなくトランジスタ間での通信用の電圧レベル及び／又は電流レベルにて、送信するように構成されている。いくつかの実施形態では、ＳｏＣ回路５２０及びＤＤＲ ＳＤＲＡＭ５４０はそれぞれＣＭＯＳ回路を含む。メモリコントローラ５２５は、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）を、ＳｏＣ回路５２０及びＤＤＲ ＳＲＡＭ５４０のＣＭＯＳトランジスタ間での通信用の電圧レベル及び／又は信号強度にて、送信するように構成されている。
電力生成器６２０は、外部（external）電力源からの入力（input）電力（ＶＥＸＴ）をＩ／Ｏ接続インターフェース６１０を介して受電するように構成されている。電力生成器６２０は、入力電力（ＶＥＸＴ）に基づいて内部（internal）電力を生成するようにも構成されている。電力生成器６２０は、内部電力をＤＲＡＭセルアレイ６３０及び／又はＤＲＡＭ６００の他のコンポーネントに供給するように構成されている。
いくつかの実施形態では、ＤＲＡＭは電力生成器を含まず、代わりに、１つ以上の外部電力源からの電力がＤＲＡＭのコンポーネントに供給される。
ＤＲＡＭセルアレイ６３０は、複数のＤＲＡＭセル（即ち、メモリセル）を含む。ＤＲＡＭセルは、行及び列に配列されている。各ＤＲＡＭセルは、例えば、パストランジスタによって列ライン（或いは桁ライン若しくはビットライン）へと接続されたキャパシタを含む。列ラインは、列として配列されている複数のＤＲＡＭセルに接続されている。行ライン（或いはワードライン）も、行として配列されている複数のＤＲＡＭセルに接続されている。ＤＲＡＭセルの行及び列ラインは、例えばメモリコントローラ５２５等のメモリコントローラからのメモリアドレスに即して選択される。
行デコーダ（row decoder）６３１は、行アドレスデコーダ（row address decoder）（即ち、復号回路）を含み、ＤＲＡＭセルアレイ６３０に結合されている。行デコーダ６３１は、外部的に生成されたトランジスタレベル行アドレス信号（Row Address）をＩ／Ｏ接続インターフェース６１０を介して直接的に受信するようにも結合されている。ここで用いるに、トランジスタレベル行アドレス信号をＩ／Ｏ接続インターフェース６１０を介して直接的に受信するということは、行デコーダ６３１が、信号バッファリング又は駆動能力の向上を伴わずに、ＤＲＡＭ６００へのトランジスタレベル行アドレス信号（Row Address）入力をＩ／Ｏ接続インターフェース６１０を介して受信するということを意味する。例えば、メモリコントローラ５２５（図５）は、トランジスタレベル行アドレス信号（Row Address）を生成してＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）へと送信するように構成されている。メモリコントローラ５２５は、ＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）に対して外部回路である。行デコーダ６３１がトランジスタレベル行アドレス信号（Row Address）を復号した後、行デコーダ６３１は、トランジスタレベル行アドレス信号（Row Address）内の行アドレスに基づいてＤＲＡＭセルアレイ６３０内のＤＲＡＭセルの１つ以上の行ラインを選択するように構成されている。
列デコーダ６３２は、列アドレスデコーダ（即ち、復号回路）を含み、ＤＲＡＭセルアレイ６３０に結合されている。列デコーダ６３２は、外部的に生成されたトランジスタレベル列アドレス信号（Column Address）をＩ／Ｏ接続インターフェース６１０を介して直接的に受信するようにも結合されている。ここで用いるに、トランジスタレベル列アドレス信号をＩ／Ｏ接続インターフェース６１０を介して直接的に受信するということは、列デコーダ６３２が、信号バッファリング又は駆動能力の向上を伴わずに、ＤＲＡＭ６００へのトランジスタレベル列アドレス信号（Column Address）入力をＩ／Ｏ接続インターフェース６１０を介して受信するということを意味する。例えば、メモリコントローラ５２５（図５）は、トランジスタレベル列アドレス信号（Column Address）を生成してＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）へと送信するように構成されている。メモリコントローラ５２５は、ＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）に対して外部回路である。列デコーダ６３２がトランジスタレベル列アドレス信号（Column Address）を復号した後、列デコーダ６３２は、トランジスタレベル列アドレス信号（Column Address）内の列アドレスに基づいてＤＲＡＭセルアレイ６３０内のＤＲＡＭセルの１つ以上の列ラインを選択するように構成されている。
書き込みドライバ６４０は、入力データレジスタ６６０とＤＲＡＭセルアレイ６３０との間にて結合された書き込みドライバ回路を含む。書き込みドライバ６４０は、入力データレジスタ６６０からのデータ信号であってＤＲＡＭセルアレイ６３０に書き込まれるべきデータ信号を駆動するように構成されている。
読み出し検出アンプ６５０は、出力データレジスタ６７０とＤＲＡＭセルアレイ６３０との間にて結合された読み出し検出アンプ回路を含む。読み出し検出アンプ６５０は、ＤＲＡＭセルアレイ６３０からのデータ信号であって出力データレジスタ６７０によって保持されるべきデータ信号を検出及び増幅するように構成されている。
入力データレジスタ６６０は、書き込み操作について入力データを保持するように構成された複数のデータレジスタを含む。入力データレジスタ６６０は、Ｉ／Ｏ接続インターフェース６１０を介して、外部メモリコントローラから書き込みデータストロボ信号（ＷＤＱＳ）及びデータバスから書き込みデータ信号（ＷＤＱ）を受信するように構成されている。入力データレジスタ６６０は、書き込みデータ信号（ＷＤＱ）内のデータを書き込みデータストロボ信号（ＷＤＱＳ）に基づいて保持するように構成されている。外部メモリコントローラは、ＤＲＡＭ６００がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、例えばメモリコントローラ５２５とされることができる。データバスは、例えば、トランジスタレベルインターフェース５３０（図５）の一部であり、また、ＤＤＲ ＳＤＲＡＭ５４０とＳｏＣ回路５２０との間の複数のデータ信号線を含む。データ信号線は、ＳｏＣ回路５２０からＤＤＲ ＳＤＲＡＭ５４０へと向かう単方向のものとされるか、或いは、ＤＤＲ ＳＤＲＡＭ５４０とＳｏＣ回路５２０との間での双方向のものとされ得る。
出力データレジスタ６７０は、読み出し操作について出力データを保持するように構成された複数のデータレジスタを含む。出力データレジスタ６７０は、Ｉ／Ｏ接続インターフェース６１０を介して、外部メモリコントローラから読み出しデータストロボ信号（ＲＤＱＳ）を受信するように構成されている。出力データレジスタ６７０は、読み出し検出アンプ６５０からのデータを保持し、読み出しデータストロボ信号（ＲＤＱＳ）に基づいてデータバスへ送信するために、データをＩ／Ｏ接続インターフェース６１０に提供するようにも構成されている。Ｉ／Ｏ接続インターフェース６１０は、データバス上のデータを含む読み出しデータ信号（ＲＤＱ）を送信するように構成されている。外部メモリコントローラは、ＤＲＡＭ６００がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、例えばメモリコントローラ５２５とされることができる。データバスは、例えば、トランジスタレベルインターフェース５３０（図５）であり、また、ＤＤＲ ＳＤＲＡＭ５４０とＳｏＣ回路５２０との間の複数のデータ信号線を含む。データ信号線は、ＤＤＲ ＳＤＲＡＭ５４０からＳｏＣ回路５２０へと向かう単方向のものとされるか、或いは、ＤＤＲ ＳＤＲＡＭ５４０とＳｏＣ回路５２０との間での双方向のものとされ得る。
書き込みデータ信号（ＷＤＱ）のためのデータ信号線及び読み出しデータ信号（ＲＤＱ）のためのデータ信号線は共にトランジスタレベルインターフェース５３０（図５）内に含まれており、したがって、ＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）への外部信号線である。
いくつかの実施形態では、書き込みデータ信号（ＷＤＱ）用の双方向データ信号線（data signal line）は、読み出しデータ信号（ＲＤＱ）用の双方向データ信号線と同様である。代替的には、書き込みデータ信号（ＷＤＱ）用の双方向データ線（data line）は、読み出しデータ信号（ＲＤＱ）用の双方向データ線と異なるものとされる。
いくつかの実施形態では、ＤＲＡＭ６００は、読み出し又は書き込み操作信号を含むトランジスタレベル操作信号を受信する。ＤＲＡＭ６００は、ＤＲＡＭセルアレイ６３０とＩ／Ｏ接続インターフェース６１０との間に結合されており読み出し又は書き込み操作信号に即してデータ信号をそれぞれ直接的に送信又は直接的に受信するための複数のレジスタを含む。例えば、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、書き込みドライバ６４０又は読み出し検出アンプ６５０を制御するためのバンク制御信号を、読み出し又は書き込み操作信号を含むトランジスタレベル操作信号として受信するように構成されている。ＤＲＡＭ６００は、ＤＲＡＭセルアレイ６３０とＩ／Ｏ接続インターフェース６１０との間に結合されておりバンク制御信号内の読み出し又は書き込み操作信号に即してデータ信号を直接的に受信又は直接的に送信するための入力データレジスタ６６０及び出力データレジスタ６７０を含む。
いくつかの実施形態では、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、トランジスタレベルデータ信号を送信（transmit）又は受信（receive）するように構成されたデータＩ／Ｏ接続インターフェースを含む。図６に示されるように、Ｉ／Ｏ接続インターフェース（I/O connection interface）６１０は、データＩ／Ｏ接続インターフェース（data I/O connection interface）６１２を含む。データＩ／Ｏ接続インターフェース６１２は、書き込みデータ信号（ＷＤＱ）を受信（receive）し、また、読み出しデータ信号（ＲＤＱ）を出力（output）するように構成されている複数の導線を含む。図３を参照して上述されているように、ＤＲＡＭ６００がＤＲＡＭダイ３３０として実装されている場合、書き込みデータ信号（ＷＤＱ）及び読み出しデータ信号（ＲＤＱ）は共にトランジスタレベルデータ信号である。書き込みデータ信号（ＷＤＱ）は、複数の入力データを含む。読み出しデータ信号（ＲＤＱ）は、複数の出力データを含む。ＤＲＡＭ６００は、ＤＲＡＭセルアレイ６３０とＩ／Ｏ接続インターフェース６１０との間に結合された入力データレジスタ６６０及び出力データレジスタ６７０を含むのであり、書き込みデータ信号（ＷＤＱ）内の入力データ或いは読み出しデータ信号（ＲＤＱ）内の出力データを保持する。
いくつかの実施形態では、Ｉ／Ｏ接続インターフェース６１０は、信号バッファリング又は駆動能力向上なくして、トランジスタレベル操作信号をＩ／Ｏ接続インターフェース６１０を通して伝導させるように構成されている。例えば、図６にて示されているように、Ｉ／Ｏ接続インターフェース６１０は、信号バッファリング又は駆動能力向上なくして、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）をＩ／Ｏ接続インターフェース６１０を通して伝導させるように構成されている。Ｉ／Ｏ接続インターフェース６１０は、バッファ或いはドライバを含まない。
いくつかの実施形態では、外部信号線は、複数の信号線を含む。Ｉ／Ｏ接続インターフェース６１０は、複数の信号線に接続するための複数のコネクタを含む。コネクタの隣接するもの同士の間の間隔は１０μm以下且つ４．５μm以上とされる。例えば、ＤＲＡＭ６００がＤＲＡＭダイ３３０（図３）として実装されている場合、ＳｏＣダイ３２０の複数の導線（不図示）は、複数のバンプ無しインターコネクタを介してＤＲＡＭダイ３３０の複数の導線（不図示）へと接続されている。ＳｏＣダイ３２０の導線は、ＤＲＡＭダイ３３０への外部信号線である。ＤＲＡＭ６００（即ち、ＤＲＡＭダイ３３０）のＩ／Ｏ接続インターフェース６１０は、ＳｏＣダイ３２０の導線に結合して、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）をＳｏＣダイ３２０から直接的に受信するように構成されている。Ｉ／Ｏ接続インターフェース６１０は、ＳｏＣダイ３２０の導線に接続するための複数のコネクタ（例えば、ＤＲＡＭダイ３３０（即ち、ＤＲＡＭ６００）の導線の端部等）を含む。
コネクタの隣接するもの同士の間の最小間隔は、ＳｏＣダイとＤＲＡＭダイとの間のインターコネクタのサイズ及び半導体プロセスに応じて決定されよう。例えば、慣用的な標準型Ｃ４バンプに関してはサイズが１００μｍであり、また、標準型Ｃ４バンプについてのバンプピッチは１５０～２００μｍである。したがって、ＤＲＡＭダイのコネクタの隣接するもの同士の間の最小間隔は、１５０μｍである。ここでいう間隔とは、ＤＲＡＭダイのコネクタの隣接するもの同士の間の心心間隔である。別の例を挙げるに、慣用的なマイクロＣ４バンプは、サイズが２０～３０μｍであり、マイクロＣ４バンプのバンプピッチは３０～６０μｍである。ＤＲＡＭダイのコネクタの隣接するもの同士の間の最小間隔は、３０μｍである。
ＳｏＣダイ３２０とＤＲＡＭダイ３３０との間のバンプ無しインターコネクタは、サイズが例えば５μｍ、３μｍ、若しくは２μｍであり、また、バンプ無しインターコネクタのピッチは１０μｍ或いは１０μｍ未満である。半導体処理の技術ノードが小型化すれば、バンプ無しインターコネクタのサイズも小型化する。したがって、バンプ無しインターコネクタのピッチも小型化する。例示的な７ｎｍ半導体プロセスにおいては、コネクタの隣接するもの同士の間の最小間隔は、約９μｍとなろう。例示的な５ｎｍ半導体プロセスにおいては、コネクタの隣接するもの同士の間の最小間隔は、約６μｍとなろう。例示的な３ｎｍ半導体プロセスにおいては、コネクタの隣接するもの同士の間の最小間隔は、約４．５μｍとなろう。いくつかの実施形態では、コネクタの隣接するもの同士の間の間隔は最小間隔を超過できる。例えば、３ｎｍ半導体プロセスにおいて、ＤＲＡＭダイ３３０のコネクタの隣接するもの同士の間の間隔は、４．５～６μｍ又はそれより大きい間隔とし得る。別の例を挙げるに、５ｎｍ半導体プロセスにおいて、ＤＲＡＭダイ３３０のコネクタの隣接するもの同士の間の間隔は、６～９μｍ又はそれより大きい間隔とし得る。別の例を挙げるに、７ｎｍ半導体プロセスにおいて、ＤＲＡＭダイ３３０のコネクタの隣接するもの同士の間の間隔は、９～１０μｍ又はそれより大きい間隔とし得る。上述したように、ここでいう間隔とは、ＤＲＡＭダイのコネクタの隣接するもの同士の間の心心間隔である。
ＳｏＣ回路５２０がデータをＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）から読み出すことを意図している場合、メモリコントローラ５２５は、読み出し検出アンプ６５０を制御するためのバンク制御信号と読み出しデータストロボ信号（ＲＤＱＳ）とをトランジスタレベル操作信号としてＤＤＲ ＳＤＲＡＭ５４０（即ち、ＤＲＡＭ６００）へと送信するように構成されている。したがって、ＤＲＡＭ６００（即ち、ＤＤＲ ＳＤＲＡＭ５４０）のＩ／Ｏ接続インターフェース６１０は、トランジスタレベルインターフェース５３０の信号線に結合して、読み出し検出アンプ６５０を制御するためのバンク制御信号と読み出しデータストロボ信号（ＲＤＱＳ）とをメモリコントローラ５２５から直接的に受信して、ＤＲＡＭセルアレイ５４５内のデータを読み出すように構成されている。
従来型のＤＤＲ ＳＤＲＡＭ２００（図２）と比較するに、ＤＲＡＭ６００は、コマンドデコーダ２２０、バンク制御ロジック回路２２２、アドレスレジスタ２３０、及びＩ／Ｏドライバ２７０に対応するものを含まない。これらの回路を欠く故に、従来型のＤＤＲ ＳＤＲＡＭ２００と比較すると、ＤＲＡＭ６００は、より効率的なデータアクセスをもたらし、より少ない電力を消費し、また、より小さな回路面積で済む。
図７は、本開示のいくつかの実施形態による、例示的なメモリ回路についての例示的なタイミング図７００である。タイミング図７００は、ＤＲＡＭ６００のタイミング図とし得る。タイミング図７００は、第１のクロック信号（ＣＫ＿Ｔ）、第２のクロック信号（ＣＫ＿Ｂ）、行アドレス信号（ＲＡ）、アクティブ信号（ＡＣＴ）、検出アンプ有効化信号（ＳＡＥＮ）、列アドレス信号（ＣＡ）、書き込み制御信号（ＷＲ）、列選択ライン信号（ＣＳＬ）、書き込みデータストロボ信号（ＷＤＱＳ）、書き込みデータ信号（ＷＤＱ）、読み出しデータストロボ信号（ＲＤＱＳ）、及び読み出しデータ信号（ＲＤＱ）を含む。ＤＲＡＭ６００が例えばＤＤＲ ＳＤＲＡＭ５４０として実装されている場合、メモリコントローラ５２５は、送信を行って又はＳｏＣ回路５２０を制御してこれらの信号をＤＲＡＭ６００（即ち、ＤＤＲ ＳＤＲＡＭ５４０）へと送信するように構成されている（但し、ＲＤＱについてはこの限りではない）。
第１のクロック信号（ＣＫ＿Ｔ）及び第２のクロック信号（ＣＫ＿Ｂ）は差動クロック信号であり、位相が逆転している。クロック信号（ＣＫ＿Ｔ，ＣＫ＿Ｂ）の一方又は両方はＤＲＡＭ６００（図６）のクロック信号に対応する。行アドレス信号（ＲＡ）及び列アドレス信号（ＣＡ）は、それぞれ、ＤＲＡＭ６００（図６）の行アドレス信号（Row Address）及び列アドレス信号（Column Address）に対応する。アクティブ信号（ＡＣＴ）、検出アンプ有効化信号（ＳＡＥＮ）、書き込み制御信号（ＷＲ）、及び列選択ライン信号（ＣＳＬ）は、ＤＲＡＭ６００（図６）のバンク制御信号に対応する。書き込みデータストロボ信号（ＷＤＱＳ）、書き込みデータ信号（ＷＤＱ）、読み出しデータストロボ信号（ＲＤＱＳ）、及び読み出しデータ信号（ＲＤＱ）は、ＤＲＡＭ６００（図６）の書き込みデータストロボ信号（ＷＤＱＳ）、書き込みデータ信号（ＷＤＱ）、読み出しデータストロボ信号（ＲＤＱＳ）、及び読み出しデータ信号（ＲＤＱ）に対応する。
ＤＲＡＭ６００は、次の操作をなすように構成されている：アクティブ７１０、読み出し７２０、読み出し７３０、書き込み７４０、書き込み７５０、及びプリチャージ７６０。アクティブ信号（ＡＣＴ）が低位から高位に遷移して、高位に留まった場合、ＤＲＡＭ６００はアクティベートされ（アクティブ７１０操作）、また、行デコーダ６３１は、行アドレス信号（ＲＡ）から行アドレス（ＲＯＷ）を復号するように構成される。１クロック周期以内に、検出アンプ有効化信号（ＳＡＥＮ）も低位から高位に遷移して高位に留まる。ＳＡＥＮが高位にあることによって、書き込み及び／又は読み出し操作のために書き込みドライバ６４０及び／又は読み出し検出アンプ６５０が有効化される。
行アドレスストロボ（ＲＡＳ）について列アドレスストロボ（ＣＡＳ）が遅延された後（RAS-to-CAS delay）、第１列アドレス（ＣＯＬ－１）が列アドレス信号（ＣＡ）内にて提供されて、また、読み出し７２０操作をなすために列選択ライン信号（ＣＳＬ）がアクティベートされる。列デコーダ６３２は、列選択ライン信号（ＣＳＬ）に基づいて列アドレス信号（ＣＡ）内の列アドレス（ＣＯＬ－１）を復号するように構成されている。読み出し検出アンプ６５０は、行アドレス（ＲＯＷ）及び列アドレス（ＣＯＬ－１）に基づいてＤＲＡＭセルアレイ６３０内のデータ信号について検出及び増幅をなして、また、データ信号を出力データレジスタ６７０に提供するように構成されている。読み出しレイテンシの後、読み出しデータストロボ信号（ＲＤＱＳ）がアクティベートされて、また、ＤＲＡＭ６００は、読み出しデータ信号（ＲＤＱ）内のデータＲ０，Ｒ１を送信するように構成されている。
CAS-to-CAS遅延の後、列アドレス信号（ＣＡ）内にて第２の列アドレス（ＣＯＬ－２）が提供され、また、列選択ライン信号（ＣＳＬ）が読み出し７３０操作をなすためにアクティベートされる。アクティブ７１０操作と似たように、読み出しレイテンシ遅延の後、読み出しデータストロボ信号（ＲＤＱＳ）がアクティベートされて、また、ＤＲＡＭ６００は、読み出しデータ信号（ＲＤＱ）内のデータＲ２，Ｒ３を送信するように構成されている。
書き込み７４０操作の１クロック周期前に際しては、書き込みデータ信号（ＷＤＱ）はデータＷ０，Ｗ１を含んでいる。書き込みデータストロボ信号がアクティベートされて、入力データレジスタ６６０がトリガされて、データＷ０，Ｗ１が保持される。列アドレス信号（ＣＡ）内にて第３の列アドレス（ＣＯＬ－３）が提供されて、また、列選択ライン信号（ＣＳＬ）が書き込み７４０操作をなすためにアクティベートされた場合、書き込みドライバ６４０は、データＷ０，Ｗ１をＤＲＡＭセルアレイ６３０に書き込むように構成される。
ＤＲＡＭ６００は、書き込み７５０操作をなしてデータＷ２及びＷ３をＤＲＡＭセルアレイ６３０内へと書き込むように構成されており、これは行アドレス及び列アドレス（ＣＯＬ－４）に基づいてなされ、書き込み７４０操作について上述したのと同様のステップによってなされる。
書き込み７５０操作後、メモリコントローラ５２５は、アクティブ信号（ＡＣＴ）を高位から低位に遷移させるように構成されている。ＤＲＡＭ６００は、プリチャージ７６０操作をなしてＤＲＡＭセルアレイ６３０の１つ以上のバンクをチャージするように構成されている。
図８は、本開示のいくつかの実施形態による、例示的なメモリ回路にての例示的なデータアクセス方法８００についての流れ図である。方法８００は、ＤＲＡＭダイ３３０，３５０，３７０、ＤＤＲ ＳＤＲＭ４４０、ＤＤＲ ＳＤＲＡＭ５４０、ＤＲＡＭ６００、及び／又は他のメモリ回路によって実現されてもよい。方法８００は次のステップを含む：トランジスタレベル操作信号を受信するステップ（Ｓ８１０）；トランジスタレベルアドレス信号を受信するステップ（Ｓ８２０）；トランジスタレベル操作信号に即してトランジスタレベルデータ信号を送信又は受信するステップ（Ｓ８３０）；及び電力源から入力電力（input power）を受電し、入力電力に基づいて内部電力（internal power）を生成し、また、メモリ回路のメモリセルアレイに対して内部電力を供給するステップ（Ｓ８４０）。
Ｓ８１０は、トランジスタレベル操作信号を受信するステップを含む。例えば、ＤＲＡＭ６００（図６）がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、ＤＲＡＭセルアレイ５４５内のデータにアクセスするためのＳｏＣ回路５２０のメモリコントローラ５２５からのトランジスタレベル操作信号を直接的に受信するように構成されている。メモリコントローラ５２５からのトランジスタレベル操作信号には、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）が含まれる書き込みドライバ６４０を制御するためのバンク制御信号と書き込みデータストロボ信号（ＷＤＱＳ）とを含むトランジスタレベル操作信号は、書き込み操作を示す。読み出し検出アンプ６５０を制御するためのバンク制御信号と読み出しデータストロボ信号（ＲＤＱＳ）とを含むトランジスタレベル操作信号は、読み出し操作を示す。
Ｓ８２０は、トランジスタレベルアドレス信号を受信するステップを含む。例えば、ＤＲＡＭ６００（図６）がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、ＤＲＡＭセルアレイ５４５内のデータにアクセスするためのＳｏＣ回路５２０のメモリコントローラ５２５からのトランジスタレベル行アドレス信号（Row Address）及びトランジスタレベル列アドレス信号（Column Address）を受信するように構成されている。
Ｓ８３０は、トランジスタレベル操作信号に即してトランジスタレベルデータ信号を送信又は受信するステップを含む。例えば、ＤＲＡＭ６００（図６）がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、読み出し検出アンプ６５０を制御するためのバンク制御信号及び読み出しデータストロボ信号（ＲＤＱＳ）がメモリコントローラ５２５からのトランジスタレベル操作信号に含まれているならば、トランジスタレベルデータ信号（ＲＤＱ）をＳｏＣ回路５２０へと送信するように構成されている。代替的には、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、書き込みドライバ６４０を制御するためのバンク制御信号及び書き込みデータストロボ信号（ＷＤＱＳ）がメモリコントローラ５２５からのトランジスタレベル操作信号に含まれているならば、トランジスタレベルデータ信号（ＷＤＱ）をＳｏＣ回路５２０から受信するように構成されている。
Ｓ８４０には、電力源から入力電力（input power）を受電し、入力電力に基づいて内部電力（internal power）を生成し、また、メモリ回路のメモリセルアレイに対して内部電力を供給することが含まれる。例えば、ＤＲＡＭ６００（図６）の電力生成器６２０は、外部（external）電力源からの入力（input）電力（ＶＥＸＴ）をＩ／Ｏ接続インターフェース６１０を介して受電するように構成されている。電力生成器６２０は、入力電力（ＶＥＸＴ）に基づいて内部（internal）電力を生成するようにも構成されている。電力生成器６２０は、内部電力をＤＲＡＭセルアレイ６３０及び／又はＤＲＡＭ６００の他のコンポーネントに供給するように構成されている。
いくつかの実施形態では、Ｓ８１０のトランジスタレベル操作信号はＣＭＯＳレベル信号である。例えば、ＳｏＣ回路５２０及びＤＤＲ ＳＤＲＡＭ５４０はそれぞれＣＭＯＳ回路を含み得る。ＳｏＣ回路５２０のメモリコントローラ５２５は、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）を、トランジスタレベル操作信号として、ＳｏＣ回路５２０及びＤＤＲ ＳＲＡＭ５４０のＣＭＯＳトランジスタ間での通信用の電圧レベル及び／又は電流レベルにて、送信するように構成されている。
いくつかの実施形態では、Ｓ８１０でのトランジスタレベル操作信号を受信するステップには、読み出しストロボ信号或いは書き込みストロボ信号を受信することが含まれる。例えば、ＤＲＡＭ６００（図６）がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、バンク制御信号、書き込みデータストロボ信号（ＷＤＱＳ）、及び／又は読み出しデータストロボ信号（ＲＤＱＳ）をトランジスタレベル操作信号として受信するように構成されている。書き込みデータストロボ信号（ＷＤＱＳ）を含むトランジスタレベル操作信号は、書き込み操作を示す。読み出しデータストロボ信号（ＲＤＱＳ）を含むトランジスタレベル操作信号は、読み出し操作を示す。
いくつかの実施形態では、Ｓ８３０のトランジスタレベルデータ信号を受信するステップは、第１のトランジスタレベルデータ信号をメモリ回路の複数の第１のレジスタ内へと直接的に受信することを含み、また、Ｓ８３０のトランジスタレベルデータ信号を送信するステップは、第２のトランジスタレベルデータ信号をメモリ回路の複数の第２のレジスタから直接的に送信することを含む。例えば、ＤＲＡＭ６００（図６）は、書き込み操作にて、トランジスタレベル書き込みデータ信号（ＷＤＱ）を、データバス（例えば、トランジスタレベルインターフェース５３０，５４０）から、ＤＲＡＭ６００の入力データレジスタ６６０内へと、直接的に受信するように構成されている。別の例では、ＤＲＡＭ６００（図６）は、読み出し操作にて、トランジスタレベル読み出しデータ信号（ＲＤＱ）を、ＤＲＡＭ６００の出力データレジスタ６７０から、データバス（例えば、トランジスタレベルインターフェース５３０，５４０）へと、直接的に受信するように構成されている。
いくつかの実施形態では、Ｓ８３０におけるトランジスタレベルデータ信号は、信号バッファリング又は駆動能力向上なくして、メモリ回路の複数のレジスタから直接的に送信される或いは該メモリ回路の複数のレジスタ内へと直接的に受信される。例えば、ＤＲＡＭ６００（図６）のデータＩ／Ｏ接続インターフェース６１２は、何らのバッファもドライバも含まない。読み出し操作では、ＤＲＡＭ６００は、信号バッファリング又は駆動能力向上なくして、トランジスタレベル読み出しデータ信号（ＲＤＱ）をデータＩ／Ｏ接続インターフェース６１２を介して出力データレジスタ６７０から直接的に送信するように構成されている。書き込み操作では、ＤＲＡＭ６００は、信号バッファリング又は駆動能力向上なくして、トランジスタレベル書き込みデータ信号（ＷＤＱ）をデータＩ／Ｏ接続インターフェース６１２を介して入力データレジスタ６６０内へと直接的に受信するように構成されている。
いくつかの実施形態では、Ｓ８２０のトランジスタレベルアドレス信号を受信するステップは、トランジスタレベル行アドレス信号を受信すること及びトランジスタレベル列アドレス信号を受信することを含む。例えば、ＤＲＡＭ６００（図６）がＤＤＲ ＳＤＲＡＭ５４０（図５）として実装されている場合、ＤＲＡＭ６００のＩ／Ｏ接続インターフェース６１０は、ＤＲＡＭセルアレイ５４５内のデータにアクセスするためのＳｏＣ回路５２０のメモリコントローラ５２５からのトランジスタレベル行アドレス信号（Row Address）及びトランジスタレベル列アドレス信号（Column Address）を受信するように構成されている。
いくつかの実施形態では、開示のメモリ回路は、任意のタイプの情報を格納するために供される任意の適切なタイプのマスストレージを含み得るのであり、例えば揮発性若しくは不揮発性、磁気的、半導体型、光学式、リムーバブル型、非リムーバブル型、又は他のタイプの記憶装置又は有形（即ち、非一時的）のコンピュータ可読媒体が含まれ、非限定的にはＲＯＭ、フラッシュメモリ、ＤＲＡＭ、及び静的ＲＡＭが含まれる。
データアクセス用のチップ（chip）、メモリ回路、及び方法に関する開示のシステムに対して様々な変更及びバリエーションを拵え得ることは当業者にとって自明である。明細書の検討及びデータアクセス用のチップ、メモリ回路、及び方法に関する開示のシステムの実用を通じて、他の実施形態が当業者にとって自明となる。明細書及び事例は例示的に過ぎないものとして意図されており、真の範囲は添付の特許請求の範囲及びそれらの等価物によって示される。
発明のデータアクセス用のシステムオンチップ、メモリ回路、及び方法は、データアクセス効率を向上させるために適用できる。
100, 300, 400, 500 集積回路
125, 425, 525 メモリコントローラ
120, 320 ＳｏＣダイ
121, 141 ＤＤＲ Ｉ／Ｏ回路
123 ＤＤＲ制御ロジック回路
122, 142 物理（ＰＨＹ）インターフェース回路
130 ＤＤＲインターフェース
131, 133 マイクロバンプ
132 導線
140, 200, 440, 540 ＤＤＲ ＳＤＲＡＭ
143 ＤＤＲ ＰＨＹインターフェース回路
144 ロジックダイ
145, 240, 445, 545, 630 ＤＲＡＭセルアレイ
146-1, 146-2, 146-3, 146-4 ＤＲＡＭダイ
150, 450, 550 メモリアクセス回路
160 インターポーザ
180, 380 パッケージ基板
210, 620 電力生成器
220 コマンドデコーダ
222 バンク制御ロジック回路
230 アドレスレジスタ
231 列カウンタ
232 リフレッシュカウンタ
241, 631 行デコーダ
242, 632 列デコーダ
250 書き込みドライバ及び読み出し検出アンプ
260 データレジスタ
270 Ｉ／Ｏドライバ
280 データ経路コントローラ
330, 350, 370 ＤＲＡＭダイ
321, 322, 323, 324 インターコネクタ
420, 520 ＳｏＣ回路
310, 422 ＤＲＡＭ制御ロジック回路
430, 530 トランジスタレベルインターフェース
441, 541 レジスタ
600 ＤＲＡＭ
610 入出力（Ｉ／Ｏ）接続インターフェース
612 データＩ／Ｏ接続インターフェース
640 書き込みドライバ
650 読み出し検出アンプ
660 入力データレジスタ
670 出力データレジスタ
700 タイミング図
710 アクティブ
720, 730 読み出し
740, 750 書き込み
760 プリチャージ
800 方法
810, 820, 830, 840 ステップ
ACT アクティブ信号
Address 入力アドレス信号
CA, Column address 列アドレス信号
CAS 列アドレスストロボ
CK クロック信号
CK_B 第２クロック信号
CK_T 第１クロック信号
CKE クロック有効化信号
COL-1, COL-4 列アドレス
COL-2 第２列アドレス
COL-3 第３列アドレス
Command コマンド信号
CSL コマンド選択ライン（Column Select Line）信号
DM データマスク信号
DQ 入力データ信号／出力データ信号
DQS データバスストロボ信号
R0, R1, R2, R3, W0, W1, W2, W3 データ
RA, Row Address 行アドレス信号
RAS 行アドレスストロボ
RDQ トランジスタレベル読みだしデータ信号／読みだしデータ信号／トランジスタレベルデータ信号
RDQS 読み出しデータストロボ信号
SAEN 検出アンプ有効化（Sense Amplifier ENable）信号
TSV シリコン貫通電極
VEXT 入力電力／外部電力
WDM 書き込みデータマスク（Write Data Mask）信号
WDQ 書き込みデータ信号
WDQS WDQ 書き込みデータストロボ信号
WR 書き込み制御信号

Claims (14)

  1. メモリ回路であって、
    メモリセルアレイと、
    前記メモリセルアレイと結合された入出力（Ｉ／Ｏ）接続インターフェースとを備え、
    前記Ｉ／Ｏ接続インターフェースは、外部信号線に結合して、前記メモリセルアレイ内のデータにアクセスするための外部メモリコントローラからのトランジスタレベル操作信号を直接的に受信するように構成されており、
    前記メモリ回路は、更に、
    前記メモリセルアレイと結合された行アドレスデコーダと、
    前記メモリセルアレイと結合された列アドレスデコーダとを備え、
    前記行アドレスデコーダは、外部的に生成されたトランジスタレベル行アドレス信号を前記Ｉ／Ｏ接続インターフェースを介して直接的に受信するように結合されており、
    前記列アドレスデコーダは、外部的に生成されたトランジスタレベル列アドレス信号を前記Ｉ／Ｏ接続インターフェースを介して直接的に受信するように結合されており、
    電力生成器をさらに備え、該電力生成器は、
    外部電力源からの入力電力を前記Ｉ／Ｏ接続インターフェースを介して受電し、
    前記入力電力に基づいて内部電力を生成し、
    前記内部電力を前記メモリセルアレイに供給するように構成されている、メモリ回路。
  2. 請求項１に記載のメモリ回路において、前記トランジスタレベル操作信号は相補型金属酸化膜半導体（ＣＭＯＳ）レベル信号であり、
    前記トランジスタレベル操作信号は読み出し又は書き込み操作信号を含み、
    前記メモリ回路は、前記メモリセルアレイと前記Ｉ／Ｏ接続インターフェースとの間に結合された複数のレジスタをさらに備え、前記読み出し又は書き込み操作信号に即してデータ信号をそれぞれ直接的に送信又は受信する、メモリ回路。
  3. 請求項１に記載のメモリ回路において、前記Ｉ／Ｏ接続インターフェースは、
    トランジスタレベルデータ信号を送信又は受信するように構成されたデータＩ／Ｏ接続インターフェースと、
    前記メモリセルアレイと前記データＩ／Ｏ接続インターフェースとの間に結合された複数のレジスタとを備え、
    前記トランジスタレベルデータ信号は複数のデータを含み、
    前記レジスタは前記データを保持するように構成されている、メモリ回路。
  4. 請求項１に記載のメモリ回路において、更に、
    書き込み操作について入力データを保持するように構成された複数の第１のデータレジスタと、
    読み出し操作について出力データを保持するように構成された複数の第２のデータレジスタと、
    前記第１のデータレジスタと前記メモリセルアレイとの間に結合されており且つ前記メモリセルアレイ内へと書き込まれるべき前記第１のデータレジスタからの第１のデータ信号を駆動するように構成されている書き込みドライバ回路と、
    前記第２のデータレジスタと前記メモリセルアレイとの間に結合されており且つ前記第２のデータレジスタによって保持されるべき前記メモリセルアレイからの第２のデータ信号を検出及び増幅するように構成されている読み出し検出アンプ回路とを備え、
    前記外部信号線は第１のデータ信号線と第２のデータ信号線とを備え、
    前記第１のレジスタは、前記Ｉ／Ｏ接続インターフェースを介して、前記外部メモリコントローラから書き込みストロボ信号を、及び前記第１のデータ信号線から前記入力データを受信するように構成されており、
    前記第２のレジスタは、前記Ｉ／Ｏ接続インターフェースを介して、前記外部メモリコントローラから読み出しストロボ信号を受信し、また、前記読み出しストロボ信号に基づいて前記出力データを前記第２のデータ信号線に提供するように構成されている、メモリ回路。
  5. 請求項１に記載のメモリ回路において、前記Ｉ／Ｏ接続インターフェースは、信号バッファリング又は駆動能力向上なくして、前記トランジスタレベル操作信号を前記Ｉ／Ｏ接続インターフェースを通して伝導させるように構成されている、メモリ回路。
  6. 請求項１に記載のメモリ回路において、
    前記外部信号線は複数の信号線を備え、
    前記Ｉ／Ｏ接続インターフェースは前記複数の信号線に接続するための複数のコネクタを備え、前記複数のコネクタの隣接するもの同士の間の間隔は１０μm以下且つ４．５μm以上である、メモリ回路。
  7. データアクセス用の方法であって、該方法は、
    トランジスタレベル操作信号を受信するステップであって、該トランジスタレベル操作信号は読み出し又は書き込み操作に対応する、ステップと、
    トランジスタレベルアドレス信号を受信するステップと、
    前記トランジスタレベル操作信号に即してトランジスタレベルデータ信号を送信又は受信するステップとを含み、
    前記トランジスタレベル操作信号は相補型金属酸化膜半導体（ＣＭＯＳ）レベル信号であり、前記トランジスタレベル操作信号を受信するステップは読み出しストロボ信号又は書き込みストロボ信号を受信することを含む、方法。
  8. 請求項７に記載の方法において、
    前記トランジスタレベルデータ信号を受信するステップは第１のトランジスタレベルデータ信号をメモリ回路の複数の第１のレジスタ内へと直接的に受信することを含み、
    前記トランジスタレベルデータ信号を送信するステップは第２のトランジスタレベルデータ信号を前記メモリ回路の複数の第２のレジスタから直接的に送信することを含む、方法。
  9. 請求項７に記載の方法において、前記トランジスタレベルデータ信号は、信号バッファリング又は駆動能力向上なくして、メモリ回路の複数のレジスタから直接的に送信される或いは該メモリ回路の複数のレジスタ内へと直接的に受信される、方法。
  10. 請求項７に記載の方法において、前記トランジスタレベルアドレス信号を受信するステップは、
    トランジスタレベル行アドレス信号を受信することと、
    トランジスタレベル列アドレス信号を受信することとを含む、方法。
  11. 請求項７に記載の方法において、更に、
    電力源から入力電力を受電するステップと、
    前記入力電力に基づいて内部電力を生成するステップと、
    前記内部電力をメモリ回路のメモリセルアレイに供給するステップとを備える、方法。
  12. 集積回路であって、
    メモリセルアレイを備えるメモリ回路と、
    インターコネクタを介して前記メモリ回路に結合されたシステムオンチップ（ＳｏＣ）回路であって、
    トランジスタレベル操作信号であって読み出し又は書き込み操作に対応するトランジスタレベル操作信号とトランジスタレベルアドレス信号とを第１の複数の前記インターコネクタを介して前記メモリ回路へと送信するステップと、
    第２の複数の前記インターコネクタを介してトランジスタレベルデータ信号を前記メモリ回路へと送信或いは該メモリ回路から受信するステップとをなすように構成された、ＳｏＣ回路とを含む、集積回路。
  13. 請求項１２に記載の集積回路において、前記ＳｏＣ回路は、メモリコントローラであって、
    前記トランジスタレベル操作信号と前記トランジスタレベルアドレス信号とを前記第１の複数の前記インターコネクタを介して前記メモリ回路へと送信するステップをなすように構成されたメモリコントローラを備えている、集積回路。
  14. 請求項１２に記載の集積回路において、前記ＳｏＣ回路はメモリコントローラを備え、前記メモリコントローラはメモリ制御ロジック回路を備え、
    前記メモリコントローラは倍速データレート物理インターフェース回路を介して前記メモリ制御ロジック回路と通信するように構成されており、
    前記メモリ制御ロジック回路は前記トランジスタレベル操作信号と前記トランジスタレベルアドレス信号とを前記第１の複数の前記インターコネクタを介して前記メモリ回路へと送信するように構成されている、集積回路。
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