JP2018508871A - 最小限のパッケージングの複雑性で異なる外部メモリタイプをサポートするための共通のダイ - Google Patents

Abstract

制御およびアドレス（ＣＡ）信号ならびにデータ（ＤＱ）信号を伝えるように構成される論理要素と、論理要素と伝える第１の汎用物理インタフェース（ＰＨＹ）および第２の汎用ＰＨＹと、を含む構成可能なダイ、ここにおいて、第１の汎用ＰＨＹおよび第２の汎用ＰＨＹの各々は、ＣＡ ＰＨＹとしておよびＤＱ ＰＨＹとして構成可能であり、論理要素は、ＣＡ信号およびＤＱ信号を、第１のおよび第２の汎用ＰＨＹのうちの異なるものに伝えるように構成可能である。

Description

[0001] 本出願は、メモリデバイスへのチップの接続に関し、より具体的には、異なる外部メモリタイプに、ダイをシンプルなパッケージングかつ低コストで接続することに対応するための、共通のダイ上でのチップの接続に関する。

[0002] シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）は、スマートフォンおよびタブレットコンピュータのようなモバイル通信およびコンピューティングデバイスにおいて使用されるメモリの一種である。いくつかの実施形態では、ダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭまたはＤＤＲ）は、メモリのタイプ、およびメモリと通信するための関連するインタフェースを指す。さらに、低電力ＤＤＲ（ＬＰＤＤＲまたは単にＬＰ）、時にモバイルＤＤＲと称される、は、モバイルデバイスをターゲットアプリケーションとして、電力消費を削減するように設計されたＤＤＲの一種である。様々なデータ速度および電力の要件に対応するいくつかのバージョンのＬＰＤＤＲが存在する。例えば、ＬＰＤＤＲ３（また時にＬＰ３と表示される）およびＬＰＤＤＲ４（また時にＬＰ４と表示される）は、２つの最近のバージョンのＬＰＤＤＲである。ＬＰＤＤＲ４は、増加されたコストおよび／または複雑性という犠牲を払って、ＬＰＤＤＲ３に比べてより高速で通信し、かつより少ない電力を消費するように設計されている。

[0003] スマートフォンのような現代のモバイルデバイスにおけるトレンドは、電力を節約する一方で同時にますます高まったメモリ転送レートにメモリ設計の焦点を合わせている。システムオンチップ（ＳｏＣ）はしばしば、電力を節約するおよび／またはスペース要件を最小化するために、モバイルデバイスで使用される。ＳｏＣは、単一の基板上に埋め込まれた、モデムおよびアプリケーションプロセッサコアのような複数の機能ブロックを指し、それは、モバイルデバイスが複雑で電力集約的なアプリケーションを実行することを可能にする。単一の基板は時に、ダイと称され、よって複数の機能ブロックは通常単一のダイ上に実装される。

[0004] いくつかの事例では、パッケージオンパッケージ（ＰｏＰ：package-on-package）は、２つ以上のパッケージが互いの上に積み重ねられ、それらの間で信号を伝える（pass）ためのインタフェースを有するパッケージング構成を指すことができる。ＪＥＤＥＣ（The Joint Device Engineering Council）は、ＬＰＤＤＲ３ ＳＤＲＡＭメモリとインタフェースするための１つまたは複数のＰｏＰフットプリント（footprint）を標準化している。ＪＥＤＥＣには、ＬＰＤＤＲ４ ＳＤＲＡＭメモリとインタフェースするためのＰｏＰフットプリントに関する少なくとも１つの提案がある。ＬＰＤＤＲ３およびＬＰＤＤＲ４における相違は、対応するフットプリントが著しく異なるという結果をもたらす。

[0005] モバイルデバイスアプリケーションは、より多くのより速いメモリを要求し、よって傾向は、ＬＰＤＤＲ４のようなより速いメモリのためにラウティングおよびパッケージングを最適化することに、ＳｏＣ、そして対応するダイの設計の焦点を当てることとなる。しかしながら、低または中位階層（low or mid-tier）のスマートフォンに焦点を当てるマーケットのような、価格に敏感なマーケットにおいては、複数のモバイルデバイスを異なる価格ポイントにおいて提供するために、価格およびパフォーマンスをトレードオフするための柔軟性を、ベンダーに提供することが望ましい可能性がある。複数のオプションのうちの１つは、より低コストのメモリ代替案として、ＬＰＤＤＲ４とは対照的に、ＬＰＤＤＲ３を提供することであり得る。しかしながら、ＳｏＣダイが一旦ＬＰＤＤＲ４パッケージングのために最適化されると、ＬＰＤＤＲ３のためにラウティングおよびパッケージングを改造することは、あまりにもコストがかかり過ぎる可能性がある。したがって、異なるメモリアーキテクチャに柔軟に対応するＳｏＣダイに対するニーズがある。

[0006] 最小限のパッケージングの複雑性で異なるメモリタイプをサポートするダイが開示される。一実施形態では、異なるメモリタイプに共通のダイが、パッケージ間のシンプルな相互接続を用いたＰｏＰ構成において、２つのメモリタイプの各々を、それら２つのメモリタイプのどちらが使用されるかに関わらず、サポートするように構成可能である。例えば、１つのサポートされるメモリタイプは、ＬＰＤＤＲ３であり、もう１つのサポートされるメモリタイプは、ＬＰＤＤＲ４である。

[0007] 一実施形態では、制御およびアドレス（ＣＡ）信号ならびにデータ（ＤＱ）信号を伝えるように構成される論理要素と、論理要素と伝える第１の汎用物理インタフェース（ＰＨＹ）および第２の汎用ＰＨＹとを含む、構成可能なダイが、開示される。第１の汎用ＰＨＹおよび第２の汎用ＰＨＹの各々は、ＣＡ ＰＨＹとしておよびＤＱ ＰＨＹとして構成可能であり、論理要素は、ＣＡ信号およびＤＱ信号を、第１のおよび第２の汎用ＰＨＹのうちの異なるものに伝えるように構成可能である。

[0008] 別の実施形態では、第１のタイプのメモリまたは第２のタイプのメモリのどちらがサポートされているかに対応する入力に応じて、ＣＡ ＰＨＹとしておよびＤＱ ＰＨＹとして構成可能な汎用ＰＨＹを含む、第１のタイプのメモリおよび第２のタイプのメモリを選択的にサポートするためのＳｏＣを含む装置が、開示される。この装置はまた、入力に応じて、ＣＡ信号およびＤＱ信号を汎用ＰＨＹに伝えるための手段を含む。

[0009] さらに別の実施形態では、第１のタイプのメモリおよび第２のタイプのメモリのうちの１つを選択的にサポートするように構成されるメモリ回路要素を備える第１のパッケージを含むＰｏＰ装置が、開示される。このメモリ回路要素は、複数のＰＨＹを含み、複数のインタフェースの各々は、ＣＡ ＰＨＹとしておよびＤＱ ＰＨＹとして構成可能である。このメモリ回路要素はまた、ＣＡ信号を、複数のＰＨＹにおける、ＣＡ ＰＨＹとして構成されるＰＨＹに伝え、および、ＤＱ信号を、複数のＰＨＹにおける、ＤＱ ＰＨＹとして構成されるＰＨＹに、およびＤＱ ＰＨＹとして構成されるＰＨＹから、伝えるように構成される論理要素を含む。このＰｏＰ装置はまた、第１のタイプのメモリまたは第２のタイプのメモリを含む第２のパッケージを含む。第２のパッケージは、ＰｏＰ構成において、第１のパッケージに結合される。

[0010] さらに別の実施形態では、単一のダイを使用して異なるメモリタイプをサポートするための方法が、開示される。この方法は、メモリタイプインジケーション（memory type indication）を受け取ること、およびメモリタイプインジケーションに基づいて、ＣＡ信号を第１の汎用ＰＨＹに伝えることを含む。この方法はまた、メモリタイプインジケーションに基づいて、ＤＱ信号を第２の汎用ＰＨＹに伝えることを含む。

[0011] 図１は、本開示の実施形態による、例示的なＳｏＣダイおよび対応するアーキテクチャを例示する構造図である。 [0012] 図２は、本開示の実施形態による、ＬＰＤＤＲ３ＰｏＰフットプリントを例示する。 [0013] 図３は、本開示の実施形態による、ＬＰＤＤＲ４ＰｏＰフットプリントを例示する。 [0014] 図４は、本開示の実施形態による、ＬＰＤＤＲ４に最適化されたダイとＬＰＤＤＲ３ＰｏＰフットプリントとの間のルーティングを例示する。 [0015] 図５は、本開示の実施形態による、ＬＰＤＤＲ３およびＬＰＤＤＲ４の両方に共通のダイを例示する。 [0016] 図６は、本開示の実施形態による、ＤＤＲ信号論理を例示する。 [0017] 図７は、本開示の実施形態による、ＤＤＲ信号論理の一部を例示する。 [0018] 図８Ａは、本開示の実施形態による、ＬＰＤＤＲ３ＰｏＰのために構成された共通のダイとＬＰＤＤＲ３フットプリントとの間の接続を例示する。 図８Ｂは、本開示の実施形態による、ＬＰＤＤＲ４ＰｏＰのために構成された共通のダイとＬＰＤＤＲ４フットプリントとの間の接続を例示する。 [0019] 図９は、本開示の実施形態による、共通のダイを用いたＰｏＰの透視図である。 [0020] 図１０は、本開示の実施形態による、単一のクロックコントローラを含む、ＬＰＤＤＲ３およびＬＰＤＤＲ４の両方に共通するダイを例示する。 [0021] 図１１は、本開示の実施形態による、共通のダイを使用する例示的な方法のフローチャートを例示する。

詳細な説明

[0022] 比較的シンプルかつ低コストであるＰｏＰ構成を使用して、複数のタイプのメモリをサポートする構成可能なダイの実施形態が、ここに開示される。１つのアプリケーションでは、構成可能なダイは、低〜中位の階層のスマートフォンのためのより安価なメモリタイプか、または高位階層（high-tier）のスマートフォンのためのより高価なメモリタイプか、なおそれはより安価なメモリタイプに比べてより速いおよび／またはより大きな容量を有する、のいずれを使用するかについての選択肢を、スマートフォンベンダーおよび製造業者に提供する。メモリのタイプに関わらず、パッケージのラウティングのための追加的なレイヤ（layer）、またはインターポーザ（interposer）のような他のより高価な技法を導入することなく、両方のメモリタイプのために同じダイが使用されることができる。さらに、メモリダイまたはメモリパッケージの変更は必要でない。構成可能なダイによってサポートされるメモリのタイプは、例として、ＬＰＤＤＲ３メモリおよびＬＰＤＤＲ４メモリを含む。

[0023] 構成可能なダイは、そのような柔軟性を可能にするいくつかの特徴を用い得る。例示的な実施形態は、以下の特徴のうちの１つまたは複数を含み得る。第１に、ＣＡ ＰＨＹまたはＤＱ ＰＨＹとして構成可能であり、かつダイによってサポートされるＰｏＰメモリフットプリントに従って構成されることができる汎用ＰＨＹが、用いられ得る。第２に、ダイによってサポートされるＰｏＰメモリフットプリントに従って、適したＰＨＹに、および適したＰＨＹから、ＣＡおよびＤＱ信号をルーティングするための柔軟な信号論理要素が、用いられ得る。第３に、ダイによってサポートされるＰｏＰメモリフットプリントに従って、異なるタイプの信号を処理するための柔軟性を任意のＰＨＹに提供するために、ダイ上のすべてのＰＨＹに適合クロック信号（matching clock signals）を提供するクロックコントローラが、用いられ得る。メモリコントローラは、サポートされる異なるタイプのメモリに関して適したタイミング関係でＣＡエンコーディング（CA encodings）を作り出すことができる。

[0024] 図１は、例示的なシステムオンチップ（ＳｏＣ）１００ダイおよび対応するアーキテクチャを例示する構造図である。一実施形態では、ＳｏＣダイ１００は、スマートフォン、タブレットコンピュータまたは他のモバイルワイヤレスデバイスで使用される。ＳｏＣダイ１００は、図１に示されるように、マルチコアプロセッサ１１０（時に中央処理装置またはＣＰＵと称される）、グラフィックスプロセッサ１２０、モデム１３０、およびメモリ回路要素１４０を含む、いくつかの機能ブロックを含む。図１は、上記機能に関するエリア１１０−１４０の各々を、分離した別々のエリアとして示すＳｏＣダイ１００の論理レイアウトであるが、実際の物理レイアウトは、例えば、１つの機能ブロックの回路要素が別の機能ブロックの回路要素の間に散在しているような、より複雑な状態であり得る。一実施形態では、モデムは、ロングタームエボリューション（ＬＴＥ（登録商標））のような、いくつかの既知のワイヤレス技術または規格の任意のものに関するベースバンド処理を実行する。プロセッサ１１０−１３０は、それらの機能ブロックに当てられたＳｏＣダイ１００のエリアを指す。これらのエリアの各々には、指定された機能に関する回路要素がある。メモリ回路要素１４０は、外部メモリにインタフェースするためのインタフェース回路およびメモリコントローラに当てられたＳｏＣダイ１００のエリアを指し得る。外部メモリは、例えば、メモリ回路要素１４０に接続するためのインタフェースと共にパッケージに収容され得る。メモリ回路要素１４０は、ＤＤＲ ＳＤＲＡＭ、ＤＲＡＭ、またはフラッシュメモリのような、任意のタイプのメモリとインタフェースするように構成されることができる。例示のために、本開示は、ＬＰＤＤＲ３およびＬＰＤＤＲ４のようなＤＤＲ ＳＤＲＡＭに焦点を当てる。マルチコアプロセッサ１１０、グラフィックスプロセッサ１２０、およびモデム１３０のうちの少なくとも１つは、メモリ回路要素１４０と通信する。様々なコンポーネントは、バスのような、任意の形態の既知の接続を介して通信し得る。

[0025] いくつかの実施形態では、「ＰｏＰフットプリント」（または略して「フットプリント」）は、ＤＤＲ ＳＤＲＡＭメモリパッケージ上の電気的な接続の位置を指す。一実施形態では、ＰｏＰフットプリントは、対応するＳｏＣパッケージに接続するＤＤＲ ＳＤＲＡＭメモリパッケージ上の位置を規定し、それは、ＳｏＣダイ１００を含む。メモリ回路要素１４０は、ＬＰＤＤＲ３またはＬＰＤＤＲ４に関するフットプリントのような、様々なＤＤＲフットプリントに対応するように設計されることができる。ＬＰＤＤＲ３およびＬＰＤＤＲ４における相違は、対応するフットプリントが物理的に異なるという結果をもたらす。図２は、例示的なＬＰＤＤＲ３ＰｏＰフットプリント２００を例示し、および図３は、例示的なＬＰＤＤＲ４ＰｏＰフットプリント３００を例示する。表記ｘ−ＤＱは、データに関するチャネルｘ（０または１）を示し、およびｙ−ＣＡは、コマンドおよびアドレス情報に関するチャネルｙ（０または１）を示す。「ＣＡ」および「ＤＱ」とラベル付けされたブロックは、ＣＡおよびＤＱ信号に対応する固定されたＤＤＲ物理層回路（ＰＨＹ）である。様々な形態のＤＤＲメモリに関するＣＡおよびＤＱ信号が、当業者に周知である。

[0026] 図２および図３におけるフットプリントの各々は、例示的な６４ビットのメモリインタフェースを例示する。図２および図３におけるフットプリントの各々は、様々なＪＥＤＥＣの提案または規格に対応する。図２に関して、一実施形態では、ＬＰＤＤＲ３ＰｏＰフットプリント２００における各ＤＱ ＰＨＹは、特定のバイト（すなわち８ビット）を指す。８つのＤＱバイトがあり、６４ビットのメモリインタフェース（もともとのＬＰＤＤＲ３のための３２ビットの２つのチャネル）をもたらす。同様に、ＬＰＤＤＲ４に関して、一実施形態では、ＬＰＤＤＲ４ＰｏＰフットプリント３００における各ＤＱ ＰＨＹは、特定のバイトを指し、６４ビットのメモリインタフェース（もともとのＬＰＤＤＲ４のための各々１６ビットの４つのチャネル）をもたらす。ＬＰＤＤＲ３に関するチャネルごとの各ＣＡインタフェースは、１０ビットに対応し、一方でＬＰＤＤＲ４に関するチャネルごとのＣＡインタフェースは、６ビットである。一実施形態では、汎用ＣＡ ＰＨＹは、６ビットをサポートする。一般に、ＬＰＤＤＲ４の場合は、１６ビットのＤＱごとに１つのＣＡインタフェースが必要とされるが、それに対してＬＰＤＤＲ３では、１つのＣＡインタフェースが３２ビットのＤＱを処理することができる。したがって、ＬＰＤＤＲ３およびＬＰＤＤＲ４の両方に関しては、２つのＣＡ ＰＨＹが３２ビットのチャネルごとに使用される。一実施形態では、ＬＰＤＤＲ４ＰｏＰフットプリントは、もともとは４ｘ１６であるが、ダイ上ではフットプリントは（２つのｘ１６を単一のｘ３２と考えて）２ｘ３２として実装される。

[0027] 前に説明したように、いくつかの低〜中位階層のスマートフォンアプリケーションでは、例として、所望の価格ポイントおよび特徴セットに応じて、ＬＰＤＤＲ３およびＬＰＤＤＲ４から選択するための柔軟性をベンダーに提供することが望ましい。ダイがＬＰＤＤＲ４ＰｏＰのために最適化され、かつＬＰＤＤＲ３ＰｏＰを用いて作動することも想定される場合、１つの結果として、図４に例示されるように、潜在的に長い縦横に通るルートが必要とされることになる。図４は、信号のラウティングのための課題を例示するために、ＬＰＤＤＲ４ＰｏＰに最適化されたダイ４１０とＬＰＤＤＲ３ＰｏＰフットプリントとの間の相互接続を例示する。インターポーザ、または、ベースパッケージに追加されるレイヤのような他の追加的なレイヤが、ラウティングを管理するために使用され得、それは望ましくないコストおよびシグナルインテグリティのリスクを追加し得る。いくつかの実施形態では、ＰＨＹは、クロックリカバリおよび入力／出力（Ｉ／Ｏ）パッドを含む回路要素を含む、ダイのエリアを指し、それは、ダイとＤＤＲ ＳＤＲＡＭメモリとの間のインタフェースを提供する。一実施形態では、ＬＰＤＤＲ４ダイ４１０は、ＳｏＣダイ１００に対応し、特に、メモリ回路要素１４０の一部のレイアウトを示す。

[0028] 図５は、ＬＰＤＤＲ３およびＬＰＤＤＲ４の両方に共通のダイ５００の実施形態を例示する。共通のダイ５００は、上で説明された問題の多くを克服する。共通のダイ５００は、図５に示されるように、メモリコントローラ５１０、ＤＤＲ信号論理５２０、およびＤＤＲ ＰＨＹ Ａ ５３１〜Ｌ ５４２を含む。いくつかの実施形態では、メモリコントローラ５１０は、ＢＩＭＣ（bus integrated memory controller）である。ＰＨＹ Ａ ５３１〜Ｌ ５４２のうちの１つまたは複数は、ＬＰＤＤＲ３が使用されるかまたはＬＰＤＤＲ４が使用されるかに応じて、ＣＡ ＰＨＹまたはＤＱ ＰＨＹのいずれかとして構成されることができる汎用または共通のＰＨＹである。ＤＱ ＰＨＹは、ＤＱ ＰＨＹがメモリへ書き込まれるおよびメモリから読み出される両方のデータを提供するという意味で、双方向（bidirectional）である。一方、ＣＡ ＰＨＹは、メモリへ制御およびアドレス情報を送るために、しかし通常ＣＡ ＰＨＹを介してメモリからは何も受け取られないように、典型的には、一方向（unidirectional）である。共通のダイ５００を使用することにおける１つのトレードオフは、ＤＱ ＰＨＹまたはＣＡ ＰＨＹとして構成されることができる汎用ＰＨＹであるいずれのＰＨＹも、ＤＱ ＰＨＹまたはＣＡ ＰＨＹとして限定的に設計されたＰＨＹよりも、エリアが若干広い可能性があることである。ＬＰＤＤＲ３またはＬＰＤＤＲ４を選ぶことができるという柔軟性を提供する利点に加えて、汎用ＰＨＹに関する若干より広いエリアは、ＬＰＤＤＲ３およびＬＰＤＤＲ４の両方に共通のダイに関してラウティングコストおよび複雑性が減らされるという利点を提供する。

[0029] 図６は、ＤＤＲ信号論理５２０の実施形態を例示する。ＤＤＲ信号論理５２０の入力および出力が例示される。ＤＤＲ信号論理５２０の１つの機能は、メモリコントローラ５１０とＤＤＲ ＳＤＲＡＭとの間で信号をルーティングすることである。ＤＤＲ信号論理５２０は、２つの値のうちの１つを伝達する制御信号を受け取り、それらの各々は、ＬＰＤＤＲ３またはＬＰＤＤＲ４のようなメモリタイプに対応する。一実施形態では、制御信号は、メモリコントローラ５１０または別の処理装置から受け取られる。制御信号の値は、１つまたは複数の制御およびステータスレジスタ（ＣＳＲ：control and status register）から決定され得る。少なくとも１つのＣＳＲは、ＤＤＲ信号論理５２０を適切に設定するために、ＬＰＤＤＲ３またはＬＰＤＤＲ４に対応する値でプログラムされ得る。

[0030] 表１は、一実施形態による、ダイ５００についてのＬＰＤＤＲ４およびＬＰＤＤＲ３メモリの例示的なアラインメントに関する、ＬＰ ＰＨＹについてのチャネル／ＰＨＹマッピング表（a channel/PHY mapping table）である。いくつかの実施形態では、ＤＤＲ信号論理５２０は、表１を実行する論理回路または要素である。表記ｘ−ＤＱ［ｎ］は、ＤＱ信号に関するチャネルｘ（０または１）およびバイト番号ｎ（０、１、２、または３）を示し、表記ｙ−ＣＡ［ｚ］は、ＣＡ信号に関するチャネルｙ（０または１）およびビットグループ番号ｚ（０または１）を示す。前に説明したように、各ＣＡ信号は、ＬＰＤＤＲ３に関しては５ビット、そしてＬＰＤＤＲ４に関しては６ビットを表す。

[0031] 少なくとも１つの実施形態では、ＤＤＲ信号論理５２０は、信号を、ＬＰＤＤＲ３が使用されるかまたはＬＰＤＤＲ４が使用されるかに基づいて、適したＰＨＹに、および適したＰＨＹから、ルーティングまたは伝える。例えば、２つの値のうちの１つを伝達する制御信号が受け取られ得る。ＤＤＲ信号論理５２０は、２つの値のうちのどちらが伝達されるかを決定するように構成される。値が第１の値であると決定される場合、ＤＤＲ信号論理５２０は、ＬＰＤＤＲ４構成に関する表１における表項目を実行する。そうでなければ、値が第２の値であると決定される場合、ＤＤＲ信号論理５２０は、ＬＰＤＤＲ３構成に関する表１における表項目を実行する。

[0032] さらに、共通のダイ５００の様々なＰＨＹは、ＬＰＤＤＲ３が使用されるかまたはＬＰＤＤＲ４が使用されるかに基づいて構成される。ＰＨＹのうちのいくつかは、使用される各ＤＤＲバージョンに関して同じタイプのＰＨＹとして構成される。例えば、表１によると、ＰＨＹ Ａ ５３１は、ＤＤＲバージョンのどのバージョンが使用されるかに関わらず、（異なるチャネルに関してではあるが）ＤＱ ＰＨＹとして構成される。他のＰＨＹは、使用される各ＤＤＲバージョンに関して異なるタイプのＰＨＹとして構成される。例えば、表１によると、ＰＨＹ Ｋ ５４１は、ＬＰＤＤＲ４メモリが使用される場合にはＣＡ ＰＨＹとして構成され、ＬＰＤＤＲ３メモリが使用される場合にはＤＱ ＰＨＹとして構成される。

[0033] ＤＱ線に関する信号は、図６において双方向として示される。ＤＱ ＰＨＹに関しては、データは、読み出し動作の場合には、ＤＤＲ信号論理５２０からメモリコントローラ５１０に提供され、データは、書き込み動作の場合には、メモリコントローラ５１０からＤＤＲ信号論理５２０に提供される。ＤＱ信号は、双方向として示されるが、いくつかの実施形態では、書き込みデータおよび読み出しデータのために別々の経路が存在する。

[0034] ＣＡ線に関する信号は、図６において一方向として示される。ＣＡ ＰＨＹに関しては、データは、１つの方向においてのみ、つまりメモリコントローラ５１０からＤＤＲ信号論理５２０へ、そして最終的にはＤＤＲ ＳＤＲＡＭへ、提供される。あるチャネルに関するＣＡ信号は、そのチャネルに関する対応するＤＱバイトに関して制御および／またはアドレス情報を提供する。共通のダイ５００は、サポートされているメモリタイプ（例えば、ＬＰＤＤＲ３またはＬＰＤＤＲ４）に基づいて構成可能であるので、共通のダイ５００はまた、構成可能なダイとも称され得る。

[0035] 表１を実行するためのＤＤＲ信号論理５２０を実施する非常に多くの方法が存在する。メモリコントローラ５１０からＤＤＲ ＰＨＹへの伝送に関する１つの実施形態において、ＬＰＤＤＲ３が使用されるかまたはＬＰＤＤＲ４が使用されるかに応じて、メモリコントローラ５１０からの２つの信号のうちの１つから選択する１２個のマルチプレクサ（各々が複数のビットを処理し得る）が使用されることができる。図７は、２つのそのようなマルチプレクサ６１０を例示する。共通のダイの上でのＰＨＹ Ｂ ５３２への伝送の場合、マルチプレクサ６１０は入力として０−ＣＡ［０］および１−ＤＱ［２］を有し、（図においてＬＰＤＤＲ３／４モードとして示される）制御信号に従って、ＬＰＤＤＲ４が使用される場合０−ＣＡ［０］を、そしてＬＰＤＤＲ３が使用される場合１−ＤＱ［２］を、選択する。また、ＰＨＹ Ｂ ５３２は、使用されるＬＰＤＤＲのバージョンに応じて、ＣＡ ＰＨＹまたはＤＱ ＰＨＹとして適切に事前構成される。同様に、ＰＨＹ Ｉ ５３９は、使用されるＬＰＤＤＲのバージョンに応じて、適切に事前構成される。

[0036] ＤＤＲ ＰＨＹからメモリコントローラにおいて信号を受け取ることは、同様に、つまり、ＤＤＲ ＰＨＹからの２つの入力とメモリコントローラ５１０への１つの出力を有するマルチプレクサを使用して、構成されることができる。各ＤＤＲ ＰＨＹは汎用であるので、各ＤＤＲ ＰＨＹは、リターン信号を有する。いくつかの実施形態では、ＤＱ ＰＨＹとして構成されるＰＨＹからのリターン信号のみが、使用される。マルチプレクサ６２０は、入力としてＰＨＹ Ｂ ５３２およびＰＨＹ Ｉ ５３９からのリターン信号を有し、ＤＱ ＰＨＹとして構成されるＰＨＹに対応するリターン信号を選択する。この例では、リターン信号は、１−ＤＱ［２］メモリ読み出し信号である。

[0037] 図８Ａは、図２に前に例示された、ＬＰＤＤＲ３フットプリント２００とＬＰＤＤＲ３ＰｏＰのために構成された共通のダイ５００との間の接続を例示する。ＰＨＹ５３１−５４２の構成が例示され、そして表１に従う。例示し易いように、バイト番号およびチャネル番号は、ＰＨＹ５３１−５４２についての表記から省略されている。矢印の各々は、共通のダイ５００上のＰＨＹのＩ／Ｏピンと、メモリパッケージ（ＰｏＰ）フットプリントに位置が適合するＳｏＣパッケージ上の対応するパッケージボール位置と、の間の論理接続を表す。共通のダイ５００は、ダイ５００とＬＰＤＤＲ３メモリとの間のシンプルなＰｏＰ相互接続を可能にする。例えば、図８Ａによって例示される接続は、図４におけるＬＰＤＤＲ４に関して最適化されたダイによって例示される接続よりもシンプルである。

[0038] 図８Ｂは、図３において前に例示された、ＬＰＤＤＲ４フットプリント３００とＬＰＤＤＲ４ＰｏＰのために構成された共通のダイ５００との間の接続を例示する。ＰＨＹ５３１−５４２の構成が例示され、そして表１に従う。図８Ａにおけるように、例示し易いように、バイト番号およびチャネル番号は、ＰＨＹ５３１−５４２に関する表記から削除されている。共通のダイ５００は、図８Ｂに実際に示されるように、ＬＰＤＤＲ４に関するシンプルな接続をもたらす。したがって、共通のダイ５００は、ＬＰＤＤＲ３およびＬＰＤＤＲ４の両方に関するシンプルな接続に対応する。共通のダイ５００は、ＬＰＤＤＲ３またはＬＰＤＤＲ４のいずれについてのＰｏＰにおいても、インターポーザまたは他の複雑なラウティング（ベースパッケージにおける追加的なレイヤのような）についてのいかなる必要性も除去する。

[0039] 図８Ａおよび図８Ｂにおける共通のダイ５００に関する実施形態は、それぞれＬＰＤＤＲ３およびＬＰＤＤＲ４フットプリント２００および３００の所定の配置に焦点を当てて、例示を目的として、共通のダイ５００に対するメモリの２つの特定の配置に適用される。しかしながら、本開示は、一般に、単一のダイを使用して任意の２つの恣意的なメモリＰｏＰフットプリントに対応するように適用される。例えば、本開示は、ＬＰＤＤＲ３またはＬＰＤＤＲ４フットプリントのうちの１つが、平面上でダイに対して時計回りまたは反時計回りに、例えば９０度、１８０度等のようなある量だけ回転された状況に適用される。当業者が認識することになるように、異なるフットプリントは、表１、ＤＤＲ信号論理５２０、および構成可能なＰＨＹへの端的な変更によって、対応されることができる。最後に、共通のダイ５００図８Ａおよび図８Ｂの実施形態は、例示を目的として長方形構造に配列されているＰＨＹを例示する。しかしながら、本開示は、配列がＬＰＤＤＲ３とＬＰＤＤＲ４との間で一貫している限り、ＰＨＹの幾何学配列にかかわらず適用される。ここに提示される柔軟なアーキテクチャおよび構成可能なＰＨＹは、複雑性およびパッケージコストを低く保ちながら、異なるフットプリントを用いるメモリに対応することができる。

[0040] 図９は、共通のダイを使用したＰｏＰ７００の実施形態の透視図である。ＰｏＰ７００は、ＤＤＲメモリパッケージ７１０を含む。ＤＤＲメモリパッケージ７１０は、ＤＤＲメモリ基板７１５に接続されたＤＤＲメモリダイ７０５を含む。図９に示されるように、ＤＤＲメモリパッケージ７１０は、ワイヤボンド（wire bonds）を介してＤＤＲメモリ基板７１５に接続される。例示のために、例示的な接続としてワイヤボンドが使用されるが、ＤＤＲメモリパッケージ７１０をＤＤＲメモリ基板７１５に接続するための、当該技術分野において知られている他の方法が存在する。

[0041] ＰｏＰ７００はさらに、ベース基板（a base substrate）７３５に接続された共通のダイ７２５を含むＳｏＣパッケージを含む。図９に示されるように、共通のダイ７２５は、はんだバンプを介してベース基板７３５に接続される。例示のために、例示的な接続としてはんだバンプが使用されるが、共通のダイ７２５をベース基板７３５に接続するための、当該技術分野において知られている他の方法が存在する。

[0042] ＤＤＲメモリパッケージ７１０は、パッケージボール７３０を使用してベース基板７３５に接続される。共通のダイ７２５の使用は、ＤＤＲメモリダイ７０５がＬＰＤＤＲ３メモリを含むかまたはＬＰＤＤＲ４メモリを含むかに関わらず、パッケージ間のシンプルな接続７３０をもたらす。例えば、いくつかの実施形態では、接続をラウティングするためにＤＤＲメモリパッケージ７１０とベース基板７３５との間のインターポーザは必要とされない。

[0043] 本開示は一般に、前に説明された、ＤＤＲ ＳＤＲＡＭがＰｏＰ構成としてＳｏＣ上に取り付けられた状況だけでなく、ＤＤＲ ＳＤＲＡＭがサイドバイサイド構成（a side-by-side configuration）において共通のダイのメモリエリアの隣にＳｏＣ上で配置された状況にも適用される。メモリが制御回路要素の隣に配置されるとき、共通のダイ上のＤＤＲ ＰＨＹをメモリに接続するために、トレース（trace）が使用され得る。フットプリント２００または３００のようなフットプリントを有するメモリの隣の、メモリ回路要素１４０のようなダイのメモリエリアの、サイドバイサイド構成は、表１、ＤＤＲ信号論理５２０、および構成可能なＰＨＹへの端的な変更によって、対応されることができる。共通のダイ上のメモリ回路要素１４０の隣に位置するメモリパッケージは、外部パッケージの例である。

[0044] いくつかの実施形態では、チャネル０として構成されるかまたはチャネル１として構成されるかに関わらず、すべてのＰＨＹに正確なタイミングを提供するために、1１つのクロックをすべてのチャネルおよびすべてのＰＨＹに適合させる単一のクロックコントローラ（ＣＣ）が、使用される。これは、ダイが１つの特定のメモリタイプのために最適化された状況とは対照的であり、このケースでは、ダイは、２つのＣＣ、つまりチャネル０に関する１つのＣＣ、およびチャネル１に関する信号のための別のＣＣを含み得る。

[0045] 図１０は、単一のＣＣ８１０を含むＬＰＤＤＲ３およびＬＰＤＤＲ４の両方に共通のダイ８００を例示する。共通のダイ８００はまた、前に説明されたように、メモリコントローラ５１０、ＤＤＲ信号論理５２０、およびＰＨＹ Ａ−Ｌ５３１−５４２を含む。ＣＣ８１０とＰＨＹ５３１−５４２との間のクロックのルートまたは接続は、破線８２０として例示される。一実施形態では、ＣＣ８１０は、所与のＰＨＹが表すチャネルに関わらず、すべてのＰＨＹ５３１−５４２に適合された差動クロックを提供する。一実施形態では、ＣＣ８１０は、メモリタイプがＬＰＤＤＲ３であるかまたはＬＰＤＤＲ４であるかに応じて、異なるクロック速度を提供する。一実施形態では、ＬＰＤＤＲ４に関するクロック速度は１３３３ＭＨｚであり、ＬＰＤＤＲ３に関するクロック速度は９３３ＭＨｚである。いくつかの従来の実施形態と比べると、いくつかの従来の実施形態は２つのＣＣ、すなわちチャネルごとに１つ、を用いるので、共通のダイ８００は、１つのＣＣを除去する。これらの実施形態における１つのＣＣを節約することは、２倍の数のクロックのルートを適合させるという犠牲を払って成り立つ。

[0046] 一実施形態では、メモリコントローラ５１０、ＤＤＲ信号論理５２０、およびＣＣ８１０は、信号経路が様々なＰＨＹ５３１−５４２に対しておおよそ同じ長さになるように、ダイ８００のメモリ部分の大体中心にある。等距離の経路は、信号が、ＰＨＹ５３１−５４２に、およびＰＨＹ５３１−５４２から、伝わるのにおおよそ同じ時間かかることを確実にするのに役立ち、それが今度は適切な信号タイミングを確実にするのに役立つ。別の実施形態では、様々なＰＨＹ５３１−５４２への、および様々なＰＨＹ５３１−５４２からの信号経路は、おおよそ同じ長さではなく、そのケースでは、適切な信号タイミングを確実にするために、遅延バッファが使用され得る。

[0047] 図５、図８Ａおよび図８Ｂに例示された共通のダイ５００、または図１０に例示された共通のダイ８００のような共通のダイを使用する例示的な方法９００のフローダイアグラムが、図１１に示される。一例では、方法９００は、特定の、選択されたメモリタイプとインタフェースするために、図５のダイ５００のような共通のダイによって実施される。方法９００は、メモリタイプインジケーションが受け取られるブロック９１０で始まる。一実施形態では、メモリタイプインジケーションは、ＤＤＲ信号論理５２０ならびにＰＨＹ Ａ ５３１〜Ｌ ５４２によって受け取られる。メモリタイプインジケーションはまた、適したクロック速度が選択されることができるように、ＣＣ８１０によって受け取られ得る。一実施形態では、メモリタイプインジケーションは、ＬＰＤＤＲ３が使用されるかまたはＬＰＤＤＲ４が使用されるかを示し、メモリタイプインジケーションは、この目的のために、１ビットの小ささのＣＳＲのようなレジスタに記憶され得る。ＤＤＲ信号論理５２０は、ＰＨＹ Ａ ５３１〜Ｌ ５４２を介したメモリコントローラ５１０からＤＤＲ ＳＤＲＡＭへの信号に関する、およびＰＨＹ Ａ ５３１〜Ｌ ５４２を介したＤＤＲ ＳＤＲＡＭからメモリコントローラへの信号に関するルートを選択するために、メモリタイプインジケーションを用いる。一実施形態では、ＤＤＲ信号論理５２０は、表１に従って、ＣＡおよびＤＱ信号をルーティングするために、メモリインジケーションを使用するように構成される。

[0048] 次に、ブロック９２０において、ＣＡ信号およびＤＱ信号は、例えば、ＤＤＲ信号論理５２０によって受け取られる。一実施形態では、ＤＤＲ信号論理５２０は、メモリコントローラ５１０からＣＡ信号およびＤＱ信号を受け取る。ＣＡ信号およびＤＱ信号は、必ずしも同時には受け取られず、いくらか時間的な隔たりがあり得る。書き込み動作の場合、例えば、少なくとも１つのＣＡ信号が、ＤＱ信号におけるデータをどこに記憶するかを示すためのアドレス情報を提供するために使用される。ブロック９２０は、１つのＣＡ信号および１つのＤＱ信号を受け取ることを対象としているが、継続的にメモリを動作させることは、複数のＣＡ信号がメモリコントローラ５１０から受け取られ、および複数のＤＱ信号が（例えば、書き込み動作に関して）メモリコントローラ５１０と（例えば、読み出し動作に関して）ＤＱ ＰＨＹとの両方から受け取られる、という結果をもたらすことになる。また、ＬＰＤＤＲ３およびＬＰＤＤＲ４は、複数のＤＱ ＰＨＹおよび複数のＣＡ ＰＨＹを利用するので、それらＤＱおよびＣＡ ＰＨＹに関する対応する信号が生成され、それにより複数のＤＱ信号および複数のＣＡ信号がもたらされることになる。一実施形態では、ＤＱおよびＣＡ ＰＨＹの各々に関するクロック信号が先に説明されたＣＣ８１０のような単一のクロックコントローラによって生成される追加的なアクションが、実施される。そのような実施形態では、クロック信号は、各ＰＨＹに適合される。

[0049] ブロック９３０では、ＣＡ信号が、メモリタイプインジケーションに基づいて、ＣＡ ＰＨＹとして構成される汎用ＰＨＹに、伝えられまたはルーティングされる。一実施形態では、ＤＤＲ信号論理５２０が、このアクションを実施する。例えば、ルーティングは、表１のような表に従って実施され得る。例えば、ＬＰＤＤＲ４が使用されている場合、ブロック９１０におけるメモリタイプインジケーションはＬＰＤＤＲ４を示し、そして信号０−ＣＡ［０］がＤＤＲ ＰＨＹ Ｂ ５３２にルーティングされ、それはＣＡ ＰＨＹとして構成される。いくつかの実施形態では、ブロック９３０に先立って、メモリタイプインジケーションに基づいて、ＤＤＲ ＰＨＹ Ｂ ５３２をＣＡ ＰＨＹとして構成する追加的なアクションが、含まれる。

[0050] 次に、ブロック９４０において、ＤＱ信号が、メモリタイプインジケーションに基づいて、ＤＱ ＰＨＹとして構成される汎用ＰＨＹに、伝えられまたはルーティングされる。一実施形態では、ＤＤＲ信号論理５２０が、このアクションを実施する。例えば、ルーティングは、表１のような表に従って実施され得る。例えば、ＬＰＤＤＲ４が使用されている場合、ブロック９１０におけるメモリタイプインジケーションはＬＰＤＤＲ４を示し、そして信号０−ＤＱ［０］がＤＤＲ ＰＨＹ Ａ ５３１に伝えられ、それはＤＱ ＰＨＹとして構成される。いくつかの実施形態では、ブロック９４０に先立って、メモリタイプインジケーションに基づいて、ＤＤＲ ＰＨＹ Ａ ５３１をＤＱ ＰＨＹとして構成する追加的なアクションが、含まれる。

[0051] 方法９００は、さらに、第２のＤＱ信号を受け取ること、およびＤＱ信号をメモリコントローラに伝えることを含み得る。第２のＤＱ信号は、ＤＱ ＰＨＹとして構成される汎用ＰＨＹから受け取られ、ＤＤＲ信号論理５２０を使用してメモリコントローラ５１０に伝えられ得る。つまり、方法９００は、メモリコントローラ５１０へ、およびメモリコントローラ５１０から、の両方について、ＤＱ信号を伝えることまたはルーティングすることを含み得る。

[0052] ＬＰＤＤＲ３およびＬＰＤＤＲ４が、様々な実施形態においてメモリタイプの例として使用されているが、ここに提示された構成可能なダイの様々な実施形態は、様々な他のタイプのメモリおよびそれらの関連したパッケージおよびインタフェースに、最小限のコストおよびパッケージングの複雑性で対応するために、本開示の原理を使用して修正されることができる。例えば、いかなる現在のまたは将来のバージョンのＬＰＤＤＲの組み合せも、サポートされることができる。一実施形態では、最小限のコストおよびパッケージングの複雑性で、構成可能なダイは、ＰｏＰのような第１のタイプのメモリパッケージ構成、および外部パッケージのような第２のタイプのメモリパッケージ構成をサポートし得る。一実施形態では、構成可能なダイは、最小限のパッケージングの複雑性で第１のタイプのメモリおよび第２のタイプのメモリをサポートするように構成可能であり得、ここにおいて、第２のタイプのメモリは、第１のタイプのメモリとは異なるタイプのインタフェース（例えば、２または８のデータレート）を含む。

[0053] 実施形態の範囲は、図１１に示される特定の方法に限定されない。他の実施形態は、１つまたは複数のアクションを追加、省略、再配置、または修正し得る。例えば、多くの現実世界のアプリケーションでは、ブロックのアクションは、連続して実施されない。例えば、ブロック９２０におけるＣＡ信号およびＤＱ信号が、事実上同時に受け取られる場合、ブロック９３０および９４０におけるルーティングステップは、事実上同時に実施され得る。また、いくつかの実施形態では、ブロック９１０は、ＤＤＲ信号論理５２０および汎用ＰＨＹを構成するために一度実施され、次いでブロック９１０は、共通のダイ５００のような所与の共通のダイに関しては再び実施されない。その後、ブロック９２０−９４０は、対応するメモリの動作の間、繰り返し実施され得る。

[0054] これより当業者が認識することとなるように、そして間近の特定の用途に応じて、多くの修正、置換え、バリエーションが、本開示の精神および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、素材に対して、およびそれらにおいて、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の範囲の単なるいくつかの例であるので、本開示の範囲はそれらに限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の範囲に完全に見合うべきである。

[0054] これより当業者が認識することとなるように、そして間近の特定の用途に応じて、多くの修正、置換え、バリエーションが、本開示の精神および範囲から逸脱することなく、本開示のデバイスの使用の方法、構成、装置、素材に対して、およびそれらにおいて、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の範囲の単なるいくつかの例であるので、本開示の範囲はそれらに限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の範囲に完全に見合うべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] 構成可能なダイであって、
制御およびアドレス（ＣＡ）信号ならびにデータ（ＤＱ）信号を伝えるように構成される論理要素と、
前記論理要素と通信する第１の汎用物理インタフェース（ＰＨＹ）および第２の汎用ＰＨＹ、ここにおいて、前記第１の汎用ＰＨＹおよび前記第２の汎用ＰＨＹの各々は、ＣＡ ＰＨＹとしておよびＤＱ ＰＨＹとして構成可能であり、前記論理要素は、前記ＣＡ信号および前記ＤＱ信号を、前記第１のおよび第２の汎用ＰＨＹのうちの異なるものに伝えるように構成可能である、と、
を備える、構成可能なダイ。
[Ｃ２] 前記論理要素はさらに、
第１の値または第２の値のいずれかである値を伝達する信号を受け取ることと、
前記値が前記第１の値である場合、
前記ＣＡ信号を、前記第１の汎用ＰＨＹに伝え、および、
前記ＤＱ信号を、前記第２の汎用ＰＨＹに伝えることと、
前記値が前記第２の値である場合、
前記ＣＡ信号を、前記第２の汎用ＰＨＹに伝え、および、
前記ＤＱ信号を、前記第１の汎用ＰＨＹに伝えることと、
を行うように構成される、
Ｃ１に記載の構成可能なダイ。
[Ｃ３] 前記第１の値は、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）であるメモリのタイプに対応し、前記第２の値は、ＬＰＤＤＲ４であるメモリのタイプに対応する、Ｃ２に記載の構成可能なダイ。
[Ｃ４] ＤＱ ＰＨＹとして構成された第１の複数の汎用ＰＨＹおよび第２の複数の汎用ＰＨＹ、ここにおいて、前記第１の複数のＰＨＹはさらに、第１のチャネルに従って、ＤＱ信号を受け取るように構成され、前記第２の複数のＰＨＹはさらに、第２のチャネルに従って、ＤＱ信号を受け取るように構成される、と、
適合クロック信号を前記第１の複数のＰＨＹおよび前記第２の複数のＰＨＹの各々に提供するように構成されるクロックコントローラ（ＣＣ）と、
をさらに備える、Ｃ１に記載の構成可能なダイ。
[Ｃ５] 前記構成可能なダイはさらに、
前記論理要素に結合されかつ前記ＣＡ信号および前記ＤＱ信号を生成するように構成されるメモリコントローラを備える、Ｃ１に記載の構成可能なダイ。
[Ｃ６] 前記メモリコントローラに結合されたモデムをさらに備える、Ｃ５に記載の構成可能なダイ。
[Ｃ７] 前記第１の汎用ＰＨＹは、ＬＰＤＤＲ４タイプのメモリをサポートするために、第２のＤＱ信号を生成するためのＤＱ ＰＨＹとして構成される、Ｃ３に記載の構成可能なダイ。
[Ｃ８] 前記論理要素は、
前記ＣＡ信号および前記ＤＱ信号を受け取り、かつ、前記第１の汎用ＰＨＹに送るために前記ＣＡ信号および前記ＤＱ信号から選択するように構成されるマルチプレクサを備え、前記選択は制御信号入力に基づく、Ｃ１に記載の構成可能なダイ。
[Ｃ９] 装置であって、
第１のタイプのメモリまたは第２のタイプのメモリのどちらがサポートされているかに対応する入力に応じて、制御およびアドレス（ＣＡ）ＰＨＹとしておよびデータ（ＤＱ）ＰＨＹとして構成可能な汎用物理インタフェース（ＰＨＹ）と、
前記入力に応じて、ＣＡ信号およびＤＱ信号を前記汎用ＰＨＹに伝えるための手段と、
を備える、前記第１のタイプのメモリおよび前記第２のタイプのメモリを選択的にサポートするためのシステムオンチップ（ＳｏＣ）
を備える、装置。
[Ｃ１０] 前記ＳｏＣはさらに、前記ＣＡ信号および前記ＤＱ信号を提供するように構成されるメモリコントローラを備える、Ｃ９に記載の装置。
[Ｃ１１] 前記ＳｏＣは、前記第１のタイプのメモリをサポートするように構成され、前記汎用ＰＨＹは、ＣＡ ＰＨＹとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用ＰＨＹにＣＡ信号のみを伝えるように構成される、Ｃ９に記載の装置。
[Ｃ１２] 前記ＳｏＣは、前記第２のタイプのメモリをサポートするように構成され、前記汎用ＰＨＹは、ＤＱ ＰＨＹとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用ＰＨＹにＤＱ信号のみを伝えるように構成される、Ｃ９に記載の装置。
[Ｃ１３] 伝えるための前記手段および前記第１のＰＨＹを収容するように構成される第１のパッケージと、
メモリを備え、かつパッケージオンパッケージ（ＰｏＰ）構成において、またはサイドバイサイドパッケージ構成において、前記第１のパッケージに結合される、第２のパッケージと、
をさらに備える、Ｃ９に記載の装置。
[Ｃ１４] 伝えるための前記手段は、ＣＡ信号およびＤＱ信号を受け取り、かつ、前記汎用ＰＨＹに送るために前記ＣＡ信号および前記ＤＱ信号から選択するように構成され、前記選択は制御信号入力に基づく、Ｃ９に記載の装置。
[Ｃ１５] 前記第１のタイプのメモリは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）であり、前記第２のタイプのメモリは、ＬＰＤＤＲ４である、Ｃ９に記載の装置。
[Ｃ１６] 第１の複数の汎用ＰＨＹおよび第２の複数の汎用ＰＨＹと、
適合クロック信号を前記第１の複数のＰＨＹおよび前記第２の複数のＰＨＹの各々に提供するように構成されるクロックコントローラ（ＣＣ）と、
をさらに備え、
前記ＳｏＣは、ＬＰＤＤＲ４をサポートするように構成され、前記第１の複数の汎用ＰＨＹおよび前記第２の複数の汎用ＰＨＹは、ＤＱ ＰＨＹとして構成され、前記第１の複数のＰＨＹはさらに、ＬＰＤＤＲ４に関して、第１のチャネルに従って、ＤＱ信号を受け取るように構成され、前記第２の複数のＰＨＹはさらに、ＬＰＤＤＲ４に関して、第２のチャネルに従って、ＤＱ信号を受け取るように構成される、
Ｃ１５に記載の装置。
[Ｃ１７] パッケージオンパッケージ（ＰｏＰ）装置であって、
第１のタイプのメモリおよび第２のタイプのメモリのうちの１つを選択的にサポートするように構成されるメモリ回路要素を備える第１のパッケージ、ここにおいて、前記メモリ回路要素は、
複数の物理インタフェース（ＰＨＹ）、ここにおいて、前記複数のインタフェースの各々は、制御およびアドレス（ＣＡ）ＰＨＹとしておよびデータ（ＤＱ）ＰＨＹとして選択的に構成可能である、と、
論理要素であって、
ＣＡ信号を、前記複数のＰＨＹにおける、ＣＡ ＰＨＹとして構成されるＰＨＹに伝えることと、
ＤＱ信号を、前記複数のＰＨＹにおける、ＤＱ ＰＨＹとして構成されるＰＨＹに、およびＤＱ ＰＨＹとして構成されるＰＨＹから、伝えることと、
を行うように構成される論理要素と、
を備える、と、
前記第１のタイプのメモリまたは前記第２のタイプのメモリを備える第２のパッケージ、ここにおいて、前記第２のパッケージは、ＰｏＰ構成において、前記第１のパッケージに結合される、と、
を備える、ＰｏＰ装置。
[Ｃ１８] 第１の構成において、
前記第１のタイプのメモリは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）であり、
前記第２のパッケージは、ＬＰＤＤＲ３メモリを備え、
前記複数のＰＨＹは、ＬＰＤＤＲ３と互換性がある第１の配列のＣＡおよびＤＱ ＰＨＹで構成される、
Ｃ１７に記載のＰｏＰ装置。
[Ｃ１９] 第２の構成において、
前記第２のタイプのメモリは、ＬＰＤＤＲ４であり、
前記第２のパッケージは、ＬＰＤＤＲ４メモリを備え、
前記複数のインタフェースは、ＬＰＤＤＲ４と互換性がある第２の配列のＣＡおよびＤＱ ＰＨＹで構成される、
Ｃ１８に記載のＰｏＰ装置。
[Ｃ２０] 前記ＤＱ信号および前記ＣＡ信号は、第１のＬＰＤＤＲ３チャネルに関する信号および第２のＬＰＤＤＲ３チャネルに関する信号を備え、前記ＰｏＰ装置はさらに、各ＰＨＹへの、および各チャネルに関する、適合クロック信号を提供するように構成されるクロックコントローラ（ＣＣ）を備える、Ｃ１８に記載のＰｏＰ装置。
[Ｃ２１] 前記メモリ回路要素に結合され、前記ＣＡ信号および前記ＤＱ信号を生成するように構成されるメモリコントローラをさらに備える、Ｃ１７に記載のＰｏＰ装置。
[Ｃ２２] 前記メモリコントローラに結合されたモデムをさらに備える、Ｃ２１に記載のＰｏＰ装置。
[Ｃ２３] 前記論理要素は、複数のマルチプレクサを備え、それらの各々は、前記メモリコントローラによって生成される少なくとも２つの信号から、対応するＰＨＹに関する前記信号のうちの１つを選択するように、選択し、前記選択は、サポートされるメモリの前記タイプに対応する、Ｃ２１に記載のＰｏＰ装置。
[Ｃ２４] 第２のパッケージは、インターポーザの使用なしに、前記第１のパッケージに結合される、Ｃ１９に記載のＰｏＰ装置。
[Ｃ２５] 単一のダイを使用して異なるメモリタイプをサポートするための方法であって、
メモリタイプインジケーションを受け取ることと、
前記メモリタイプインジケーションに基づいて、制御およびアドレス（ＣＡ）信号を、第１の汎用物理インタフェース（ＰＨＹ）に伝えることと、
前記メモリタイプインジケーションに基づいて、データ（ＤＱ）信号を、第２の汎用ＰＨＹに伝えることと、
を備える、方法。
[Ｃ２６] 前記第１の汎用ＰＨＹは、ＣＡ ＰＨＹまたはＤＱ ＰＨＹとして構成可能であり、前記第２の汎用ＰＨＹは、ＣＡ ＰＨＹまたはＤＱ ＰＨＹとして構成可能である、Ｃ２５に記載の方法。
[Ｃ２７] 前記メモリタイプインジケーションに基づいて、前記第１の汎用ＰＨＹをＣＡ ＰＨＹとして構成することと、
前記メモリタイプインジケーションに基づいて、前記第２の汎用ＰＨＹをＤＱ ＰＨＹとして構成することと、
をさらに備える、Ｃ２６に記載の方法。
[Ｃ２８] 前記メモリタイプインジケーションは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）またはＬＰＤＤＲ４を示す、Ｃ２５に記載の方法。
[Ｃ２９] 前記メモリタイプインジケーションに基づいて、第２のＤＱ信号を、前記第２の汎用ＰＨＹからメモリコントローラに伝えることをさらに備える、Ｃ２５に記載の方法。
[Ｃ３０] 前記第１の汎用ＰＨＹおよび前記第２の汎用ＰＨＹをクロックするために、適合クロック信号を生成することをさらに備え、前記ＣＡ信号および前記ＤＱ信号は、ＬＰＤＤＲ４メモリに関して、異なるチャネルに対応する、Ｃ２８に記載の方法。

Claims (30)

1. 構成可能なダイであって、
   制御およびアドレス（ＣＡ）信号ならびにデータ（ＤＱ）信号を伝えるように構成される論理要素と、
   前記論理要素と通信する第１の汎用物理インタフェース（ＰＨＹ）および第２の汎用ＰＨＹ、ここにおいて、前記第１の汎用ＰＨＹおよび前記第２の汎用ＰＨＹの各々は、ＣＡ ＰＨＹとしておよびＤＱ ＰＨＹとして構成可能であり、前記論理要素は、前記ＣＡ信号および前記ＤＱ信号を、前記第１のおよび第２の汎用ＰＨＹのうちの異なるものに伝えるように構成可能である、と、
   を備える、構成可能なダイ。
2. 前記論理要素はさらに、
   第１の値または第２の値のいずれかである値を伝達する信号を受け取ることと、
   前記値が前記第１の値である場合、
   前記ＣＡ信号を、前記第１の汎用ＰＨＹに伝え、および、
   前記ＤＱ信号を、前記第２の汎用ＰＨＹに伝えることと、
   前記値が前記第２の値である場合、
   前記ＣＡ信号を、前記第２の汎用ＰＨＹに伝え、および、
   前記ＤＱ信号を、前記第１の汎用ＰＨＹに伝えることと、
   を行うように構成される、
   請求項１に記載の構成可能なダイ。
3. 前記第１の値は、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）であるメモリのタイプに対応し、前記第２の値は、ＬＰＤＤＲ４であるメモリのタイプに対応する、請求項２に記載の構成可能なダイ。
4. ＤＱ ＰＨＹとして構成された第１の複数の汎用ＰＨＹおよび第２の複数の汎用ＰＨＹ、ここにおいて、前記第１の複数のＰＨＹはさらに、第１のチャネルに従って、ＤＱ信号を受け取るように構成され、前記第２の複数のＰＨＹはさらに、第２のチャネルに従って、ＤＱ信号を受け取るように構成される、と、
   適合クロック信号を前記第１の複数のＰＨＹおよび前記第２の複数のＰＨＹの各々に提供するように構成されるクロックコントローラ（ＣＣ）と、
   をさらに備える、請求項１に記載の構成可能なダイ。
5. 前記構成可能なダイはさらに、
   前記論理要素に結合されかつ前記ＣＡ信号および前記ＤＱ信号を生成するように構成されるメモリコントローラを備える、請求項１に記載の構成可能なダイ。
6. 前記メモリコントローラに結合されたモデムをさらに備える、請求項５に記載の構成可能なダイ。
7. 前記第１の汎用ＰＨＹは、ＬＰＤＤＲ４タイプのメモリをサポートするために、第２のＤＱ信号を生成するためのＤＱ ＰＨＹとして構成される、請求項３に記載の構成可能なダイ。
8. 前記論理要素は、
   前記ＣＡ信号および前記ＤＱ信号を受け取り、かつ、前記第１の汎用ＰＨＹに送るために前記ＣＡ信号および前記ＤＱ信号から選択するように構成されるマルチプレクサを備え、前記選択は制御信号入力に基づく、請求項１に記載の構成可能なダイ。
9. 装置であって、
   第１のタイプのメモリまたは第２のタイプのメモリのどちらがサポートされているかに対応する入力に応じて、制御およびアドレス（ＣＡ）ＰＨＹとしておよびデータ（ＤＱ）ＰＨＹとして構成可能な汎用物理インタフェース（ＰＨＹ）と、
   前記入力に応じて、ＣＡ信号およびＤＱ信号を前記汎用ＰＨＹに伝えるための手段と、
   を備える、前記第１のタイプのメモリおよび前記第２のタイプのメモリを選択的にサポートするためのシステムオンチップ（ＳｏＣ）
   を備える、装置。
10. 前記ＳｏＣはさらに、前記ＣＡ信号および前記ＤＱ信号を提供するように構成されるメモリコントローラを備える、請求項９に記載の装置。
11. 前記ＳｏＣは、前記第１のタイプのメモリをサポートするように構成され、前記汎用ＰＨＹは、ＣＡ ＰＨＹとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用ＰＨＹにＣＡ信号のみを伝えるように構成される、請求項９に記載の装置。
12. 前記ＳｏＣは、前記第２のタイプのメモリをサポートするように構成され、前記汎用ＰＨＹは、ＤＱ ＰＨＹとして構成され、伝えるための前記手段は、前記入力に基づいて、前記メモリコントローラから前記汎用ＰＨＹにＤＱ信号のみを伝えるように構成される、請求項９に記載の装置。
13. 伝えるための前記手段および前記第１のＰＨＹを収容するように構成される第１のパッケージと、
    メモリを備え、かつパッケージオンパッケージ（ＰｏＰ）構成において、またはサイドバイサイドパッケージ構成において、前記第１のパッケージに結合される、第２のパッケージと、
    をさらに備える、請求項９に記載の装置。
14. 伝えるための前記手段は、ＣＡ信号およびＤＱ信号を受け取り、かつ、前記汎用ＰＨＹに送るために前記ＣＡ信号および前記ＤＱ信号から選択するように構成され、前記選択は制御信号入力に基づく、請求項９に記載の装置。
15. 前記第１のタイプのメモリは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）であり、前記第２のタイプのメモリは、ＬＰＤＤＲ４である、請求項９に記載の装置。
16. 第１の複数の汎用ＰＨＹおよび第２の複数の汎用ＰＨＹと、
    適合クロック信号を前記第１の複数のＰＨＹおよび前記第２の複数のＰＨＹの各々に提供するように構成されるクロックコントローラ（ＣＣ）と、
    をさらに備え、
    前記ＳｏＣは、ＬＰＤＤＲ４をサポートするように構成され、前記第１の複数の汎用ＰＨＹおよび前記第２の複数の汎用ＰＨＹは、ＤＱ ＰＨＹとして構成され、前記第１の複数のＰＨＹはさらに、ＬＰＤＤＲ４に関して、第１のチャネルに従って、ＤＱ信号を受け取るように構成され、前記第２の複数のＰＨＹはさらに、ＬＰＤＤＲ４に関して、第２のチャネルに従って、ＤＱ信号を受け取るように構成される、
    請求項１５に記載の装置。
17. パッケージオンパッケージ（ＰｏＰ）装置であって、
    第１のタイプのメモリおよび第２のタイプのメモリのうちの１つを選択的にサポートするように構成されるメモリ回路要素を備える第１のパッケージ、ここにおいて、前記メモリ回路要素は、
    複数の物理インタフェース（ＰＨＹ）、ここにおいて、前記複数のインタフェースの各々は、制御およびアドレス（ＣＡ）ＰＨＹとしておよびデータ（ＤＱ）ＰＨＹとして選択的に構成可能である、と、
    論理要素であって、
    ＣＡ信号を、前記複数のＰＨＹにおける、ＣＡ ＰＨＹとして構成されるＰＨＹに伝えることと、
    ＤＱ信号を、前記複数のＰＨＹにおける、ＤＱ ＰＨＹとして構成されるＰＨＹに、およびＤＱ ＰＨＹとして構成されるＰＨＹから、伝えることと、
    を行うように構成される論理要素と、
    を備える、と、
    前記第１のタイプのメモリまたは前記第２のタイプのメモリを備える第２のパッケージ、ここにおいて、前記第２のパッケージは、ＰｏＰ構成において、前記第１のパッケージに結合される、と、
    を備える、ＰｏＰ装置。
18. 第１の構成において、
    前記第１のタイプのメモリは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）であり、
    前記第２のパッケージは、ＬＰＤＤＲ３メモリを備え、
    前記複数のＰＨＹは、ＬＰＤＤＲ３と互換性がある第１の配列のＣＡおよびＤＱ ＰＨＹで構成される、
    請求項１７に記載のＰｏＰ装置。
19. 第２の構成において、
    前記第２のタイプのメモリは、ＬＰＤＤＲ４であり、
    前記第２のパッケージは、ＬＰＤＤＲ４メモリを備え、
    前記複数のインタフェースは、ＬＰＤＤＲ４と互換性がある第２の配列のＣＡおよびＤＱ ＰＨＹで構成される、
    請求項１８に記載のＰｏＰ装置。
20. 前記ＤＱ信号および前記ＣＡ信号は、第１のＬＰＤＤＲ３チャネルに関する信号および第２のＬＰＤＤＲ３チャネルに関する信号を備え、前記ＰｏＰ装置はさらに、各ＰＨＹへの、および各チャネルに関する、適合クロック信号を提供するように構成されるクロックコントローラ（ＣＣ）を備える、請求項１８に記載のＰｏＰ装置。
21. 前記メモリ回路要素に結合され、前記ＣＡ信号および前記ＤＱ信号を生成するように構成されるメモリコントローラをさらに備える、請求項１７に記載のＰｏＰ装置。
22. 前記メモリコントローラに結合されたモデムをさらに備える、請求項２１に記載のＰｏＰ装置。
23. 前記論理要素は、複数のマルチプレクサを備え、それらの各々は、前記メモリコントローラによって生成される少なくとも２つの信号から、対応するＰＨＹに関する前記信号のうちの１つを選択するように、選択し、前記選択は、サポートされるメモリの前記タイプに対応する、請求項２１に記載のＰｏＰ装置。
24. 第２のパッケージは、インターポーザの使用なしに、前記第１のパッケージに結合される、請求項１９に記載のＰｏＰ装置。
25. 単一のダイを使用して異なるメモリタイプをサポートするための方法であって、
    メモリタイプインジケーションを受け取ることと、
    前記メモリタイプインジケーションに基づいて、制御およびアドレス（ＣＡ）信号を、第１の汎用物理インタフェース（ＰＨＹ）に伝えることと、
    前記メモリタイプインジケーションに基づいて、データ（ＤＱ）信号を、第２の汎用ＰＨＹに伝えることと、
    を備える、方法。
26. 前記第１の汎用ＰＨＹは、ＣＡ ＰＨＹまたはＤＱ ＰＨＹとして構成可能であり、前記第２の汎用ＰＨＹは、ＣＡ ＰＨＹまたはＤＱ ＰＨＹとして構成可能である、請求項２５に記載の方法。
27. 前記メモリタイプインジケーションに基づいて、前記第１の汎用ＰＨＹをＣＡ ＰＨＹとして構成することと、
    前記メモリタイプインジケーションに基づいて、前記第２の汎用ＰＨＹをＤＱ ＰＨＹとして構成することと、
    をさらに備える、請求項２６に記載の方法。
28. 前記メモリタイプインジケーションは、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ３（ＬＰＤＤＲ３）またはＬＰＤＤＲ４を示す、請求項２５に記載の方法。
29. 前記メモリタイプインジケーションに基づいて、第２のＤＱ信号を、前記第２の汎用ＰＨＹからメモリコントローラに伝えることをさらに備える、請求項２５に記載の方法。
30. 前記第１の汎用ＰＨＹおよび前記第２の汎用ＰＨＹをクロックするために、適合クロック信号を生成することをさらに備え、前記ＣＡ信号および前記ＤＱ信号は、ＬＰＤＤＲ４メモリに関して、異なるチャネルに対応する、請求項２８に記載の方法。

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