JP2014182794A - 半導体装置及び半導体パッケージ - Google Patents

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Tae-Sun Kim
泰 善 金
Kyoungmook Lim
慶 默 林
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Abstract

【課題】システムオンチップ（System on Chip；ＳＯＣ）及び少なくとも一つのワイド入出力メモリ装置（WideＩ/Ｏ memory device）を含み、システムオンチップは互いに独立的な入出力チャネルを提供する半導体装置を提供する。
【解決手段】複数のＳＯＣバンプ部を含む。少なくとも一つのワイド入出力メモリ装置はシステムオンチップの上部に積層され、複数のＳＯＣバンプ部を通じてシステムオンチップとデータを送受信する。第１モードにおいて、一つのワイド入出力メモリ装置が複数のＳＯＣバンプ部に連結され、システムオンチップとデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置が複数のＳＯＣバンプ部のうちの第１半分及び第２半分にそれぞれ連結され、システムオンチップとデータを送受信する。半導体装置は同様のシステムオンチップに多様な容量または、帯域幅を有するワイド入出力メモリ装置を積層してもよい。
【選択図】 図３

Description

本発明は、半導体装置に係り、より詳細にはシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ；ＳＯＣ）上にマルチチャネルインターフェース方式のワイド入出力メモリ装置（ＷｉｄｅＩＯ ｍｅｍｏｒｙ）が積層される半導体装置及びこれを含む半導体パッケージに関する。
最近、貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）を用い、ＳＯＣ上にマルチチャネルインターフェース方式のワイド入出力メモリ装置（ＷｉｄｅＩ／Ｏ ｍｅｍｏｒｙ）を積層した半導体装置が用いられている。
しかしながら、ＳＯＣで使用しようとするメモリの容量（ｄｅｎｓｉｔｙ）または、帯域幅（ｂａｎｄ ｗｉｄｔｈ）が増加する場合、ＳＯＣに積層しなければならないワイド入出力メモリ装置の個数が増加することにより、ＳＯＣに形成されるＴＳＶ領域の大きさも増加させなければならない。
したがって、使おうとするメモリの容量（ｄｅｎｓｉｔｙ）または、帯域幅（ｂａｎｄｗｉｄｔｈ）に係るＳＯＣを改めて設計しなければならないという問題点がある。
米国公開特許第２０１２−００５９９８４号公報 米国公開特許第２０１１−０１９３０８６号公報 米国公開特許第２０１０−０１７４８５８号公報
前記のような問題点を解決するための本発明の一目的は、一定の大きさのＴＳＶ領域を有するＳＯＣに多様な容量または、帯域幅を有するワイド入出力メモリ装置を積層できる半導体装置を提供することにある。
本発明における、その他の目的は、前記半導体装置を含む半導体パッケージを提供することにある。
上述した本発明の目的を達成するために、本発明のある実施例に係る半導体装置はシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ；ＳＯＣ）及び少なくとも一つのワイド入出力メモリ装置（ＷｉｄｅＩＯ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含む。前記システムオンチップは互いに独立的な入出力チャネルを提供する複数のＳＯＣバンプ部を含む。前記少なくとも一つのワイド入出力メモリ装置は前記システムオンチップの上部に積層され、前記複数のＳＯＣバンプ部を通じて前記システムオンチップとデータを送受信する。第１モードにおいて、ひとつのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部のすべてに連結され、前記システムオンチップとデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部のうちの第１半分及び第２半分にそれぞれが連結され、前記システムオンチップとデータを送受信する。
一実施例において、前記ワイド入出力メモリ装置は、複数のメモリセルアレイ及び前記複数のメモリセルアレイに連結され、互いに独立的な入出力チャネルを提供する複数のメモリバンプ部を含んでもよい。
前記システムオンチップは互いに独立的な第１〜第４入出力チャネルを提供する第１〜第４ＳＯＣバンプ部を含み、前記ワイド入出力メモリ装置は互いに独立的な第１〜第４入出力チャネルを提供する第１〜第４メモリバンプ部を含んでもよい。
前記第１モードにおいて、前記ワイド入出力メモリ装置に含まれる前記第１〜第４メモリバンプ部は前記システムオンチップに含まれる前記第１〜第４ＳＯＣバンプ部にそれぞれ連結され、前記第２モードにおいて、第１ワイド入出力メモリ装置に含まれる前記第１〜第４メモリバンプ部のうちの二つは前記システムオンチップに含まれる前記第１〜第４ＳＯＣバンプ部のうちの二つにそれぞれ連結され、第２ワイド入出力メモリ装置に含まれる前記第１〜第４メモリバンプ部のうちの二つは前記システムオンチップに含まれる前記第１〜第４ＳＯＣバンプ部のうちの残りの二つにそれぞれ連結してもよい。
前記ワイド入出力メモリ装置は、前記第１〜第４メモリバンプ部にそれぞれ連結され、前記第１〜第４メモリバンプ部のそれぞれを通じてデータを送受信する第１〜第４制御回路及び前記第１〜第４制御回路の動作を制御するコントローラをさらに含んでもよい。
前記ワイド入出力メモリ装置に含まれる前記複数のメモリセルアレイはそれぞれが少なくとも一つのメモリセルアレイを含む第１〜第４メモリセルアレイブロックに区分され、前記第１及び第３メモリセルアレイブロックに含まれるメモリセルアレイは前記第１及び第３制御回路に共通に連結され、前記第２及び第４メモリセルアレイブロックに含まれるメモリセルアレイは前記第２及び第４制御回路に共通に連結してもよい。
前記第１モードにおいて、前記第１〜第４制御回路はそれぞれの前記第１〜第４メモリバンプ部を通じて前記第１〜第４メモリセルアレイブロックと前記システムオンチップの間にデータ送受信を行い、前記第２モードにおいて、前記第３及び第４制御回路はターンオフされ、前記第１制御回路は前記第１メモリバンプ部を通じて前記第１及び第３メモリセルアレイブロックと前記システムオンチップの間にデータ送受信を行い、前記第２制御回路は前記第２メモリバンプ部を通じて前記第２及び第４メモリセルアレイブロックと前記システムオンチップの間にデータ送受信を行ってもよい。
前記ワイド入出力メモリ装置は、前記第１モードにおいて第１周波数を有する第１クロック信号に同期され動作し、前記第２モードにおいて、前記第１周波数の二倍に相応する第２周波数を有する第２クロック信号に同期され動作してもよい。
前記ワイド入出力メモリ装置は、前記第１モードにおいて、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式で作動し、前記第２モードにおいて、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作してもよい。
一実施例において、前記システムオンチップは、前記複数のＳＯＣバンプ部のそれぞれに連結される複数のメモリコントローラ、前記複数のメモリコントローラにクロック信号を提供するクロック信号生成部及び第１制御信号を用いて前記クロック信号生成部の動作を制御し、第２制御信号を用い、前記複数のメモリコントローラの動作を制御する中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）をさらに含んでもよい。
前記クロック信号生成部は前記第１制御信号に基づいて前記第１モードで第１周波数を有する前記クロック信号を生成し、前記第２モードで、前記第１周波数の二倍に相応する第２周波数を有する前記クロック信号を生成してもよい。
前記複数のメモリコントローラは前記第２制御信号に基づいて前記第１モードにおいて、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式で作動し、前記第２モードにおいて、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で働いてもよい。
前記中央処理装置は外部から受信される設定値に基づいて、前記第１制御信号及び前記第２制御信号を生成してもよい。
一実施例において、前記システムオンチップは、前記複数のＳＯＣバンプ部に連結され、前記システムオンチップを貫通し、前記少なくともいずれの一つかにワイド入出力メモリ装置と電気的に連結される貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）をさらに含んでもよい。
上述した本発明の目的を達成するために、本発明の一例に係る半導体パッケージはベース基板、システムオンチップ及び少なくともいずれの一つかにワイド入出力メモリ装置を含む。前記システムオンチップは前記ベース基板の上部に積層され、それぞれが互いに独立的な入出力チャネルを提供する複数のＳＯＣバンプ部を含み、前記複数のＳＯＣバンプ部を通じて前記ベース基板に連結される。前記少なくともいずれの一つかにワイド入出力メモリ装置は前記システムオンチップの上部に配置され、前記複数のＳＯＣバンプ部を通じて前記システムオンチップとデータを送受信する。前記少なくともいずれの一つかに少なくともいずれの一つかにワイド入出力メモリ装置は前記複数のＳＯＣバンプ部に連結され、前記システムオンチップを貫く貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）を通じて前記システムオンチップと電気的に連結される。第１モードにおいて、一つのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部のすべてに連結され、前記システムオンチップとデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部のうちの第１半分及び第２半分にそれぞれ連結され、前記システムオンチップとデータを送受信する。
本発明の実施例に係る半導体装置は同様のＳＯＣに多様な容量または、帯域幅を有するワイド入出力メモリ装置を積層してもよい。
本発明の一実施例に係る半導体装置に含まれるＳＯＣ及びワイド入出力メモリ装置を示したブロック図。 本発明の一実施例に係る半導体装置が第１モードにより形成された場合を示したブロック図。 本発明の一実施例に係る半導体装置が第２モードにより形成された場合を示したブロック図。 図２及び図３の半導体装置でＳＯＣとワイド入出力メモリ装置の連結を説明するための断面図。 図２及び図３の半導体装置に含まれるＳＯＣの一例を示したブロック図。 図２及び図３の半導体装置に含まれるワイド入出力メモリ装置の一例を示したブロック図。 図２及び図３の半導体装置に含まれるワイド入出力メモリ装置の他の例を示したブロック図。 本発明の一実施例に係る半導体パッケージを示したブロック図。 本発明の実施例に係る半導体パッケージがモバイルシステムに応用された例を示した図。
本文に開示されている本発明の実施例に対し、特定の構造的または機能的説明は単に本発明の実施例を説明するための目的として例示され、本発明の実施例は多様な形態で実施することができる。本文に説明された実施例に限定されるものと解釈してはならない。
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施例を図面に示し、本文に詳細に説明する。しかしながら、これは本発明を特定した開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物または代替物を含むものとして理解しなければならない。
第１、第２等の用語は多様な構成要素を説明するために使うことができるが、これらの構成要素は前記用語によって限定されるものではない。前記用語は一つの構成要素をその他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から離脱せずに、第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名してもよい。
ある構成要素が異なる構成要素に「連結され」あるいは「接続され」と言及された場合には、その他の構成要素に直接的に連結されるか、または、接続されていることもあり得るが、間にその他の構成要素が存在してもよいと、理解しなければならない。反面、ある構成要素が異なる構成要素に「直接連結され」、あるいは「直接接続され」と言及された場合には、間にその他の構成要素が存在しないと理解しなければならない。構成要素どうしの関係を説明するその他の表現、即ち「〜間に」と「すぐに〜間に」または「〜に隣り合わせる」と「〜に直接隣り合う」等も同様に解釈しなければならない。
明細書中で用いられた用語は単に特定の実施例を説明するために用いられるもので、本発明を限定しようとする意図はない。単数の表現は文脈上、明確に異なることを意味しない限り、複数の表現を含む。明細書中において、「含む」または「持つ」等の用語は実施された特徴、数字、段階、動作、構成要素、部分品または、これらを組み合わせたものが存在することを指定しようとするものであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部分品または、これらを組み合わせたものなどの存在、または、付加の可能性をあらかじめ排除しないものとして理解しなければならない。
異なって定義されない限り、技術的や科学的な用語を含め、明細書中で使われるすべての用語は本発明が属する技術分野において通常の知識を持った者によって一般的に理解されるものと同様の意味を有する。一般的に使われる辞書に定義されているような用語は関連技術の文脈上の持つ意味と一致する意味であると解釈されるべきで、明細書中で明確に定義しない限り、理想的や過度に形式的な意味と解釈してはならない。
以下、添付した図面を参照し、本発明の望ましい実施例をより詳細に説明する。図面上、同様の構成要素に対しては同様の参照符号を用い、同様の構成要素に対して重複した説明は省略する。
図１は本発明の一実施例に係る半導体装置に含まれるＳＯＣ及びワイド入出力メモリ装置を示したブロック図である。
図１を参照すると、半導体装置１０はＳＯＣ１００及び少なくとも一つのワイド入出力メモリ装置２００を含む。
ＳＯＣ１００は互いに独立的な入出力チャネルを提供する複数のＳＯＣバンプ部110ａ乃至１１０ｄを含む。
ワイド入出力メモリ装置２００は複数のメモリセルアレイを含む。また、ワイド入出力メモリ装置２００は複数のメモリセルアレイに連結され、互いに独立的な入出力チャネルを提供する複数のメモリバンプ部２１０ａ乃至２１０ｄを含む。
少なくとも一つのワイド入出力メモリ装置２００はＳＯＣ１００の上部に積層され、複数のＳＯＣバンプ部１１０ａ乃至１１０ｄを通じてＳＯＣ１００とデータを送受信する。
例えば、ＳＯＣ１００上に積層されるワイド入出力メモリ装置２００に含まれる複数のメモリバンプ部２１０ａ乃至２１０ｄのうちの少なくとも一つはＳＯＣ１００に含まれる複数のＳＯＣバンプ部１１０ａ乃至１１０ｄのうちの少なくとも一つと連結してもよい。
具体的に、第１モードにおいて、一つのワイド入出力メモリ装置２００が複数のＳＯＣバンプ部１１０ａ乃至１１０ｄすべてに連結され、ＳＯＣ１００とデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置２００が複数のＳＯＣバンプ部１１０ａ乃至１１０ｄのうちの第１半分及び第２半分にそれぞれ連結され、ＳＯＣ１００とデータを送受信する。
ＳＯＣ１００は複数のＳＯＣバンプ部１１０ａ乃至１１０ｄが提供する互いに独立的な複数のチャネルを通じて上部に配置される少なくとも一つのワイド入出力メモリ装置２００とデータを送受信するのでデータの高速送受信が可能である。
一実施例において、図１に示すように、ＳＯＣ１００は互いに独立的な第１〜第４入出力チャネルを提供する第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄを含み、ワイド入出力メモリ装置２００は互いに独立的な第１〜第４入出力チャネルを提供する第１〜第４メモリバンプ部２１０ａ乃至２１０ｄを含んでもよい。
図２は本発明の一実施例に係る半導体装置が第１モードにより形成された場合を示したブロック図である。
図２を参照すれば、半導体装置１０ａは第１モードにおいてＳＯＣ１００上に積層された一つのワイド入出力メモリ装置２００を含んでもよい。
具体的に、図２に示すように、第１モードにおいて、一つのワイド入出力メモリ装置２００に含まれる第１〜第４メモリバンプ部２１０ａ乃至２１０ｄはＳＯＣ１００に含まれる第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄにそれぞれ連結してもよい。したがって、ＳＯＣ１００は一つのワイド入出力メモリ装置２００と４チャネルインターフェースに連結され、データを送受信してもよい。
図３は本発明の一実施例に係る半導体装置が第２モードによって形成された場合を示したブロック図である。
図３を参照すれば、半導体装置１０ｂは第２モードにおいて、ＳＯＣ１００上に積層された２つのワイド入出力メモリ装置２００を含んでもよい。
具体的に、図３に示すように、第２モードにおいて、第１ワイド入出力メモリ装置２００-１に含まれる第１〜第４メモリバンプ部２１０ａ乃至２１０ｄのうちの２つの２１０ｃ、２１０ｄはＳＯＣ１００に含まれる第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄのうちの２つの１１０ａ、１１０ｂに連結され、第２ワイド入出力メモリ装置２００-２に含まれる第１〜第４メモリバンプ部２１０ａ乃至２１０ｄのうちの二つの２１０ａ及び２１０ｂはＳＯＣ１００に含まれる第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄのうちの二つの１１０ｃ、１１０ｄに連結運がある。したがってシステムオンチップ１００は２つのワイド入出力メモリ装置２００-１及び２００-２とそれぞれの２チャネルインターフェースに連結され、データを送受信してもよい。
上述したように、第２モードにおいて、ＳＯＣ１００に連結されるワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）は第１モードにおいて、ＳＯＣ１００に連結されるワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）の二倍になってもよい。
図４は図２及び図３の半導体装置において、ＳＯＣとワイド入出力メモリ装置の連結を説明するための断面図である。
図４を参照すれば、ＳＯＣ１００は複数のＳＯＣバンプ部１１０に連結され、ＳＯＣ１００を貫く貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）１２０をさらに含んでもよい。
図４に示すように、少なくとも一つのワイド入出力メモリ装置２００はフリップチップボンディング（ｆｌｉｐ-Ｃｈｉｐ ｂｏｎｄｉｎｇ）を通じてＳＯＣ１００の上部に積層してもよい。即ち、少なくとも一つのワイド入出力メモリ装置２００に含まれる複数のメモリバンプ部２１０はＴＳＶ１２０に連結されることによって少なくとも一つのワイド入出力メモリ装置２００はＳＯＣ１００と電気的に連結される。
図５は図２及び図３の半導体装置に含まれるＳＯＣの一例を示したブロック図である。
図５を参照すれば、ＳＯＣ１００は第１〜第４ＳＯＣバンプ部１１０ａ乃至ＳＯＣバンプ部１１０ｄ、第１〜第４メモリコントローラ１２０ａ乃至１２０ｄ、クロック信号生成部１３０及び中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）１４０を含んでもよい。
中央処理装置１４０は第１制御信号ＣＯＮ１を用いてクロック信号生成部１３０の動作を制御し、第２制御信号ＣＯＮ２を用いて第１〜第４メモリコントローラ１２０ａ乃至１２０ｄの動作を制御してもよい。
クロック信号生成部１３０は第１〜第４メモリコントローラ１２０ａ乃至１２０ｄにクロック信号ＣＬＫを提供してもよい。クロック信号生成部１３０が生成するクロック信号ＣＬＫはＳＯＣ１００の上部に積層されるワイド入出力メモリ装置２００の動作周波数と同様の周波数を有することができる。クロック信号生成部１３０は第１制御信号ＣＯＮ１に基づいてクロック信号ＣＬＫの周波数を決めることができる。
第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄは互いに独立的な第１〜第４入出力チャネルを提供してもよい。
第１〜第４メモリコントローラ１２０ａ乃至１２０ｄのそれぞれは第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄのそれぞれに連結してもよい。第１〜第４メモリコントローラ１２０ａ乃至１２０ｄのそれぞれはクロック信号生成部１３０から提供されるクロック信号ＣＬＫに同期され第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄそれぞれを通じてＳＯＣ１００の上部に積層されるワイド入出力メモリ装置２００と独立的にデータを送受信してもよい。第１〜第４メモリコントローラ１２０ａ乃至１２０ｄは第２制御信号ＣＯＮ２に基づいて動作プロトコル（ｐｒｏｔｏｃｏｌ）を決めることができる。例えば、第１〜第４メモリコントローラ１２０ａ乃至１２０ｄは第２制御信号ＣＯＮ２に基づいてＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式またはＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作してもよい。
中央処理装置１４０は外部から受信される設定値（ＳＶ）に基づいて第１制御信号ＣＯＮ１及び第２制御信号ＣＯＮ２を生成してもよい。外部から受信される設定値（ＳＶ）は半導体装置１０が第１モードによって形成されるのか第２モードによって形成されるのかを示すことができる。
図６及び図７は図２及び図３の半導体装置に含まれるワイド入出力メモリ装置の一例を示したブロック図である。
図６及び図７を参照すれば、ワイド入出力メモリ装置２００ａ及び２００ｂは第１〜第４メモリバンプ部２１０ａ乃至２１０ｄ、第１〜第４制御回路２２０ａ乃至２２０ｄ、コントローラ２３０及び第１〜第４メモリセルアレイブロック２４０ａ乃至２４０ｄを含んでもよい。
第１〜第４メモリセルアレイブロック２４０ａ乃至２４０ｄのそれぞれは少なくとも一つのメモリセルアレイを含んでもよい。一実施例において、図６に示すように、第１〜第４メモリセルアレイブロック２４０ａ乃至２４０ｄのそれぞれは２つのメモリセルアレイ２４１乃至２４８を含んでもよい。他の実施例において、図７に示すように、第１〜第４メモリセルアレイブロック２４０ａ乃至２４０ｄのそれぞれは一つのメモリセルアレイ２４１、２４３、２４５、２４７を含んでもよい。図７に示されたワイド入出力メモリ装置２００ｂは第１〜第４メモリセルアレイブロック２４０ａ乃至２４０ｄそれぞれが一つのメモリセルアレイ２４１、２４３、２４５、２４７を含むという事項を除いては図６に示されたワイド入出力メモリ装置２００ａと同一なので、以下では図６に示されたワイド入出力メモリ装置２００ａを中心に説明する。
コントローラ２３０は第１〜第４制御回路２２０ａ乃至２２０ｄの動作を制御してもよい。例えば、コントローラ２３０は第１〜第４制御回路２２０ａ乃至２２０ｄにクロック信号を提供し、第１〜第４制御回路２２０ａ乃至２２０ｄの動作プロトコルを決めることができる。
第１〜第４メモリバンプ部２１０ａ乃至２１０ｄは互いに独立的な第１〜第４入出力チャネルを提供してもよい。
第１〜第４制御回路２２０ａ乃至２２０ｄのそれぞれは第１〜第４メモリバンプ部２１０ａ乃至２１０ｄそれぞれに連結され、第１〜第４メモリバンプ部２１０ａ
乃至２１０ｄのそれぞれを通じてシステムオンチップ１００と独立的にデータを送受信してもよい。
第１及び第３メモリセルアレイブロック２４０ａ、２４０ｃに含まれるメモリセルアレイ２４１、２４２、２４５、２４６は第１及び第３制御回路２２０ａ、２２０ｃに共通に連結され、第２及び第４メモリセルアレイブロック２４０ｂ、２４０ｄに含まれるメモリセルアレイ２４３、２４４、２４７、２４８は第２及び第４制御回路２２０ｂ、２２０ｄに共通に連結してもよい。
第１モードにおいて、一つのワイド入出力メモリ装置２００がＳＯＣ１００の上部に積層されるので、ワイド入出力メモリ装置２００に含まれる第１〜第４メモリバンプ部２１０ａ乃至２１０ｄはＳＯＣ１００に含まれる第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄにそれぞれ連結してもよい。したがってコントローラ２３０は第１モードにおいて第１〜第４制御回路２２０ａ乃至２２０ｄの全てをターンオンさせることによって、一つのワイド入出力メモリ装置２００はＳＯＣ１００と４チャネルデータ送受信を行ってもよい。即ち、第１制御回路２２０ａは第１メモリバンプ部２１０ａを通じて第１メモリセルアレイブロック２４０ａに含まれるメモリセルアレイ２４１及び２４２とＳＯＣ１００との間にデータ送受信を行い、第２制御回路２２０ｂは第２メモリバンプ部２１０ｂを通じて第２メモリセルアレイブロック２４０ｂに含まれるメモリセルアレイ２４３及び２４４とＳＯＣ１００との間にデータ送受信を行い、第３制御回路２２０ｃは第３メモリバンプ部２１０ｃを通じて第３メモリセルアレイブロック２４０ｃに含まれるメモリセルアレイ２４５及び２４６とＳＯＣ１００との間にデータ送受信を行い、第４制御回路２２０ｄは第４メモリバンプ部２１０ｄを通じて第４メモリセルアレイブロック２４０ｄに含まれるメモリセルアレイ２４７及び２４８とＳＯＣ１００との間にデータ送受信を行ってもよい。
第２モードにおいて、２つのワイド入出力メモリ装置２００がＳＯＣ１００の上部に積層されるので、ワイド入出力メモリ装置２００に含まれる第１〜第４メモリバンプ部２１０ａ乃至２１０ｄのうちの二つはＳＯＣ１００に含まれる第１〜第４ＳＯＣバンプ部１１０ａ乃至１１０ｄのうちの二つにそれぞれ連結してもよい。したがってコントローラ２３０は第２モードにおいて、第１及び第２制御回路２２０ａ及び２２０ｂをターンオンさせ、第３及び第４制御回路２２０ｃ及び２２０ｄはターンオフさせることによって、一つの第１ワイド入出力メモリ装置２００はＳＯＣ１００と２チャネルデータ送受信を行ってもよい。即ち、第１制御回路２２０ａは第１メモリバンプ部２１０ａを通じて第１メモリセルアレイブロック２４０ａ及び第３メモリセルアレイブロック２４０ｃに含まれるメモリセルアレイ２４１、２４２、２４５、２４６とＳＯＣ１００との間にデータ送受信を行い、第２制御回路２２０ｂは第２メモリバンプ部２１０ｂを通じて第２メモリセルアレイブロック２４０ｂ及び第４メモリセルアレイブロック２４０ｄに含まれるメモリセルアレイ２４３、２４４、２４７、２４８とＳＯＣ１００との間にデータ送受信を行ってもよい。
上述した通り、図２に示すように、第１モードにおいてＳＯＣ１００の上部に一つのワイド入出力メモリ装置２００を積層し、半導体装置１０ａを構成し、ワイド入出力メモリ装置２００は４チャネルを使用し、システムオンチップ１００とデータ送受信を行ってもよい。一方、図３に示すように、第２モードにおいて、ＳＯＣ１００の上部に２つのワイド入出力メモリ装置２００-１、２００-２を積層し、半導体装置１０ｂを構成し、２つのワイド入出力メモリ装置２００-１、２００-２のそれぞれは２チャネルを用い、ＳＯＣ１００とデータ送受信を行ってもよい。したがって、第１モード及び第２モードにおいて、ＳＯＣ１００とワイド入出力メモリ装置２００の総帯域幅（ｂａｎｄ ｗｉｄｔｈ）は同様であるが、第２モードにおいて、ＳＯＣ１００に連結されるワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）は第１モードにおいてＳＯＣ１００に連結されるワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）の二倍になる。したがって、本発明の実施例に係る半導体装置１０の場合、使おうとするワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）により、ＳＯＣ１００を新しく設計する必要はなく、一定の個数のＳＯＣバンプ部１１０ａ乃至１１０ｄを有する
ＳＯＣ１００に多様な容量（ｄｅｎｓｉｔｙ）のワイド入出力メモリ装置２００を積層してもよい。
一実施例において、ワイド入出力メモリ装置２００に含まれるコントローラ２３０は第１モードにおいて、第１〜第４制御回路２２０ａ乃至２２０ｄに第１周波数を有するクロック信号を提供し、第２モードにおいて、第３及び第４制御回路２２０ｃ及び２２０ｄはターンオフさせ、第１及び第２制御回路２２０ａ及び２２０ｂに第１周波数の二倍に相応する第２周波数を有するクロック信号を提供してもよい。
この場合、ＳＯＣ１００に含まれるクロック信号生成部１３０は、第１制御信号ＣＯＮ１に基づいて第１モードにおいて、第１〜第４メモリコントローラ１２０ａ乃至１２０ｄに第１周波数を有するクロック信号ＣＬＫを提供し、第２モードにおいて、第１〜第４メモリコントローラ１２０ａ乃至１２０ｄに第１周波数の二倍に相応する第２周波数を有するクロック信号ＣＬＫを提供してもよい。
したがって、ＳＯＣ１００に含まれる第１〜第４メモリコントローラ１２０ａ乃至１２０ｄ及びワイド入出力メモリ装置２００に含まれる第１〜第４制御回路２２０ａ乃至２２０ｄは第１モードにおいて、第１周波数を有するクロック信号に同期して動作し、第２モードにおいて、第２周波数を有するクロック信号に同期して動作してもよい。
その他の実施例において、ワイド入出力メモリ装置２００に含まれるコントローラ２３０は、第１モードにおいて、第１〜第４制御回路２２０ａ乃至２２０ｄがＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式で動作するように制御し、第２モードにおいて、第３及び第４制御回路２２０ｃ及び２２０ｄはターンオフさせて第１及び第２制御回路２２０ａ及び２２０ｂがＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作するように制御してもよい。
この場合、システムオンチップ１００に含まれる第１〜第４メモリコントローラ１２０ａ乃至１２０ｄは第２制御信号ＣＯＮ２に基づいて第１モードにおいてＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式で動作し、前記第２モードにおいて、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作してもよい。
したがって、システムオンチップ１００に含まれる第１〜第４メモリコントローラ１２０ａ乃至１２０ｄ、そしてワイド入出力メモリ装置２００に含まれる第１〜第４制御回路２２０ａ乃至２２０ｄは第１モードにおいて、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式でデータを送受信し、第２モードにおいて、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式でデータを送受信してもよい。
上述した２つの実施例によると、第１モードにおいてＳＯＣ１００の上部に一つのワイド入出力メモリ装置２００が積層され、第２モードにおいて、ＳＯＣ１００の上部に２つのワイド入出力メモリ装置２００が積層されるので、第２モードにおいて、ＳＯＣ１００に連結されるワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）は第１モードにおいてＳＯＣ１００に連結されるワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）の二倍になってもよい。また、ＳＯＣ１００及びワイド入出力メモリ装置２００は第１モードに比べて第２モードにおいて、二倍の周波数を有するクロック信号に同期して動作したり、第１モードにおいてはＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式で動作し、第２モードにおいて、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作することによって、第２モードにおいて、ＳＯＣ１００とワイド入出力メモリ装置２００のうちの総帯域幅（ｂａｎｄ ｗｉｄｔｈ）は第１モードにおいてＳＯＣ１００とワイド入出力メモリ装置２００のうちの総帯域幅（ｂａｎｄ ｗｉｄｔｈ）の二倍になってもよい。したがって、本発明の実施例に係る半導体装置１０の場合、使おうとするワイド入出力メモリ装置２００の総容量（ｄｅｎｓｉｔｙ）及び総帯域幅（ｂａｎｄ ｗｉｄｔｈ）によりＳＯＣ１００を新しく設計する必要はなく、一定の個数のＳＯＣバンプ部１１０ａ乃至１１０ｄを有するＳＯＣ１００に多様な容量（ｄｅｎｓｉｔｙ）及び帯域幅（ｂａｎｄ ｗｉｄｔｈ）のワイド入出力メモリ装置２００を積層してもよい。
図８は本発明の一実施例に係る半導体パッケージを示したブロック図である。
図８を参照すれば、半導体パッケージ２０はベース基板（ＢＡＳＥ）３００、ベース基板３００の上部に積層されるシステムオンチップ１００及びシステムオンチップ１００の上部に積層される少なくとも一つのワイド入出力メモリ装置２００を含む。
ベース基板３００は印刷回路基板（Ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）でもよい。ＳＯＣ１００はアプリケーションプロセッサを含んでもよい。
ＳＯＣ１００はそれぞれが互いに独立的な入出力チャネルを提供する複数のＳＯＣバンプ部１１０を含み、ＳＯＣ１００は複数のＳＯＣバンプ部１１０を通じてベース基板３００に電気的に連結される。
少なくとも一つのワイド入出力メモリ装置２００は互いに独立的な入出力チャネルを提供する複数のメモリバンプ部２１０を含み、少なくとも一つのワイド入出力メモリ装置２００は複数のメモリバンプ部２１０を通じてシステムオンチップ１００に電気的に連結される。少なくとも一つのワイド入出力メモリ装置２００はＳＯＣ１００の複数のＳＯＣバンプ部１１０を通じてＳＯＣ１００とデータを送受信する。
第１モードにおいて、一つのワイド入出力メモリ装置２００が複数のＳＯＣバンプ部１１０のすべてに連結され、ＳＯＣ１００とデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置２００が複数のＳＯＣバンプ部１１０のうちの第１半分及び第２半分にそれぞれ連結され、ＳＯＣ１００とデータを送受信する。
ＳＯＣ１００は複数のＳＯＣバンプ部１１０に連結され、ＳＯＣ１００を貫くＴＳＶ１２０を含み、複数のメモリバンプ部２１０はＴＳＶ１２０に連結されることによって少なくとも一つのワイド入出力メモリ装置２００をＳＯＣ１００と電気的に連結してもよい。この場合、ベース基板３００とワイド入出力メモリ装置２００のうちのインターフェース負荷抵抗が減少し、円滑な信号伝送を具現してもよい。
システムオンチップ１００及び少なくとも一つのワイド入出力メモリ装置２００を含む半導体装置は図１〜７を参照して説明した本発明の実施例に係る半導体装置１０で具現してもよい。
ＳＯＣ１００及び少なくともいずれか一つのワイド入出力メモリ装置２００がベース基板３００上に積層された後、レジン３１０等で半導体パッケージ２０の上部を塗布することができる。ベース基板３００の下面に外部装置との電気的連結をするためのバンプ３２０を形成してもよい。
図８に示すように、本発明の実施例に係る半導体パッケージ２０はフリップチップパッケージング（ｆｌｉｐ-ｃｈｉｐ ｐａｃｋａｇｉｎｇ）の工程を通じて形成してもよい。フリップチップパッケージングはワイヤを使わないで半導体チップの表面に電極になるバンプを形成してバンプを通じ、基板上の導体端子と連結することによって、半導体チップを基板上に積層する技術を意味する。複数のメモリバンプ部２１０をワイド入出力メモリ装置２００に形成し、これに相応する位置にＳＯＣ１００の複数のＳＯＣバンプ部１１０を形成することによってフリップ-チップパッケージングを効率的に行ってもよい。
図９は本発明の実施例に係る半導体パッケージがモバイルシステムに応用された例を示す図である。
図９を参照すれば、モバイルシステム４００は半導体パッケージ４１０、通信（ｃｏｎｎｅｃｔｉｖｉｔｙ）部４４０、使用者のインターフェース４５０、不揮発性メモリ装置ＮＶＭ４６０及びパワーサプライ４７０を含む。実施例により、モバイルシステム４００は携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、個人情報端末（Ｐｅｒｓｏｎａｌ ＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ；ＰＤＡ）、携帯型マルチメディアプレーヤ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ；ＰＭＰ）、デジタルカメラ（ＤｉｇｉｔａｌＣａｍｅｒａ）、音楽再生機（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムのような任意のモバイルシステムでもよい。
半導体パッケージ４１０はシステムオンチップ４２０及び少なくとも一つのワイド入出力メモリ装置４３０を含む。少なくとも一つのワイド入出力メモリ装置４３０はＳＯＣ４２０により、処理されるデータを保存したり、動作メモリ（Ｗｏｒｋｉｎｇ Ｍｅｍｏｒｙ）として作動してもよい。ＳＯＣ４２０はそれぞれが互いに独立的な入出力チャネルを提供する複数のＳＯＣバンプ部を含み、ＳＯＣ４２０はこれら複数のＳＯＣバンプ部を通じてベース基板に電気的に連結される。少なくとも一つのワイド入出力メモリ装置４３０は互いに独立的な入出力チャネルを提供する複数のメモリバンプ部を含み、少なくとも一つのワイド入出力メモリ装置４３０はこれら複数のメモリバンプ部を通じてＳＯＣ４２０に電気的に連結される。第１モードにおいて、一つのワイド入出力メモリ装置４３０が複数のＳＯＣバンプ部に連結され、ＳＯＣ４２０とデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置４３０が複数のＳＯＣバンプ部のうちの第１半分及び第２半分にそれぞれ連結され、ＳＯＣ４２０とデータを送受信する。
ＳＯＣ４２０はアプリケーションプロセッサを含んでもよい。このアプリケーションプロセッサはインターネットブラウザ、ゲーム、動画などを提供するアプリケーションを行ってもよい。実施例により、アプリケーションプロセッサは一つのプロセッサコア（Ｓｉｎｇｌｅ Ｃｏｒｅ）を含んだり、複数のプロセッサコア（Ｍｕｌｔｉ-Ｃｏｒｅ）を含んでもよい。例えば、アプリケーションプロセッサはデュアルコア（Ｄｕａｌ-Ｃｏｒｅ）、クアッドコア（Ｑｕａｄ-Ｃｏｒｅ）、ヘクサコア（Ｈｅｘａ-Ｃｏｒｅ）等のマルチコア（Ｍｕｌｔｉ-Ｃｏｒｅ）を含んでもよい。また、実施例により、アプリケーションプロセッサは内部または外部に位置したキャッシュメモリ（Ｃａｃｈｅ Ｍｅｍｏｒｙ）をさらに含んでもよい。
半導体パッケージ４１０は図８に示された半導体パッケージ２０で具現してもよい。図８の半導体パッケージ２０の構成及び動作に対しては図１〜８を参照して詳細に説明したので、ここでは図９に示された半導体パッケージ４１０に対する詳細な説明は省略する。
通信部４４０は外部装置と無線通信または、有線通信を行ってもよい。例えば、通信部４４０はイーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ（登録商標））通信、近距離磁気場通信（Ｎｅａｒ Ｆｉｅｌｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ；ＮＦＣ）、無線識別（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ；ＲＦＩＤ）通信、移動通信（Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）、メモリカード通信、汎用直列バス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ；ＵＳＢ）通信などを行ってもよい。例えば、通信部４４０はベースバンドチップセット（Ｂａｓｅｂａｎｄ Ｃｈｉｐｓｅｔ）を含め、ＧＳＭ（登録商標）、ＧＰＲＳ、ＷＣＤＭＡ（登録商標）、ＨＳｘＰＡなどの通信をサポートしてもよい。
不揮発性メモリ装置４６０はモバイルシステム４００をブーティングするためのブートイメージを保存してもよい。例えば、不揮発性メモリ装置４６０はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ-Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）または、これと類似したメモリで具現してもよい。
ユーザインタフェース４５０はキーパッド、タッチスクリーンと同様の一つ以上の入力装置及び、スピーカ、ディスプレイ装置のような一つ以上の出力装置を含んでもよい。パワーサプライ４７０はモバイルシステム４００の動作電圧を供給してもよい。
また、実施例により、モバイルシステム４００はイメージプロセッサをさらに包含でもよく、メモリカード（Ｍｅｍｏｒｙ Ｃａｒｄ）、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ；ＳＳＤ）、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ；ＨＤＤ）、シディロム（ＣＤ-ＲＯＭ）等のような保存装置をさらに含んでもよい。
モバイルシステム４００または、モバイルシステム４００の構成要素は多様な形態のパッケージを利用して実装されるが、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（ＰｌａｓｔｉｃＬｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ-Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ-Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ-ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ-Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）等のようなパッケージを利用して実装してもよい。
本発明はＳＯＣ及びワイド入出力メモリ装置を備える任意の電子装置に役立つように利用してもよい。例えば、本発明は携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン（Ｓｍａｒｔ Ｐｈｏｎｅ）、個人情報端末（ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌａｓｓｉｓｔａｎｔ；ＰＤＡ）、携帯型マルチメディアプレーヤ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ；ＰＭＰ）、デジタルカメラ（ＤｉｇｉｔａｌＣａｍｅｒａ）、パーソナルコンピュータ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ；ＰＣ）、サーバコンピュータ（Ｓｅｒｖｅｒ Ｃｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、ノートブック（Ｌａｐｔｏｐ）、デジタルＴＶ（ＤｉｇｉｔａｌＴｅｌｅｖｉｓｉｏｎ）、セット−トップボックス（Ｓｅｔ-Ｔｏｐ Ｂｏｘ）、音楽再生機（Ｍｕｓｉｃ Ｐｌａｙｅｒ）、携帯用ゲームコンソール（Ｐｏｒｔａｂｌｅ Ｇａｍｅ Ｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどに適用してもよい。
上述したように、本発明を望ましい実施例を参照して説明したが該当技術分野で通常の知識を持った者であれば、特許請求範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させる可能性があることを理解できるはずである。
１００:システムオンチップ（ＳＯＣ）
１１０:ＳＯＣバンプ部
１２０:メモリコントローラ
１３０:クロック信号生成部
１４０:中央処理装置
２００:ワイド入出力メモリ装置
２１０:メモリバンプ部
２２０:制御回路
２３０:コントローラ
２４０:メモリセルアレイブロック

Claims (10)

  1. 互いに独立的な入出力チャネルを提供する複数のＳＯＣバンプ部を含むシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ；ＳＯＣ）と、
    前記システムオンチップの上部に積層され、前記複数のＳＯＣバンプ部を通じて前記システムオンチップとデータを送受信する少なくとも一つのワイド入出力メモリ装置（ＷｉｄｅＩ/Ｏ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を含み、
    第１モードにおいて、一つのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部に連結され、前記システムオンチップとデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部のうちの第１半分及び第２半分にそれぞれ連結され、前記システムオンチップとデータを送受信することを特徴とする半導体装置。
  2. 前記システムオンチップは互いに独立的な第１〜第４入出力チャネルを提供する第１〜第４ＳＯＣバンプ部を含み、
    前記ワイド入出力メモリ装置は、
    複数のメモリセルアレイと、
    前記複数のメモリセルアレイに連結され、互いに独立的な第１〜第４入出力チャネルを提供する第１〜第４メモリバンプ部を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記ワイド入出力メモリ装置は、
    前記第１〜第４メモリバンプ部にそれぞれ連結され、前記第１〜第４メモリバンプ部それぞれを通じてデータを送受信する第１〜第４制御回路と、
    前記第１〜第４制御回路の動作を制御するコントローラとをさらに含み、
    前記ワイド入出力メモリ装置に含まれる前記複数のメモリセルアレイはそれぞれが少なくともいずれの一つかにメモリセルアレイを含む第１〜第４メモリセルアレイブロックに区分され、
    前記第１及び第３メモリセルアレイブロックに含まれるメモリセルアレイは前記第１及び第３制御回路に共通に連結され、前記第２及び第４メモリセルアレイブロックに含まれるメモリセルアレイは前記第２及び第４制御回路に共通に連結されることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１モードにおいて、前記第１〜第４制御回路はそれぞれ前記第１〜第４メモリバンプ部を通じて前記第１〜第４メモリセルアレイブロックと前記システムオンチップとの間にデータ送受信を行い、
    前記第２モードにおいて、前記第３及び第４制御回路はターンオフされ、前記第１制御回路は前記第１メモリバンプ部を通じて前記第１及び第３メモリセルアレイブロックと前記システムオンチップとの間にデータ送受信を行い、前記第２制御回路は前記第２メモリバンプ部を通じて前記第２及び第４メモリセルアレイブロックと前記システムオンチップとの間にデータ送受信を行うことを特徴とする請求項３に記載の半導体装置。
  5. 前記ワイド入出力メモリ装置は前記第１モードにおいて、第１周波数を有する第１クロック信号に同期され動作し、前記第２モードにおいて、前記第１周波数の二倍に相応する第２周波数を有する第２クロック信号に同期され動作することを特徴とする請求項４に記載の半導体装置。
  6. 前記ワイド入出力メモリ装置は前記第１モードにおいて、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式で動作し、前記第２モードにおいて、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作することを特徴とする請求項４に記載の半導体装置。
  7. 前記システムオンチップは、
    前記複数のＳＯＣバンプ部に連結され、前記システムオンチップを貫通して前記少なくとも一つのワイド入出力メモリ装置と電気的に連結される貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）と、
    前記複数のＳＯＣバンプ部それぞれに連結される複数のメモリコントローラと、
    前記複数のメモリコントローラにクロック信号を提供するクロック信号生成部と、
    第１制御信号を使用し前記クロック信号生成部の動作を制御し、第２制御信号を使用し前記複数のメモリコントローラの動作を制御する中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）とをさらに含むことを特徴とする請求項１に記載の半導体装置。
  8. 前記クロック信号生成部は前記第１制御信号に基づいて、前記第１モードにおいて、第１周波数を有する前記クロック信号を生成し、前記第２モードにおいて、前記第１周波数の二倍に相応する第２周波数を有する前記クロック信号を生成することを特徴とする請求項７に記載の半導体装置。
  9. 前記複数のメモリコントローラは前記第２制御信号に基づいて前記第１モードにおいてＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔｅ Ｒａｔｅ）方式で動作し、前記第２モードにおいて、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で動作することを特徴とする請求項７に記載の半導体装置。
  10. ベース基板と、
    前記ベース基板の上部に積層され、それぞれが互いに独立的な入出力チャネルを提供する複数のＳＯＣバンプ部を含み、前記複数のＳＯＣバンプ部を通じ、前記ベース基板に連結されるシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ；ＳＯＣ）と、
    前記システムオンチップの上部に配置され、前記複数のＳＯＣバンプ部を通じて前記システムオンチップとデータを送受信する少なくともいずれの一つかにワイド入出力メモリ装置を含み、
    前記少なくともいずれの一つかにワイド入出力メモリ装置は前記複数のＳＯＣバンプ部に連結され、前記システムオンチップを貫く貫通シリコンビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）を通じて、前記システムオンチップと電気的に連結され、
    第１モードにおいて、一つのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部に連結され、前記システムオンチップとデータを送受信し、第２モードにおいて、２つのワイド入出力メモリ装置が前記複数のＳＯＣバンプ部のうちの第１半分及び第２半分にそれぞれ連結され、前記システムオンチップとデータを送受信することを特徴とする半導体パッケージ。
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