TWI606569B - 半導體元件以及半導體封裝 - Google Patents

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金泰善
林慶默
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三星電子股份有限公司
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Description

半導體元件以及半導體封裝
本發明概念大體上是關於三維(3D)堆疊式半導體元件。更特定言之，本發明概念是關於一種其中多通道介面類型寬輸入/輸出記憶體元件堆疊於系統單晶片(system-on-chip，SOC)上之半導體元件，且是關於一種包含所述半導體元件之半導體多晶片封裝。
近年來，已開發出一種多通道介面類型寬輸入/輸出記憶體元件堆疊於系統單晶片(SOC)上的半導體元件。此元件具備直通矽晶穿孔(through-silicon via，TSV)以幫助記憶體元件至SOC之連接。
可在需要擴展SOC之記憶體之頻寬時或在需要較大整合密度時增加寬輸入/輸出記憶體元件之數目。然而，在此等狀況下，擴展設有TSV之區域將被認為是有必要的。因此，根據每一指定頻寬或整合密度而分離地設計SOC。
根據本發明概念之態樣，提供一種半導體元件，其中具有各種密度及/或頻寬之一個或大於一個寬輸入/輸出記憶體元件可堆疊於/堆疊於具有預定大小之直通矽晶穿孔(TSV)區域之系統單晶片(SOC)上。
為此目的，根據本發明概念之態樣，提供一種半導體元件，包括系統單晶片(SOC)、多個記憶體控制器、時脈信號產生器以及中央處理單元(central processing unit，CPU)。系統單晶片具有彼此獨立之多個輸入/輸出通道。多個記憶體控制器分別電性連接至輸入/輸出通道。時脈信號產生器經組態以將時脈信號提供至記憶體控制器。中央處理單元操作性地連接至時脈信號產生器以及記憶體控制器以便控制時脈信號產生器之操作以及記憶體控制器之操作。並且至少一寬輸入/輸出記憶體元件堆疊於系統單晶片上，且其中每一寬輸入/輸出記憶體元件具有基板(substrate)、記憶體以及記憶體凸塊(bump)，記憶體凸塊安置於基板之表面上且電性連接至至少一記憶體陣列，其中系統單晶片之所有通道電性連接至至少一寬輸入/輸出記憶體元件之記憶體凸塊之各別記憶體凸塊，使得至少一寬輸入/輸出記憶體元件經由記憶體凸塊而將資料傳輸至系統單晶片/自系統單晶片接收資料，其中每個所述至少一寬輸入/輸出記憶體元件之記憶體凸塊之總數目以及佈局(layout)與SOC晶片之SOC凸塊之總數目以及佈局相同，其中系統單晶片之時脈信號產生器操作以產生各種頻率之時脈信號，且其中系統單晶片之中央處理單元經組態以根據堆疊於系統單晶片上之寬輸入/輸出記憶體元件之數目而設定由時脈信號產生器產生 之時脈信號之頻率。
又為此目的，根據本發明概念之另一態樣，提供一種半導體元件，包括系統單晶片(SOC)以及至少一寬輸入/輸出記憶體元件。系統單晶片具有彼此獨立之多個輸入/輸出通道。至少一寬輸入/輸出記憶體元件堆疊於系統單晶片上，且其中每一寬輸入/輸出記憶體元件具有基板、記憶體以及記憶體凸塊，記憶體凸塊安置於基板之表面上且電性連接至至少一記憶體陣列，其中系統單晶片之所有通道電性連接至至少一寬輸入/輸出記憶體元件之記憶體凸塊之各別記憶體凸塊，使得至少一寬輸入/輸出記憶體元件經由記憶體凸塊而將資料傳輸至系統單晶片/自系統單晶片接收資料，其中每個所述至少一寬輸入/輸出記憶體元件之記憶體凸塊之總數目以及佈局與SOC晶片之SOC凸塊之總數目以及佈局相同，且其中每一寬輸入/輸出記憶體元件更包括控制電路以及控制器。控制電路分別電性連接至寬輸入/輸出記憶體元件之記憶體凸塊，以分別將資料傳輸至記憶體凸塊/自記憶體凸塊接收資料。控制器經組態以操作性地連接至控制電路且經組態以基於堆疊於系統單晶片上之寬輸入/輸出記憶體元件之數目而關斷控制電路中選定的控制電路。
根據本發明概念之另一態樣，提供一種半導體元件，包括系統單晶片(SOC)以及多個寬輸入/輸出記憶體元件。系統單晶片具有彼此獨立且具有終端(terminal end)之多個輸入/輸出通道。多個寬輸入/輸出記憶體元件並排地堆疊於系統單晶片上，且其中寬輸入/輸出記憶體元件中每一者具有基板、記憶體以及記憶體凸塊，記憶體凸塊安置於基板之表面上且電性連接至至少一記 憶體陣列，其中寬輸入/輸出記憶體元件中每一者之部份的記憶體凸塊中在系統單晶片之終端處電性連接至系統單晶片之通道之各別部分，而寬輸入/輸出記憶體元件中每一者之其他的記憶體凸塊不電性連接至系統單晶片之通道中的任一者且在半導體元件中為電性非活性(electrically inactive)的，藉此寬輸入/輸出記憶體元件中每一者僅經由部份的其記憶體凸塊而將資料傳輸至系統單晶片/自系統單晶片接收資料，且其中寬輸入/輸出記憶體元件中每一者之記憶體凸塊之總數目以及佈局與系統單晶片之輸入/輸出通道之終端的總數目以及佈局相同。
10、10a、10b‧‧‧半導體元件
20、410‧‧‧半導體封裝
100、420‧‧‧系統單晶片(SOC)
110‧‧‧系統單晶片(SOC)凸塊
110a‧‧‧第一系統單晶片(SOC)凸塊群組
110b‧‧‧第二系統單晶片(SOC)凸塊群組
110c‧‧‧第三系統單晶片(SOC)凸塊群組
110d‧‧‧第四系統單晶片(SOC)凸塊群組
120‧‧‧直通矽晶穿孔(TSV)
120a‧‧‧第一記憶體控制器
120b‧‧‧第二記憶體控制器
120c‧‧‧第三記憶體控制器
120d‧‧‧第四記憶體控制器
130‧‧‧時脈信號產生器
140‧‧‧中央處理單元(CPU)
200‧‧‧寬輸入/輸出記憶體元件
200-1‧‧‧第一寬輸入/輸出記憶體元件
200-2‧‧‧第二寬輸入/輸出記憶體元件
200a、200b‧‧‧寬輸入/輸出記憶體元件
210‧‧‧記憶體凸塊
210a‧‧‧第一記憶體凸塊群組
210b‧‧‧第二記憶體凸塊群組
210c‧‧‧第三記憶體凸塊群組
210d‧‧‧第四記憶體凸塊群組
220a‧‧‧第一控制電路
220b‧‧‧第二控制電路
220c‧‧‧第三控制電路
220d‧‧‧第四控制電路
230‧‧‧控制器
240a‧‧‧第一記憶體胞陣列區塊
240b‧‧‧第二記憶體胞陣列區塊
240c‧‧‧第三記憶體胞陣列區塊
240d‧‧‧第四記憶體胞陣列區塊
241、242、243、244、245、246、247、248‧‧‧記憶體胞陣列
300‧‧‧基底基板
310‧‧‧樹脂封裝材料
320‧‧‧外部凸塊
400‧‧‧行動系統
430‧‧‧寬輸入/輸出元件
440‧‧‧連接性單元
450‧‧‧使用者介面
460‧‧‧非揮發性記憶體元件
470‧‧‧電源供應器
CLK‧‧‧時脈信號
CON1‧‧‧第一控制信號
CON2‧‧‧第二控制信號
SV‧‧‧設定值
將自以下結合隨附圖式之較佳實施例之詳細描述而更清楚地理解本發明概念。
圖1為根據本發明概念的可整合於半導體元件中之系統單晶片以及一個或多個寬輸入/輸出記憶體元件的方塊圖。
圖2為根據本發明概念的可被製作之一個半導體元件的方塊圖。
圖3為根據本發明概念的可被製作之另一半導體元件的方塊圖。
圖4為根據本發明概念的半導體元件的剖視圖，其繪示如應用於圖2以及圖3所繪示之元件中任一者的系統單晶片與寬輸入/輸出記憶體元件之間的連接。
圖5為根據本發明概念的半導體元件之系統單晶片之一範例的方塊圖。
圖6為寬輸入/輸出記憶體元件之範例的方塊圖，寬輸入/輸出記憶體元件中之一者或兩者被設在根據由圖2以及圖3說明之本發明概念之態樣的半導體元件中。
圖7為寬輸入/輸出記憶體元件之另一範例的方塊圖，寬輸入/輸出記憶體元件中之一者或兩者被設在亦根據由圖2以及圖3說明之本發明概念之態樣的半導體元件中。
圖8為根據本發明概念的半導體封裝之實施例的剖視圖。
圖9為使用根據本發明概念的半導體封裝之行動系統的方塊圖。
本發明概念之各種實施例以及實施例之範例將在下文中參考隨附圖式更充分地予以描述。在圖式中，出於清楚起見，可誇示繪示於章節中之器件、層以及區(諸如，植入區)之大小及相對大小以及形狀。詳言之，半導體元件以及在其製造期間所製作之中間結構之橫截面說明為示意性的。又，貫穿圖式將相似數字用以指定相似器件。
在上下文中將使用本文中出於描述本發明概念之特定範例或實施例的目的而使用的其他術語。舉例而言，術語「包括」當用於本說明書中時指定所陳述特徵之存在，但不排除額外特徵之存在。此外，術語「經連接」最通常將指如在上下文中顯而易見之電性連接，但有時術語「經連接」另外可指實體連接。又，除非另外在書面描述及/或圖式中指定，否則此等連接可為直接的或間接的。
現在將參看圖1詳細地描述根據本發明概念的半導體元件之基本組件。半導體元件10包含系統單晶片(SOC)100以及至少一寬輸入/輸出記憶體元件200。
系統單晶片100包含多個SOC凸塊群組110a至110d，多個SOC凸塊(bump)群組提供彼此獨立之輸入/輸出通道。SOC凸塊群組110a至110d中每一者可包含多個SOC凸塊。
寬輸入/輸出記憶體元件200包含多個記憶體胞陣列(memory cell array)。此外，寬輸入/輸出記憶體元件200包含多個記憶體凸塊群組210a至210d，其中記憶體凸塊群組210a至210d連接至多個記憶體胞陣列且提供彼此獨立之輸入/輸出通道。記憶體凸塊群組210a至210d中每一者可包含多個記憶體凸塊。在圖1所繪示之範例中，系統單晶片100包含提供彼此獨立之第一輸入/輸出通道至第四輸入/輸出通道之第一SOC凸塊群組110a至第四SOC凸塊群組110d。寬輸入/輸出記憶體元件200之記憶體凸塊之總數目以及佈局(layout)與系統單晶片100之SOC凸塊的總數目以及佈局相同。
根據本發明概念之一態樣，記憶體元件200之記憶體凸塊群組210a至210d以及系統單晶片100之SOC凸塊群組110a至110d經編號且經組態成使得寬輸入/輸出記憶體元件200中之大於一個或僅一個寬輸入/輸出記憶體元件可堆疊於系統單晶片100上，且經由多個SOC凸塊群組110a至110d而將資料傳輸至系統單晶片100/自系統單晶片100接收資料。舉例而言，在使用上文所描述之組件的情況下，可製作其中一個寬輸入/輸出記憶體元件200連接至所有SOC凸塊群組110a至110d以將資料傳輸至系統 單晶片100/自系統單晶片100接收資料之第一半導體元件。或者，可製作其中兩個寬輸入/輸出記憶體元件200連接至所有SOC凸塊群組110a至110d使得記憶體元件中每一者可獨立地將資料傳輸至系統單晶片100/自系統單晶片100接收資料之第二半導體元件。
然而，在任一狀況下，系統單晶片100可在高速度下進行資料通信，此是因為系統單晶片100經由彼此獨立且由SOC凸塊群組110a至110d提供的多個通道而將資料傳輸至安置於系統單晶片100上方的至少一寬輸入/輸出記憶體元件200/自安置於系統單晶片100上方的至少一寬輸入/輸出記憶體元件200接收資料。
圖2繪示上文所提及類型之半導體元件10a，其中僅一個記憶體元件200堆疊於系統單晶片100上且連接至系統單晶片100。
參看圖2，在半導體元件10a之此實施例中，第一記憶體凸塊群組210a至第四記憶體凸塊群組210d分別連接至系統單晶片100之第一SOC凸塊群組110a至第四SOC凸塊群組110d。因此，系統單晶片100經由4通道介面而連接至寬輸入/輸出記憶體元件200。
圖3繪示上文所提及類型之半導體元件10b，其中兩個記憶體元件200-1以及200-2並排地堆疊於系統單晶片100上且彼此獨立地連接至系統單晶片100。
更特定言之，在半導體元件10b之此實施例中，第一寬輸入/輸出記憶體元件200-1之兩個記憶體凸塊群組210c以及210d(亦即，記憶體凸塊群組之一半)分別連接至系統單晶片100之SOC凸塊群組中之兩個SOC凸塊群組110a以及110b(亦即，SOC凸 塊群組之一半)。又，第二寬輸入/輸出記憶體元件200-2之兩個記憶體凸塊群組210a以及210b(亦即，記憶體凸塊群組之一半)連接至系統單晶片100之SOC凸塊群組之另外兩個SOC凸塊群組110c以及110d(亦即，SOC凸塊群組之另一半)。因此，系統單晶片100經由各別2通道介面而連接至兩個寬輸入/輸出記憶體元件200-1以及200-2中的每一者。
如自以上之描述顯而易見，寬輸入/輸出記憶體元件200-1以及200-2連接至系統單晶片100的元件10b之總密度為僅一個寬輸入/輸出記憶體元件200連接至系統單晶片100的元件10a之總密度的兩倍。
圖4繪示系統單晶片(之電路)與寬輸入/輸出記憶體元件(之記憶體陣列)之間的連接之範例。此等連接可用於上文參看圖2以及圖3所描述之元件10a以及10b中任一者中。
此連接包括延伸通過系統單晶片100(之(例如)基板)之本體的直通矽晶穿孔(TSV)120。TSV 120中之各別TSV分別連接至SOC凸塊110。
又，如圖4所繪示，寬輸入/輸出記憶體元件200可經由倒裝晶片接合(flip-chip bonding)方案而堆疊於系統單晶片100上。亦即，在此方案中，寬輸入/輸出記憶體元件200之記憶體凸塊210直接連接至TSV 120以將寬輸入/輸出記憶體元件200電性連接至系統單晶片100。
圖5繪示可由圖2以及圖3之半導體元件兩者使用的系統單晶片之一範例。
參看圖5，除了第一SOC凸塊群組110a至第四SOC凸 塊群組110d以外，此範例之系統單晶片100亦包含第一記憶體控制器120a至第四記憶體控制器120d、時脈信號產生器130以及中央處理單元(CPU)140。
如已經在上文所提及，第一SOC凸塊群組110a至第四 SOC凸塊群組110d提供彼此獨立之第一輸入/輸出通道至第四輸入/輸出通道。
CPU 140使用第一控制信號CON1控制時脈信號產生器130之操作，且使用第二控制信號CON2控制第一記憶體控制器120a至第四記憶體控制器120d之操作。
時脈信號產生器130將時脈信號CLK提供至第一記憶體控制器120a至第四記憶體控制器120d。自時脈信號產生器130產生之時脈信號CLK可具有與堆疊於系統單晶片100上之寬輸入/輸出記憶體元件之操作頻率相同的頻率。時脈信號產生器130可基於第一控制信號CON1而判定時脈信號CLK之頻率。
第一記憶體控制器120a至第四記憶體控制器120d分別連接至第一SOC凸塊群組110a至第四SOC凸塊群組110d。第一記憶體控制器120a至第四記憶體控制器120d中的每一者可在與由時脈信號產生器130提供的時脈信號CLK同步的情況下經由第一SOC凸塊群組110a至第四SOC凸塊群組110d中的每一者而與堆疊於系統單晶片100上之寬輸入/輸出記憶體元件200獨立地進行資料通信。第一記憶體控制器120a至第四記憶體控制器120d可基於第二控制信號CON2而判定操作協定(protocol)。舉例而言，第一記憶體控制器120a至第四記憶體控制器120d可基於第二控制信號CON2經由單一資料速率(Single Data Rate，SDR) 方案或雙倍資料速率(Double Data Rate，DDR)方案進行操作。
CPU 140可基於自外部元件接收之設定值SV而產生第一控制信號CON1以及第二控制信號CON2。設定值SV可指示半導體元件10是否具有僅一個記憶體元件(如在圖2之元件之狀況下)抑或具有大於一個記憶體元件(如在圖3之元件之狀況下)。
圖6以及圖7為可用於圖2之半導體元件中或以多個用於圖3之半導體元件中的寬輸入/輸出記憶體元件200a以及200b之不同範例的方塊圖。
參看圖6以及圖7，除了第一記憶體凸塊群組210a至第四記憶體凸塊群組210d以外，寬輸入/輸出記憶體元件200a以及200b之兩個範例亦包含第一控制電路220a至第四控制電路220d、控制器230以及第一記憶體胞陣列區塊240a至第四記憶體胞陣列區塊240d。再次，如已經在上文所提及，第一記憶體凸塊群組210a至第四記憶體凸塊群組210d提供彼此獨立之第一輸入/輸出通道至第四輸入/輸出通道。
第一記憶體胞陣列區塊240a至第四記憶體胞陣列區塊240d各自分別包含至少一記憶體胞陣列。在圖6所繪示之範例中，對於總共八個記憶體胞陣列214至248而言，第一記憶體胞陣列區塊240a至第四記憶體胞陣列區塊240d中的每一者包含兩個記憶體胞陣列。在圖7所繪示之範例中，第一記憶體胞陣列區塊240a至第四記憶體胞陣列區塊240d中每一者包含一個記憶體胞陣列241、243、245或247。除了構成第一記憶體胞陣列區塊240a至第四記憶體胞陣列區塊240d中的每一者之記憶體胞陣列之數目不同之外，圖7中所繪示之寬輸入/輸出記憶體元件200b相同 於圖6中所說明之寬輸入/輸出記憶體元件200a。因此，為簡潔起見，將僅詳細地描述圖6中所說明之寬輸入/輸出記憶體元件200a之剩餘部分。
控制器230可控制第一控制電路220a至第四控制電路220d之操作。舉例而言，控制器230可將時脈信號提供至第一控制電路220a至第四控制電路220d以建立第一控制電路220a至第四控制電路220d之操作協定。
第一控制電路220a至第四控制電路220d分別連接至第一記憶體凸塊群組210a至第四記憶體凸塊群組210d，且因此可分別經由第一記憶體凸塊群組210a至第四記憶體凸塊群組210d而與系統單晶片100獨立地進行資料通信。
第一記憶體胞陣列區塊240a之記憶體胞陣列241以及242以及第三記憶體胞陣列區塊240c之記憶體胞陣列245以及246通常連接至第一控制電路220a以及第三控制電路220c，且第二記憶體胞陣列區塊240b之記憶體胞陣列243以及244以及第四記憶體胞陣列區塊240d之記憶體胞陣列247以及248通常連接至第二控制電路220b以及第四控制電路220d。
在寬輸入/輸出記憶體元件200a中之僅一者堆疊於系統單晶片100上之狀況下(圖2)，寬輸入/輸出記憶體元件200之第一記憶體凸塊群組210a至第四記憶體凸塊群組210d分別連接至系統單晶片100之第一SOC凸塊群組110a至第四SOC凸塊群組110d。因此，控制器230接通所有第一電路220a至第四電路220d使得一個寬輸入/輸出記憶體元件200可進行4通道資料通信。亦即，第一控制電路220a可經由第一記憶體凸塊群組210a而幫助 在第一記憶體胞陣列區塊240a之記憶體胞陣列241以及242與系統單晶片100之間的資料通信。第二控制電路220a可經由第二記憶體凸塊群組210b而幫助在第二記憶體胞陣列區塊240b之記憶體胞陣列243以及244與系統單晶片100之間的資料通信。第三控制電路220c經由第三記憶體凸塊群組210c而幫助在第三記憶體胞陣列區塊240c之記憶體胞陣列245以及246與系統單晶片100之間的資料通信。且，第四控制電路220d經由第四記憶體凸塊群組210d而幫助在第四記憶體胞陣列區塊240d之記憶體胞陣列247以及248與系統單晶片100之間的資料通信。
另一方面，在寬輸入/輸出記憶體元件200a中之兩者堆疊於系統單晶片100上之狀況下(圖3)，每一寬輸入/輸出記憶體元件200a之記憶體凸塊群組210a至210d中之兩者分別連接至系統單晶片100之SOC凸塊群組110a至110d之各別對(pair)。在此狀況下，控制器230接通第一電路220a以及第二電路220b且關斷第三電路220c以及第四電路220d，使得每一寬輸入/輸出記憶體元件200可進行2通道資料通信。亦即，一方面，第一控制電路220a可經由第一記憶體凸塊群組210a而幫助在第一記憶體胞陣列區塊240a之記憶體胞陣列241以及242以及第三記憶體胞陣列區塊240c之記憶體胞陣列245以及246與系統單晶片100之間的資料通信。另一方面，第二控制電路220b可經由第二記憶體凸塊群組210b而幫助在第二記憶體胞陣列區塊240b之記憶體胞陣列243以及244以及第四記憶體胞陣列區塊240d之記憶體胞陣列247以及248與系統單晶片100之間的資料通信。
概括言之，如圖2所繪示以及上文參看圖2所描述，藉 由將一個寬輸入/輸出記憶體元件200堆疊於系統單晶片100上來組態半導體元件10a，且寬輸入/輸出記憶體元件200可使用四個通道而與系統單晶片100進行資料通信。同時，如圖3所繪示且參看圖3所描述，在使用相同類型之系統單晶片100以及多個相同寬輸入/輸出記憶體元件的情況下，藉由將兩個寬輸入/輸出記憶體元件200-1以及200-2堆疊於系統單晶片100上來組態半導體元件10b，且兩個寬輸入/輸出記憶體元件200-1以及200-2中的每一者可使用兩個通道與系統單晶片100進行資料通信。因此，系統單晶片100與寬輸入/輸出記憶體元件200之間的頻寬在兩種情況下相同，但後者半導體元件(圖3)之密度為前者半導體元件(圖2)之密度的兩倍。因此，根據本發明概念之態樣，可提供包含相同類型之系統單晶片以及各種密度之寬輸入/輸出記憶體元件之半導體元件，亦即，沒有必要製作根據待堆疊於上方之寬輸入/輸出記憶體元件之密度而設計的不同類型之系統單晶片。
實情為，根據本發明概念之一實施例，寬輸入/輸出記憶體元件200之控制器230將具有第一頻率之時脈信號提供至第一控制電路220a至第四控制電路220d，以提供圖2所繪示且參看圖2所描述的類型之操作半導體元件10a。另一方面，兩個寬輸入/輸出記憶體元件200-1以及200-2中每一者之控制器230關斷其第三控制電路220c以及第四控制電路220d且將具有高達第一頻率之兩倍的第二頻率之時脈信號提供至第一控制電路220a以及第二控制電路220b，以提供圖3所繪示且參看圖3所描述的類型之操作半導體元件10b。
又，在此實施例中，系統單晶片100之時脈信號產生器 130可基於第一控制信號CON1而將具有第一頻率之時脈信號CLK提供至第一記憶體控制器120a至第四記憶體控制器120d，以提供圖2所繪示且參看圖2所描述的類型之操作半導體元件10a。另一方面，系統單晶片100之時脈信號產生器130可將具有第二頻率(第一頻率的兩倍)之時脈信號CLK提供至第一記憶體控制器120a至第四記憶體控制器120d，以提供圖3所繪示且參看圖3所描述的類型之操作半導體元件10b。
因此，在任一狀況下，系統單晶片100之第一記憶體控制器120a至第四記憶體控制器120d以及寬輸入/輸出記憶體元件200之第一控制電路220a至第四控制電路220d與時脈信號同步地操作。
在另一實施例中，寬輸入/輸出記憶體元件200之控制器230經由單一資料速率(Single Date Rate，SDR)方案而控制第一控制電路220a至第四控制電路220d，以提供圖2所繪示且參看圖2所描述的類型之操作半導體元件10a。另一方面，兩個寬輸入/輸出記憶體元件200-1以及200-2中的每一者之控制器230關斷其第三控制電路220c以及第四控制電路220d且經由雙倍資料速率(Double Data Rate，DDR)方案而控制第一電路220a以及第二電路220b，以提供圖3所繪示且參看圖3所描述的類型之操作半導體元件10b。
在此狀況下，系統單晶片100之第一記憶體控制器120a至第四記憶體控制器120d基於第二控制信號CON2而操作於SDR方案，以提供圖2所繪示且參看圖2所描述的類型之操作半導體元件10a，且基於第二控制信號CON2而操作於DDR方案，以提 供圖3所繪示且參看圖3所描述的類型之操作半導體元件10b。
因此，系統單晶片100之第一記憶體控制器120a至第四記憶體控制器120d以及寬輸入/輸出記憶體元件200之第一控制電路220a至第四控制電路220d可經由SDR方案傳輸/接收資料以提供圖2所繪示且參看圖2所描述的類型之操作半導體元件10a，且可經由DDR方案傳輸/接收資料以提供圖3所繪示且參看圖3所描述的類型之操作半導體元件10b。
在上文所描述之兩個實施例中任一者中，一個或兩個寬輸入/輸出記憶體元件可堆疊於同一系統單晶片上以選擇性地提供具有對於其系統單晶片不同記憶體密度以及不同頻寬之半導體元件。因此，無需製作不同類型之系統單晶片，亦即，根據最終元件之密度以及頻寬而不同地設計系統單晶片。
圖8繪示根據本發明概念的半導體封裝(package)之一範例。
參看圖8，半導體封裝20包含基底(base)基板300、堆疊於基底基板300上之系統單晶片100，以及堆疊於系統單晶片100上之至少一寬輸入/輸出記憶體元件200。
基底基板300可為印刷電路板(printed circuit board，PCB)。系統單晶片100可包含應用程式處理器。
系統單晶片100包含多個SOC凸塊群組，多個SOC凸塊群組提供彼此獨立之輸入/輸出通道。SOC凸塊群組中的每一者可包含多個SOC凸塊110。系統單晶片100經由SOC凸塊110而電性連接至基底基板300。
至少一寬輸入/輸出記憶體元件200包含多個記憶體凸塊 群組，多個記憶體凸塊群組提供彼此獨立之輸入/輸出通道。記憶體凸塊群組中的每一者可包含多個記憶體凸塊210。至少一寬輸入/輸出記憶體元件200經由記憶體凸塊210而電性連接至系統單晶片100。至少一寬輸入/輸出記憶體元件200經由系統單晶片100之SOC凸塊110而將資料傳輸至系統單晶片100/自系統單晶片100接收資料。
在一種形式之封裝中，一個寬輸入/輸出記憶體元件200連接至所有SOC凸塊群組以將資料傳輸至系統單晶片100/自系統單晶片100接收資料。在另一形式之封裝中，兩個寬輸入/輸出記憶體元件200分別連接至SOC凸塊群組之第一半部以及第二半部，以將資料傳輸至系統單晶片100/自系統單晶片100接收資料。
系統單晶片100之電路藉由延伸通過系統單晶片100之基板之直通矽晶穿孔(TSV)120而連接至多個SOC凸塊110。記憶體凸塊210連接至TSV 120，使得至少一寬輸入/輸出記憶體元件200電性連接至系統單晶片100。在此狀況下，基底基板300與寬輸入/輸出記憶體元件200之間的介面負載電阻可得以減小，使得可實現平滑信號傳輸。
在封裝20中，系統單晶片100以及至少一寬輸入/輸出記憶體元件200可由上文參看圖1至圖7所描述之半導體元件中的任一者構成。
在將系統單晶片100以及至少一寬輸入/輸出記憶體元件200堆疊於基底基板300上之後，可用樹脂(resin)塗佈所得結構之頂部表面。亦即，封裝20可具有封裝於基底基板300上之系統單晶片100以及至少一寬輸入/輸出記憶體元件200之樹脂封裝材 料(encapsulant)310。用於幫助與外部元件之電性連接之外部凸塊320可安置於基底基板300之底部表面上(且藉由諸如重新分佈(redistribution)層以及導電穿孔(未圖示)之佈線而連接至SOC凸塊110)。
又，如圖8所繪示，半導體封裝20使用倒裝晶片封裝技術。在倒裝晶片封裝技術中，寬輸入/輸出記憶體元件200之表面上之記憶體凸塊210充當電極，且系統單晶片100之SOC凸塊110安置於對應於記憶體凸塊210之彼等位置的位置處，使得不使用導線將寬輸入/輸出記憶體元件200連接至系統單晶片100。
圖9說明包含根據本發明概念的半導體封裝410(例如，屬於圖8所繪示且參看圖8所描述的類型)之行動系統400的範例。因此，半導體封裝410包含系統單晶片SOC 420以及至少一寬輸入/輸出元件430。行動系統400亦包含連接性單元440、使用者介面450、非揮發性記憶體(nonvolatile memory，NVM)元件460以及電源供應器470。行動系統400可被體現為諸如智慧型電話之行動電話、個人數位助理(personal digital assistant，PDA)、攜帶型多媒體播放器(portable multimedia player，PMP)、數位攝影機、音樂播放器、攜帶型遊戲主機、導航系統，或其類似者。
行動系統400之系統單晶片420包含可執行諸如網頁瀏覽器、視訊遊戲、視訊播放器或其類似者之應用程式之應用程式處理器。為此目的，應用程式處理器可包含單一核心或多個核心。舉例而言，應用程式處理器可為多核心處理器，諸如，雙核心處理器、四核心處理器，或六核心處理器。應用程式處理器亦可包含內部或外部快取記憶體。
連接性單元440可幫助與外部元件之有線或無線通信。舉例而言，連接性單元440可幫助乙太網路通信、近場通信(near field communication，NFC)、射頻識別(radio frequency identification，RFID)通信、行動電信、記憶卡通信，或通用串列匯流排(universal serial bus，USB)通信。此外，連接性單元440可包含支援通信(諸如，全球行動通信系統(global system for mobile communications，GSM)、通用封包無線電服務(general packet radio service，GPRS)、寬頻分碼多重存取(wideband code division multiple access，WCDMA)，或高速下行鏈路/上行鏈路封包存取(high speed downlink/uplink packet access，HSxPA))之基頻晶片組。
非揮發性記憶體元件460可儲存用於啟動行動系統400之資料。為此目的及/或其他目的，非揮發性記憶體元件460可為電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)、快閃記憶體、相變隨機存取記憶體(phase change random access memory，PRAM)、電阻隨機存取記憶體(resistance random access memory，RRAM)、奈米浮閘記憶體(nano floating gate memory，NFGM)、聚合物隨機存取記憶體(polymer random access memory，PoRAM)、磁性隨機存取記憶體(magnetic random access memory，MRAM)，或鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)。
使用者介面450可包含諸如小鍵盤或觸控螢幕之至少一輸入元件，以及諸如揚聲器或顯示元件之至少一輸出元件。電源供應器470將電源電壓供應至行動系統400。
行動系統400亦可包含諸如影像處理器及/或儲存元件(諸如，記憶卡、固態硬碟(solid state drive，SSD)、硬碟機(hard disk drive，HDD)或CD-ROM)之其他周邊裝置。
又，行動系統400及/或行動系統400之選擇組件可以封裝之形式整合，諸如，堆疊式封裝(package on package，PoP)、球狀柵格陣列(ball grid array，BGA)、晶片尺度封裝(chip scale package，CSP)、塑膠有引線晶片載體(plastic leaded chip carrier，PLCC)、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)、窩伏爾(Waffle)包裝中晶粒、晶圓中晶粒形式、板面晶片(chip on board，COB)、陶瓷雙列直插式封裝(ceramic dual in-line package，CERDIP)、塑膠公制四方平面包裝(plastic metric quad flat pack，MQFP)、薄四方平面包裝(thin quad flat pack，TQFP)、小型IC(small outline IC，SOIC)、收縮小型封裝(shrink small outline package，SSOP)、薄小型封裝(thin small outline package，TSOP)、系統級封裝(system in package，SIP)、多晶片封裝(multi chip package，MCP)、晶圓級製造式封裝(wafer-level fabricated package，WFP)，或晶圓級處理堆疊封裝(wafer-level processed stack package，WSP)。
最後，本發明概念之實施例以及其範例已在上文詳細地予以描述。然而，本發明概念可以許多不同形式體現且不應被解釋為限於上文所描述之實施例。實情為，描述此等實施例使得本發明為透徹以及完整的，且向熟習此項技術者充分傳達本發明概念。因此，本發明概念之真正精神以及範疇不受上文所描述之實施例以及範例限制，而是受以下申請專利範圍限制。
10b‧‧‧半導體元件
100‧‧‧系統單晶片(SOC)
110a‧‧‧第一系統單晶片(SOC)凸塊群組
110b‧‧‧第二系統單晶片(SOC)凸塊群組
110c‧‧‧第三系統單晶片(SOC)凸塊群組
110d‧‧‧第四系統單晶片(SOC)凸塊群組
200-1‧‧‧第一寬輸入/輸出記憶體元件
200-2‧‧‧第二寬輸入/輸出記憶體元件
210a‧‧‧第一記憶體凸塊群組
210b‧‧‧第二記憶體凸塊群組
210c‧‧‧第三記憶體凸塊群組
210d‧‧‧第四記憶體凸塊群組

Claims (10)

  1. 一種半導體元件，包括：一系統單晶片(SOC)，其具有彼此獨立且具有終端之多個輸入/輸出通道；以及多個寬輸入/輸出記憶體元件，其並排地堆疊於所述系統單晶片上，其中所述寬輸入/輸出記憶體元件中每一者具有一基板、一記憶體以及記憶體凸塊群組，所述記憶體凸塊群組中每一者具有安置於所述基板之表面上且電性連接至至少一記憶體陣列之多個記憶體凸塊，所述寬輸入/輸出記憶體元件中每一者之部份的所述記憶體凸塊群組在所述系統單晶片之所述終端處電性連接至所述系統單晶片之所述通道之各別部分，而所述寬輸入/輸出記憶體元件中每一者之其他的所述記憶體凸塊群組不電性連接至所述系統單晶片之所述通道中的任一者且在所述半導體元件中為電性非活性(electrically inactive)的，藉此所述寬輸入/輸出記憶體元件中的每一者僅經由其部份的記憶體凸塊群組而將資料傳輸至所述系統單晶片/自所述系統單晶片接收資料，且所述寬輸入/輸出記憶體元件中每一者之所述記憶體凸塊之總數目以及佈局與所述系統單晶片之所述輸入/輸出通道之所述終端之總數目以及佈局相同。
  2. 如申請專利範圍第1項所述之半導體元件，其中所述寬輸入/輸出記憶體元件中每一者之所述記憶體包括多個記憶體胞陣列，且所述記憶體凸塊群組分別連接至所述記憶體胞陣列，以提 供彼此獨立之輸入/輸出通道。
  3. 如申請專利範圍第2項所述之半導體元件，其中所述系統單晶片包括一SOC晶片基板以及四個SOC凸塊群組，所述四個SOC凸塊群組中每一者具有安置於所述SOC晶片基板之表面上且電性連接至一處理器之多個SOC凸塊，且所述四個SOC凸塊群組提供彼此獨立之四個輸入/輸出通道，所述半導體元件具有並排地堆疊於所述系統單晶片上的所述寬輸入/輸出記憶體元件中之兩者，且所述寬輸入/輸出記憶體元件中每一者具有四個記憶體凸塊群組，所述四個記憶體凸塊群組中之僅兩者電性連接至所述系統單晶片之所述輸入/輸出通道之各別對。
  4. 如申請專利範圍第3項所述之半導體元件，其中所述寬輸入/輸出記憶體元件中每一者更包括：四個控制電路，其分別電性連接至所述記憶體凸塊群組，以分別將資料傳輸至所述記憶體凸塊群組/自所述記憶體凸塊群組接收資料；以及一控制器，其經組態以控制所述控制電路之操作，其中所述寬輸入/輸出記憶體元件中每一者具有四個記憶體胞陣列區塊，所述四個記憶體胞陣列區塊中每一者包括所述記憶體胞陣列中之至少一者，且其中所述記憶體胞陣列區塊中之第一記憶體胞陣列區塊以及第三記憶體胞陣列區塊之所述記憶體胞陣列共同地電性連接至所述控制電路中之第一控制電路以及第三控制電路，且所述記憶體胞陣列區塊中之第二記憶體胞陣列區塊以及第四記憶體胞陣列區 塊之所述記憶體胞陣列共同地電性連接至所述控制電路中之第二控制電路以及第四控制電路。
  5. 如申請專利範圍第4項所述之半導體元件，其中所述第三控制電路以及所述第四控制電路被關斷，所述第一控制電路經由所述第一記憶體凸塊群組而在所述第一記憶體胞陣列區塊以及所述第三記憶體胞陣列區塊與所述系統單晶片之間進行資料通信，且所述第二控制電路經由所述第二記憶體凸塊群組而在所述第二記憶體胞陣列區塊以及所述第四記憶體胞陣列區塊與所述系統單晶片之間進行資料通信，且其中所述系統單晶片具有操作以產生各種頻率之時脈信號之時脈信號產生器，且所述寬輸入/輸出記憶體元件兩者與由所述時脈信號產生器產生之相同頻率的時脈信號同步地操作。
  6. 如申請專利範圍第5項所述之半導體元件，其中所述寬輸入/輸出記憶體元件經由雙倍資料速率(DDR)方案進行操作。
  7. 如申請專利範圍第1項所述之半導體元件，其中所述系統單晶片包括：一晶片基板以及多個SOC凸塊群組，所述多個SOC凸塊群組中每一者具有安置於所述晶片基板之表面上之多個SOC凸塊，所述SOC凸塊群組分別構成所述系統單晶片之所述通道；直通矽晶穿孔，其連接至所述SOC凸塊且電性連接至所述寬輸入/輸出記憶體元件；多個記憶體控制器，其分別電性連接至所述SOC凸塊群組；一時脈信號產生器，其經組態以將一時脈信號提供至所述記憶體控制器；以及 一中央處理單元(CPU)，其經組態以用一第一控制信號控制所述時脈信號產生器之操作且使用第二控制信號控制所述記憶體控制器之操作。
  8. 如申請專利範圍第7項所述之半導體元件，其中所述時脈信號產生器操作以在第一模式中基於所述第一控制信號而產生具有第一頻率之時脈信號，且在第二模式中基於所述第一控制信號而產生具有所述第一頻率之兩倍的第二頻率之時脈信號。
  9. 如申請專利範圍第7項所述之半導體元件，其中所述記憶體控制器可基於所述第二控制信號而在第一模式中經由單一資料速率(SDR)方案而操作以及在第二模式中經由雙倍資料速率(DDR)方案而操作。
  10. 一種半導體封裝，包括所述如申請專利範圍第1項所述之半導體元件，且更包括一基底基板，且其中所述系統單晶片堆疊於所述基底基板上，且所述系統單晶片包含：SOC基板；多個SOC凸塊群組，所述多個SOC凸塊群組中每一者具有安置於所述SOC基板之表面上之多個SOC凸塊；以及直通矽晶穿孔，其延伸通過所述SOC基板且電性連接至所述SOC凸塊，所述SOC凸塊以及所述直通矽晶穿孔構成所述系統單晶片之所述輸入/輸出通道，且所述基底基板在所述SOC凸塊處電性連接至所述系統單晶片。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324397B1 (en) * 2015-01-16 2016-04-26 Qualcomm Incorporated Common die for supporting different external memory types with minimal packaging complexity
TWI561960B (en) * 2015-11-05 2016-12-11 Sunplus Technology Co Ltd Clock providing system
KR102413441B1 (ko) 2015-11-12 2022-06-28 삼성전자주식회사 반도체 패키지
KR102468698B1 (ko) * 2015-12-23 2022-11-22 에스케이하이닉스 주식회사 메모리 장치
DE102016011750A1 (de) * 2016-09-29 2018-03-29 Ceramtec-Etec Gmbh Datenträger aus Keramik
US11514996B2 (en) * 2017-07-30 2022-11-29 Neuroblade Ltd. Memory-based processors
KR20190087893A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
DE112019007422T5 (de) * 2019-05-31 2022-02-24 Micron Technology, Inc. Speicherkomponente für ein system-on-chip-gerät

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223454A (en) * 1988-01-29 1993-06-29 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6724084B1 (en) * 1999-02-08 2004-04-20 Rohm Co., Ltd. Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device
US7173877B2 (en) * 2004-09-30 2007-02-06 Infineon Technologies Ag Memory system with two clock lines and a memory device
EP1830363A4 (en) * 2004-12-24 2008-10-08 Spansion Llc SYNCHRONIZATION TYPE STORAGE DEVICE AND METHOD OF CONTROLLING THE SAME
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US20100140750A1 (en) * 2008-12-10 2010-06-10 Qualcomm Incorporated Parallel Plane Memory and Processor Coupling in a 3-D Micro-Architectural System
US20100174858A1 (en) 2009-01-05 2010-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Extra high bandwidth memory die stack
US8207754B2 (en) 2009-02-24 2012-06-26 Stmicroelectronics International N.V. Architecture for efficient usage of IO
US8174876B2 (en) * 2009-06-19 2012-05-08 Hynix Semiconductor Inc. Fusion memory device embodied with phase change memory devices having different resistance distributions and data processing system using the same
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8698321B2 (en) 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US8796863B2 (en) 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
KR20110099384A (ko) * 2010-03-02 2011-09-08 삼성전자주식회사 와이드 입출력 반도체 메모리 장치 및 이를 포함하는 반도체 패키지
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
KR101728067B1 (ko) 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
KR20120068216A (ko) 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 반도체 집적회로
US8399961B2 (en) * 2010-12-21 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning the efficiency in the transmission of radio-frequency signals using micro-bumps
KR20120079397A (ko) * 2011-01-04 2012-07-12 삼성전자주식회사 적층형 반도체 장치 및 이의 제조 방법
US8564111B2 (en) * 2011-01-27 2013-10-22 Siano Mobile Silicon Ltd. Stacked digital/RF system-on-chip with integral isolation layer
KR20120098096A (ko) 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 집적회로
JP5286382B2 (ja) * 2011-04-11 2013-09-11 株式会社日立製作所 半導体装置およびその製造方法
CN102891114B (zh) * 2012-10-24 2015-01-28 上海新储集成电路有限公司 一种上下堆叠的片上系统芯片的制作方法

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