CN104051410B - 半导体器件和半导体封装 - Google Patents

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Abstract

一种半导体器件包括片上系统（SOC）和至少一个宽输入/输出存储器件。该SOC包括分别提供彼此独立的输入/输出通道的多个SOC凸块组。该至少一个宽输入/输出存储器件被堆叠在该片上系统上以通过所述SOC凸块组向/从该片上系统发送/接收数据。所述SOC凸块组被如此布置并且该至少一个宽输入/输出存储器件被如此配置，以使得所述宽输入/输出存储器件之一可以被安装到该SOC上以连接至所有SOC凸块组，或者使得两个宽输入/输出存储器件可以被安装到该SOC上，每个宽输入/输出存储器件分别连接至一半的SOC凸块组。

Description

半导体器件和半导体封装
对相关申请的交叉引用
本申请要求于2013年3月15日向韩国特许厅（KIPO）提交的韩国专利申请No.10-2013-0027658的优先权，通过引用将其内容整体合并于此。
技术领域
本发明构思一般涉及3D堆叠半导体器件。更具体地，本发明构思涉及其中多通道接口类型宽输入/输出存储器件堆叠在片上系统（SOC）上的半导体器件，并且涉及包括该半导体器件的半导体多芯片封装。
背景技术
最近，已开发出这样的半导体器件，其中已将多通道接口型宽输入/输出存储器件堆叠在片上系统（SOC）上。该器件具备硅通孔（TSV）以促进存储器件到SOC的连接。
当需要扩展SoC的存储器的带宽时，或者当需要更大的集成密度时，可以增加宽输入/输出存储器件的数目。然而，在那些情况下，将认为有必要扩展提供TSV的区域。因此，根据每个指定的带宽或集成密度而单独地设计SOC。
发明内容
根据本发明构思的一方面，提供半导体器件，其中可以将一个或多个具有各种密度和/或带宽的宽输入/输出存储器件堆叠在具有预定尺寸的TSV区域的片上系统（SOC）上。
为此，根据本发明构思的一方面，提供一种半导体器件，包括：片上系统（SOC），具有彼此独立的多个输入/输出通道；多个存储器控制器，分别电连接至所述输入/输出通道；时钟信号发生器，被配置为向存储器控制器提供时钟信号；以及中央处理器（CPU），操作地连接至时钟信号发生器且连接至存储器控制器，以便控制时钟信号发生器的操作和存储器控制器的操作。并且至少一个输入/输出存储器件堆叠在片上系统上，并且其中每个宽输入/输出存储器件具有衬底、存储器、以及布置在衬底的表面上且电连接至至少一个存储阵列的存储器凸块，其中片上系统的所有通道电连接至至少一个宽输入/输出存储器件的相应的一些存储器凸块，使得至少一个宽输入/输出存储器件经由存储器凸块向/从片上系统发送/接收数据，其中所述至少一个宽输入/输出存储器件的每一个的存储器凸块的总数和布局与SOC芯片的SOC凸块的总数和布局相同，其中片上系统的时钟信号发生器用于产生各种频率的时钟信号，并且其中片上系统的中央处理器被配置为根据堆叠在片上系统上的宽输入/输出存储器件的数目来设置由时钟信号发生器产生的时钟信号的频率。
同样为此，根据本发明构思的另一方面，提供一种半导体器件，包括：片上系统（SOC），具有彼此独立的多个输入/输出通道；以及堆叠在片上系统上的至少一个宽输入/输出存储器件，并且其中每个宽输入/输出存储器件具有衬底、存储器、以及布置在衬底的表面上且电连接至至少一个存储阵列的存储器凸块，其中片上系统的所有通道电连接至至少一个存储阵列，其中片上系统的所有通道电连接至至少一个宽输入/输出存储器件的相应的一些存储器凸块，使得至少一个宽输入/输出存储器件经由存储器凸块向/从片上系统发送/接收数据，其中所述至少一个宽输入/输出存储器件的每一个的存储器凸块的总数和布局与SOC芯片的SOC凸块的总数和布局相同，并且其中每个宽输入/输出存储器件进一步包括：分别电连接至其存储器凸块的控制电路，以分别向/从存储器凸块发送/接收数据；以及控制器，被配置为操作上连接至控制电路，并且被配置为基于堆叠在片上系统上的宽输入/输出存储器件的数目来关断选择的一些控制电路。
根据本发明构思的另一方面，提供一种半导体器件，包括：片上系统（SOC），具有彼此独立且具有末端的多个输入/输出通道；以及多个宽输入/输出存储器件，并排堆叠在该片上系统上，并且其中每个宽输入/输出存储器件具有衬底、存储器、和布置在衬底表面上且电连接至至少一个存储阵列的存储器凸块，其中每个宽输入/输出存储器件的一些存储器凸块在其末端电连接至片上系统的相应一部分通道，而每个宽输入/输出存储器件的其他存储器凸块没有电连接至片上系统的任何通道，而是在半导体器件中是电性不活动的（electrically inactive），从而每个宽输入/输出存储器件仅经由它的一些存储器凸块向/从片上系统发送/接收数据，并且其中每个宽输入/输出存储器件的存储器凸块的总数和布局与片上系统的输入/输出通道的末端的总数和布局相同。
附图说明
通过下面结合附图进行的优选实施例的详细描述，将更清楚地理解本发明构思。
图1是根据本发明构思的可以集成在半导体器件中的片上系统和一个或多个宽输入/输出存储器件的框图；
图2是根据本发明构思可以制造的一种半导体器件的框图；
图3是根据本发明构思可以制造的另一种半导体器件的框图；
图4是根据本发明构思的半导体器件的截面视图，示出如应用到图2和图3中所示的每种器件的片上系统和宽输入/输出存储器件之间的连接；
图5是根据本发明构思的半导体器件的片上系统的一个示例的框图；
图6是在根据图2和图3所示的本发明构思的方面的半导体器件中提供一个或两个的宽输入/输出存储器件的示例的框图；
图7是在同样根据图2和图3所示的本发明构思的方面的半导体器件中提供一个或两个的宽输入/输出存储器件的另一示例的框图；
图8是根据本发明构思的半导体封装的实施例的截面视图；以及
图9是采用根据本发明构思的半导体封装的移动系统的框图。
具体实施方式
下文中将参照附图更充分地描述本发明构思的各种实施例和实施例的示例。附图中，为了清楚可以夸大以截面示出的元件、层和区域（诸如注入区域）的尺寸和相对尺寸以及形状。特别是，半导体器件的截面图解和它们的制造过程期间的中间结构构造是示意性的。此外，遍及附图，相似的数字用于指定相似的元件。
为了描述本发明构思的特定示例或实施例的目的而在此使用的其他术语要在上下文中理解。例如，术语“包括”或“包含”当用在此说明书中时，指定所述特征的存在，但是没有排除另外的特征的存在。此外，术语“连接”将最经常地指代电连接，如上下文将明确，虽然有时候术语“连接”可能另外地指代物理连接。此外，除非作为在所写的说明书和/或附图中另外指定，否则这样的连接可以是直接的或间接的。
现在将参照图1详细描述根据本发明构思的半导体器件的基本组件。半导体器件10包括片上系统（SOC）100和至少一个宽输入/输出存储器件200。
片上系统100包括提供彼此独立的输入/输出通道的多个SOC凸块（bump）组110a至110d。SOC凸块组110a至110d的每一个可以包括多个SOC凸块。
宽输入/输出存储器件200包括多个存储单元阵列。此外，宽输入/输出存储器件200包括多个存储器凸块组210a至210d，该多个存储器凸块组210a至210d连接至多个存储单元阵列并提供彼此独立的输入/输出通道。存储器凸块组210a至210d的每一个可以包括多个存储器凸块。在图1中所示的示例中，片上系统100包括提供彼此独立的第一至第四输入/输出通道的第一至第四SOC凸块组110a至110d。宽输入/输出存储器件200的存储器凸块的总数和布局与片上系统100的SOC凸块的总数和布局相同。
根据本发明构思的一方面，存储器件200的存储器凸块组210a至210d以及片上系统的SOC凸块组110a至110d被计数和配置以使得多于一个或恰好一个宽输入/输出存储器件200可以堆叠在片上系统100上，并通过多个SOC凸块组110a至110d向/从片上系统100发送/接收数据。例如，使用上述组件，可以制造第一半导体器件，其中一个宽输入/输出存储器件200连接至SOC凸块组110a至110d的全部以向/从片上系统100发送/接收数据。或者，可以制造第二半导体器件，其中两个宽输入/输出存储器件200连接至SOC凸块组110a至110d的全部，以使得每个存储器件可以独立地向/从片上系统100发送/接收数据。
然而，在每种情况中，片上系统100均可以以高速度进行数据通信，因为片上系统100通过彼此独立并且由SOC凸块组110a至110d提供的多个通道向/从被布置在片上系统100上的至少一个宽输入/输出存储器件200发送/接收数据。
图2示出其中仅一个存储器件200堆叠在片上系统100上并连接至片上系统100的上述类型的半导体器件10a。
参照图2，在半导体器件10a的该实施例中，第一至第四存储器凸块组210a至210d分别连接至片上系统100的第一至第四SOC凸块组110a至110d。因而，片上系统100通过4通道接口连接至宽输入/输出存储器件200。
图3示出其中两个存储器件200-1和200-2彼此独立地并排堆叠在片上系统100上并连接至片上系统100的上述类型的半导体器件10b。
更具体地，在半导体器件10b的该实施例中，第一宽输入/输出存储器件200-1的两个存储器凸块组210c和210d（即，一半存储器凸块组）分别连接至片上系统100的两个SOC凸块组110a和110b（即，一半SOC凸块组）。此外，第二宽输入/输出存储器件200-2的两个存储器凸块组210a和210b（即，一半存储器凸块组）连接至片上系统100的另两个SOC凸块组110a和110d（即，另一半SOC凸块组）。因而，片上系统100通过分别的2通道接口连接至两个宽输入/输出存储器件200-1和200-2的每一个。
如从以上描述中很清楚，其中宽输入/输出存储器件200-1和200-2连接至片上系统100的器件10b的总密度是其中仅一个宽输入/输出存储器件200连接至片上系统100的器件10a的两倍。
图4中示出片上系统（的电路）与宽输入/输出存储器件（的存储阵列）之间的连接的示例。这些连接可以在上面参照图2和图3描述的器件10a和10b的每一个中采用。
所述连接包括通过片上系统100（的衬底）的主体延伸的硅通孔（TSV）120。各个TSV120分别连接至各个SOC凸块110。
此外，如图4中所示，宽输入/输出存储器件200可以通过倒装焊接方案堆叠在片上系统100上。即，在该方案中，在将宽输入/输出存储器件200电连接至片上系统100时，将宽输入/输出存储器件200的存储器凸块210直接连接至TSV120。
图5示出图2和图3的半导体器件两者可以采用的片上系统的一个示例。
参照图5，除了第一至第四SOC凸块组110a至110d之外，该示例的片上系统100包括第一至第四存储器控制器120a至120d、时钟信号发生器130以及中央处理器（CPU）140。
如上面已提及，第一至第四SOC凸块组110a至110d提供彼此独立的第一至第四输入/输出通道。
CPU140使用第一控制信号CON1控制时钟信号发生器130的操作，并且使用第二控制信号CON2控制第一至第四存储器控制器120a至120d的操作。
时钟信号发生器130向第一至第四存储器控制器120a至120d提供时钟信号CLK。从时钟信号发生器130产生的时钟信号CLK可以具有与堆叠在片上系统100上的宽输入/输出存储器件的工作频率相同的频率。时钟信号发生器130可以基于第一控制信号CON1来确定时钟信号CLK的频率。
第一至第四存储器控制器120a至120d分别连接至第一至第四SOC凸块组110a至110d。与时钟信号发生器130提供的时钟信号CLK同步地，第一至第四存储器控制器120a至120d的每一个可以通过第一至第四SOC凸块组110a至110d的每一个独立地与堆叠在片上系统100上的宽输入/输出存储器件200进行数据通信。第一至第四存储器控制器120a至120d可以基于第二控制信号CON2来确定操作协议。例如，基于第二控制信号CON2，可以通过SDR（单数据速率）方案或DDR（双数据速率）方案来操作第一至第四存储器控制器120a至120d。
CPU140可以基于从外部设备接收的设置值SV来产生第一和第二控制信号CON1和CON2。设置值SV可以指示半导体器件10是如图2的器件的情况仅具有一个存储器件，还是如图3的器件的情况具有多于一个存储器件。
图6和图7是可以在图2的半导体器件中采用或在图3的半导体器件中多个采用的宽输入/输出存储器件200a和200b的不同示例的框图。
参照图6和图7，除了第一至第四存储器凸块组210a至210d之外，宽输入/输出存储器件的两个示例200a和200b均包括第一至第四控制电路220a至220d、控制器230以及第一至第四存储单元阵列块240a至240d。再次，如上面已提及，第一至第四存储器凸块组210a至210d提供彼此独立的第一至第四输入/输出通道。
第一至第四存储单元阵列块240a至240d每个分别包括至少一个存储单元阵列。图6中所示的示例中，第一至第四存储单元阵列块240a至240d的每一个包括两个存储单元阵列，总共八个存储单元阵列241至248。图7中所示的示例中，第一至第四存储单元阵列块240a至240d的每一个包括一个存储单元阵列241、243、245或247。除了构成第一至第四存储单元阵列块240a至240d的每一个的存储单元阵列的数目之外，图7中所示的宽输入/输出存储器件200b与图6中所示的宽输入/输出存储器件200a一样。因此，为了简明，将仅详细描述图6所示的宽输入/输出存储器件200a的其余部分。
控制器230可以控制第一至第四控制电路220a至220d的操作。例如，控制器230可以向第一至第四控制电路220a至220d提供时钟信号以建立第一至第四控制电路220a至220d的操作协议。
第一至第四控制电路220a至220d分别连接至第一至第四存储器凸块组210a至210d，从而可以分别独立地通过第一至第四存储器凸块组210a至210d与片上系统100进行数据通信。
第一存储单元阵列块240a和第三存储单元阵列块240c的存储单元阵列241、242、245和246共同连接至第一控制电路220a和第三控制电路220c，并且第二存储单元阵列块240b和第四存储单元阵列块240d的存储单元阵列243、244、247和248共同连接至第二控制电路220b和第四控制电路220d。
在其中仅一个宽输入/输出存储器件200a堆叠在片上系统100上的情况下（图2），宽输入/输出存储器件200的第一至第四存储器凸块组210a至210d分别连接至片上系统100的第一至第四SOC凸块组110a至110d。于是，控制器230接通第一至第四电路220a至220d的全部，使得一个宽输入/输出存储器件200可以进行4通道数据通信。即，第一控制电路220a可以通过第一存储器凸块组210a促进第一存储单元阵列块240a的存储单元阵列241和242与片上系统100之间的数据通信。第二控制电路220b可以通过第二存储器凸块组210b促进第二存储单元阵列块240b的存储单元阵列243和244与片上系统100之间的数据通信。第三控制电路220c通过第三存储器凸块组210c促进第三存储单元阵列块240c的存储单元阵列245和246与片上系统100之间的数据通信。并且，第四控制电路220d通过第四存储器凸块组210d促进第四存储单元阵列块240d的存储单元阵列247和248与片上系统100之间的数据通信。
另一方面，在其中两个宽输入/输出存储器件200a堆叠在片上系统100上的情况下（图3），每个输入/输出存储器件200a的存储器凸块组210a至210d的两个分别连接至片上系统100的SOC凸块组110a至110d的分别一对。该情况下，控制器230接通第一电路220a和第二电路220b并且关断第三电路220c和第四电路220d，因此每个宽输入/输出存储器件200可以进行2通道数据通信。即，一方面，第一控制电路220a可以通过第一存储器凸块组210a促进第一存储单元阵列块240a和第三存储单元阵列块240c的存储单元阵列241、242、245和246与片上系统100之间的数据通信。另一方面，第二控制电路220b可以通过第二存储器凸块组210b促进第二存储单元阵列块240b和第四存储单元阵列块240d的存储单元阵列243、244、247和248与片上系统100之间的数据通信。
总而言之，如图2中所示并如上面参照图2描述，通过将一个宽输入/输出存储器件200堆叠在片上系统100上来配置半导体器件10a，并且宽输入/输出存储器件200可以使用四个通道与片上系统100进行数据通信。同时，如图3中所示并如上面参照图3描述，使用相同类型的片上系统100和多个一样的宽输入/输出存储器件，通过将两个宽输入/输出存储器件200-1和200-2堆叠在片上系统100上来配置半导体器件10b，并且两个宽输入/输出存储器件200-1和200-2的每一个可以使用两个通道与片上系统100进行数据通信。因而，片上系统100和宽输入/输出存储器件200之间的带宽在两种情况中相同，但是后者半导体器件（图3）的密度是前者（图2）的两倍。因此，根据本发明构思的各方面，可以提供包括相同类型的片上系统和宽输入/输出存储器件的各种密度的半导体器件，即，不必制造根据要堆叠其上的宽输入/输出存储器件的密度来设计的不同类型的片上系统。
相反，根据本发明构思的一个实施例，宽输入/输出存储器件200的控制器230向第一至第四控制电路220a至220d提供具有第一频率的时钟信号，以提供图2中所示并参照图2描述的类型的操作的半导体器件10a。另一方面，两个宽输入/输出存储器件200-1和200-2的每一个的控制器230关断它们的第三控制电路220c和第四控制电路220d，并且向第一控制电路220a和第二控制电路220b提供具有与第一频率的两倍高的第二频率的时钟信号，以提供图3中所示并参照图3描述的类型的操作的半导体器件10b。
此外，在该实施例中，片上系统100的时钟信号发生器130可以基于第一控制信号CON1向第一存储器控制器120a至第四存储器控制器120d提供具有第一频率的时钟信号CLK，以提供图2中所示并参照图2描述的类型的操作的半导体器件10a。另一方面，片上系统100的时钟信号发生器130可以向第一存储器控制器120a至第四存储器控制器120d提供具有（两倍于第一频率的）第二频率的时钟信号CLK，以提供图3中所示并参照图3描述的类型的操作的半导体器件10b。
因此，在每种情况下，片上系统100的第一存储器控制器120a至第四存储器控制器120d以及宽输入/输出存储器件200的第一控制电路220a至第四控制电路220d与时钟信号同步地操作。
在另一实施例中，宽输入/输出存储器件200的控制器230通过SDR（单数据速率）来控制第一控制电路220a至第四控制电路220d，以提供图2中所示并参照图2描述的类型的操作的半导体器件10a。另一方面，两个宽输入/输出存储器件200-1和200-2的每一个的控制器230关断它们的第三控制电路220c和第四控制电路220d，并且通过DDR（双数据速率）方案来控制第一电路220a和第二电路220b，以提供图3中所示并参照图3描述的类型的操作的半导体器件10b。
该情况下，片上系统100的第一存储器控制器120a至第四存储器控制器120d基于第二控制信号CON2以SDR方案操作，以提供图2中所示并参照图2描述的类型的操作的半导体器件10a，并且基于第二控制信号CON2以DDR方案操作以提供图3中所示并参照图3描述的类型的操作的半导体器件10b。
因而，片上系统100的第一存储器控制器120a至第四存储器控制器120d以及宽输入/输出存储器件200的第一控制电路220a至第四控制电路220d可以通过SDR方案来发送/接收数据，以提供图2中所示并参照图2描述的类型的操作的半导体器件10a，并且可以通过DDR方案来发送/接收数据，以提供图3中所示并参照图3描述的类型的操作的半导体器件10b。
在上述两个实施例的每一个中，可以将一个或两个宽输入/输出存储器件堆叠在相同的片上系统来选择性地提供不同存储密度的半导体器件，以及用于它们的片上系统的不同带宽。因而，不需要制造不同类型的片上系统，即，根据最终器件的密度和带宽而不同地设计的片上系统。
图8示出根据本发明构思的半导体封装的示例。
参照图8，半导体封装20包括基板300、堆叠在基板300上的片上系统100以及堆叠在片上系统100上的至少一个宽输入/输出存储器件200。
基板300可以是印刷电路板（PCB）。片上系统100可以包括应用处理器。
片上系统100包括提供彼此独立的输入/输出通道的多个SOC凸块组。每个SOC凸块组可以包括多个SOC凸块110。片上系统100通过SOC凸块110电连接至基板300。
至少一个宽输入/输出存储器件200包括提供彼此独立的输入/输出通道的多个存储器凸块组。每个存储器凸块组可以包括多个存储器凸块210。至少一个宽输入/输出存储器件200通过存储器凸块210电连接至片上系统100。至少一个宽输入/输出会器件200通过片上系统100的SOC凸块110向/从片上系统100发送/接收数据。
在一种封装形式中，一个宽输入/输出存储器件200连接至所有SOC凸块组，以向/从片上系统100发送/接收数据。在另一种封装形式中，两个宽输入/输出存储器件200分别连接至SOC凸块组的第一半和第二半，以向/从片上系统100发送/接收数据。
由通过片上系统100的衬底延伸的硅通孔（TSV）120将片上系统100的电路连接至多个SOC凸块110。存储器凸块210连接至TSV120以使得至少一个宽输入/输出存储器件200电连接至片上系统100。该情况下，可以减小基板300与宽输入/输出存储器件200之间的接口负载阻抗，使得可以实现平滑的信号传输。
在封装20中，片上系统100和至少一个宽输入/输出存储器件200可以由上面参照图1至图7描述的任何半导体器件构成。
在将片上系统100和至少一个宽输入/输出存储器件200堆叠在基板300上之后，作为结果的结构的上表面可以涂敷树脂。即，封装20可以具有树脂密封材料310，其将片上系统100和至少一个宽输入/输出存储器件200密封在基板300上。用于促进与外部设备的电连接的外部凸块320可以被布置在基板300的底面上（并通过诸如重新分配层和传导通孔（未示出）的布线来连接至SOC凸块110）。
此外，如图8中所示，半导体封装20采用倒装芯片封装技术。在倒装芯片封装技术中，在宽输入/输出存储器件200的表面上的存储器凸块210充当电极，并且片上系统100的SOC凸块110被布置在与存储器凸块210的位置对应的位置，使得不使用布线来将宽输入/输出存储器件200连接至片上系统100。
图9示出包括（图8中所示并且参照图8描述的类型的）根据本发明构思的半导体封装410的移动系统400的示例。因而，半导体封装410包括片上系统SOC420和至少一个宽输入/输出器件430。移动系统400还包括连接性单元440、用户接口450、非易失性存储器件NVM460和电源470。移动系统400可以实现为诸如智能电话机的移动电话机、个人数字助理（PDA）、便携式多媒体播放器（PMP）、数字相机、音乐播放器、便携式游戏控制台、导航系统等。
移动系统400的片上系统420包括可以运行诸如网页浏览器、视频游戏、视频播放器等的应用的应用处理器。为此，应用处理器可以包括单核心或多核心。例如，应用处理器可以是多核处理器，诸如双核处理器、四核处理器、或六核处理器。应用处理器还可以包括内部或外部的存储器高速缓存。
连接性单元440可以促进与外部设备的有线或无线通信。例如，连接性单元440可以促进以太网通信、近场通信（NFC）、射频标识（RFID）通信、移动电信、存储卡通信、或通用串行总线（USB）通信。此外，连接性单元440可以包括支持诸如全球移动通信系统（GSM）、通用分组无线服务（GPRS）、宽带码分多址（WCDMA）、或高速下行链路/上行链路分组接入（HSxPA）的通信的基带芯片组。
非易失性存储器件460可以存储用于启动移动系统400的数据。为此和/或其他目的，非易失性存储器件460可以是电可擦除可编程只读存储器（EEPROM）、闪存、相变随机存取存储器（PRAM）、电阻随机存取存储器（PRAM）、毫微浮栅存储器（NFGM）、聚合物随机存取存储器（PoRAM）、磁随机存取存储器（MRAM）、或铁电随机存取存储器（FRAM）。
用户接口450可以包括诸如键盘或触摸屏的至少一个输入设备、以及诸如扬声器或显示设备的至少一个输出设备。电源470向移动系统400提供电源电压。
移动系统400还可以包括其他外围设备，诸如图像处理器和/或存储设备，存储设备诸如存储卡、固态驱动器（SSD）、硬盘驱动器（HDD）或CD-ROM。
此外，移动系统400和/或移动系统400的选择组件可以以封装的形式集成，诸如层叠封装（package on package,PoP），球栅阵列（ball grid arrays，BGA）、芯片尺寸封装（chip scale package，CSP）、塑料带引线芯片载体（plastic leaded chip carrier，PLCC）、塑料双列直插封装（plastic dual in-line package，PDIP）、叠片内裸片封装（diein waffle pack）、晶片内裸片形式（die in wafer form）、板上芯片（chip on board，COB）、陶瓷双列直插封装（ceramic dual in-line package，CERDIP）、塑料标准四边扁平封装（plastic metric quad flat pack，MQFP）、薄型四边扁平封装（thin quad flat pack，TQFP）、小外型IC（small outline IC，SOIC）、缩小型小外型封装（shrink small outlinePackage，SSOP）、薄型小外型封装（thin small outline package，TSOP)、系统级封装（system in package，SIP）、多芯片封装（multi chip package，MCP）、晶片级结构封装（wafer-level fabricated package，WFP）、或者晶片级处理堆叠封装（wafer-levelprocessed stack package，WSP）。
最后，上面已经详细描述本发明构思的实施例及其示例。然而，本发明构思可以以很多不同的形式具体化，而不应该被认为限于上述实施例。相反，描述这些实施例使得此公开是彻底和完全的，并且向本领域技术人员充分地传达本发明构思。因而，本发明构思的真实的精神和范围不由上述实施例和示例限制，而是由所附权利要求限制。

Claims (20)

1.一种半导体器件，包括：
片上系统(SOC)，具有彼此独立且具有末端的多个输入/输出通道；以及
多个宽输入/输出存储器件，并排堆叠在该片上系统上，
其中每个宽输入/输出存储器件具有衬底、存储器、和存储器凸块组，每个存储器凸块组具有布置在该衬底表面上且电连接至至少一个存储阵列的多个存储器凸块，
每个宽输入/输出存储器件的一些存储器凸块组在其末端处电连接至该片上系统的相应一部分通道，而每个宽输入/输出存储器件的其他存储器凸块组没有电连接至该片上系统的任何通道并且在该半导体器件中是电性不活动的，从而每个宽输入/输出存储器件仅经由它的一些存储器凸块组向/从该片上系统发送/接收数据，并且
每个宽输入/输出存储器件的存储器凸块的总数和布局与该片上系统的输入/输出通道的末端的总数和布局相同。
2.如权利要求1所述的半导体器件，其中每个宽输入/输出存储器件的存储器包括多个存储单元阵列，并且各存储器凸块组分别连接至各存储单元阵列以提供彼此独立的输入/输出通道。
3.如权利要求2所述的半导体器件，其中该片上系统包括SOC芯片衬底和四个SOC凸块组，每个SOC凸块组具有布置在该SOC芯片衬底的表面上且电连接至处理器的多个SOC凸块，并且该四个SOC凸块组提供彼此独立的四个输入/输出通道，
该半导体器件具有并排堆叠在该片上系统上的两个所述宽输入/输出存储器件，并且
每个宽输入/输出存储器件具有四个存储器凸块组，其中仅两个存储器凸块组电连接至该片上系统的相应一对输入/输出通道。
4.如权利要求3所述的半导体器件，其中每个宽输入/输出存储器件进一步包括：
四个控制电路，分别电连接至所述存储器凸块组，用于分别向/从所述存储器凸块组发送/接收数据；以及
控制器，被配置为控制所述控制电路的操作。
5.如权利要求4所述的半导体器件，其中每个宽输入/输出存储器件具有四个存储单元阵列块，每个存储单元阵列块包括至少一个存储单元阵列，并且
第一存储单元阵列块和第三存储单元阵列块的存储单元阵列共同电连接至第一控制电路和第三控制电路，并且第二存储单元阵列块和第四存储单元阵列块的存储单元阵列共同电连接至第二控制电路和第四控制电路。
6.如权利要求5所述的半导体器件，其中第三控制电路和第四控制电路被关断，第一控制电路通过第一存储器凸块组进行第一存储单元阵列块和第三存储单元阵列块与该片上系统之间的数据通信，并且第二控制电路通过第二存储器凸块组进行第二存储单元阵列块和第四存储单元阵列块与该片上系统之间的数据通信。
7.如权利要求6所述的半导体器件，其中该片上系统具有用于产生各种频率的时钟信号的时钟信号发生器，并且所述宽输入/输出存储器件均与由该时钟信号发生器产生的相同频率的时钟信号同步地操作。
8.如权利要求6所述的半导体器件，其中通过双数据速率(DDR)方案操作所述宽输入/输出存储器件。
9.如权利要求1所述的半导体器件，其中该片上系统包括：
芯片衬底和多个SOC凸块组，每个SOC凸块组具有布置在该芯片衬底表面上的多个SOC凸块，所述SOC凸块组分别构成该片上系统的通道。
10.如权利要求9所述的半导体器件，其中该片上系统进一步包括：
多个存储器控制器，分别电连接至所述SOC凸块组；
时钟信号发生器，被配置为向所述存储器控制器提供时钟信号；以及
中央处理器(CPU)，被配置为使用第一控制信号控制该时钟信号发生器的操作，并且使用第二控制信号控制所述存储器控制器的操作。
11.如权利要求10所述的半导体器件，其中该时钟信号发生器用于在第一模式下基于第一控制信号产生具有第一频率的时钟信号，并且在第二模式下基于第一控制信号产生具有两倍于第一频率的第二频率的时钟信号。
12.如权利要求10所述的半导体器件，其中基于第二控制信号，该存储器控制器在第一模式下通过单数据速率(SDR)方案操作，并且在第二模式下通过双数据速率(DDR)方案操作。
13.如权利要求10所述的半导体器件，其中该中央处理器被配置为基于从外部设备接收的设置值选择性地产生第一控制信号和第二控制信号。
14.如权利要求9所述的半导体器件，其中该片上系统进一步具有硅通孔，所述硅通孔连接至所述SOC凸块且电连接至所述宽输入/输出存储器件。
15.一种半导体封装，包括如权利要求1中所述的半导体器件，并且进一步包括基板，并且
其中该片上系统堆叠在该基板上，并且该片上系统包括片上系统(SOC)衬底、多个SOC凸块组、以及硅通孔，每个SOC凸块组具有布置在该SOC衬底表面上的多个SOC凸块，所述硅通孔通过该SOC衬底延伸并且电连接至所述SOC凸块，所述SOC凸块和所述硅通孔构成该片上系统的输入/输出通道，并且该基板在所述SOC凸块处电连接至该片上系统。
16.一种半导体器件，包括：
片上系统(SOC)，具有彼此独立的多个输入/输出通道、分别电连接至所述输入/输出通道的多个存储器控制器、被配置为向所述存储器控制器提供时钟信号的时钟信号发生器、以及中央处理器(CPU)，该CPU操作上连接至该时钟信号发生器且连接至所述存储器控制器以便控制该时钟信号发生器的操作和所述存储器控制器的操作；以及
至少一个宽输入/输出存储器件，堆叠在该片上系统上，
其中每个宽输入/输出存储器件具有衬底、存储器、和存储器凸块组，每个存储器凸块组具有布置在该衬底的表面上且电连接至至少一个存储阵列的多个存储器凸块，
该片上系统的所有通道电连接至所述至少一个宽输入/输出存储器件的相应的一些存储器凸块组，从而所述至少一个输入/输出存储器件经由所述存储器凸块组向/从该片上系统发送/接收数据，
所述至少一个宽输入/输出存储器件的每一个的存储器凸块的总数和布局与该片上系统的SOC凸块的总数和布局相同，
该片上系统的时钟信号发生器用于产生各种频率的时钟信号，并且
该片上系统的中央处理器被配置为根据堆叠在该片上系统上的宽输入/输出存储器件的数目来设置由该时钟信号发生器产生的时钟信号的频率。
17.如权利要求16所述的半导体器件，其中该时钟信号发生器用于在第一模式下时基于由该中央处理器产生的第一控制信号产生具有第一频率的时钟信号，并且在第二模式下时基于由该中央处理器产生的第一控制信号产生具有大于第一频率的第二频率的时钟信号。
18.如权利要求16所述的半导体器件，其中该片上系统具有彼此独立地电连接至该中央处理器的四个输入/输出通道，并且
所述至少一个宽输入/输出存储器件的每一个具有四个存储器凸块组。
19.如权利要求18所述的半导体器件，其中该时钟信号发生器用于在第一模式下时基于由该中央处理器产生的第一控制信号产生具有第一频率的时钟信号，并且在第二模式下时基于由该中央处理器产生的第一控制信号产生具有两倍于第一频率的第二频率的时钟信号。
20.一种半导体器件，包括：
片上系统(SOC)，具有彼此独立的多个输入/输出通道；以及
至少一个宽输入/输出存储器件，堆叠在该片上系统上，
其中每个宽输入/输出存储器件具有衬底、存储器、和存储器凸块组，每个存储器凸块组具有布置在该衬底的表面上且电连接至至少一个存储阵列的多个存储器凸块，
该片上系统的所有通道电连接至所述至少一个宽输入/输出存储器件的相应的一些存储器凸块组，从而所述至少一个输入/输出存储器件经由所述存储器凸块组向/从该片上系统发送/接收数据，
所述至少一个宽输入/输出存储器件的每一个的存储器凸块的总数和布局与该片上系统的SOC凸块的总数和布局相同，并且
所述至少一个宽输入/输出存储器件的每一个进一步包括：
控制电路，分别电连接至其存储器凸块组，以分别向/从所述存储器凸块组发送/接收数据，以及
控制器，被配置为操作上连接至所述控制电路，并被配置为基于堆叠在该片上系统上的宽输入/输出存储器件的数目关断所选择的一些控制电路。
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