KR20120098096A - 반도체 집적회로 - Google Patents

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KR20120098096A
KR20120098096A KR1020110017806A KR20110017806A KR20120098096A KR 20120098096 A KR20120098096 A KR 20120098096A KR 1020110017806 A KR1020110017806 A KR 1020110017806A KR 20110017806 A KR20110017806 A KR 20110017806A KR 20120098096 A KR20120098096 A KR 20120098096A
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윤영희
이종천
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에스케이하이닉스 주식회사
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Abstract

다수의 반도체 칩을 스택하기 위한 스택 패키징 기술이 적용된 반도체 집적회로에 관한 것으로, 반도체 기판; 반도체 기판을 수직으로 관통하는 칩관통비아; 및 칩관통비아의 일단에 접촉되며, 칩관통비아와 접촉되는 접촉영역에 적어도 하나 이상의 패터닝된 개구부가 구비된 제1 패드를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지는 크게 개별 반도체 칩들을 스택한 후 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체 칩들은 금속 와이어 또는 칩관통비아 등을 통하여 전기적으로 연결된다. 특히, 칩관통비아를 이용한 스택 패키지는 반도체 칩 내에 칩관통비아를 형성해서 칩관통비아에 의해 수직으로 반도체 칩들 간에 물리적 연결 및 전기적 연결이 이루어지도록 한 구조이다.
도 1a에는 종래의 일예에 따른 반도체 집적회로가 투과된 형상을 보인 평면도가 도시되어 있고, 도 1b에는 도 1a에 도시된 반도체 집적회로가 측면도로 도시되어 있다.
본 명세서에서는 설명의 편의를 위해 하나의 반도체 칩과, 그 반도체 칩에 하나의 칩관통비아가 구비되는 것을 예로 들어 설명한다.
도 1a 및 도 1b를 함께 참조하면, 반도체 집적회로(100)는 예정된 도전형 불순물로 도핑된 반도체 기판(110)과, 반도체 기판(110)을 수직으로 관통하는 칩관통비아(120)와, 칩관통비아(120)의 일단에 접촉되며 반도체 기판(110)의 상부에 구비되는 제1 금속 연결층(M1)에 배치되는 제1 패드(130)와, 제1 금속 연결층(M1)의 상부에 구비되는 제2 금속 연결층(M2)에 배치되는 제2 패드(140)와, 제1 및 제2 패드(130, 140)를 전기적으로 연결시키기 위한 콘택트부(150)를 포함한다.
여기서, 칩관통비아(120)는 신호 또는 전원을 인터페이스하는 역할을 수행한다. 따라서, 칩관통비아(120)는 전도성이 우수한 금속(예:구리)으로 형성되는 것이 좋다. 이러한, 칩관통비아(120)는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함한다.
그리고, 제1 및 제2 금속 연결층(M1, M2)은 도면에 자세히 도시되지 않았지만, 실질적으로 절연층에 의해 분리되며, 이때 절연층은 금속 간 절연층(Inter Metal Dielectric : IMD)일 수 있다.
그리고, 제1 및 제2 패드(130, 140), 그리고 콘택트부(150)는 반도체 기판(110)의 활성층(active layer)에 구비된 각종 회로들(도면에 미도시)과 칩관통비아(120)를 전기적으로 연결시키기 위해 구성된다.
이와 같은 반도체 집적회로(100)에 따르면, 칩관통비아(120)를 통해 전원 또는 신호를 인터페이스함에 따라 전류 소모 및 신호 지연을 감소시킬 수 있으면서도 향상된 대역폭(bandwidth)으로 인해 동작 성능이 우수해지는 이점이 있다.
그러나, 종래의 일예에 따른 반도체 집적회로(110)는 다음과 같은 문제점이 있다.
도 2에는 도 1b에 도시된 반도체 집적회로(100)의 문제점을 설명하기 위한 측면도가 도시되어 있다.
도 2를 참조하면, 외부 스트레스로 인해 제1 패드(130)가 휘어짐에 따라 제1 패드(130)와 칩관통비아(120) 간의 접촉이 불량해지는 들뜸 현상이 발생하고 있음을 알 수 있다. 여기서, 외부 스트레스는 칩관통비아(120)가 예정된 과정에서 팽창 및 용융됨에 의해 제1 패드(130)가 직접 받게 되는 스트레스를 말한다. 참고적으로, 제1 및 제2 금속 연결층(M1, M2)을 전기적으로 분리시키기 위한 절연층은 높은 온도(200℃ ~ 400℃) 환경에서 증착(deposition) 과정을 통해 형성되는데, 이때 통상적으로 구리와 같은 금속으로 이루어진 칩관통비아(120)는 높은 온도(200℃ ~ 400℃) 조건에 따라 팽창 및 용융되는 현상이 발생하게 된다. 이에 따라, 칩관통비아(120)의 일단, 즉 제1 패드(130)와 접촉되는 부분이 변형되면서 칩관통비아(120)와 제1 패드(130) 사이에는 들뜸 현상이 발생하게 되는 것이다.
이와 같이, 들뜸 형상에 의해 제1 패드(130)와 칩관통비아(120) 간의 접촉이 불량해지면, 칩관통비아(120)를 통해 인터페이스되는 신호 또는 전원이 반도체 기판(110)에 정상적으로 전달되지 않아, 오동작이 발생하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 종래에는 다음과 같은 기술이 제안되었다.
도 3a에는 종래의 다른 일예에 따른 반도체 집적회로가 투과된 형상을 보인 평면도가 도시되어 있고, 도 3b에는 도 3a에 도시된 반도체 집적회로가 측면도로 도시되어 있다.
본 명세서에서는 설명의 편의를 위해 도 1a 및 도 1b와 동일한 구성에 대하여 동일한 명칭을 사용하며, 도 3a 및 도 3b를 설명함에 있어서 도 1a 및 도 1b와 다른 구성에 대해서만 설명하기로 한다.
도 3a 및 도 3b를 함께 참조하면, 제1 패드(230)는 둘로 분리되는 구조를 가짐을 알 수 있다. 다시 말해, 제1 패드(230)는 중앙부분이 분리되어 소정 간격 이격된 두 개의 패드로써 구비되고 있는 것이다. 이와 같이 구성되면, 외부 스트레스가 완화되기 때문에, 제1 패드(230)에 발생하는 들뜸 현상을 방지할 수 있게 된다.
그러나, 도 3a 및 도 3b에 도시된 반도체 집적회로(200)는 다음과 같은 문제점이 있다.
도 3a 및 도 3b에 도시된 바와 같이, 제1 패드(230)가 두 개로 분리된 형태를 가짐에 따라 저항이 증가하게 된다. 이러한 경우, 칩관통비아(220)를 통해 인터페이스되는 신호 또는 전원의 품질 및 전달 속도가 열화되는 문제점이 발생하게 된다.
본 발명은 칩관통비아에 연결되는 패드의 들뜸 현상을 방지하여 칩관통비아를 통해 전달되는 신호 또는 전원의 품질 및 전달 속도를 향상시키기 위한 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 기판; 반도체 기판을 수직으로 관통하는 칩관통비아; 및 칩관통비아의 일단에 접촉되며, 칩관통비아와 접촉되는 접촉영역에 적어도 하나 이상의 패터닝된 개구부가 구비된 제1 패드를 포함한다. 여기서, 적어도 하나 이상의 패터닝된 개구부는 제1 패드 내에 구비되며, 예컨대 적어도 하나 이상의 패터닝된 개구부는 십자 형태로 구비될 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 기판; 반도체 기판을 수직으로 관통하는 칩관통비아; 및 칩관통비아의 일단에 접촉되며, 칩관통비아와 접촉되는 접촉영역을 포함하는 예정된 영역에 다수의 패터닝된 개구부가 구비된 제1 패드를 포함한다. 여기서, 다수의 패터닝된 개구부는 제1 패드 내에 구비되며, 예컨대, 다수의 패터닝된 개구부는 칩관통비아의 가장자리를 둘러 소정 간격마다 구비될 수 있다.
본 발명은 칩관통비아와 접촉되는 패드의 첩촉면을 최소화함으로써, 외부 스트레스로 인한 압력을 최소화시켜 칩관통비아와 접촉되는 패드에 발생하는 들뜸 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 칩관통비아와 접촉되는 패드가 끊이지 않고 하나의 연결된 구조를 가짐에 따라 자체 저항을 최소화시켜 칩관통비아를 통해 인터페이스되는 신호 또는 전원의 전달 속도를 최적화할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래의 일예에 따른 반도체 집적회로의 평면도 및 측면도.
도 2는 도 1a 및 도 1b에 도시된 반도체 집적회로의 문제점을 설명하기 위한 측면도.
도 3a 및 도 3b는 종래의 다른 일예에 따른 반도체 집적회로의 평면도 및 측면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 집적회로의 평면도.
도 5는 도 4a 및 도 4b에 도시된 제1 패드의 평면도.
도 6a 및 도 6b는 본 발명의 제2 실시예에 따른 반도체 집적회로의 평면도 및 측단면도.
도 7은 도 6a 및 도 6b에 도시된 제1 패드의 평면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 설명의 편의를 위해 하나의 반도체 칩과, 그 반도체 칩에 하나의 칩관통비아가 구비되는 것을 예로 들어 설명한다.
도 4a에는 본 발명의 제1 실시예에 따른 반도체 집적회로가 투과된 형상을 보인 평면도가 도시되어 있고, 도 4b에는 도 4a에 도시된 반도체 집적회로가 측면도로 도시되어 있으며, 도 5에는 도 4a 및 도 4b에 도시된 제1 패드의 평면도가 도시되어 있다.
도 4a 및 도 4b를 함께 참조하면, 반도체 집적회로(300)는 예정된 도전형 불순물로 도핑된 반도체 기판(310)과, 반도체 기판(310)을 수직으로 관통하는 칩관통비아(320)와, 칩관통비아(320)의 일단에 접촉되며 반도체 기판(310)의 상부에 구비되는 제1 금속 연결층(M1)에 배치되는 제1 패드(330)와, 제1 금속 연결층(M1)의 상부에 구비되는 제2 금속 연결층(M2)에 배치되는 제2 패드(340)와, 제1 및 제2 패드(330, 340)를 전기적으로 연결시키기 위한 콘택트부(350)를 포함한다.
여기서, 칩관통비아(320)는 신호 또는 전원을 인터페이스하는 역할을 수행한다. 따라서, 칩관통비아(320)는 전도성이 우수한 금속(예:구리)으로 이루어지는 것이 좋다. 이러한 칩관통비아(320)는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함한다.
그리고, 제1 및 제2 금속 연결층(M1, M2)은 도면에 자세히 도시되지 않았지만, 금속 간 절연층(Inter Metal Dielectric : IMD)과 같은 절연층에 의해 전기적으로 분리된다.
그리고, 제1 및 제2 패드(330, 340), 그리고 콘택트부(350)는 반도체 기판(310)의 활성층(active layer)에 구비된 각종 회로들(도면에 미도시)과 칩관통비아(320)를 전기적으로 연결시키기 위해 구성된다. 특히, 제1 패드(330)는 칩관통비아(320)와 접촉되는 접촉영역에 패터닝된 개구부(M)가 구비된다. 다시 말해, 패터닝된 개구부(M)는 칩관통비아(320)와 접촉되는 접촉영역 내에 구비된다. 예컨대, 패터닝된 개구부(M)는 십자 형태로 구비될 수 있다(도 5 참조). 이러한 패터닝된 개구부(M)는 칩관통비아(320)와 접촉되는 접촉영역에서 중앙부분의 접촉면적을 최소화시키는 구조를 가지게 된다.
이와 같은 본 발명의 제1 실시예에 따르면, 제1 패드(330)는 칩관통비아(320)와 접촉되는 접촉영역에서도 중앙 부분에 패터닝된 개구부(M)가 형성됨에 따라 칩관통비아(320)와 제1 패드(330) 사이의 접촉면적이 최소화될 수 있으므로, 예정된 조건에 따라 칩관통비아(320)가 팽창 및 용융하더라도 제1 패드(330)에 미치는 영향을 최소화할 수 있다. 여기서, 예정된 조건이란 제1 및 제2 금속 연결층(M1, M2)을 전기적으로 분리시키기 위한 절연층이 높은 온도(200℃ ~ 400℃) 환경에서 증착(deposition) 과정을 통해 형성되는데, 이때의 환경 조건을 말한다. 아울러, 칩관통비아(320)는 구리와 같은 금속으로 이루어지기 때문에, 그 특성상 상기와 같은 조건 하에서는 팽창 및 용융 현상이 발생하게 되며, 특히 칩관통비아(320)의 일단, 즉 제1 패드(330)와 접촉되는 부분이 변형된다. 다시 말해, 본 발명의 제1 실시예는 칩관통비아(320)의 중앙 부분이 변형되는 경우를 대비하기 위한 것으로, 제1 패드(320)의 중앙 부분에 패터닝된 개구부(M)가 구비되고 있는 것이다. 결론적으로, 예정된 조건에 따라 칩관통비아(320)가 팽창 및 용융되더라도 제1 패드(330)에 구비된 패터닝된 개구부(M)에 의해 제1 패드(330)에 가해지는 외부 스트레스가 완화되면서 칩관통비아(320)의 중앙 부분과 제1 패드(330) 사이의 들뜸 현상이 최소화된다. 또한, 제1 패드(330)는 패터닝된 개구부(M)가 제1 패드(330)의 내부에 구비됨에 따라 분리되지 않은 단일체 형태를 가지므로, 분리된 형태에 비해 저항이 최소화된다. 따라서, 제1 패드(430)의 들뜸 현상이 방지되며, 그로 인해 칩관통비아(320)를 통해 제1 패드(330)로 전달되는 신호 또는 전원의 품질 및 전달 속도가 저하되지 않는 이점이 있다.
도 6a에는 본 발명의 제2 실시예에 따른 반도체 집적회로가 투과된 형상을 보인 평면도가 도시되어 있고, 도 6b에는 도 6a에 도시된 반도체 집적회로가 측면도로 도시되어 있으며, 도 7에는 도 6a 및 도 6b에 도시된 제1 패드의 평면도가 도시되어 있다.
도 6a 및 도 6b를 함께 참조하면, 반도체 집적회로(400)는 예정된 도전형 불순물로 도핑된 반도체 기판(410)과, 반도체 기판(410)을 수직으로 관통하는 칩관통비아(420)와, 칩관통비아(420)의 일단에 접촉되며 반도체 기판(410)의 상부에 구비되는 제1 금속 연결층(M1)에 배치되는 제1 패드(430)와, 제1 금속 연결층(M1)의 상부에 구비되는 제2 금속 연결층(M2)에 배치되는 제2 패드(440)와, 제1 및 제2 패드(430, 440)를 전기적으로 연결시키기 위한 콘택트부(450)를 포함한다.
여기서, 칩관통비아(420)는 신호 또는 전원을 인터페이스하는 역할을 수행한다. 따라서, 칩관통비아(420)는 전도성이 우수한 금속(예:구리)으로 이루어지는 것이 좋다. 이러한 칩관통비아(420)는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함한다.
그리고, 제1 및 제2 금속 연결층(M1, M2)은 도면에 자세히 도시되지 않았지만, 금속 간 절연층(Inter Metal Dielectric : IMD)과 같은 절연층에 의해 전기적으로 분리된다.
그리고, 제1 및 제2 패드(430, 440), 그리고 콘택트부(450)는 반도체 기판(410)의 활성층(active layer)에 구비된 각종 회로들(도면에 미도시)과 칩관통비아(420)를 전기적으로 연결시키기 위해 구성된다. 특히, 제1 패드(430)는 칩관통비아(420)와 접촉되는 접촉영역을 포함하는 예정된 영역에 다수의 패터닝된 개구부(N1, N2, N3, N4, N5)가 구비된다. 다시 말해, 다수의 패터닝된 개구부(N1, N2, N3, N4, N5)는 칩관통비아(420)의 가장자리를 둘러 소정 간격마다 구비되는 것이다(도 7 참조). 이러한 다수의 패터닝된 개구부(N1, N2, N3, N4, N5)는 칩관통비아(420)와 접촉되는 접촉영역에서 칩관통비아(420)의 가장자리부분의 접촉면적을 최소화시키는 구조를 가지게 된다.
이와 같은 본 발명의 제2 실시예에 따르면, 제1 패드(430)는 칩관통비아(420)와 접촉되는 접촉영역을 포함하는 예정된 영역에서도 칩관통비아(420)의 가장자리에 대응하는 부분에 소정 간격 이격되어 다수의 패터닝된 개구부(N1, N2, N3, N4, N5)가 구비됨에 따라 칩관통비아(420)와 제1 패드(430) 사이의 접촉면적이 최소화될 수 있으므로, 예정된 조건에 따라 칩관통비아(420)가 팽창 및 용융하더라도 제1 패드(430)에 미치는 영향을 최소화할 수 있다. 여기서, 예정된 조건이란 제1 및 제2 금속 연결층(M1, M2)을 전기적으로 분리시키기 위한 절연층이 높은 온도(200℃ ~ 400℃) 환경에서 증착(deposition) 과정을 통해 형성되는데, 이때의 환경 조건을 말한다. 아울러, 칩관통비아(420)는 구리와 같은 금속으로 이루어지기 때문에, 그 특성상 상기와 같은 조건 하에서는 팽창 및 용융 현상이 발생하게 되며, 특히 칩관통비아(420)의 일단, 즉 제1 패드(430)와 접촉되는 부분이 변형된다. 다시 말해, 본 발명의 제2 실시예는 칩관통비아(420)의 가장자리 부분이 변형되는 경우를 대비하기 위한 것으로, 제1 패드(420)의 접촉 영역에서도 칩관통비아(420)의 가장자리에 대응하는 부분에 소정 간격으로 이격된 다수의 패터닝된 개구부(N1, N2, N3, N4, N5)가 구비되고 있는 것이다. 결론적으로, 예정된 조건에 따라 칩관통비아(420)가 팽창 및 용융되더라도 제1 패드(430)에 구비된 다수의 패터닝된 개구부(N1, N2, N3, N4, N5)에 의해 제1 패드(430)에 가해지는 외부 스트레스가 완화되면서 칩관통비아(420)의 가장자리와 제1 패드(430) 사이에 들뜸 현상이 최소화된다. 또한, 제1 패드(430)는 다수의 패터닝된 개구부(N1, N2, N3, N4, N5)가 제1 패드(430)의 내부에 구비됨에 따라 분리되지 않은 단일체 형태를 가지므로, 분리된 형태에 비해 저항이 최소화된다. 따라서, 제1 패드(430)의 들뜸 현상을 방지되며, 그로 인해 칩관통비아(420)를 통해 제1 패드(430)로 전달되는 신호 또는 전원의 품질 및 전달 속도가 저하되지 않는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
300 : 반도체 집적회로 310 : 반도체 기판
320 : 칩관통비아(TSV) 330 : 제1 패드
M : 패터닝된 개구부 340 : 제2 패드
350 : 콘택트부

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판을 수직으로 관통하는 칩관통비아; 및
    상기 칩관통비아의 일단에 접촉되며, 상기 칩관통비아와 접촉되는 접촉영역에 적어도 하나 이상의 패터닝된 개구부가 구비된 제1 패드
    를 포함하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 적어도 하나 이상의 패터닝된 개구부는 십자 형상인 것을 특징으로 하는 반도체 집적회로.
  3. 제1항 또는 제2항에 있어서,
    상기 적어도 하나 이상의 패터닝된 개구부는 상기 제1 패드 내에 구비되는 반도체 집적회로.
  4. 제3항에 있어서,
    제1 패드는 상기 반도체 기판의 상부에 구비된 제1 금속 연결층에 배치되는 반도체 집적회로.
  5. 제4항에 있어서,
    상기 제1 금속 연결층의 상부에 구비된 제2 금속 연결층에 배치되는 제2 패드; 및
    상기 제2 패드와 상기 제1 패드를 전기적으로 연결시키기 위한 적어도 하나 이상의 콘택트부를 더 포함하는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 제1 및 제2 금속 연결층에는 각각 제1 및 제2 절연층을 더 포함하는 반도체 집적회로.
  7. 제6항에 있어서,
    상기 제1 및 제2 절연층은 금속 간 절연층(Inter Metal Dielectric : IMD)을 포함하는 반도체 집적회로.
  8. 제1항에 있어서,
    상기 칩관통비아는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함하는 반도체 집적회로.
  9. 반도체 기판;
    상기 반도체 기판을 수직으로 관통하는 칩관통비아; 및
    상기 칩관통비아의 일단에 접촉되며, 상기 칩관통비아와 접촉되는 접촉영역을 포함하는 예정된 영역에 다수의 패터닝된 개구부가 구비된 제1 패드
    를 포함하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 다수의 패터닝된 개구부는 상기 칩관통비아의 가장자리를 둘러 소정 간격마다 구비되는 반도체 집적회로.
  11. 제9항 또는 제10항에 있어서,
    상기 다수의 패터닝된 개구부는 상기 제1 패드 내에 구비되는 반도체 집적회로.
  12. 제11항에 있어서,
    제1 패드는 상기 반도체 기판의 상부에 구비된 제1 금속 연결층에 배치되는 반도체 집적회로.
  13. 제12항에 있어서,
    상기 제1 금속 연결층의 상부에 구비된 제2 금속 연결층에 배치되는 제2 패드; 및
    상기 제2 패드와 상기 제1 패드를 전기적으로 연결시키기 위한 적어도 하나 이상의 콘택트부를 더 포함하는 반도체 집적회로.
  14. 제13항에 있어서,
    상기 제1 및 제2 금속 연결층에는 각각 제1 및 제2 절연층을 더 포함하는 반도체 집적회로.

  15. 제14항에 있어서,
    상기 제1 및 제2 절연층은 금속 간 절연층(Inter Metal Dielectric : IMD)을 포함하는 반도체 집적회로.
  16. 제9항에 있어서,
    상기 칩관통비아는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함하는 반도체 집적회로.
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CN116994962A (zh) * 2023-09-25 2023-11-03 四川遂宁市利普芯微电子有限公司 一种芯片封装方法和封装结构

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