DE102014103186A1 - Halbleitervorrichtung und Halbleiterpackage - Google Patents

Halbleitervorrichtung und Halbleiterpackage Download PDF

Info

Publication number
DE102014103186A1
DE102014103186A1 DE102014103186.5A DE102014103186A DE102014103186A1 DE 102014103186 A1 DE102014103186 A1 DE 102014103186A1 DE 102014103186 A DE102014103186 A DE 102014103186A DE 102014103186 A1 DE102014103186 A1 DE 102014103186A1
Authority
DE
Germany
Prior art keywords
memory
soc
chip system
output
wide input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102014103186.5A
Other languages
English (en)
Other versions
DE102014103186B4 (de
Inventor
Kyoung-Mook Lim
Tae-Sun Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102014103186A1 publication Critical patent/DE102014103186A1/de
Application granted granted Critical
Publication of DE102014103186B4 publication Critical patent/DE102014103186B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Memory System (AREA)

Abstract

Eine Halbleitervorrichtung (10b) weist ein Ein-Chip-System (SOC) (100) und mindestens eine Groß-Eingabe-/Ausgabe-Speichervorrichtung (200-1; 200-2) auf. Das SOC (100) weist eine Mehrzahl von SOC-Bump-Gruppen (210a, 210b, 210c, 210d) auf, die jeweils voneinander unabhängige Eingabe-/Ausgabe-Kanäle vorsehen. Die mindestens eine Groß-Eingabe-/Ausgabe-Speichervorrichtung (200-1; 200-2) ist auf dem Einchip-System (100) gestapelt, um Daten zu/von dem Ein-Chip-System (100) über die SOC-Bump-Gruppen (210a, 210b, 210c, 210d) zu übertragen/zu empfangen. Die SOC-Bump-Gruppen (210a, 210b, 210c, 210d) sind geordnet und die mindestens eine Groß-Eingabe-/Ausgabe-Speichervorrichtung (200-1; 200-2) ist derart konfiguriert, dass eine der Groß-Eingabe-/Ausgabe-Speichervorrichtungen (200-1; 200-2) auf das SOC (100) aufgebracht werden kann, so dass sie mit allen der SOC-Bump-Gruppen (210a, 210b, 210c, 210d) verbunden ist, oder derart, dass zwei Groß-Eingabe-Ausgabe-Speichervorrichtungen (200-1; 200-2) auf das SOC (100) mit jeder der Groß-Eingabe-/Ausgabe-Speichervorrichtungen (200-1; 200-2), die mit einer jeweiligen Hälfte der SOC-Bump-Gruppen (210a, 210b, 210c, 210d) verbunden sind, aufgebracht werden können.

Description

  • Diese Anmeldung beansprucht die Priorität der am 15. Mai 2013 bei dem koreanischen Amt für geistiges Eigentum (KIPO) eingereichten koreanischen Patentanmeldung Nr. 10-2013-0027658, deren Inhalt hiermit durch Bezugnahme in ihrer Gesamtheit mit aufgenommen wird.
  • HINTERGRUND
  • 1. Technisches Gebiet
  • Die erfinderische Idee bezieht sich allgemein auf 3D-gestapelte Halbleitervorrichtungen. Insbesondere bezieht sich die erfinderische Idee auf eine Halbleitervorrichtung, bei der eine breite Eingabe-/Ausgabe-Speichervorrichtung vom Mehrkanal-Schnittstellentyp auf einem Ein-Chip-System (SOC) gestapelt ist und auf ein Halbleiter-Mehrfachchip-Package mit demselben.
  • 2. Beschreibung des Stands der Technik
  • Neuerdings ist eine Halbleitervorrichtung entwickelt worden, bei der breite Eingabe-/Ausgabe-Speichervorrichtungen vom Mehrkanal-Schnittstellen-Typ-auf ein Ein-Chip-System (SOC) gestapelt worden sind. Die Vorrichtung ist mit Siliziumdurchkontaktierungen (TSVs) vorgesehen, um die Verbindung der Halbleitervorrichtungen zu dem SOC zu vereinfachen.
  • Die Anzahl von breiten Eingabe-/Ausgabe-Speichervorrichtungen kann erhöht werden, wenn die Bandbreite eines Speichers eines SOC erweitert werden soll oder, wenn eine höhere Integrationsdichte gewünscht ist. Jedoch würde es in diesen Fällen als nötig erachtet werden, den Bereich, bei dem die TSVs vorgesehen sind, zu erweitern.
  • Dementsprechend werden die SOCs für entsprechend jede spezielle Bandbreite oder Integrationsdichte getrennt entworfen.
  • KURZFASSUNG
  • Entsprechend einem Aspekt der erfinderischen Idee ist eine Halbleitervorrichtung vorgesehen, bei der eine oder mehr als eine breite Eingabe-/Ausgabe-Speichervorrichtung mit unterschiedlichen Dichten und/oder Bandbreiten auf einem Ein-Chip-System (SOC) mit einem TSV-Bereich mit einer festgelegten Größe gestapelt werden können/gestapelt sind.
  • Dazu ist entsprechend einem Aspekt der vorliegenden Idee eine Halbleitervorrichtung vorgesehen, die ein Ein-Chip-System (SOC) mit einer Mehrzahl von voneinander unabhängigen Eingabe-/Ausgabe-Kanälen; einer Mehrzahl von Speichersteuereinheiten, die mit den Eingabe-/Ausgabe-Kanälen jeweils elektrisch verbunden sind, einen Taktsignal-Generator, der derart konfiguriert ist, dass er ein Taktsignal den Speichersteuereinheiten bereitstellt, und eine zentrale Verarbeitungseinheit (CPU), die im Betrieb mit dem Taktsignal-Generator und mit den Speichersteuereinheiten verbunden ist, um einen Betrieb des Taktsignal-Generators und Betriebe der Speicher-Steuereinheiten zu steuern, aufweist. Sowie mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung, die auf dem Ein-Chip-System gestapelt ist und, bei der jede breite Eingabe-/Ausgabe-Speichervorrichtung ein Substrat, einen Speicher und Speicher-Bumps aufweist, die auf einer Oberfläche des Substrats angebracht sind und elektrisch mit jeweiligen des mindestens ein Speicherarrays elektrisch verbunden sind, bei der alle der Kanäle des Ein-Chip-Systems mit jeweiligen der Speicher-Bumps der mindestens einen breiten Eingabe-/Ausgabe-Speichervorrichtung elektrisch verbunden sind, derart, dass die mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung Daten zu dem Ein-Chip-System/von dem Ein-Chip-System über die Speicher-Bumps überträgt/empfängt, bei denen die Gesamtanzahl und das Layout der Speicher-Bumps von jeder besagten mindestens einen breiten Eingabe-/Ausgabe-Speichervorrichtungen, die gleichen der Gesamtanzahl und dem Layout der SOC-Bumps des SOC-Chips sind, bei dem der Taktsignal-Generator des Ein-Chip-Systems im Betrieb Taktsignale von unterschiedlichen Frequenzen erzeugt, und, bei dem die zentrale Verarbeitungseinheit des Ein-Chip-Systems derart konfiguriert ist, dass die Frequenz des Taktsignals festgelegt wird, das durch den Taktsignal-Generator in Einklang mit der Anzahl von breiten Eingabe-/Ausgabe-Speichervorrichtungen, die auf dem Ein-Chip-System gestapelt sind, erzeugt wird.
  • Ebenso ist zu diesem Zweck entsprechend einem weiteren Aspekt der erfinderischen Idee eine Halbleitervorrichtung vorgesehen, die ein Ein-Chip-System (SOC) mit einer Mehrzahl von voneinander unabhängigen Eingabe-/Ausgabe-Kanälen, und mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung, die auf dem Ein-Chip-System gestapelt ist, und, bei der jede breite Eingabe-/Ausgabe-Speichervorrichtung ein Substrat, einen Speicher, und Speicher-Bumps, die auf einer Oberfläche des Substrats aufgebracht sind und mit dem mindestens einen Speicherarray elektrisch verbunden sind, bei der alle der Kanäle des Ein-Chip-Systems mit jeweiligen der Speicher-Bumps der mindestens einen breiten Eingabe-/Ausgabe-Speichervorrichtung elektrisch verbunden sind, derart, dass die mindestens eine breite Eingabe-Ausgabe-Speichervorrichtung Daten zu/von dem Ein-Chip-System über die Speicher-Bumps überträgt/empfängt, bei denen die Gesamtanzahl und das Layout der Speicher-Bumps von jeder der besagten mindestens einen breiten Eingabe-/Ausgabe-Speichervorrichtung gleich wie die Gesamtanzahl und das Layout der SOC-Bumps des SOC-Chips sind, und, bei denen jede breite Eingabe-/Ausgabe-Speichervorrichtung ferner Steuerschaltungen aufweist, die mit den Speicher-Bumps davon jeweils elektrische verbunden sind, um Daten zu/von den Speicher-Bumps jeweils zu übertragen/zu empfangen und eine Steuereinheit, die derart konfiguriert ist, dass sie im Betrieb mit den Steuerschaltungen verbunden ist, und derart konfiguriert ist, dass sie ausgewählte der Steuerschaltungen ausschaltet basierend auf der Anzahl von breiten Eingabe-/Ausgabe-Speichervorrichtungen, die auf dem Ein-Chip-System gestapelt sind, aufweist.
  • Entsprechend noch einem weiteren Aspekt der erfinderischen Idee ist eine Halbleitervorrichtung vorgesehen, die ein Ein-Chip-System (SOC) mit einer Mehrzahl von voneinander unabhängigen Eingabe-/Ausgabe-Kanälen und mit Anschlussklemmen, und eine Mehrzahl von breiten Eingabe-/Ausgabe-Speichervorrichtungen, die nebeneinander auf dem Ein-Chip-System gestapelt sind, und, bei der jede der breiten Eingabe-/Ausgabe-Speichervorrichtungen ein Substrat, einen Speicher, und Speicher-Bumps aufweist, die auf einer Oberfläche des Substrats aufgebracht sind, und mit dem mindestens einen Speicherarray elektrisch verbunden sind, bei der einige der Speicher-Bumps von jeder der breiten Eingabe-/Ausgabe-Speichervorrichtungen mit einem jeweiligen Teil von Kanälen des Ein-Chip-Systems bei den Anschlussklemmen davon elektrisch verbunden sind, wobei andere der Speicher-Bumps von jeder der breiten Eingabe-/Ausgabe-Speichervorrichtungen nicht mit irgendeinem der Kanäle des Ein-Chip-Systems elektrisch verbunden sind und in der Halbleitervorrichtung elektrisch inaktiv sind, wobei jede der breiten Eingabe-/Ausgabe-Speichervorrichtungen Daten zu/von dem Ein-Chip-System über nur einige von ihren Speicher-Bumps überträgt/empfängt, und, bei der die Gesamtanzahl und das Layout der Speicher-Bumps jeder der breiten Eingabe-/Ausgabe-Speichervorrichtungen gleich der Gesamtanzahl und dem Layout der Anschlussklemmen der Eingabe-/Ausgabe-Kanäle des Ein-Chip-Systems sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die erfinderische Idee wird durch die folgende detaillierte Beschreibung von bevorzugten Ausführungsformen, die in Verbindung mit den beigefügten Zeichnungen erfolgt, eindeutiger verstanden werden.
  • 1 ist ein Blockdiagramm eines Ein-Chip-Systems und der einen oder der mehreren breiten Eingabe-/Ausgabe-Speichervorrichtungen, die in einer Halbleitervorrichtung entsprechend der erfinderischen Idee integriert werden können.
  • 2 ist ein Blockdiagramm einer Halbleitervorrichtung, die entsprechend der erfinderischen Idee hergestellt werden kann.
  • 3 ist ein Blockdiagramm einer weiteren Halbleitervorrichtung, die entsprechend der erfinderischen Idee hergestellt werden kann.
  • 4 ist eine Schnittansicht einer Halbleitervorrichtung entsprechend der erfinderischen Idee, die eine Verbindung zwischen dem Ein-Chip-System und einer breiten Eingabe-/Ausgabe-Speichervorrichtung veranschaulicht, die auf beide der in 2 und 3 gezeigten Vorrichtungen anwendbar ist.
  • 5 ist ein Blockdiagramm eines Beispiels eines Ein-Chip-Systems einer Halbleitervorrichtung entsprechend der erfinderischen Idee.
  • 6 ist ein Blockdiagramm eines Beispiels einer breiten Eingabe-/Ausgabe-Speichervorrichtung, wobei eine oder mehrere von diesen bei einer Halbleitervorrichtung entsprechend einem Aspekt der erfinderischen Idee vorgesehen sind.
  • 7 ist ein Blockdiagramm eines weiteren Beispiels einer breiten Eingabe-/Ausgabe-Speichervorrichtung, wobei eine oder zwei davon bei einer Halbleitervorrichtung ebenso entsprechend dem Aspekt der durch 2 und 3 veranschaulichten erfinderischen Idee vorgesehen sind.
  • 8 ist eine Schnittsansicht einer Ausführungsform eines Halbleiterpackages entsprechend der erfinderischen Idee.
  • 9 ist ein Blockdiagramm eines mobilen Systems, das ein Halbleiterpackage entsprechend der erfinderischen Idee verwendet.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Verschiedene Ausführungsformen und Beispiele von Ausführungsformen der erfinderischen Idee werden im Folgenden mit Bezug auf die beigefügten Zeichnungen vollständiger beschrieben werden. In den Zeichnungen können die Größen und relativen Größen von Formen von Elementen, Schichten und Bereichen, wie z. B. implantierte Bereiche, die im Schnitt gezeigt sind, der Klarheit halber übertrieben sein. Insbesondere sind die Querschnitts-Veranschaulichungen der Halbleitervorrichtungen und Zwischenstrukturen, die während des Herstellungsverlaufs hergestellt werden, schematisch. Ebenso werden gleiche Bezugszeichen verwendet, um gleiche Elemente durchgängig durch die Zeichnungen zu kennzeichnen.
  • Eine weitere Terminologie, die hier mit dem Ziel eines Beschreiben besonderer Beispiele oder Ausführungsformen der erfinderischen Idee verwendet wird, ist im Zusammenhang zu sehen. Die Begriffe „er/sie/es weist auf” oder „aufweisend” bezeichnen, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von bestimmten Merkmalen, schließen jedoch nicht das Vorhandensein von zusätzlichen Merkmalen aus. Darüber hinaus wird sich der Begriff „verbunden” meistens auf eine elektrische Verbindung beziehen, so wie der Zusammenhang klarstellen wird, obwohl sich der Begriff „verbunden” zeitweise zusätzlich auf eine physikalische Verbindung beziehen kann. Ebenso, wenn nicht anders in der schriftlichen Beschreibung und/oder den Zeichnungen beschrieben ist, können solche Verbindungen direkt oder indirekt sein.
  • Grundkomponenten einer Halbleitervorrichtung entsprechend der erfinderischen Idee werden nun detailliert mit Bezug auf 1 beschrieben werden. Die Halbleitervorrichtung 10 weist ein Ein-Chip-System (SOC) 100 und mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 auf.
  • Das Ein-Chip-System 100 weist eine Mehrzahl von SOC-Bump-Gruppen 110a bis 110d auf, die Eingabe-/Ausgabe-Kanäle vorsehen, die unabhängig voneinander sind. Jede der SOC-Bump-Gruppen 110a bis 110d kann eine Mehrzahl von SOC-Bumps aufweisen.
  • Die breite Eingabe-/Ausgabe-Speichervorrichtung 200 weist eine Mehrzahl von Speicherzellenarrays auf. Darüber hinaus weist die breite Eingabe-/Ausgabe-Speichervorrichtung 200 eine Mehrzahl von Speicher-Bump-Gruppen 210a bis 210d auf, die mit der Mehrzahl von Speicherzellenarrays verbunden sind und sieht Eingabe-/Ausgabe-Kanäle vor, die unabhängig voneinander sind. Jede der Speicher-Bump-Gruppen 210a bis 210d kann eine Mehrzahl von Speicher-Bumps aufweisen. Bei dem in der 1 gezeigten Beispiel weist das Ein-Chip-System 100 erste bis vierte SOC-Bump-Gruppen 110a bis 110d auf, die erste bis vierte Eingabe-/Ausgabe-Kanäle unabhängig voneinander vorsehen. Die Gesamtzahl und das Layout der Speicher-Bumps der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 sind dieselben wie die Gesamtzahl und das Layout der SOC-Bumps des Ein-Chip-Systems 100.
  • Entsprechend einem Aspekt der erfinderischen Idee sind die Speicher-Bump-Gruppen 210 bis 210d der Speichervorrichtungen 200 und der SOC-Bump-Gruppen 110a bis 110d des Ein-Chip-Systems 10 derart nummeriert und derart konfiguriert, dass mehr als eine oder nur eine der breiten Eingabe-/Ausgabe-Speichervorrichtungen 200 auf dem Ein-Chip-System 100 gestapelt sind und Daten zu/von dem Ein-Chip-System 100 durch die Mehrzahl von SOC-Bump-Gruppen 110a bis 110d übertragen/empfangen. Unter Verwendung der oben beschriebenen Komponenten kann z. B. eine erste Halbleitervorrichtung hergestellt werden, bei der eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 mit jeder SOC-Bump-Gruppen 110a bis 110d verbunden ist, um Daten zu/von dem Ein-Chip-System 100 zu übertragen/zu empfangen. Alternativ kann eine zweite Halbleitervorrichtung hergestellt werden, bei der zwei breite Eingabe-/Ausgabe-Speichervorrichtungen 200 mit jeder der SOC-Bump-Gruppen 110a bis 110d derart verbunden sind, dass jede der Halbleitervorrichtungen Daten zu/von dem Ein-Chip-System 100 unabhängig überträgt/empfängt.
  • Jedoch kann in jedem Fall das Ein-Chip-System 100 Datenkommunikationen mit einer hohen Geschwindigkeit führen, da das Ein-Chip-System 100 Daten zu/von mindestens einer breiten Eingabe-/Ausgabe-Speichervorrichtung 200, die oberhalb des Ein-Chip-Systems 100 angeordnet ist, durch eine Mehrzahl von Kanälen, die voneinander unabhängig sind, und durch die SOC-Bump-Gruppen 110a bis 110d vorgesehen sind, überträgt/empfängt.
  • 2 veranschaulicht eine Halbleitervorrichtung 10a des oben beschriebenen Typs, bei der nur eine Speichervorrichtung 200 gestapelt auf und verbunden mit dem Ein-Chip-System 100 ist.
  • In Bezug auf die 2 sind bei dieser Ausführungsform einer Halbleitervorrichtung 10a die ersten bis vierten Speicher-Bump-Gruppen 210a bis 210d mit den ersten bis vierten SOC-Bump-Gruppen 110a bis 110d des Ein-Chip-Systems 100 jeweils verbunden. Folglich ist das Ein-Chip-System 100 mit der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 über eine 4-Kanal-Schnittstelle verbunden.
  • 3 veranschaulicht eine Halbleitervorrichtung 10b des oben erwähnten Typs, bei der zwei der Halbleitervorrichtungen 200-1 und 200-2 nebeneinander gestapelt sind und mit dem Ein-Chip-System 100 unabhängig voneinander verbunden sind.
  • Insbesondere sind bei dieser Ausführungsform einer Halbleitervorrichtung 10b zwei der Speicher-Bump-Gruppen 210c und 210d (z. B. eine Hälfte der Speicher-Bump-Gruppen) der ersten breiten Eingabe-/Ausgabe-Speichervorrichtung 200-1 mit zwei 110a und 110b der SOC-Bump-Gruppen (z. B. eine Hälfte der SOC-Bump-Gruppen) des Ein-Chip-Systems 100 jeweilig verbunden. Ebenso sind zwei der Speicher-Bump-Gruppen 210a und 210b (z. B. eine Hälfte der Speicher-Bump-Gruppen) der zweiten breiten Eingabe-/Ausgabe-Speichervorrichtung 200-2 mit weiteren zweiten 110c und 110d der SOC-Bump-Gruppen (z. B. die andere Hälfte der SOC-Bump-Gruppen) des Ein-Chip-Systems 100 verbunden. Folglich ist das Ein-Chip-System 100 mit jeder der zwei breiten Eingabe-/Ausgabe-Speichervorrichtungen 200-1 und 200-2 durch eine jeweilige 2-Kanal-Schnittstelle verbunden.
  • Es wird von der obigen Beschreibung klar, dass die Gesamtdichte der Vorrichtung 10b, bei der die breiten Eingabe-/Ausgabe-Speichervorrichtungen 200-1 und 200-2 mit dem Ein-Chip-System 100 verbunden sind, doppelt so groß ist wie die der Vorrichtung 10a, bei der nur eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 mit dem Ein-Chip-System 100 verbunden ist.
  • Ein Beispiel der Verbindungen zwischen (den Schaltungen von) einem Ein-Chip-System und (den Speicherarrays von) einer breiten Eingabe-/Ausgabe-Speichervorrichtung ist in 4 veranschaulicht. Diese Verbindungen können in jeder der Vorrichtungen 10a und 10b, die oben mit Bezug auf 2 und 3 beschrieben werden, verwendet werden.
  • Die Verbindungen weisen Siliziumdurchkontaktierungen (TSVs) 120 auf, die sich durch den Körper des Ein-Chip-Systems 100 erstrecken. Die jeweiligen der TSVs 120 sind jeweils mit den SOC-Bumps 110 verbunden.
  • Es kann ebenso wie in der 4 gezeigt eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 auf dem Ein-Chip-System 100 über ein Flip-Chip-Bonding-Schema gestapelt sein. Das bedeutet, dass bei diesem Schema die Speicher-Bumps 210 der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 unmittelbar mit den TSVs 120 verbunden sind, wobei sie die breite Eingabe-/Ausgabe-Speichervorrichtung 200 des Ein-Chip-Systems 100 elektrisch verbinden.
  • 5 veranschaulicht ein Beispiel des Ein-Chip-Systems, das durch beide der Halbleitervorrichtungen von 2 und 3 verwendet werden kann.
  • In Bezug auf die 5 weist das Ein-Chip-System 100 dieses Beispiels zusätzlich zu den ersten bis vierten SOC-Bump-Gruppen 110a bis 110d eine erste bis vierte Speicher-Steuereinheit 120a bis 120d, einen Taktsignal-Generator 130 und eine zentrale Verarbeitungseinheit (CPU) 140 auf.
  • So wie bereits weiter oben erwähnt worden ist, sehen die ersten bis vierten SOC-Bump-Gruppen 110a bis 110d erste bis vierte Eingabe-/Ausgabe-Kanäle vor, die voneinander unabhängig sind.
  • Die CPU 140 steuert einen Betrieb des Taktsignal-Generators 130 unter Verwendung eines ersten Steuersignals CON1 und steuert Betriebe der ersten bis vierten Speichersteuereinheit 120a bis 120d unter Verwendung eines zweiten Steuersignals CON2.
  • Der Taktsignal-Generator 130 stellt der ersten bis vierten Speicher-Steuereinheit 120a bis 120d ein Signal CLK bereit. Das Taktsignal CLK, das von dem Taktsignal-Generator 130 erzeugt wird, kann die gleiche Frequenz wie eine Betriebsfrequenz einer breiten Eingabe-/Ausgabe-Speichervorrichtung, die auf dem Ein-Chip-System 100 gestapelt ist, aufweisen. Der Taktsignal-Generator 130 kann die Frequenz des Taktsignals CLK basierend auf dem ersten Steuersignal CON1 festlegen.
  • Die erste bis vierte Speicher-Steuereinheit 120a bis 120d sind jeweilig mit der ersten bis vierten SOC-Bump-Gruppe 110a bis 110d verbunden. Jede der ersten bis vierten Speicher-Steuereinheit 120a bis 120d kann Datenkommunikationen mit der breiten Eingabe-/Ausgabe-Steuereinheit 200, die auf dem Ein-Chip-System 100 gestapelt ist, durch jede der ersten bis vierten SOC-Bump-Gruppe 110a bis 110d synchron mit dem Taktsignal CLK, das durch den Taktsignal-Generator 130 bereitgestellt wird, unabhängig führen. Die ersten bis vierten Speicher-Steuereinheit 120a bis 120d können ein Betriebsprotokoll basierend auf dem zweiten Steuersignal CON2 bestimmen. Die ersten bis vierten Speicher-Steuereinheit 120a bis 120d können z. B. durch ein SDR-Schema (Single-Data-Rate-Schema) oder ein DDR-Schema (Double-Data-Rate-Schema) basierend auf dem zweiten Steuersignal CON2 betrieben werden.
  • Die CPU 140 kann das erste und zweite Steuersignal CON1 und CON2 basierend auf einem Einstellwert SV, der von einer externen Vorrichtung empfangen wird, erzeugen. Der Einstellwert SV kann angeben, ob die Halbleitervorrichtung 10 nur eine der Halbleitervorrichtungen so wie in dem Fall der Vorrichtung von 2 oder mehr als eine Halbleitervorrichtung so wie in dem Fall der Vorrichtung von 3 aufweist.
  • 6 und 7 sind Blockdiagramme von unterschiedlichen Beispielen einer breiten Eingabe-/Ausgabe-Speichervorrichtung 200a und 200b, die bei der Halbleitervorrichtung von 2 oder mehrfach bei der Halbleitervorrichtung von 3 verwendet werden kann.
  • In Bezug auf 6 und 7 weisen zusätzlich zu den ersten bis vierten Speicher-Bump-Gruppen 210a bis 210b beide Beispiele der breiten Eingabe-/Ausgabe-Speichervorrichtung 200a und 200b erste bis vierte Steuerschaltungen 220a bis 220d, eine Steuereinheit 230 und erste bis vierte Speicherzellenarray-Blöcke 240a bis 240d auf. Sowie weiter oben erwähnt worden ist, stellen ebenso die ersten bis vierten Speicher-Gruppen 210a bis 210d erste bis vierte Eingabe-/Ausgabe-Kanäle bereit, die unabhängig voneinander sind.
  • Die ersten bis vierten Speicherzellenarray-Blöcke 240a bis 240d weisen jeweils mindestens ein Speicherzellenarray auf. Bei dem in der 6 gezeigten Beispiel weist jeder der ersten bis vierten Speicherzellenarray-Blöcke 240a bis 240d zwei Speicherzellenarrays von insgesamt acht Speicherzellenarrays 241 bis 248 auf. Bei dem in der 7 gezeigten Beispiel weist jeder der ersten bis vierten Speicherzellenarray-Blöcke 240a bis 240d ein Speicherzellenarray 241, 243, 245 oder 247 auf. Die in der 7 veranschaulichte breite Eingabe-/Ausgabe-Speichervorrichtung 200b ist identisch zu der in der 6 veranschaulichten breiten Eingabe-/Ausgabe-Speichervorrichtung 200a mit der Ausnahme der Anzahl von Speicherzellenarrays, die jeden der ersten bis vierten Speicherzellenarray-Blöcke 240a bis 240d bilden. Folglich wird der Kürze halber nur der Rest der in der 6 veranschaulichten breiten Eingabe-/Ausgabe-Speichervorrichtung 200a im Detail beschrieben werden.
  • Die Steuereinheit 230 kann die Betriebe der ersten bis vierten Steuerschaltungen 220a bis 220d steuern. Die Steuereinheit 230 kann z. B. ein Taktsignal den ersten bis vierten Steuerschaltungen 220a bis 220d bereitstellen, um das Betriebsprotokoll der ersten bis vierten Steuerschaltungen 220a bis 220d zu bilden.
  • Die ersten bis vierten Steuerschaltungen 220a bis 220d sind jeweils mit den ersten bis vierten Speicher-Bump-Gruppen 210a bis 210d verbunden und können folglich Datenkommunikationen mit dem Ein-Chip-System 100 durch die ersten bis vierten Speicher-Bump-Gruppen 210a bis 210d jeweils unabhängig führen.
  • Die Speicherzellenarrays 241, 242, 245 und 246 der ersten bis dritten Speicherzellenarray-Blöcke 240a und 240c sind mit den ersten und dritten Steuerschaltungen 220a und 220c gemeinsam verbunden und die Speicherzellenarrays 243, 244, 247 und 248 der zweiten und vierten Speicherzellenarray-Blöcke 240b und 240d sind mit den zweiten und vierten Steuerschaltungen 220b und 220d gemeinsam verbunden.
  • In dem Fall, bei dem nur eine der breiten Eingabe-/Ausgabe-Speichervorrichtungen 200a auf dem Ein-Chip-System gestapelt ist (2), sind die ersten bis vierten Speicher-Bump-Gruppen 210a bis 210d der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 mit den ersten bis vierten SOC-Bump-Gruppen 110a bis 110d des Ein-Chip-Systems 100 jeweils verbunden. Die Steuereinheit 230 schaltet folglich die ersten bis vierten Schaltungen 220a bis 220d ein, so dass die eine breite Eingabe-/Ausgabe-Steuereinheit 200 4-Kanal-Datenkommunikationen führen kann. Das heißt, dass die erste Steuerschaltung 220a Datenkommunikationen zwischen den Speicherzellenarrays 241 und 242 des ersten Speicherzellenarray-Blocks 240a und dem Ein-Chip-System 100 durch die erste Speicher-Bump-Gruppe 210a vereinfachen kann. Die zweite Steuerschaltung 220b kann Datenkommunikationen zwischen den Speicherzellenarrays 243 und 244 des zweiten Speicherzellenarrayblocks 240b und dem Ein-Chip-System 100 durch die zweite Speicher-Bump-Gruppe 210b vereinfachen. Die dritte Steuerschaltung 220c vereinfacht Datenkommunikationen zwischen den Speicherzellenarrays 245 und 246 des dritten Speicherzellenarrayblocks 240c und dem Ein-Chip-System 100 durch die dritte Speicherzellengruppe 210c. Ebenso vereinfacht die vierte Steuerschaltung 220d Datenkommunikationen zwischen den Speicherzellenarrays 247 und 248 des vierten Speicherzellenarrayblocks 240d und dem Ein-Chip-Systems 100 durch die vierte Speicher-Bump-Gruppe 210d.
  • Andererseits sind in dem Fall, bei dem zwei der breiten Eingabe-/Ausgabe-Steuereinheiten 200a auf dem Ein-Chip-System 100 gestapelt sind (3), zwei der Speicher-Bump-Gruppen 210a bis 210d von jeder breiten Eingabe-/Ausgabe-Speichervorrichtung 200a mit einem jeweiligen Paar der SOC-Bump-Gruppen 110a bis 110d des Ein-Chip-Systems 100 jeweils verbunden. In diesem Fall schaltet die Steuereinheit 230 die ersten und zweiten Schaltungen 220a und 220b ein und schaltet die dritten und vierten Schaltungen 220c und 220d aus, so dass jede breite Eingabe-/Ausgabe-Speichervorrichtung 200 2-Kanal-Datenkommunikationen führen kann. Das heißt einerseits, dass die erste Steuerschaltung 200a die Datenkommunikationen zwischen den Speicherzellenarrays 241, 242, 245 und 246 der ersten bis dritten Speicherzellenarray-Blöcke 240a und 240c und dem Ein-Chip-System 100 durch die erste Speicher-Bump-Gruppe 210a vereinfachen kann. Andererseits kann die zweite Steuerschaltung 220b die Datenkommunikationen zwischen den Speicherzellenarrays 243, 244, 247 und 248 des ersten und vierten Speicherzellenarrayblocks 240b und 240d und dem Ein-Chip-System 100 durch die zweite Speicher-Bump-Gruppe 210b vereinfachen.
  • Zusammengefasst ist so wie oben mit Bezug auf 2 gezeigt und beschrieben die Halbleitervorrichtung 10a durch Stapeln einer breiten Eingabe-/Ausgabe-Speichervorrichtung 200 auf dem Ein-Chip-System 100 konfiguriert und die breite Eingabe-/Ausgabe-Speichervorrichtung 200 kann Datenkommunikationen mit dem Ein-Chip-System 100 unter Verwendung von vier Kanälen führen. Währenddessen ist so wie mit Bezug auf 3 gezeigt und beschrieben ist unter Verwendung des gleichen Typs von Ein-Chip-System 100 und einer Mehrzahl von identischen breiten Eingabe-/Ausgabe-Speichervorrichtungen die Halbleitervorrichtung 10b durch ein Stapeln von zwei breiten Eingabe-/Ausgabe-Speichervorrichtungen 200-1 und 200-2 auf dem Ein-Chip-System 100 konfiguriert und jede der zwei breiten Eingabe-/Ausgabe-Speichervorrichtungen 200-1 und 200-2 kann Datenkommunikationen mit dem Ein-Chip-System unter Verwendung von zwei Kanälen führen. Folglich ist die Bandbreite zwischen dem Ein-Chip-System 100 und der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 in beiden Beispielen gleich, jedoch ist die Dichte der letzteren Halbleitervorrichtung (3) doppelt so groß wie bei der erstgenannten (2). Folglich können entsprechend einem Aspekt der erfinderischen Idee Halbleitervorrichtungen mit demselben Typ von Ein-Chip-System und unterschiedlichen Dichten von breiten Eingabe-/Ausgabe-Speichervorrichtungen vorgesehen sein, wobei es beispielsweise nicht nötig ist, unterschiedliche Typen von Ein-Chip-Systemen herzustellen, die entsprechend der Dichte der breiten Eingabe-/Ausgabe-Speichervorrichtungen entworfen sind, um darauf gestapelt zu werden.
  • Vielmehr stellt entsprechend einer Ausführungsform der erfinderischen Idee die Steuereinheit 230 der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 ein Taktsignal mit einer ersten Frequenz den ersten bis vierten Steuerschaltungen 220a bis 220d bereit, um eine funktionsfähige Halbleitervorrichtung 10a des mit Bezug auf 2 gezeigten und beschriebenen Typs vorzusehen. Andererseits schaltet die Steuereinheit 230 von jeder der zwei breiten Eingabe-/Ausgabe-Speichervorrichtungen 200-1 und 200-2 ihre dritten und vierten Steuerschaltungen 220c und 220d aus und stellt ein Taktsignal mit einer zweiten Frequenz, die doppelt so groß wie die erste Frequenz ist, den ersten und zweiten Steuerschaltungen 220a und 220b bereit, um eine funktionsfähige Halbleitervorrichtung 10b des mit Bezug auf 3 gezeigten und beschriebenen Typs vorzusehen.
  • Bei dieser Ausführungsform kann ebenso der Taktsignal-Generator 130 des Ein-Chip-Systems 100 das Taktsignal CLK mit der ersten Frequenz der ersten bis vierten Speicher-Steuereinheit 120a bis 120d basierend auf dem ersten Steuersignal CON1 bereitstellen, um eine funktionsfähige Halbleitervorrichtung 10a des mit Bezug auf 2 gezeigten und beschriebenen Typs vorzusehen. Andererseits kann der Taktsignal-Generator 120 des Ein-Chip-Systems 100 das Taktsignal CLK mit der zweiten Frequenz (doppelt so groß wie die erste Frequenz) den ersten bis vierten Speichersteuereinheiten 120a bis 120d bereitstellen, um eine funktionsfähige Halbleitervorrichtung 10b des mit Bezug auf 3 dargestellten und beschriebenen Typs vorzusehen.
  • Folglich werden in jedem Fall die ersten bis vierten Speichersteuereinheiten 120a bis 120d des Ein-Chip-Systems 100 und die ersten bis vierten Steuerschaltungen 220a bis 220d der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 synchron mit dem Taktsignal betrieben.
  • Bei einer weiteren Ausführungsform steuert die Steuereinheit 230 der breiten Eingabe-/Ausgabe-Speichervorrichtung 200 die ersten bis vierten Steuerschaltungen 220a bis 220d durch ein SDR-Schema (Single-Date-Rate-Schema), um eine funktionsfähige Halbleitervorrichtung 10a des mit Bezug auf 2 gezeigten und beschriebenen Typs vorzusehen. Andererseits schaltet die Steuereinheit 230 von jeder der beiden breiten Eingabe-/Ausgabe-Speichervorrichtungen 200-1 und 200-2 ihre dritten und vierten Steuerschaltungen 220c und 220d aus und steuert die ersten und zweiten Schaltungen 220a und 220b durch ein DDR-Schama (Double-Date-Rate-Schema), um eine funktionsfähige Halbleitervorrichtung 10b des mit Bezug auf 3 gezeigten und beschriebenen Typs vorzusehen.
  • Bei diesem Fall werden die ersten bis vierten Speichersteuereinheiten 120a bis 120d des Ein-Chip-Systems 100 in dem SDR-Schema basierend auf dem zweiten Steuersignal CON2 betrieben, um eine funktionsfähige Halbleitervorrichtung 10a des mit Bezug auf 2 gezeigten und beschriebenen Typs vorzusehen und werden in dem DDR-Schema basierend auf dem zweiten Steuersignal CON2 betrieben, um eine funktionsfähige Halbleitervorrichtung 10b des mit Bezug auf 3 gezeigten und beschriebenen Typs vorzusehen.
  • Folglich können die ersten bis vierten Speichersteuereinheiten 120a bis 120d des Ein-Chip-Systems 100 und die ersten bis vierten Steuerschaltungen 220a bis 220d der breiten Eingabe-/Ausgabe-Speichervorrichtungen 200 Daten über das SDR-Schema übertragen/empfangen, um eine funktionsfähige Halbleitervorrichtung 10a des mit Bezug auf 2 gezeigten und beschriebenen Typs vorzusehen und können Daten durch das DDR-Schema übertragen/empfangen, um eine funktionsfähige Halbleitervorrichtung 10b des mit Bezug auf 3 gezeigten und beschriebenen Typs vorzusehen.
  • Bei beiden der oben beschriebenen Ausführungsformen können eine oder zwei breiten Eingabe-/Ausgabe-Speichervorrichtungen auf demselben Ein-Chip-System gestapelt sein, um Halbleitervorrichtungen von unterschiedlichen Speicherdichten und unterschiedliche Bandbreiten für ihr Ein-Chip-System vorzusehen. Folglich ist es nicht nötig unterschiedliche Typen von Ein-Chip-Systemen herzustellen, z. B. Ein-Chip-Systeme, die entsprechend der Dichte und Bandbreite der Endvorrichtung unterschiedlich entworfen werden.
  • 8 veranschaulicht ein Beispiel eines Halbleiterpackages entsprechend der erfinderischen Idee.
  • In Bezug auf 8 weist das Halbleiterpackage 20 ein Basissubstrat 300, ein Ein-Chip-System 100, das auf dem Basissubstrat 300 gestapelt ist, und mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200, die auf dem Ein-Chip-System 100 gestapelt ist, auf.
  • Das Basissubstrat 300 kann eine Platine (PCB) sein. Das Ein-Chip-System 100 kann einen Anwendungsprozessor aufweisen.
  • Das Ein-Chip-System 100 weist eine Mehrzahl von SOC-Bump-Gruppen auf, die Eingabe-/Ausgabe-Kanäle unabhängig voneinander vorsehen. Jeder der SOC-Bump-Gruppen kann eine Mehrzahl von SOC-Bumps 110 aufweisen. Das Ein-Chip-System 100 ist mit dem Basissubstrat 300 durch die SOC-Bumps 110 elektrisch verbunden.
  • Die mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 weist eine Mehrzahl von Speicher-Bump-Gruppen auf, die voneinander unabhängige Eingabe-/Ausgabe-Kanäle vorsehen. Jede der Speicher-Bump-Gruppen kann eine Mehrzahl von Speicher-Bumps 210 aufweisen. Die mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 ist mit dem Ein-Chip-System 100 durch die Speicher-Bumps 210 elektrisch verbunden. Die mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 überträgt/empfängt Daten zu/von dem Ein-Chip-System 100 durch die SOC-Bumps 110 des Ein-Chip-Systems 100.
  • Bei einem Packagetyp ist eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 mit allen der SOC-Bump-Gruppen verbunden, um Daten zu/von dem Ein-Chip-System 100 zu übertragen/zu empfangen. Bei einem weiteren Packagetyp sind zwei breite Eingabe-/Ausgabe-Speichervorrichtungen 200 mit ersten und zweiten Hälften der SOC-Bump-Gruppen jeweils verbunden, um Daten zu/von dem Ein-Chip-System 100 zu übertragen/zu empfangen.
  • Die Schaltungen des Ein-Chip-Systems 100 sind mit der Mehrzahl von SOC-Bumps 110 durch Siliziumdurchkontaktierungen (TSV) 120 verbunden, die sich durch das Substrat des Ein-Chip-Systems 100 erstrecken. Die Speicher-Bumps 210 sind mit den TSVs 120 derart verbunden, dass mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 mit dem Ein-Chip-System 100 elektrisch verbunden ist. Bei diesem Fall kann ein Schnittstellenlastwiderstand zwischen dem Basissubstrat 300 und der/den breiten Eingabe-/Ausgabe-Speichervorrichtung(en) 200 derart verringert werden, dass eine reibungslose Signalübertragung realisiert werden kann.
  • Bei dem Package 20 können das Ein-Chip-System 100 und mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 durch irgendeine von Halbleitervorrichtungen, die mit Bezug auf die 1 bis 7 beschrieben sind, gebildet werden.
  • Nach einem Stapeln des Ein-Chip-Systems 100 und der mindestens einen breiten Eingabe-/Ausgabe-Speichervorrichtung 200 auf dem Basissubstrat 300, kann eine Oberfläche der resultierenden Struktur mit Harz beschichtet werden. Das heißt, dass das Package 20 eine Harz-Kapselung 310 aufweisen kann, die das Ein-Chip-System 100 und die mindestens eine breite Eingabe-/Ausgabe-Speichervorrichtung 200 auf dem Basissubstrat 300 abkapselt. Externe Bumps 320 zur Vereinfachung einer elektrischen Verbindung mit einer externen Vorrichtung können auf einer Unterseite des Basissubstrats 300 angeordnet sein (und mit den SOC-Bumps 110 durch Verdrahten verbunden sein, wie beispielsweise eine Neuverteilungsschicht und leitfähige Durchkontaktierungen (nicht dargestellt)).
  • Ebenso kann wie in 8 gezeigt das Halbleiterpackage 20 eine Flip-Chip-Gehäusetechnik verwenden. Bei der Flip-Chip-Gehäusetechnik dienen die Speicher-Bumps 210 auf einer Oberfläche der breiten Eingabe-/Ausgabe-Speichervorrichtung(en) 200 als Elektroden und die SOC-Bumps 110 des Ein-Chip-Systems 100 sind bei Positionen entsprechend denen der Speicher-Bumps 210 angeordnet, so dass keine Drähte verwendet werden, um die Eingabe-/Ausgabe-Speicher-Vorrichtung(en) 200 des Ein-Chip-Systems 100 zu verbinden.
  • 9 veranschaulicht ein Beispiel eines mobilen Systems 400 mit einem Halbleiterpackage 410 entsprechend der erfinderischen Idee (z. B. den mit Bezug auf 8 gezeigten und beschriebenen Typ). Folglich weist das Halbleiterpackage 410 ein Ein-Chip-System SOC 420 und mindestens eine breite Eingabe-/Ausgabe-Vorrichtung 430 auf. Das mobile System 400 weist ebenso eine Verbindungseinheit 440, eine Benutzerschnittstelle 450, eine nicht-flüchtige Speichervorrichtung NVM 460 und ein Netzgerät 470 auf. Das mobile System 400 kann als ein Mobiltelefon wie beispielsweise ein Smartphone, ein persönlicher digitaler Assistent (PDA), ein tragbarer Multimediaspieler (PMP), eine Digitalkamera, ein Musikspieler, eine tragbare Spielekonsole, ein Navigationssystem oder dergleichen verkörpert sein.
  • Das Ein-Chip-System 420 des mobilen Systems 400 weist einen Anwendungsprozessor auf, der Anwendungen, wie beispielsweise einen Web-Browser, ein Videospiel, einen Videospieler oder dergleichen ausführen kann. Hierfür kann der Anwendungsprozessor einen Einzelkern oder mehrere Kerne aufweisen. Der Anwendungsprozessor kann beispielsweise ein Mehrkernprozessor wie z. B. ein Dual-Core-Prozessor, ein Quad-Core-Prozessor oder ein Hexa-Core-Prozessor sein. Der Anwendungsprozessor kann ebenso einen internen oder externen Speicher-Cache aufweisen.
  • Die Verbindungseinheit 440 kann drahtgebundene oder drahtlose Kommunikationen mit einer externen Vorrichtung vereinfachen. Die Verbindungseinheit 440 kann beispielsweise eine Ethernet-Kommunikation, eine Nahfeldkommunikation (NFC), eine Radio-Frequenz-Identifikations-Kommunikation (RFID-Kommunikation), eine mobile Telekommunikation, eine Speicherkarten-Kommunikation oder eine Universelle-Serielle-Bus-Kommunikation (USB-Kommunikation) vereinfachen. Darüber hinaus kann die Verbindungseinheit 440 einen Basisband-Chipsatz aufweisen, der Kommunikationen wie beispielsweise eine Global-System-For-Mobile-Kommunikation (GSM), ein General-Packet-Radio-Service (GPRS), ein Wideband-Code-Devision-Multiple-Access (WCDMA) oder ein High-Speed-Downlink-/Uplink-Packet-Access (HSxPA) unterstützt.
  • Die nicht-flüchtige Speichervorrichtung 460 kann Daten zum Booten des mobilen Systems 400 speichern. Zu diesem Zweck/Zu diesen Zwecken kann die nicht-flüchtige Speichervorrichtung 460 ein elektrisch löschbarer und programmierbarer ROM (PROM), ein Flash-Speicher, ein Phasenwechsel-RAM (PRAM), ein resistiver RAM (RRAM), ein Nano-Floating-Gate-Speicher (NFGM), ein Polymer-RAM (PoRAM), ein magnetischer RAM (MRAM) oder ein ferroelektrischer RAM (FRAM) sein.
  • Die Benutzerschnittstelle 450 kann mindestens eine Eingabevorrichtung wie beispielsweise eine Tastatur oder einen Touchscreen und mindestens eine Ausgabevorrichtung wie beispielsweise einen Lautsprecher oder eine Anzeigevorrichtung aufweisen. Das Netzgerät 470 stellt dem mobilen System 400 eine Versorgungsspannung bereit.
  • Das mobile System 400 kann ebenso weitere Peripheriegeräte, wie beispielsweise einen Bildprozessor und/oder eine Speichervorrichtung wie z. B. eine Speicherkarte, einen Festkörperspeicher (SSD), ein Festplattenlaufwerk (HDD) oder eine CD-ROM aufweisen.
  • Auch können das mobile System 400 und/oder ausgewählte Komponenten des mobilen Systems 400 in Form eines Gehäuses, wie z. B. Package-On-Package (PoP), Ball-Grid-Arrays (BGA), Chip-Scale-Gehäuse (CSP), Plastik-Leaded-Chip-Carrier (PLCC), Plastik-Dual-In-Line-Gehäuse (PDIP), Die-In-Waffle-Pack, Die-In-Wafer-Form, Chip-On-Board (COB), Keramik-Dual-In-Live-Gehäuse (CERDIP), Plastik-Metric-Quad-Flat-Pack (MQFP), Thin-Quad-Flat-Pack (TQFP), Small-Outline-IC (SOIC), Shrink-Small-Outline-Gehäuse (SSOP), Thin-Small-Outline-Gehäuse (TSOP), System-In-Gehäuse (SIP), Mehrfachchip-Gehäuse (MCP), Wafer-Level-Fabricated-Gehäuse (WFP) oder Wafer-Level-Processed-Stack-Gehäuse (WSP) integriert sein.
  • Ausführungsformen der erfinderischen Idee und Beispiele davon sind letztlich weiter oben detailliert beschrieben worden. Die erfinderische Idee kann jedoch in vielen unterschiedlichen Formen verkörpert sein und sollte nicht als auf die Ausführungsformen, die oben beschrieben sind, beschränkt angesehen werden. Vielmehr werden diese Ausführungsformen beschrieben, dass die Offenbarung sorgfältig und vollständig ist und die erfinderische Idee den Fachleuten vollständig vermittelt. Folglich ist der wahre Geist und Umfang der erfinderischen Idee durch die Ausführungsformen und Beispiele, die weiter oben beschrieben sind, nicht, jedoch durch die folgenden Ansprüche, beschränkt.

Claims (10)

  1. Halbleitervorrichtung, die aufweist: ein Ein-Chip-System (SOC) (100) mit einer Mehrzahl von voneinander unabhängigen Eingabe-/Ausgabe-Kanälen mit Endkontakten; und eine Mehrzahl von breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2; 200a; 200b), die nebeneinander auf dem Ein-Chip-System (100) gestapelt sind, wobei kjede der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2; 200a; 200b) ein Substrat, einen Speicher und Speicher-Bump-Gruppen (210a, 210b, 210c, 210d) aufweist, von denen jede eine Mehrzahl von Speicher-Bumps (210) aufweist, die auf einer Oberfläche des Substrats angeordnet sind und mit mindestens einem Speicherarray (241; 242; 243; 244; 245; 246; 247; 248) elektrisch verbunden sind, wobei einige der Speicher-Bump-Gruppen (210a; 210b; 210c; 210d) von jeder der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200; 200-1, 200-2; 200a; 200b) mit einem jeweiligen Teil der Kanäle des Ein-Chip-Systems (100) bei den Endkontakten davon elektrisch verbunden sind, wobei andere der Speicher-Bump-Gruppen (210a; 210b; 210c; 210d) von jeder der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200; 200-1, 200-2; 200a; 200b) nicht mit irgendeinem der Kanäle des Ein-Chip-Systems (100) elektrisch verbunden sind und in der Halbleitervorrichtung (10b) elektrisch inaktiv sind, wobei jede der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2; 200a; 200b) Daten zu/von dem Ein-Chip-System (100) über nur einige ihrer Speicher-Bump-Gruppen (210a, 210b, 210c, 210d) überträgt/empfängt, und wobei die Gesamtzahl und das Layout der Speicher-Bumps (210) von jeder der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2; 200a; 200b) gleich der Gesamtzahl und dem Layout der Endkontakte der Eingabe-/Ausgabe-Kanäle des Ein-Chip-Systems (100) sind.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei der Speicher jeder der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200a; 200b) eine Mehrzahl von Speicherzellenarrays (241, 242, 243, 244, 245, 246, 247, 248; 241, 243, 245, 247) aufweist und die Speicher-Bump-Gruppen (210a, 210b, 210c, 210d) mit den jeweiligen Speicherzellenarrays (241, 242, 243, 244, 245, 246, 247, 248; 241, 243, 245, 247) verbunden sind, um voneinander unabhängige Eingabe-/Ausgabe-Kanäle bereitzustellen.
  3. Halbleitervorrichtung gemäß Anspruch 2, wobei das Ein-Chip-System (100) ein SOC-Chip-Substrat und vier SOC-Bump-Gruppen (110a, 110b, 110c, 110d) aufweist, von denen jede eine Mehrzahl von SOC-Bumps (110) aufweist, die auf einer Oberfläche des SOC-Chip-Substrats angeordnet sind und mit einem Prozessor elektrisch verbunden sind und, wobei die vier SOC-Bump-Gruppen (110a, 110b, 110c, 110d) vier voneinander unabhängige Eingabe-/Ausgabe-Kanäle bereitstellen, wobei die Halbleitervorrichtung (10b) zwei der besagten breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2), die nebeneinander auf dem Ein-Chip-System (100) gestapelt sind, aufweist, und wobei jede der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2) vier Speicher-Bump-Gruppen (210a, 210b, 210c, 210d) aufweist, wobei nur zwei davon mit einem jeweiligen Paar der Eingabe-/Ausgabe-Kanäle des Ein-Chip-Systems (100) elektrisch verbunden sind.
  4. Halbleitervorrichtung gemäß Anspruch 3, wobei jede der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200a; 200b) ferner aufweist: vier Steuerschaltungen (220a; 220b; 220c; 220d), die mit den jeweiligen Speicher-Bump-Gruppen (210a; 210b; 210c; 210d) elektrisch verbunden sind, um jeweils Daten zu/von den Speicher-Bump-Gruppen (210a; 210b; 210c; 210d) zu übertragen/zu empfangen; und eine Steuereinheit (230), die derart konfiguriert ist, dass sie Betriebsabläufe der Steuerschaltungen (220a, 220b, 220c, 220d) steuert, wobei jede der breiten Eingabe-/Ausgabe-Speichervorrichtungen (200a; 200b) vier Speicherzellenarray-Blöcke (240a, 240b, 240c, 240d) aufweist, von denen jedes mindestens eines der Speicherzellenarrays (241, 242; 243, 244; 245, 246; 247, 248) aufweist, und wobei die Speicherzellenarrays (241, 242; 245, 246; 241; 245) von ersten und dritten der Speicherzellenarray-Blöcke (240a; 240c) mit ersten und dritten der Steuerschaltungen (220a, 220c) gemeinsam elektrisch verbunden sind, und die Speicherzellenarrays (243, 244; 247, 248; 243; 247) von zweiten und vierten der Speicherzellenarray-Blöcke (240b; 240d) mit zweiten und vierten der Steuerschaltungen (220b, 220d) gemeinsam elektrisch verbunden sind.
  5. Halbleitervorrichtung gemäß Anspruch 4, wobei die dritte und die vierte Steuerschaltung (220c, 220d) ausgeschaltet sind, die erste Steuerschaltung (220a) Datenübertragungen zwischen dem ersten und dritten Speicherzellenarray-Block (240a, 240c) und dem Ein-Chip-System (100) über die erste Speicher-Bump-Gruppe (210a) ausführt, und die zweite Steuerschaltung (220b) Datenübertragungen zwischen dem zweiten und vierten Speicherzellenarray-Block und dem Ein-Chip-System (100) über die zweite Speicher-Bump-Gruppe (210b) ausführt wobei das Ein-Chip-System (100) einen Taktsignalgenerator (130) aufweist, der derart arbeitet, dass er Taktsignale von unterschiedlichen Frequenzen erzeugt und, wobei beide breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2; 200a; 200b) synchron zu Taktsignalen derselben Frequenz, die durch den Taktsignalgenerator (130) erzeugt werden, betrieben werden.
  6. Halbleitervorrichtung gemäß Anspruch 5, wobei die breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2) durch ein Doppel-Datenraten-Schema (DDR-Schema) betrieben werden.
  7. Halbleitervorrichtung gemäß Anspruch 1, wobei das Ein-Chip-System (100) aufweist: ein Chip-Substrat und eine Mehrzahl von SOC-Bump-Gruppen (110a, 110b, 110c, 110d), von denen jede eine Mehrzahl von SOC-Bumps (110) aufweist, die auf einer Oberfläche des Chip-Substrats angeordnet sind, wobei die SOC-Bump-Gruppen (110a, 110b, 110c, 110d) jeweils die Kanäle des Ein-Chip-Systems (100) bilden; Silizium-Durchkontaktierungen (120), die mit den SOC-Bumps (110) verbunden sind und mit den breiten Eingabe-/Ausgabe-Speichervorrichtungen (200-1, 200-2; 200a; 200b) elektrisch verbunden sind; eine Mehrzahl von Speichersteuereinheiten (120a; 120b; 120c; 120d), die mit den jeweiligen SOC-Bump-Gruppen (110a; 110b; 110c; 110d) elektrisch verbunden sind; einen Taktsignalgenerator (130), der derart konfiguriert ist, dass er den Speichersteuereinheiten (120a, 120b, 120c, 120d) ein Taktsignal (CLK) bereitstellt; und eine zentrale Verarbeitungseinheit (CPU) (140), die derart konfiguriert ist, dass sie einen Betrieb des Taktsignalgenerators (130) mit einem ersten Steuersignal (CON1) steuert und Betriebsabläufe der Speichersteuereinheiten (120a, 120b, 120c, 120d) unter Verwendung eines zweiten Steuersignals (CON2) steuert.
  8. Halbleitervorrichtungen gemäß Anspruch 7, wobei der Taktsignalgenerator (130) derart arbeitet, dass er ein Taktsignal (CLK) mit einer ersten Frequenz basierend auf dem ersten Steuersignal (CON1) in einem ersten Modus erzeugt und ein Taktsignal (CLK) mit einer zweiten Frequenz, die doppelt so groß wie die erste Frequenz ist, basierend auf dem ersten Steuersignal (CON1) in einem zweiten Modus erzeugt.
  9. Halbleitervorrichtung gemäß Anspruch 7, wobei die Speichersteuereinheiten (120a, 120b, 120c, 120d) basierend auf dem zweiten Steuersignal (CON2) durch ein Einzel-Datenraten-Schema (SDR-Schema) in einem ersten Modus und durch ein Doppel-Datenraten-Schema (DDR-Schema) in einem zweiten Modus betreibbar sind.
  10. Halbleitergehäuse mit der in Anspruch 1 beanspruchten Halbleitervorrichtung, das ferner ein Basissubstrat (300) aufweist, und wobei das Ein-Chip-System (100) auf dem Basissubstrat (300) gestapelt ist und das Ein-Chip-System (100) ein SOC-Substrat, eine Mehrzahl von SOC-Bump-Gruppen (110a, 110b, 110c, 110d), von denen jede eine auf einer Oberfläche des SOC-Substrats angeordnete Mehrzahl von SOC-Bumps (110) aufweist, und Silizium-Durchkontaktierungen (120) aufweist, die sich durch das SOC-Substrat erstrecken und mit den SOC-Bumps (110) elektrisch verbunden sind, wobei die SOC-Bumps (110) und Durchkontaktierungen (120) die Eingabe-/Ausgabe-Kanäle des Ein-Chip-Systems (100) bilden und wobei das Basissubstrat (300) mit dem Ein-Chip-System (100) an den SOC-Bumps (110) elektrisch verbunden ist.
DE102014103186.5A 2013-03-15 2014-03-11 Halbleitervorrichtung und Halbleiterpackage Active DE102014103186B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130027658A KR102029682B1 (ko) 2013-03-15 2013-03-15 반도체 장치 및 반도체 패키지
KR10-2013-0027658 2013-03-15

Publications (2)

Publication Number Publication Date
DE102014103186A1 true DE102014103186A1 (de) 2014-09-18
DE102014103186B4 DE102014103186B4 (de) 2021-05-27

Family

ID=50792497

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014103186.5A Active DE102014103186B4 (de) 2013-03-15 2014-03-11 Halbleitervorrichtung und Halbleiterpackage

Country Status (8)

Country Link
US (1) US9275688B2 (de)
JP (1) JP2014182794A (de)
KR (1) KR102029682B1 (de)
CN (1) CN104051410B (de)
DE (1) DE102014103186B4 (de)
IN (1) IN2014DE00712A (de)
NL (1) NL2012389B1 (de)
TW (1) TWI606569B (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324397B1 (en) * 2015-01-16 2016-04-26 Qualcomm Incorporated Common die for supporting different external memory types with minimal packaging complexity
TWI561960B (en) * 2015-11-05 2016-12-11 Sunplus Technology Co Ltd Clock providing system
KR102413441B1 (ko) 2015-11-12 2022-06-28 삼성전자주식회사 반도체 패키지
KR102468698B1 (ko) * 2015-12-23 2022-11-22 에스케이하이닉스 주식회사 메모리 장치
DE102016011750A1 (de) * 2016-09-29 2018-03-29 Ceramtec-Etec Gmbh Datenträger aus Keramik
US11514996B2 (en) * 2017-07-30 2022-11-29 Neuroblade Ltd. Memory-based processors
KR20190087893A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
DE112019007422T5 (de) * 2019-05-31 2022-02-24 Micron Technology, Inc. Speicherkomponente für ein system-on-chip-gerät

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223454A (en) * 1988-01-29 1993-06-29 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6724084B1 (en) * 1999-02-08 2004-04-20 Rohm Co., Ltd. Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device
US7173877B2 (en) * 2004-09-30 2007-02-06 Infineon Technologies Ag Memory system with two clock lines and a memory device
EP1830363A4 (de) * 2004-12-24 2008-10-08 Spansion Llc Speicherbaustein des synchronisationstyps und steuerverfahren dafür
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US20100140750A1 (en) * 2008-12-10 2010-06-10 Qualcomm Incorporated Parallel Plane Memory and Processor Coupling in a 3-D Micro-Architectural System
US20100174858A1 (en) 2009-01-05 2010-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Extra high bandwidth memory die stack
US8207754B2 (en) 2009-02-24 2012-06-26 Stmicroelectronics International N.V. Architecture for efficient usage of IO
US8174876B2 (en) * 2009-06-19 2012-05-08 Hynix Semiconductor Inc. Fusion memory device embodied with phase change memory devices having different resistance distributions and data processing system using the same
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8698321B2 (en) 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US8796863B2 (en) 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
KR20110099384A (ko) * 2010-03-02 2011-09-08 삼성전자주식회사 와이드 입출력 반도체 메모리 장치 및 이를 포함하는 반도체 패키지
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
KR101728067B1 (ko) 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
KR20120068216A (ko) 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 반도체 집적회로
US8399961B2 (en) * 2010-12-21 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning the efficiency in the transmission of radio-frequency signals using micro-bumps
KR20120079397A (ko) * 2011-01-04 2012-07-12 삼성전자주식회사 적층형 반도체 장치 및 이의 제조 방법
US8564111B2 (en) * 2011-01-27 2013-10-22 Siano Mobile Silicon Ltd. Stacked digital/RF system-on-chip with integral isolation layer
KR20120098096A (ko) 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 집적회로
JP5286382B2 (ja) * 2011-04-11 2013-09-11 株式会社日立製作所 半導体装置およびその製造方法
CN102891114B (zh) * 2012-10-24 2015-01-28 上海新储集成电路有限公司 一种上下堆叠的片上系统芯片的制作方法

Also Published As

Publication number Publication date
CN104051410A (zh) 2014-09-17
JP2014182794A (ja) 2014-09-29
TWI606569B (zh) 2017-11-21
KR102029682B1 (ko) 2019-10-08
NL2012389B1 (en) 2016-07-15
IN2014DE00712A (de) 2015-06-19
US20140268979A1 (en) 2014-09-18
KR20140112944A (ko) 2014-09-24
NL2012389A (en) 2014-09-16
TW201436165A (zh) 2014-09-16
CN104051410B (zh) 2018-05-01
DE102014103186B4 (de) 2021-05-27
US9275688B2 (en) 2016-03-01

Similar Documents

Publication Publication Date Title
DE102014103186B4 (de) Halbleitervorrichtung und Halbleiterpackage
DE112011105909B4 (de) Speichergerät mit Speicherchiplagenschichten, Speicherchiplagenelement mit Kopplungsstrukturen und System umfassend Speicherstapel, Prozessor und Systemelement
DE112011105905B4 (de) Speichergerät mit gestapeltem Speicher, der Veränderlichkeit bei Zusammenschaltungen von Geräten erlaubt
DE102014116417B4 (de) Paket integrierter Schaltungen mit eingebetteter Brücke, Verfahren zum Zusammenbau eines solchen und Paketzusammensetzung
DE202019005951U1 (de) Systeme zum Implementieren eines skalierbaren Systems
DE112016006809B4 (de) Integrierte schaltungsstrukturen mit erweiterten leitungswegen und verfahren zur herstellung einer integrierten-schaltungs-anordnung
DE112008002459T5 (de) Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat
DE102019129155A1 (de) Halbleiterpakete mit bridge-die
DE112013003173T5 (de) Paketsubstrate mit mehreren Mikroplättchen
DE102016102955B4 (de) Chalkogenidglas-Zusammensetzung und Chalkogenid-Schaltervorrichtungen
DE102020108217A1 (de) Die-zu-Die-Verbindungsstruktur für modularisierte integrierte Schaltungsvorrichtungen
DE112015006975T5 (de) Mikroelektronische Packung mit drahtloser Zwischenverbindung
DE112015006942T5 (de) Beidseitige Metallisierung mit einer durch das Silizium verteilten Stromversorgung
DE102014109091A1 (de) Lösung zum Umgang mit Chipverformung beim 3D-Stapeln von Chip auf Chip
DE102014109520A1 (de) Paketbaugruppen-konfigurationen für mehrfach-dies und dazugehörige techniken
DE102014109096A1 (de) Mehrstufige Umverdrahtungsschicht für die Integration mehrerer Chips
DE102020113949A1 (de) Interconnect von Fabric-Die zu Fabric-Die für modularisierte integrierte Schaltungsvorrichtungen
DE112017008031T5 (de) Aktive silizium-brücke
DE102016212796A1 (de) Halbleitervorrichtung mit Struktur zum Verbessern von Spannungsabfall und Vorrichtung, die diese umfasst
DE112017001160T5 (de) Elektronische Komponenten mit dreidimensionalen Kondensatoren in einem Metallisierungsstapel
DE112017006475T5 (de) Multi-die-gehäuse mit hoher bandbreite und niedrigem profil
DE102015122334A1 (de) Integrierte hochfrequenzschaltung und packung dafür
DE112015006937T5 (de) Verpackte integrierte Schaltkreisvorrichtung mit Vertiefungsstruktur
DE112015007236T5 (de) Hybridtechnologie-3d-die-stapeln
DE112017008335T5 (de) Multi-Die, Vertikal-Draht-Package-in-Package-Vorrichtung und Verfahren zum Herstellen desselben

Legal Events

Date Code Title Description
R083 Amendment of/additions to inventor(s)
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final