DE102014109096A1 - Mehrstufige Umverdrahtungsschicht für die Integration mehrerer Chips - Google Patents

Mehrstufige Umverdrahtungsschicht für die Integration mehrerer Chips Download PDF

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Abstract

Ein Paket mit mehreren Chips und einer gemeinsamen Umverdrahtungsschicht wird beschrieben. In einem Beispiel werden ein erster und ein zweiter Chip gebildet, wobei der erste und der zweite Chips jeweils unterschiedliche Höhen haben, Die Chips werden auf einem Substrat platziert. Der erste, der zweite oder beide Chips werden abgeschliffen, sodass der erste und der zweite Chip ungefähr dieselbe Höhe haben. Schichten, z. B. Umverdrahtungsschichten, die über dem ersten und dem zweiten Chip gleichzeitig mithilfe eines einzigen Prozesses gebildet werden, und der erste und der zweite Chip und die gebildeten Schichten sind verpackt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf das Feld der Multi-Chip-Pakete, insbesondere auf die Platzierung von Chips unterschiedlicher Art in einem einzigen Paket.
  • HINTERGRUND
  • Halbleiter- und mikromechanische Dies oder Chips werden zum Schutz vor einer äußeren Umgebung häufig verpackt. Das Paket bietet physischen Schutz, Stabilität, externe Anschlüsse und, in manchen Fällen, Kühlung für den Chip in den Paketen. Normalerweise ist ein Chip an einem Substrat befestigt und anschließend wird eine Abdeckung, die am Substrat befestigt ist, über dem Chip angebracht. Es gibt einen Trend, mehr Funktionen zu jedem Chip hinzuzufügen, aber es gibt auch einen Trend, mehr als einen Chip in einem einzelnen Paket unterzubringen. Da ein Paket normalerweise viel größer ist als der Chip, den es enthält, können zusätzliche Chips hinzugefügt werden, ohne die Größe des Pakets erheblich zu vergrößern. Aktuelle Verpackungstechnologien beinhalten das Stapeln von Chips aufeinander und das Platzieren der Chips nebeneinander auf einem einzelnen Paketsubstrat. Die Zusammenfassung mehrerer Funktionen in einem einzelnen Chip und die Platzierung von mehr Chips in einem einzigen Paket sind Möglichkeiten, um die Größe der Elektronik und Mikromechanik in einem Gerät zu verringern.
  • Manche Desktop- und Notebook-Systeme kombinieren bereits eine Zentraleinheit und einen Grafikprozessor in einem einzelnen Paket. In anderen Fällen ist ein Speicherchip in einem Paket mit einem Prozessor kombiniert. Für tragbare Geräte können weitere Chips zum Paket hinzugefügt werden, um ein so genanntes SiP (System in a Package) zu bilden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Erfindungsgemäße Ausführungsformen werden beispielhaft und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, wobei sich gleiche Bezugsnummern auf ähnliche Elemente beziehen.
  • 1A ist ein Querschnittseitenansicht-Diagramm eines Teils eines Multi-Chip-Pakets gemäß einer Ausführungsform.
  • 1B ist ein Draufsicht-Diagramm des Pakets aus 1A.
  • 2A ist ein Querschnittseitenansicht-Diagramm eines Teils eines drahtgebondeten Multi-Chip-Pakets gemäß einer Ausführungsform.
  • 2B ist ein Querschnittseitenansicht-Diagramm eines Teils eines Flip-Chip-Multi-Chip-Pakets gemäß einer Ausführungsform.
  • 3A ist ein Querschnittseitenansicht-Diagramm eines Teils eines eWLP(embedded Wafer Level Ball grid array)-Multi-Chip-Pakets gemäß einer Ausführungsform.
  • 3B ist ein Querschnittseitenansicht-Diagramm eines Teils eines gestapelten eWLP(embedded Wafer Level Ball grid array)-Multi-Chip-Pakets gemäß einer Ausführungsform.
  • 1A–4I sind Querschnittseitenansicht-Diagramme der Bildung eines Multi-Chip-Pakets gemäß einer Ausführungsform.
  • 5 ist ein Blockdiagramm eines Computergeräts, das ein Multi-Chip-Paket gemäß einer Ausführungsform enthält.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Während ähnliche Arten von Chips, die mithilfe ähnlicher Technologien hergestellt werden, z. B. Zentral- und Grafikprozessoren, problemlos in einem einzigen Paket kombiniert werden können, ist es schwieriger, verschiedene Arten von Chips zu kombinieren. Dies liegt teilweise an den verschiedenen Größen, verschiedenen Anschlusstechnologien und verschiedenen Materialien, die in verschiedenen Arten von Chips verwendet werden können.
  • Um mehr von einem Komplettsystem in einem einzigen Paket unterzubringen, können verschiedene Arten von Chips zusammen verpackt werden. Multi-Chip-Pakete können durch eine mehrstufige RDL (Redistribution Layer/Umverdrahtungsschicht) für die Versorgungs- und Masseführung, für E/A(Eingangs-/Ausgangs)-Anschlüsse, für Verbindungen zwischen den verschiedenen Chips und für passive Komponenten wie Induktoren erweitert werden. Die mehrstufige RDL kann in einer Vielzahl verschiedener Arten von Paketen implementiert werden, z. B. WLB(Wafer Level Ball grid array)- und eWLB(embedded WLB)-Pakete.
  • In den hierin beschriebenen Beispielen werden verschiedene Chips, die für ein komplettes tragbares Gerät nützlich sind, jeweils in ihrer eigenen Prozesstechnologie im FEOL (Front End Of the Line) bis zu einer letzten Metallschicht verarbeitet. Diese letzte Metallschicht bildet die Schnittstelle zwischen der mehrstufigen Verdrahtungsschicht. Die verschiedenen Chips werden dann auf einem gemeinsamen Substrat zusammen platziert. In der BEOL(Back End Of the Line)-Phase werden diese Chips in gemeinsamen Prozessschritten zusammen gebaut. Die Prozessschritte können mehrere Metallebenen und Via-Schichten für Umverdrahtungsschichten enthalten.
  • Es können mehrere Chips aus einer Vielzahl unterschiedlicher Arten von Technologien zusammen verarbeitet werden. Dies kann verschiedene CMOS(Complementary Metal Oxide Semiconductor)-Technologien wie 22 nm, 65 nm usw., BiCMOS (Bipolar und CMOS), bipolar und GaAs oder andere Hetero-Junction-Technologien umfassen. Die Chips können digitale Schaltungen, mikromechanische, analoge Schaltungen, optische Systeme, Funksysteme oder ein Kombination dieser oder anderer Arten von Chips sein. Aufgrund der unterschiedlichen Technologien werden diese Chips getrennt in ihrem eigenen FEOL bis zur letzten Metallschicht verarbeitet, die eine standardisierte Schnittstelle zu den nächsten gemeinsamen oder geteilten RDL-Schichten bildet.
  • Nachdem die Chips über ein gemeinsames Substrat, einen Träger oder ein anderes Gerät zusammengefügt wurden, werden die RDL- und die Via-Schichten in einem gemeinsamen BEOL verarbeitet. Anschließend kann eine Füllschicht hinzugefügt werden, um die verschiedenen Chips einzubetten und die Stabilität sicherzustellen. Die Füllschicht kann auch verwendet werden, um aggressive (digitale) und empfindliche RF(Radiofrequenz)-Schaltungen voneinander zu isolieren. Je nach bestimmter Implementierung kann ein geeignetes Material wegen seiner Abschirmungseigenschaften ausgewählt werden.
  • Auch wenn die Chips aus verschiedenen Prozessen stammen und gemäß unterschiedlicher Maßnormen gefertigt sein können, können die Chips durch Abschleifen der rückseitigen Schichten alle auf eine gleiche Höhe gebracht werden. Die Chips können in einem einzigen Schleifvorgang auf unterschiedliche Höhen abgeschliffen werden, wobei der Umfang des Schleifens für jeden Chip von der Höhe der verschiedenen Metallstapel und der Wafer-Dicke abhängt. Eine gemeinsame oder gleiche Höhe der vorderseitigen Schichten ermöglicht die einfacher Bildung einer gemeinsamen RDL über die Rückseite der Chips. In einem Beispiel werden abwechselnd Metall- und dielektrischen Schichten an der Oberseite des Chips abgeschliffen.
  • Ein System in a Package (SiP) ist eine Kombination aus mehreren aktiven Elektronikkomponenten mit verschiedenen Funktionen, die in einer einzigen Einheit montiert sind. Ein SiP bietet mehrere Funktionen, die mit einem System oder Teilsystem verbunden sind. Ein SiP kann außerdem passive Komponenten, MEMS (Micro-Electro-Mechanical Systems), optische Komponenten, Funkkomponenten und andere Pakete und Geräte enthalten.
  • 1A ist ein Querschnittseitenansicht-Diagramm eines Teils eines Pakets für ein SiP-Paket. Das Paket hat eine Vielzahl unterschiedlicher Arten von Chips. In diesem Beispiel gibt es einen ersten CMOS(Complementary Metal-Oxide Semiconductor)-Chip 103, der mithilfe eines 22-nm-Prozesse hergestellt wurde, einen zweiten CMOS-Chip 105, der mithilfe eines 65-nm-Prozesses hergestellt wurde, und einen dritten Chip, der ein GaAs-Chip 107 ist. Diese sind alle auf einem BEOL-Substrat 109 platziert, sodass die Metallschichten des FEOL mit dem Substrat 109 verbunden sind. Das Substrat ist eine mehrschichtige RDL (Redistribution Layer) im BEOL. Ein Ball Grid Array 111 wird an der entgegengesetzten Seite der RDL befestigt, um die einzelnen Chips mit einer Leiterplatte oder einem anderen Gerät oder einer anderen Struktur zu befestigen. Füllmaterial 113 muss zwischen den jeweiligen Chips zur Isolation und Stabilität auf dem Substrat aufgebracht werden.
  • 1B ist ein Draufsicht-Diagramm des SiP-Pakets aus 1A, die jeden der Chips 103, 105, 107 und das Füllmaterial 113 zeigt. Das SiP ermöglicht eine Befestigung verschiedener Chips an einem einzigen Substrat, sodass unterschiedliche Funktionen auf kleinem Raum erreicht werden können. Häufig haben diese verschiedenen Chips unterschiedliche Maße, da sie in unterschiedlichen Prozessen gebildet wurden. Um die Aufbringung zusätzlicher Schichten, ob rück- oder vorderseitige Schichten, auf jedem Chip gleichzeitig und in einem einzigen Prozess zu ermöglichen, müssen die Chips dieselbe Höhe haben. In anderen Worten, die Chips sollten ein vertikales Ausmaß wie in 1A abgebildet haben, das ungefähr gleich wie das der anderen ist.
  • Die im Seitenansicht-Diagramm von 1A dargestellten Chips haben jeweils unterschiedliche Höhen, aber die Metallstapel wurden auf ungefähr dieselbe Höhe abgeschliffen. Eine RDL zur Verbindung dieser Chips wird direkt auf die Routing-Schicht der Chips aufgetragen. Die Höhe jedes Chips kann durch Schleifen des Metallstapels des Chips geändert werden. In alternativen Ausführungsformen, kann, wenn die Chips auf einem dicken Substrat erstellt wurden, das Substrat dünner gemacht werden. Wenn die Chips eine obere Isolation oder Füllschichten haben, können diese Schichten andererseits auf eine einheitliche Höhe abgeschliffen werden.
  • In der Praxis würde ein Paket wie das aus 1A und 1B konstruiert, indem die drei Chips zuerst auf einem vorübergehenden Träger (nicht dargestellt) platziert werden, wobei die Chips optional von einer Formmasse bedeckt werden, und dann würden die Metallstapel der einzelnen Chips abgeschliffen, um dieselbe Höhe zu erreichen. Die BEOL-Schichten werden dann auf der dem vorübergehenden Träger entgegengesetzten Seite gebildet und der vorübergehende Träger wird entfernt.
  • 2A zeigt ein anderes Beispiel der Querschnittseitenansicht eines Systems in einem Paket mit zwei Chips 203, 205, die an einem Paketsubstrat 209 befestigt und mit einer Füllschicht 213 abgedeckt sind. Die Chips werden nebeneinander auf dem Substrat platziert und durch das Füllmaterial voneinander isoliert. Ein Ball Grid Array 211 wird unten am Substrat für den Anschluss zum Beispiel einer Leiterplatte befestigt. Die Chips können über eine Vielzahl von Anschlusspads oder durch Drahtbonden (nicht abgebildet) direkt mit dem Substrat verbunden werden, die sich von der Oberseite jedes Chips zu den Anschlusspads am Substrat oder beidem erstrecken.
  • 2B zeigt ein Beispiel eines Flip-Chip-SIP. In dieser Querschnittseitenansicht sind zwei Chips 223, 225 über elektrischen Anschlusspads mithilfe von Lötkugeln direkt an ein Paketsubstrat 229 gelötet. Wie im Beispiel von 2A wird ein Füllmateiral 233 auf der Oberseite und zwischen den Chips aufgebracht. Die Chips werden in einer Flip-Chip-Figuration platziert und sind an einer Lötkugelanordnung 235 befestigt. Im Beispiel von 2A und 2B können, wie im Beispiel von 1A, die verschiedenen Chips von unterschiedlicher Art und von unterschiedlichen Maßen sein.
  • 3A zeigt ein weiteres Beispiel eines Multi-Chip-Pakets. 3A ist eine Querschnittseitenansicht eines ersten 303 und zweiten 305 Chips, der an Paketsubstrat 309 befestigt ist. Das Paket aus 3A ist ein eWLB (embedded Wafer Level Ball grid array). Das Substrat 309 beinhaltet eine RDL, die mit einem Ball Grid Array 311 verbunden ist. Das Substrat 309 und die Chips 303, 305 sind mit einer Formmasse 313 bedeckt.
  • 3B zeigt, wie ein ähnliches eWLB-Paket mit mehreren Chips so geändert werden kann, dass es ein weiteres Paket für einen Paketstapel beinhalten kann. Das erste Paket hat einen Chip des Typs 323 und einen zweiten Chip des Typs 325. Die Chips sind mit einer RDL an einem Substrat 329 befestigt. Eine weitere RDL 341 wird über der Oberseite der beiden Chips gebildet und die RDL sind durch Vias und Drahtverbindungen 343 elektrisch miteinander verbunden. Die untere RDL ist über ein Ball Grid Array 331 zum Beispiel mit einer Leiterplatte verbunden. Die obere RDL bietet Anschlussflächen 345 zum Verbinden eines zweiten Pakets 349 mit einem Ball Grid Array 347. Dies ermöglicht das Stapeln der Pakete. Die gestapelte Konfiguration kann für einige Anwendungen besser sein als die Konfiguration nebeneinander.
  • In jedem der oben beschriebenen Paketbeispiele können die Chips, die auf dem Substrat platziert werden, von unterschiedlicher Art und unterschiedlichen Maßen sein. Diese Chips können alle auf einem Paketsubstrat platziert und in einem gemeinsamen Paket verwendet werden, nachdem die Chips auf einen gemeinsamen Satz der Maße angeglichen wurden. 4A bis 4I zeigen eine Reihenfolge der Operationen, die die Platzierung von Chips unterschiedlicher Größe in einem einzigen Paket ermöglichen.
  • 4A ist ein Querschnitt-Diagramm eines Trägers 403, an den eine Folienschicht 405 laminiert wurde. Der Träger bietet einen vorübergehenden Halter für die Konstruktion eines Pakets und die Folie bietet eine metallleitende Schicht, die für das spätere Aufbauen eines Ball Grid Array verwendet werden kann. 4A stellt eine mögliche Startkonfiguration für die Erstellung von Multi-Chip-Paketen mit Chips dar, die anfänglich unterschiedliche Maße haben. Die Folie wird mithilfe von Hochdruck und, in manchen Fällen, einem Klebstoff auf den Träger laminiert.
  • In 4B wurde ein Pick-and-Place-Werkzeug oder ein ähnliches Gerät verwendet, um einen ersten Chip eines Typs 407 und einen zweiten Chip 409 eines anderen Typs auf der laminierten Folie des Substrats zu platzieren. In dem veranschaulichten Beispiel ist der zweite Chip wegen einem anderen Fertigungsprozess größer als der erste Chip. Der Chip kann von einem ähnlichen Typ, aber in einem anderen Prozess gefertigt sein, wie im Beispiel die zwei CMOS-Chips 103, 105 von 1A, oder der Chip kann von einem komplett anderen Typ sein, wie im Beispiel des GaAs-Chips 107 von 1A. Die Chips werden platziert und an der Folienschicht 405 mithilfe von, zum Beispiel, Klebstoff befestigt.
  • 4C zeigt die Hinzufügung von Vias 411 zwischen den Chips. Im Beispiel dieses eWLB-Pakets verbinden die Vias eine untere RDL mit einer oberen RDL an der entgegengesetzten Seite der Chips, während das Paket konstruiert wird. In 4D sind die zwei Chips 407, 409 in vertikaler oder Z-Richtung geschliffen, damit die Chips dieselben Ausmaße haben. Wenn die Chips dieselbe Höhe haben, sind Verbindungen zwischen, über und rund um die Chips einfacher durchzuführen.
  • In 4E wurde eine Formmasse 413 über der Oberseite der Chips angebracht, um die Vias und Chips für weitere Operationen sicher zu halten. In 4F wurden die rückseitigen Schichten einschließlich Träger durch Schleifen, ein Lösungsmittel oder eine Vielzahl anderer Mittel entfernt.
  • In 4G ermöglicht die Entfernung des rückseitigen Trägers die Bildung einer rückseitigen Umverdrahtungsschicht 415 an der Rückseite des Pakets. Diese Umverdrahtungsschicht kann ein oder mehrere Metallschichten haben, die durch dielektrischen Schichten getrennt und über vertikale Vias verbunden sind. Die Metallschichten verbinden Kontakte auf den Chips mit externen Geräten. In 4H wird eine Umverdrahtungsschicht an der Oberseite 417 über der Formmasse 413 angebracht. Die Umverdrahtungsschicht an der Oberseite kann mit der Verdrahtung an der Unterseite 415 mithilfe der Vias 411 gekoppelt werden. Es kann auch Verbindungen durch die Chips, durch Drahtbonden oder andere direkte Kontaktverbindungen geben.
  • In 4I wird ein Ball Grid Array 419 auf einer oder beiden Seiten des Pakets aufgebracht. Die Lötkugelkontakte des Ball Grid Array verbinden die Umverdrahtungsschicht 415 mit einer Leiterplatte oder einem anderen Gerät. Wie im Beispiel von 4I zu sehen ist, sind die beiden Chips in den Vias und Umverdrahtungsschichten des eWLB-Pakets enthalten. Da die beiden Chips ähnliche vertikale Maße haben, können die Umverdrahtungsschichten in einem einzigen Prozess gebildet werden, der zu beiden Arten von Chips passt und diese verbindet.
  • Während das Paket aus 4I mit unterer und oberer Umverdrahtungsschicht dargestellt ist, kann je nach bestimmter Implementierung nur eine Umverdrahtungsschicht nötig sein. Es kann entweder die Schicht auf der unteren Seite 415 oder auf der oberen Seite 417 ohne die andere verwendet werden. Wenn zwei Umverdrahtungsschichten verwendet werden, kann die obere Schicht für den Anschluss eines zweiten Pakets wie im Beispiel von 3B verwendet werden. Alternativ kann eine Schicht für Strom verwendet werden, während die andere Schicht für die Datensignalisierung verwendet wird. Alternativ kann eine Schicht, zum Beispiel die untere Schicht oder rückseitige Schicht, für den Anschluss an die Leiterplatte verwendet werden, während die andere Schicht, die obere Schicht 417, zum Verbinden von zwei Chips miteinander verwendet werden kann.
  • Jedes der oben beschriebenen Pakete kann unterschiedliche oder zusätzliche Abdeckungen oder anderen Schutz als abgebildet verwenden. Zum Beispiel kann je nach bestimmter Implementierung eine Metallabschirmung, eine hermetisch abgedichtete Schutzabdeckung aus Kunststoff oder Keramik oder eine Formmasse allein oder in Kombination mit anderen Materialien verwendet werden.
  • Die kleinen und kompakten, hierin beschriebenen Multi-Chip-Pakete können verwendet werden, um ein SiP (System in a Package) zu erstellen, das den Vorteil hat, dass jedes Modul in der besten verfügbaren Technologie verarbeitet wird. Jeder unterschiedliche Chip kann dem geeigneten Technologieknoten folgen. Für ein SiP können rein digitale Schaltungen noch kleiner gemacht werden, während analoge und RF(Radio Frequency)-Schaltungen mit großen Elementen größer sind. Die hierin beschriebenen Multi-Chip-Paketkonfigurationen und -techniken können auch für andere Arten von Anwendungen verwendet werden. Auch wenn SiP-Pakete erwähnt werden, sind sie für die Erfindung nicht nötig.
  • 5 veranschaulicht ein Computergerät 500 gemäß einer Implementierung der Erfindung. Das Computergerät 500 beherbergt eine Platine 502. Die Platine 502 kann eine Reihe von Komponenten enthalten, z. B., aber nicht beschränkt auf, einen Prozessor 504 und mindestens einen Kommunikationschip 506. Der Prozessor 504 ist physisch und elektronisch mit der Platine 502 gekoppelt. In einigen Implementierungen ist mindestens ein Kommunikationschip 506 ebenfalls physisch und elektronisch mit der Platine 502 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 506 Teil des Prozessors 504.
  • Je nach seinen Anwendungen kann Computergerät 500 andere Komponenten enthalten, die physisch und elektrisch mit der Platine 502 gekoppelt sein können oder nicht. Diese anderen Komponenten sind z. B., aber nicht beschränkt auf, volatiler Speicher (z. B. DRAM) 508, nicht volatilen Speicher (z. B. ROM) 509, Flash-Speicher (nicht dargestellt), ein Grafikprozessor 512, ein digitaler Signalprozessor (nicht dargestellt), ein Krypto-Prozessor (nicht dargestellt), ein Chipsatz 514, eine Antenne 516, ein Display 518, z. B. ein Touchscreen-Display, ein Touchscreen-Controller 520, eine Batterie 522, ein Audio-Codec (nicht dargestellt), ein Video-Codec (nicht dargestellt), ein Leistungsverstärker 524, ein GPS-Gerät 526, ein Kompass 528, ein Akzelerometer (nicht dargestellt), ein Gyroskop (nicht dargestellt), ein Lautsprecher 530, eine Kamera 532 und ein Massenspeichergerät (z. B. ein Festplattenlaufwerk 510, eine Compact-Disk (CD) (nicht dargestellt), eine Digital-Versatile-Disk (DVD) (nicht dargestellt) usw.. Diese Komponenten können mit der Systemplatine 502 verbunden, auf der Systemplatine montiert oder mit einer der anderen Komponenten verbunden sein.
  • Der Kommunikationschip 506 ermöglicht drahtlose und/oder kabelgebundene Kommunikation für die Übertragung von Daten zum und vom Computergerät 500. Der Begriff „drahtlos” und seine Ableitungen können verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren. Der Begriff deutet nicht an, dass die verbundenen Geräte nicht irgendwelche Drähte enthalten, auch wenn sie es in einigen Ausführungsformen möglicherweise nicht tun. Die Kommunikationschips 506 kann jeden einer Reihe von drahtlosen und verkabelten Standards oder -Protokollen implementieren, z. B., aber nicht beschränkt auf, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ethernet-Ableitungen davon sowie alle anderen drahtlosen und verkabelten Protokolle, die als 3G, 4G, 5G usw. bezeichnet werden. Das Computergerät 500 kann eine Vielzahl von Kommunikationschips 506 beinhalten. Zum Beispiel kann ein erster Kommunikationschip 506 drahtloser Kommunikation mit kürzeren Reichweite zugeordnet sein, z. B. Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 506 kann drahtloser Kommunikation mit längerer Reichweite zugeordnet sein, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • In einigen Implementierungen können ein oder mehrere der Komponenten aus 5, wie der Leiterplattenchip des Prozessors, Speichergeräte, Kommunikationsgeräte oder andere Komponenten, zusammen in einem einzigen Paket, wie hierin beschrieben, verpackt sein. Der Begriff „Prozessor” bezieht sich auf jedes Gerät oder jeden Teil eines Geräts, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • In verschiedenen Ausführungsformen kann das Computergerät 500 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, Ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settop-Box, eine Steuereinheit von Unterhaltungsgeräten, eine Digitalkamera, ein tragbarer Music-Player oder ein digitaler Videorecorder sein. In weiteren Ausführungsformen kann das Computergerät 500 jedes andere elektronische Gerät sein, das Daten verarbeitet.
  • Ausführungsformen können als Teil von ein oder mehreren Speicherchips, Controller, Zentraleinheiten (Central Processing Unit, CPU), Mikrochips oder integrierten Schaltungen implementiert werden, die unter Verwendung einer Hauptplatine, eines Application Specific Integrated Circuit (ASIC), und/oder eines Programmable Gate Array (FPGA) verbunden sind.
  • Bezugnahmen auf „eine Ausführungsform”, „bestimmte Ausführungsformen”, „verschiedene Ausführungsformen” usw. haben die Bedeutung, dass die Ausführungsform(en) bestimmte Merkmale, Strukturen oder Eigenschaften umfassen können, aber dass nicht unbedingt jede Ausführungsform die besonderen Merkmale, Strukturen oder Eigenschaften umfassen muss. Weiter können einige Ausführungsformen einige, alle oder keine der Merkmale aufweisen, die für andere Ausführungsformen beschrieben sind.
  • In der folgenden Beschreibung und den Ansprüchen können der Begriff „gekoppelt” und dessen Ableitungen verwendet werden. „Gekoppelt” bedeutet, dass zwei oder mehr Elemente zusammenarbeiten oder interagieren, jedoch nicht unbedingt durch physische oder elektrische Komponenten zwischen ihnen verbunden sind.
  • In der folgenden Beschreibung und den Ansprüchen werden die Begriffe „Chip” und „Die” auf austauschbare Weise für die Bezeichnung jeder Art von kleinem mikroelektrischem, mikromechanischem, analogem oder Hybrid-Gerät verwendet, das für die Verpackung und Verwendung in einem Computergerät geeignet ist.
  • Wie in den Ansprüchen verwendet, zeigt die Verwendung der Ordnungsadjektive „erste”, „zweite”, „dritte” usw. zur Beschreibung eines allgemeinen Elements nur an, dass unterschiedliche Fälle von ähnlichen Elementen bezeichnet werden, und dass sie nicht dazu beabsichtigt sind, anzudeuten, dass die so beschriebenen Elemente in einer gegebenen Sequenz, entweder zeitlich, räumlich, in der Rangfolge oder in irgendeiner anderen Weise sein müssen, es sei denn, es ist anderweitig angegeben.
  • Die Zeichnungen und die vorstehende Beschreibung geben Beispiele der Ausführungsform. Für Fachleute ist es selbstverständlich, dass ein oder mehr der beschriebenen Elemente sehr wohl zu einzelnen funktionalen Elementen kombiniert werden können. Alternativ können bestimmte Elemente in mehrere funktionale Elemente geteilt werden. Elemente aus einer Ausführungsform können einer weiteren Ausführungsform hinzugefügt werden. Beispielsweise können hierin beschriebene Reihenfolgen von Prozessen verändert werden und sind nicht auf die hierin beschriebene Art und Weise beschränkt. Außerdem müssen die Handlungen eines jeden Ablaufdiagramms weder in der gezeigten Reihenfolge implementiert sein, noch müssen alle Vorgänge unbedingt ausgeführt werden. Ebenfalls können diejenigen Vorgänge, die nicht von anderen Vorgängen abhängen, parallel mit den anderen Vorgängen ausgeführt werden. Der Umfang der vorliegenden Erfindung ist jedoch keineswegs durch diese spezifischen Beispiele beschränkt. Zahlreiche Variationen, entweder ausdrücklich in der Beschreibung gegeben oder nicht, wie z. B. Unterschiede in Struktur, Abmessung und Verwendung von Material, sind möglich. Der Umfang der Ausführungsformen ist zumindest so breit, wie von den folgenden Ansprüchen gegeben.
  • Die folgenden Beispiele gehören zu weiteren Ausführungsformen. Die verschiedenen Merkmale der unterschiedlichen Ausführungsformen können unterschiedlich kombiniert werden, wobei einige Merkmale ein- und andere ausgeschlossen werden, um für eine Vielzahl unterschiedlicher Anwendungen zu passen. Einige Ausführungsformen gehören zu einem Verfahren, das die Bildung eines ersten und eines zweiten Chips beinhaltet, wobei der erste und der zweite Chip jeweils eine unterschiedliche Höhe haben, die Platzierung des ersten und zweiten Chips auf einem Substrat, das Abschleifen mindestens des ersten und zweiten Chips, sodass der erste und zweite Chip ungefähr dieselbe Höhe haben, das Bilden von Schichten über sowohl dem ersten als auch dem zweiten Schicht bei gleichzeitiger Verwendung eines einzigen Prozesses und die Verpackung des ersten und zweiten Chips und der gebildeten Schichten.
  • In weiteren Ausführungsformen beinhalten die Schichten die Bildung einer Umverdrahtungsschicht über dem ersten und zweiten Chip. In weiteren Ausführungsformen beinhaltet die Bildung der Umverdrahtungsschicht die Bildung mindestens einer Metallschicht und mindestens einer dielektrischen Schicht, wobei die dielektrische Schicht den ersten und zweiten Chip von der Metallschicht isoliert.
  • Weitere Ausführungsformen beinhalten die Bildung von Anschlusspads zum Verbinden der Metallschicht mit einem externen Gerät. In weiteren Ausführungsformen umfasst die Verpackung die Bildung zusätzlicher Schichten über dem ersten und zweiten Chip. Die Verpackung umfasst die Platzierung einer Abdeckung über dem ersten und dem zweiten Chip.
  • Weitere Ausführungsformen beinhalten das Entfernen des Substrats vor Verpackung des ersten und zweiten Chips. Weitere Ausführungsformen beinhalten das Auftragen einer Formmasse über dem ersten und zweiten Chip nach Platzierung des ersten und zweiten Chips auf dem Substrat. Das Verfahren umfasst des Weiteren das Entfernen des Substrats nach Aufbringen der Formmasse, wobei die Bildung der Schichten die Bildung von Schichten auf einer Seite der Chips umfasst, von der das Substrat entfernt wurde.
  • In weiteren Ausführungsformen umfasst das Entfernen des Substrat das Abschleifen des Substrats.
  • Einige Ausführungsformen gehören zu einem Multi-Chip-Paket, das einen ersten Chip mit einer ursprünglichen ersten Höhe, einen zweiten Chip mit einer ursprünglichen zweiten Höhe beinhaltet, wobei der erste und zweite Chip auf ungefähr dieselbe Höhe abgeschliffen werden, nachdem sie zusammen auf dem Substrat platziert wurden, außerdem eine Umverdrahtungsschicht, die sich über dem ersten und zweiten Chip gleichzeitig mithilfe eines einzigen Prozesses bildet, und eine Paketabdeckung über dem ersten und dem zweiten Chip.
  • In weiteren Ausführungsformen umfasst das Paket eine Füllschicht zwischen dem ersten und dem zweiten Chip und über der Umverdrahtungsschicht, um den ersten und den zweiten Chip physisch zu stabilisieren. Die Füllschicht ist ein Formmasse. Die Paketabdeckung umfasst eine Metallabschirmung, die an der Abdeckung des ersten und zweiten Chips befestigt ist und die Umverdrahtungsschicht frei lässt. Der erste und der zweite Chip werden auf einer ersten Seite abgeschliffen und die Umverdrahtungsschicht wird auf einer zweiten, entgegengesetzten Seite gebildet.
  • Weitere Ausführungsformen beinhalten eine zweite Umverdrahtungsschicht, die über der ersten Seite gebildet wird. In weiteren Ausführungsformen ist die erste Umverdrahtungsschicht elektrisch mit externen Geräten verbunden und die zweite Umverdrahtungsschicht verbindet den ersten und den zweiten Chip elektrisch.
  • Einige Ausführungsformen gehören zu einem Computergerät einschließlich einem Benutzeroberflächencontroller, einer Stromversorgung und einem Multi-Chip-Paket mit einem ersten Chip mit einer ursprünglichen ersten Höhe, einem Kommunikationschip mit einer ursprünglichen zweiten Höhe, wobei der Prozessor- und der Kommunikationschip auf ungefähr dieselbe Höhe abgeschliffen werden, nachdem sie zusammen auf dem Substrat platziert wurden, außerdem eine Umverdrahtungsschicht, die sich über dem Prozessor- und den Kommunikationschip gleichzeitig mithilfe eines einzigen Prozesses bildet, und eine Paketabdeckung über dem Prozessor- und dem Kommunikationschip.
  • In weiteren Ausführungsformen wird das Substrat durch ein Lösungsmittel entfernt, bevor sich eine Umverdrahtungsschicht auf dem Substrat bildet. Das Multi-Chip-Paket ist ein eWLP(embedded Wafer Level Ball grid array)-Paket.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Nicht-Patentliteratur
    • IEEE 802.11 [0040]
    • IEEE 802.16 [0040]
    • IEEE 802.20 [0040]

Claims (19)

  1. Verfahren, umfassend: Bildung eines ersten und eines zweiten Chips, wobei der erste und der zweite Chips jeweils unterschiedliche Höhen haben, Platzierung des ersten und zweiten Chips auf einem Substrat, Abschleifen mindestens des ersten und des zweiten Chips, sodass der erste und der zweite Chip ungefähr dieselbe Höhe haben, Bildung von Schichten über sowohl dem ersten als auch zweiten Chip gleichzeitig unter Verwendung eines einzigen Prozesses, und Verpackung des ersten und des zweiten Chips und der gebildeten Schichten.
  2. Verfahren nach Anspruch 1, wobei die Bildung von Schichten die Bildung einer Umverdrahtungsschicht über dem ersten und dem zweiten Chip umfasst.
  3. Verfahren nach Anspruch 2, wobei die Bildung der Umverdrahtungsschicht die Bildung mindestens einer Metallschicht und mindestens einer dielektrischen Schicht umfasst, wobei die dielektrische Schicht den ersten und zweiten Chip von der Metallschicht isoliert.
  4. Verfahren nach Anspruch 3, des Weiteren umfassend die Bildung von Anschlusspads zum Verbinden der Metallschicht mit einem externen Gerät.
  5. Verfahren nach Anspruch 1, wobei die Verpackung die Bildung zusätzlicher Schichten über dem ersten und dem zweiten Chip umfasst.
  6. Verfahren nach Anspruch 1, wobei die Verpackung die Platzierung einer Abdeckung über dem ersten und dem zweiten Chip umfasst.
  7. Verfahren nach Anspruch 1, des Weiteren umfassend das Entfernen des Substrats vor Verpackung des ersten und zweiten Chips.
  8. Verfahren nach Anspruch 1, des Weiteren umfassend das Auftragen einer Formmasse über dem ersten und zweiten Chip nach Platzierung des ersten und zweiten Chips auf dem Substrat. Das Verfahren umfasst des Weiteren das Entfernen des Substrats nach Aufbringen der Formmasse, wobei die Bildung der Schichten die Bildung von Schichten auf einer Seite der Chips umfasst, von der das Substrat entfernt wurde.
  9. Verfahren nach Anspruch 8, wobei das Entfernen des Substrats das Abschleifen des Substrats umfasst.
  10. Ein Multi-Chip-Paket umfassend: einen ersten Chip mit einer ursprünglichen ersten Höhe, einen zweiten Chip mit einer ursprünglichen zweiten Höhe, wobei der erste und der zweite Chip auf ungefähr dieselbe Höhe abgeschliffen werden, nachdem sie zusammen auf ein Substrat platziert wurden, eine Umverdrahtungsschicht, die sich über sowohl dem ersten als auch zweiten Chip gleichzeitig unter Verwendung eines einzigen Prozesses bildet, und eine Paketabdeckung über dem ersten und dem zweiten Chip.
  11. Paket nach Anspruch 10, wobei das Paket eine Füllschicht zwischen dem ersten und dem zweiten Chip und über der Umverdrahtungsschicht umfasst, um den ersten und den zweiten Chip physisch zu stabilisieren.
  12. Paket nach Anspruch 11, wobei die Füllschicht eine Formmasse ist.
  13. Paket nach Anspruch 10, wobei die Paketabdeckung eine Metallabschirmung umfasst, die an der Abdeckung des ersten und zweiten Chips befestigt ist und die Umverdrahtungsschicht frei lässt.
  14. Paket nach Anspruch 10, wobei der erste und der zweite Chip auf einer ersten Seite abgeschliffen werden und die Umverdrahtungsschicht auf einer zweiten, entgegengesetzten Seite gebildet wird.
  15. Verfahren nach Anspruch 14, weiter umfassend eine zweite Umverdrahtungsschicht, die über der ersten Seite gebildet wird.
  16. Paket nach Anspruch 15, wobei die die erste Umverdrahtungsschicht elektrisch mit externen Geräten verbunden ist und die zweite Umverdrahtungsschicht den ersten und den zweiten Chip elektrisch verbindet.
  17. Ein Computergerät umfassend: einen Benutzeroberflächencontroller, eine Stromversorgung und ein Multi-Chip-Paket mit einem ersten Chip mit einer ursprünglichen ersten Höhe, einen Kommunikationschip mit einer ursprünglichen zweiten Höhe, wobei der Prozessor- und der Kommunikationschip auf ungefähr dieselbe Höhe abgeschliffen werden, nachdem sie zusammen auf dem Substrat platziert wurden, außerdem eine Umverdrahtungsschicht, die sich über dem Prozessor- und den Kommunikationschip gleichzeitig mithilfe eines einzigen Prozesses bildet, und eine Paketabdeckung über dem Prozessor- und dem Kommunikationschip.
  18. Computergerät nach Anspruch 17, wobei das Substrat durch ein Lösungsmittel entfernt wird, bevor sich eine Umverdrahtungsschicht auf dem Substrat bildet.
  19. Computergerät nach Anspruch 18, wobei das Multi-Chip-Paket ein eWLP(embedded Wafer Level Ball grid array)-Paket ist.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595485B2 (en) * 2014-06-26 2017-03-14 Nxp Usa, Inc. Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
US9786617B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9589941B1 (en) * 2016-01-15 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip package system and methods of forming the same
US10123419B2 (en) * 2016-03-30 2018-11-06 Intel Corporation Surface-mountable power delivery bus board
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US10276551B2 (en) * 2017-07-03 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of forming semiconductor device package
US10304805B2 (en) 2017-08-24 2019-05-28 Micron Technology, Inc. Dual sided fan-out package having low warpage across all temperatures
US10163858B1 (en) * 2017-10-26 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and manufacturing methods thereof
SG10201908828WA (en) * 2019-09-23 2021-04-29 Apple Inc Embedded Packaging Concepts for Integration of ASICs and Optical Components
CN112435965A (zh) * 2020-11-18 2021-03-02 深圳宏芯宇电子股份有限公司 存储卡及其封装方法
US20230213715A1 (en) * 2022-01-03 2023-07-06 Apple Inc. Technologies for Increased Volumetric and Functional Efficiencies of Optical Packages
CN114937633B (zh) * 2022-07-25 2022-10-18 成都万应微电子有限公司 一种射频芯片系统级封装方法及射频芯片系统级封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359496A (en) * 1989-12-21 1994-10-25 General Electric Company Hermetic high density interconnected electronic system
US5497033A (en) * 1993-02-08 1996-03-05 Martin Marietta Corporation Embedded substrate for integrated circuit modules

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717819B1 (en) * 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
US6316286B1 (en) * 1999-10-13 2001-11-13 Teraconnect, Inc. Method of equalizing device heights on a chip
US6548376B2 (en) * 2001-08-30 2003-04-15 Micron Technology, Inc. Methods of thinning microelectronic workpieces
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US7468544B2 (en) * 2006-12-07 2008-12-23 Advanced Chip Engineering Technology Inc. Structure and process for WL-CSP with metal cover
DE102007022959B4 (de) 2007-05-16 2012-04-19 Infineon Technologies Ag Verfahren zur Herstellung von Halbleitervorrichtungen
US8169058B2 (en) * 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
US8593227B2 (en) * 2011-08-05 2013-11-26 Qualcomm Incorporated System and method of controlling gain of an oscillator
US8589037B2 (en) * 2011-08-17 2013-11-19 Caterpillar Inc. Electric drive control for a machine
US9230933B2 (en) * 2011-09-16 2016-01-05 STATS ChipPAC, Ltd Semiconductor device and method of forming conductive protrusion over conductive pillars or bond pads as fixed offset vertical interconnect structure
US8796139B2 (en) * 2011-12-29 2014-08-05 Stmicroelectronics Pte Ltd Embedded wafer level ball grid array bar systems and methods
US9691706B2 (en) * 2012-01-23 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip fan out package and methods of forming the same
TW201347140A (zh) * 2012-05-07 2013-11-16 Richtek Technology Corp 多晶片覆晶封裝模組及相關的製造方法
US9129935B1 (en) * 2012-10-05 2015-09-08 Altera Corporation Multi-chip packages with reduced power distribution network noise

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359496A (en) * 1989-12-21 1994-10-25 General Electric Company Hermetic high density interconnected electronic system
US5497033A (en) * 1993-02-08 1996-03-05 Martin Marietta Corporation Embedded substrate for integrated circuit modules

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
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IEEE 802.20

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