DE102016101770A1 - Struktur und Bildungsverfahren für Chippaket - Google Patents

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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Abstract

Strukturen und Bildungsverfahren eines Chippakets werden bereitgestellt. Das Chippaket umfasst einen Chipstapel, der eine Anzahl von Halbleiter-Dies umfasst. Das Chippaket umfasst auch einen Halbleiterchip und der Halbleiterchip ist höher als der Chipstapel. Das Chippaket umfasst weiter eine Paketschicht, die eine Oberseite und Seitenwände des Chipstapels und Seitenwände des Halbleiterchips abdeckt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/188,169, eingereicht am 2. Juli 2015, deren Gesamtheit durch Bezugnahme hierin aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielzahl von Elektronikanwendungen wie beispielsweise Personal-Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Betriebsmitteln verwendet. Diese Halbleitervorrichtungen werden hergestellt, indem sequenziell isolierende oder Dielektrikumschichten, leitende Schichten und Halbleiterschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten unter Verwendung von Lithografie- und Ätzprozessen strukturiert werden, um Schaltungselemente und Elemente auf dem Halbleitersubstrat zu bilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) fortlaufend, indem sie die minimale Kenngröße kontinuierlich reduziert, was ermöglicht, dass mehr Komponenten in einen gegebenen Bereich integriert werden können. Diese kleineren elektronischen Komponenten verwenden auch ein kleineres Paket, das bei einigen Anwendungen weniger Fläche oder eine kleinere Höhe verwendet.
  • Neue Verpackungstechniken sind entwickelt worden, um die Dichte und Funktionen von Halbleitervorrichtungen zu verbessern. Diese relativ neuen Arten von Packagingtechniken für Halbleitervorrichtungen stellen Herausforderungen für die Herstellung dar.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • Die 1A bis 1F sind Schnittdarstellungen von verschiedenen Stufen eines Prozesses zum Bilden eines Chippakets gemäß einigen Ausführungsformen.
  • 2 ist eine Schnittdarstellung eines Chippakets gemäß einigen Ausführungsformen.
  • Die 3A bis 3E sind Schnittdarstellungen von verschiedenen Stufen eines Prozesses zum Bilden eines Chippakets gemäß einigen Ausführungsformen.
  • 4 ist eine Schnittdarstellung eines Chippakets gemäß einigen Ausführungsformen.
  • 5 ist eine Schnittdarstellung eines Chippakets gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Einige Ausführungsformen der Offenbarung werden beschrieben. Die 1A bis 1F sind Schnittdarstellungen von verschiedenen Stufen eines Prozesses zum Bilden eines Chippakets gemäß einigen Ausführungsformen. Zusätzliche Arbeitsvorgänge können vor, während und/oder nach den Stufen, die in den 1A bis 1F beschrieben sind, vorgesehen sein. Einige der Stufen, die beschrieben werden, können bei unterschiedlichen Ausführungsformen ersetzt oder eliminiert werden. Zusätzliche Merkmale können zu der Halbleitervorrichtungsstruktur hinzugefügt werden. Einige der nachfolgend beschriebenen Merkmale können bei unterschiedlichen Ausführungsformen ersetzt oder eliminiert werden. Obwohl einige Ausführungsformen mit in einer speziellen Reihenfolge ausgeführten Arbeitsvorgängen beschrieben werden, können diese Arbeitsvorgänge in einer anderen logischen Reihenfolge ausgeführt werden.
  • Wie gezeigt in 1A werden ein Halbleiterchip 10 und die Chipstapel 20 und 30 gemäß einigen Ausführungsformen über einem Substrat 180 gebondet. Bei einigen Ausführungsformen ist der Halbleiterchip 10 höher als der Chipstapel 20 oder 30. Bei einigen Ausführungsformen umfasst der Halbleiterchip 10 ein Halbleitersubstrat 100 und eine Verbindungsstruktur (nicht gezeigt), die auf dem Halbleitersubstrat 100 gebildet ist. Beispielsweise ist die Verbindungsstruktur auf einer unteren Fläche des Halbleitersubstrats 100 gebildet. Die Verbindungsstruktur umfasst mehrere Zwischenschichtdielektrikumschichten und mehrere in den Zwischenschichtdielektrikumschichten gebildete leitende Merkmale. Diese leitenden Merkmale umfassen leitende Leitungen, leitende Durchkontaktierungen und leitende Kontakte. Einige Abschnitte der leitenden Merkmale können als leitende Kontaktstellen verwendet werden.
  • Bei einigen Ausführungsformen werden verschiedene Vorrichtungselemente in dem Halbleitersubstrat 100 gebildet. Beispiele der verschiedenen Vorrichtungselemente umfassen Transistoren (z. B. Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleiter-(CMOS)-Transistoren, Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanalfeldeffekttransistoren (PFETs/NFETs) usw.), Dioden oder andere geeignete Elemente.
  • Die Vorrichtungselemente werden durch die Verbindungsstruktur miteinander verbunden, um integrierte Schaltungen zu bilden. Die integrierten Schaltungen umfassen Logikbaugruppen, Speichervorrichtungen (z. B. Static Random Access Memories, SRAM), Funkfrequenz-(RF)-Vorrichtungen, Eingabe-/Ausgabe-(I/O)-Vorrichtungen, System-on-Chip-(SoC)-Vorrichtungen, andere anwendbare Arten von Vorrichtungen oder eine Kombination davon. Bei einigen Ausführungsformen ist der Halbleiterchip 10 ein System-on-Chip-(SoC)-Chip, der mehrere Funktionen umfasst.
  • Bei einigen Ausführungsformen umfasst jeder der Chipstapel 20 und 30 mehrere Halbleiter-Dies, die gestapelt sind. Wie gezeigt in 1A umfasst der Chipstapel 20 die Halbleiter-Dies 200, 202A, 202B, 202C, 202D, 202E, 202F, 202G und 202H. Bei einigen Ausführungsformen umfasst der Chipstapel 20 eine Formstoffschicht 210, die diese Halbleiter-Dies kapselt und schützt. Die Formstoffschicht 210 kann ein Epoxidharz mit Füllern, die darin dispergiert sind, umfassen. Die Füller können isolierende Fasern, isolierende Partikel, andere geeignete Elemente oder eine Kombination davon umfassen.
  • Bei einigen Ausführungsformen sind die Halbleiter-Dies 202A, 202B, 202C, 202D, 202E, 202F, 202G und 202H Speicher-Dies. Die Speicher-Dies können Speichervorrichtungen wie Static Random Access Memory-(SRAM)-Vorrichtungen, dynamische Random Access Memory-(DRAM)-Vorrichtungen, andere geeignete Vorrichtungen oder eine Kombination davon umfassen. Bei einigen Ausführungsformen ist die Halbleiter-Die 200 eine Steuerungs-Die, die mit den darauf gestapelten Speicher-Dies elektrisch verbunden ist. Der Chipstapel 20 kann als ein Speicher mit hoher Bandbreite (HBM) fungieren. Bei einigen Ausführungsformen ist der Chipstapel 30 auch ein Speicher mit hoher Bandbreite, der mehrere Stapelspeicher-Dies umfasst.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung ausgeführt werden. Bei einigen Ausführungsformen umfasst einer der Chipstapel 20 und 30 nur einen Einzelchip. in diesen Fällen kann die Bezugsnummer 20 oder 30 verwendet werden, um einen Halbleiterchip zu bezeichnen.
  • Bei einigen Ausführungsformen werden leitende Bondingstrukturen 206 zwischen diesen Halbleiter-Dies 200, 202A, 202B, 202C, 202D, 202E, 202F, 202G und 202H gebildet, um sie wie gezeigt in 1A aneinander zu bonden. Bei einigen Ausführungsformen umfasst jede der leitenden Bondingstrukturen 206 Metallsäulen und/oder Lötkontakthügel. Bei einigen Ausführungsformen sind Unterfüllungselemente 208 zwischen diesen Halbleiter-Dies gebildet, um die leitenden Bondingstrukturen 206 zu umgeben und sie zu schützen. Bei einigen Ausführungsformen umfasst das Unterfüllungselement 208 ein Epoxidharz mit Füllern, die darin dispergiert sind. Die Füller können isolierende Fasern, isolierende Partikel, andere geeignete Elemente oder eine Kombination davon umfassen. Bei einigen Ausführungsformen ist die Größe und/oder Dichte der Füller, die in dem Unterfüllungselement 208 dispergiert sind, kleiner als von denen, die in der Formstoffschicht 210 dispergiert sind.
  • Bei einigen Ausführungsformen sind wie gezeigt in 1A mehrere leitende Merkmale 282 in einigen der Halbleiter-Dies in dem Chipstapel 20 gebildet. Jedes der leitenden Merkmale 282 durchdringt eine der Halbleiter-Dies 200, 202A, 202B, 202C, 202D, 202E, 202F, 202G und 202H und ist mit einer der leitenden Bondingstrukturen 206 elektrisch verbunden. Die leitenden Merkmale 282 werden als Substratdurchkontaktierungen (TSVS) verwendet. Es können elektrische Signale zwischen diesen vertikal gestapelten Halbleiter-Dies durch die leitenden Merkmale 282 gesendet werden.
  • Wie gezeigt in 1A wird der Halbleiterchip 10 und die Chipstapel 20 und 30 durch leitende Bondingstrukturen 106 gemäß einigen Ausführungsformen auf das Substrat 180 gebondet. Bei einigen Ausführungsformen umfassen die leitenden Bondingstrukturen 106 Lötkontakthügel, Metallsäulenkontakthügel, andere geeignete Strukturen oder eine Kombination davon. Bei einigen Ausführungsformen umfasst jede der leitenden Bondingstrukturen 106 einen Metallsäulenkontakthügel 102, ein Lotelement 104 und einen Metallsäulenkontakthügel 184 wie gezeigt in 1A. Beispielsweise werden die Metallsäulenkontakthügel 102 und 184 im Wesentlichen aus Kupfer hergestellt.
  • Bei einigen Ausführungsformen sind eine Anzahl von Metallsäulenkontakthügeln 102 über den unteren Flächen des Halbleiterchips 10 und den Chipstapeln 20 und 30 gebildet. Bei einigen Ausführungsformen wird eine Anzahl von Metallsäulenkontakthügeln 184 vor dem Bonden mit dem Halbleiterchip 10 und den Chipstapeln 20 und 30 über dem Substrat 180 gebildet.
  • Bei einigen Ausführungsformen wird Lotmaterial wie Lötpaste auf einem oder beiden von den Metallsäulenkontakthügeln 102 und 184 vor dem Bondprozess aufgebracht. Anschließend werden die Metallsäulenkontakthügel 102 und 184 durch das Lotmaterial aneinander gebondet. Das Lotmaterial bildet die Lotelemente 104 zwischen den Metallsäulenkontakthügeln 102 und 184. Als Resultat werden die leitenden Bondingstrukturen 106 wie gezeigt in 1A gebildet. Bei einigen Ausführungsformen ist das Lotmaterial ein Legierungsmaterial, das Zinn (Sn) umfasst. Das Lotmaterial umfasst auch ein anderes Element. Das Element kann Blei, Silber, Kupfer, Nickel, Bismut, ein anderes geeignetes Element oder eine Kombination davon umfassen. Bei einigen Ausführungsformen umfasst das Lotmaterial kein Blei.
  • Bei einigen Ausführungsformen umfasst das Substrat 180 ein Halbleitermaterial, ein Keramikmaterial, ein Isoliermaterial, ein Polymermaterial, ein anderes geeignetes Material oder eine Kombination davon. Bei einigen Ausführungsformen ist das Substrat 180 ein Halbleitersubstrat. Das Halbleitersubstrat kann ein Halbleiterwafer wie ein Siliziumwafer sein.
  • Wie gezeigt in 1A sind gemäß einigen Ausführungsformen eine Anzahl von leitenden Merkmalen 182 in dem Substrat 180 gebildet. Bei einigen Ausführungsformen werden die leitenden Merkmale 182 vor dem Bilden der Metallsäulenkontakthügel 184 gebildet. Bei einigen Ausführungsformen ist jedes der leitenden Merkmale 182 mit einem der Metallsäulenkontakthügel 184 elektrisch verbunden. Verbindungsstrukturen (nicht gezeigt), die beispielsweise Umverdrahtungsschichten umfassen, können verwendet werden, um elektrische Verbindungen zwischen den leitenden Merkmalen 182 und den Metallsäulenkontakthügeln 184 zu bilden. Bei einigen Ausführungsformen werden Isolierelemente (nicht gezeigt) zwischen den leitenden Merkmalen 182 und dem Substrat 180 gebildet, um ein Kurzschließen zwischen unterschiedlichen leitenden Merkmalen 182 zu verhindern.
  • Bei einigen Ausführungsformen werden die leitenden Merkmale 182 aus Kupfer, Aluminium, Titan, Wolfram, Cobalt, Gold, Platin, einem anderen geeigneten Material oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen werden die Isolierkörper aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, einem anderen geeigneten Material oder einer Kombination davon hergestellt. Bei einigen Ausführungsformen werden ein oder mehrere Fotolithografie- und Ätzprozesse verwendet, um eine Anzahl von Öffnungen zu bilden, welche die Positionen der leitenden Merkmale 182 definieren. Anschließend werden eine Isolierschicht und eine leitende Schicht sequenziell über dem Substrat 180 abgeschieden, um die Öffnungen zu füllen. Ein Planarisierungsprozess wird dann ausgeführt, um die Abschnitte der Isolierschicht und der leitenden Schicht außerhalb der Öffnungen zu entfernen. Als Resultat bilden die verbleibenden Abschnitte der Isolierschicht und der leitenden Schicht in den Öffnungen entsprechend die Isolierelemente und die leitenden Merkmale 182.
  • Wie gezeigt in 1B wird eine Unterfüllungsschicht 108 gebildet, um die leitenden Bondingstrukturen 106, gemäß einigen Ausführungsformen zu umgeben und sie zu schützen. Bei einigen Ausführungsformen ist die Unterfüllungsschicht 108 in direktem Kontakt mit den leitenden Bondingstrukturen 106. Bei einigen Ausführungsformen wird ein flüssiges Unterfüllungsmaterial durch Kapillarwirkung verteilt und ausgehärtet, um die Unterfüllungsschicht 108 zu bilden. Bei einigen Ausführungsformen umfasst die Unterfüllungsschicht 108 ein Epoxidharz mit darin dispergierten Füllern. Die Füller können Fasern, Partikel, andere geeignete Elemente oder eine Kombination davon umfassen.
  • Wie gezeigt in 1C wird eine Paketschicht 110 über dem Substrat 180 gebildet, um den Halbleiterchip 10 und die Chipstapel 20 und 30 gemäß einigen Ausführungsformen zu kapseln. Bei einigen Ausführungsformen füllt die Paketschicht 110 Lücken zwischen dem Halbleiterchip 10 und dem Chipstapel 20 oder 30. Bei einigen Ausführungsformen ist die Paketschicht 110 in direktem Kontakt mit der Unterfüllungsschicht 108. Bei einigen Ausführungsformen ist die Paketschicht 110 nicht in direktem Kontakt mit den leitenden Bondingstrukturen 106. Bei einigen Ausführungsformen ist die Paketschicht 110 in direktem Kontakt mit den Formstoffschichten 210 der Chipstapel 20 und 30.
  • Bei einigen Ausführungsformen umfasst die Paketschicht 110 ein Polymermaterial. Bei einigen Ausführungsformen ist die Paketschicht 110 eine Formstoffschicht. Die Formstoffschicht kann ein Epoxidharz mit darin dispergierten Füllern umfassen. Die Füller können isolierende Fasern, isolierende Partikel, andere geeignete Elemente oder eine Kombination davon umfassen. Bei einigen Ausführungsformen ist die Größe und/oder Dichte der Füller, die in der Paketschicht 110 dispergiert sind, größer als von denen, die in der Unterfüllungsschicht 108 dispergiert sind.
  • Bei einigen Ausführungsformen wird ein flüssiges Formstoffmaterial aufgebracht und dann ein thermischer Arbeitsvorgang angewandt, um das flüssige Formstoffmaterial auszuhärten. Als Resultat wird das flüssige Formstoffmaterial gehärtet und in die Paketschicht 110 transformiert. Bei einigen Ausführungsformen wird der thermische Arbeitsvorgang bei einer Temperatur in einem Bereich von ungefähr 200 Grad C bis zu ungefähr 230 Grad C ausgeführt. Die Betriebszeit des thermischen Arbeitsvorgangs kann in einem Bereich von ungefähr 1 Stunde bis zu ungefähr 3 Stunden liegen.
  • Wie gezeigt in 1D wird die Paketschicht 110 planarisiert, sodass die obere Fläche des Halbleiterchips 10 gemäß einigen Ausführungsformen freigelegt wird. Bei einigen Ausführungsformen sind die oberen Flächen des Halbleiterchips 10 und die Paketschicht 110 im Wesentlichen zueinander koplanar. Bei einigen Ausführungsformen wird die Paketschicht 110 unter Verwendung eines Schleifprozesses, eines chemisch-mechanischen Polieren-(CMP)-Prozesses, eines anderen anwendbaren Prozesses oder einer Kombination davon planarisiert. Bei einigen Ausführungsformen bleibt die obere Fläche des Chipstapels 20 oder 30 durch die Paketschicht 110 abgedeckt. Bei einigen Ausführungsformen werden die Chipstapel 20 und 30 während des Planarisierungsprozesses durch die Paketschicht 110 geschützt. Die Chipstapel 20 und 30 werden während des Planarisierungsprozesses nicht geschliffen. Daher wird verhindert, dass die Chipstapel 20 und 30 während des Planarisierungsprozesses beschädigt werden. Die Qualität und Zuverlässigkeit der Chipstapel 20 und 30 wird erheblich verbessert.
  • Bei einigen Ausführungsformen deckt die Paketschicht 110 die Oberseite und die Seitenwände der Chipstapel 20 und 30 wie gezeigt in 1D ab. Bei einigen Ausführungsformen wird die obere Fläche des Halbleiterchips 10 von der Paketschicht 110 nicht abgedeckt. Bei einigen Ausführungsformen ist die obere Fläche der Paketschicht 110 im Wesentlichen mit der oberen Fläche des Halbleiterchips 10 koplanar, was anschließende Prozesse erleichtern kann.
  • Wie gezeigt in 1E wird das Substrat 180 ausgedünnt, um gemäß einigen Ausführungsformen die leitenden Merkmale 182 freizulegen. Bei einigen Ausführungsformen durchdringt jedes der leitenden Merkmale 182 das Substrat 180. Bei einigen Ausführungsformen ist jedes der leitenden Merkmale 182 mit einer der leitenden Bondingstrukturen 106 elektrisch verbunden. Bei einigen Ausführungsformen ist die Struktur, die in 1D gezeigt ist, auf den Kopfgestellt. Anschließend wird das Substrat 180 unter Verwendung eines Planarisierungsprozesses ausgedünnt, um die leitenden Merkmale 182 freizulegen. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen anwendbaren Prozess oder eine Kombination davon umfassen.
  • Anschließend werden leitfähige Elemente wie gezeigt in 1E gemäß einigen Ausführungsformen über dem Substrat 180 gebildet. Bei einigen Ausführungsformen umfassen die leitfähigen Elemente Metallsäulen 114 und Lotelemente 116 wie gezeigt in 1E. Es können jedoch viele Variationen und/oder Modifikationen an Ausführungsformen der Offenbarung ausgeführt werden. Bei einigen weiteren Ausführungsformen weisen die leitfähigen Elemente unterschiedliche Strukturen auf. Beispielsweise umfassen die leitfähigen Elemente keine Metallsäulen. Die leitfähigen Elemente können nur Lötkontakthügel umfassen. Bei einigen Ausführungsformen wird eine Pufferschicht 112 gebildet, um die leitfähigen Elemente zu schützen. Bei einigen Ausführungsformen ist jede der Metallsäulen 114 mit einem der leitenden Merkmale 182 elektrisch verbunden. Bei einigen Ausführungsformen erstreckt sich die Pufferschicht 112 entlang von Abschnitten der Seitenwände der Metallsäulen 114 wie gezeigt in 1E. Bei einigen Ausführungsformen wird die Pufferschicht 112 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumoxid, Polyimid, Epoxidharz, Polybenzoxazol (PBO), einem anderen geeigneten Material oder einer Kombination davon hergestellt.
  • Wie gezeigt in 1F wird die Struktur, die in 1E gezeigt ist, gemäß einigen Ausführungsformen auf ein Substrat 118 gebondet. Bei einigen Ausführungsformen ist das Substrat 118 eine Leiterplatte wie eine gedruckte Leiterplatte. Bei einigen anderen Ausführungsformen ist das Substrat 118 ein Keramiksubstrat. Bei einigen Ausführungsformen werden die leitfähigen Elemente 120 und 124 wie gezeigt in 1F auf gegenüberliegenden Flächen des Substrats 118 gebildet. Bei einigen Ausführungsformen sind die leitfähigen Elemente 120 und 124 Lötkontakthügel wie Controlled Collapse Chip Connection-(C4)-Kontakthügel und/oder Kugelgitteranordnungs-(BGA)-Kontakthügel. Bei einigen Ausführungsformen werden die leitfähigen Elemente 120 und die Lotelemente 116 wieder zum Fließen gebracht und wie gezeigt in 1F aneinander gebondet.
  • Bei einigen Ausführungsformen ist jedes der leitfähigen Elemente 120 mit einem der leitfähigen Elemente 124 durch leitende Merkmale (nicht gezeigt) elektrisch verbunden, die in dem Substrat 118 gebildet sind. Die leitenden Merkmale können leitende Leitungen und leitende Durchkontaktierungen umfassen. Bei einigen Ausführungsformen wird dann eine Unterfüllungsschicht 122 zwischen dem Substrat 118 und dem Substrat 180 gebildet, um die leitenden Bondingstrukturen dazwischen zu schützen.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. 2 ist eine Schnittdarstellung eines Chippakets gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen wird die Unterfüllungsschicht 108 nicht gebildet. Bei einigen Ausführungsformen füllt die Paketschicht 110 den Raum zwischen dem Substrat 180 und den Halbleiterchips, die den Halbleiterchip 10 und die Chipstapel 20 und 30 umfassen. Die Paketschicht 110 umgibt die leitenden Bondingstrukturen 106. Bei einigen Ausführungsformen ist die Paketschicht 110 in direktem Kontakt mit den leitenden Bondingstrukturen 106, da die Unterfüllungsschicht 108 nicht gebildet wird.
  • Bei einigen Ausführungsformen wird das Substrat 180 als ein Interposer verwendet. Bei einigen Ausführungsformen umfasst der Interposer keine aktiven Bauelemente darin. Bei einigen anderen Ausführungsformen umfasst der Interposer ein oder mehrere darin gebildete aktive Bauelemente. Bei einigen Ausführungsformen ist das Substrat 180 ein Siliziuminterposer. Das Substrat 180 kann verwendet werden, um die Strukturfestigkeit und Zuverlässigkeit des Chippakets zu verbessern. Ausführungsformen der Offenbarung sind jedoch nicht darauf begrenzt. Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung ausgeführt werden. Bei einigen Ausführungsformen wird das Substrat 180 nicht gebildet.
  • Die 3A bis 3E sind Schnittdarstellungen von verschiedenen Stufen eines Prozesses zum Bilden eines Chippakets gemäß einigen Ausführungsformen. Wie gezeigt in 3A sind gemäß einigen Ausführungsformen der Halbleiterchip 10 und die Chipstapel 20 und 30 auf einem Trägersubstrat 300 befestigt. Eine Haftschicht (nicht gezeigt) kann verwendet werden, um den Halbleiterchip 10 und die Chipstapel 20 und 30 auf dem Trägersubstrat 300 zu befestigen. Bei einigen Ausführungsformen umfasst das Trägersubstrat 300 ein Glassubstrat, ein Keramiksubstrat, ein Halbleitersubstrat, ein Polymersubstrat, ein anderes geeignetes Substrat oder eine Kombination davon. Bei einigen Ausführungsformen ist das Trägersubstrat 300 ein temporäres Substrat, um den Halbleiterchip 10 und die Chipstapel 20 und 30 während anschließender Prozesse zu unterstützen. Anschließend kann das Trägersubstrat 300 entfernt werden.
  • Wie gezeigt in 3B wird eine Paketschicht 310 über dem Trägersubstrat 300 gebildet, um den Halbleiterchip 10 und die Chipstapel 20 und 30 gemäß einigen Ausführungsformen zu kapseln. Bei einigen Ausführungsformen füllt die Paketschicht 310 Lücken zwischen dem Halbleiterchip 10 und dem Chipstapel 20 oder 30. Bei einigen Ausführungsformen ist die Paketschicht 310 in direktem Kontakt mit den Formstoffschichten 210 der Chipstapel 20 und 30.
  • Bei einigen Ausführungsformen umfasst die Paketschicht 310 ein Polymermaterial. Bei einigen Ausführungsformen ist die Paketschicht 310 eine Formstoffschicht. Die Formstoffschicht kann ein Epoxidharz mit darin dispergierten Füllern umfassen. Die Füller können isolierende Fasern, isolierende Partikel, andere geeignete Elemente oder eine Kombination davon umfassen.
  • Bei einigen Ausführungsformen wird ein flüssiges Formstoffmaterial aufgebracht und dann ein thermischer Arbeitsvorgang angewandt, um das flüssige Formstoffmaterial auszuhärten. Als Resultat wird das flüssige Formstoffmaterial gehärtet und in die Paketschicht 310 transformiert. Bei einigen Ausführungsformen wird der thermische Arbeitsvorgang bei einer Temperatur in einem Bereich von ungefähr 200 Grad C bis zu ungefähr 230 Grad C ausgeführt. Die Betriebszeit des thermischen Arbeitsvorgangs kann in einem Bereich von ungefähr 1 Stunde bis zu ungefähr 3 Stunden liegen.
  • Wie gezeigt in 3C wird die Paketschicht 310 planarisiert, sodass die obere Fläche des Halbleiterchips 10 gemäß einigen Ausführungsformen freigelegt wird. Bei einigen Ausführungsformen wird die Paketschicht 310 unter Verwendung eines Schleifprozesses, eines chemisch-mechanischen Polieren-(CMP)-Prozesses, eines anderen anwendbaren Prozesses oder einer Kombination davon planarisiert. Bei einigen Ausführungsformen bleibt die obere Fläche des Chipstapels 20 oder 30 durch die Paketschicht 310 abgedeckt. Bei einigen Ausführungsformen werden die Chipstapel 20 und 30 während des Planarisierungsprozesses durch die Paketschicht 310 geschützt. Die Chipstapel 20 und 30 werden während des Planarisierungsprozesses nicht geschliffen. Daher wird verhindert, dass die Chipstapel 20 und 30 während des Planarisierungsprozesses beschädigt werden. Die Qualität und Zuverlässigkeit der Chipstapel 20 und 30 wird erheblich verbessert.
  • Bei einigen Ausführungsformen deckt die Paketschicht 310 die Oberseite und die Seitenwände der Chipstapel 20 und 30 wie gezeigt in 3C ab. Bei einigen Ausführungsformen wird die obere Fläche des Halbleiterchips 10 von der Paketschicht 310 nicht abgedeckt. Bei einigen Ausführungsformen ist die obere Fläche der Paketschicht 310 im Wesentlichen mit der oberen Fläche des Halbleiterchips 10 koplanar, was anschließende Prozesse erleichtern kann.
  • Wie gezeigt in 3D wird das Trägersubstrat 300 entfernt, sodass die unteren Flächen des Halbleiterchips 10, die Chipstapel 20 und 30 und die Paketschicht 310 gemäß einigen Ausführungsformen freigelegt werden. Bei einigen Ausführungsformen sind die unteren Flächen des Halbleiterchips 10, die Chipstapel 20 und 30 und die Paketschicht 310 im Wesentlichen zueinander koplanar.
  • Anschließend werden leitfähige Elemente wie gezeigt in 3D über den unteren Flächen des Halbleiterchips 10 und den Chipstapeln 20 und 30 gemäß einigen Ausführungsformen gebildet. Bei einigen Ausführungsformen umfassen die leitfähigen Elemente Metallsäulen 314 und Lotelemente 316 wie gezeigt in 1E. Bei einigen anderen Ausführungsformen umfassen die leitfähigen Elemente andere Konfigurationen. Bei einigen Ausführungsformen wird eine Pufferschicht (nicht gezeigt) gebildet, um die leitfähigen Elemente zu schützen.
  • Wie gezeigt in 3E wird die Struktur, die in 3D gezeigt ist, gemäß einigen Ausführungsformen auf ein Substrat 318 gebondet. Bei einigen Ausführungsformen ist das Substrat 318 eine Leiterplatte wie eine gedruckte Leiterplatte. Bei einigen anderen Ausführungsformen ist das Substrat 318 ein Keramiksubstrat. Bei einigen Ausführungsformen werden wie gezeigt in 3E leitfähige Elemente 320 und 324 auf gegenüberliegenden Flächen des Substrats 318 gebildet. Bei einigen Ausführungsformen sind die leitfähigen Elemente 320 und 324 Lötkontakthügel wie Controlled Collapse Chip Connection-(C4)-Kontakthügel und/oder Kugelgitteranordnungs-(BGA)-Kontakthügel. Bei einigen Ausführungsformen werden die leitfähigen Elemente 320 und die Lotelemente 316 wie gezeigt in 3E wieder zum Fließen gebracht und aneinander gebondet.
  • Bei einigen Ausführungsformen ist jedes der leitfähigen Elemente 320 mit einem der leitfähigen Elemente 324 durch leitende Merkmale (nicht gezeigt) elektrisch verbunden, die in dem Substrat 318 gebildet sind. Die leitenden Merkmale können leitende Leitungen und leitende Durchkontaktierungen umfassen. Bei einigen Ausführungsformen wird dann eine Unterfüllungsschicht 322 zwischen dem Substrat 318 und den Chips gebildet, die den Halbleiterchip 10 und die Chipstapel 20 und 30 umfassen, um die leitenden Bondingstrukturen dazwischen zu schützen. Bei einigen Ausführungsformen ist die Paketschicht 310 nicht in direktem Kontakt mit den leitenden Bondingstrukturen dazwischen.
  • Bei einigen Ausführungsformen wird aufgrund des Schutzes der Paketschicht 310 verhindert, dass die Chipstapel 20 und 30 während der Fertigungsprozesse beschädigt werden. Beispielsweise wird die Spannung, die von der Planarisierung der Paketschicht 310 und dem Bondprozess an dem Substrat 318 erzeugt wird, gepuffert. Die Qualität des Chippaketes wird verbessert.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. 4 ist eine Schnittdarstellung eines Chippakets gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen umgibt die Unterfüllungsschicht 108 nicht nur die leitenden Bondingstrukturen 106, sondern sie erstreckt sich weiter auf Seitenwände des Halbleiterchips 10. Abschnitte der Seitenwände des Halbleiterchips 10 sind durch die Unterfüllungsschicht 108 abgedeckt. Bei einigen Ausführungsformen erstreckt sich die Unterfüllungsschicht 108 auf den Chipstapeln 20 und 30. Abschnitte der Seitenwände der Chipstapel 20 und 30 sind durch die Unterfüllungsschicht 108 abgedeckt.
  • Viele Variationen und/oder Modifikationen können an Ausführungsformen der Offenbarung ausgeführt werden. 5 ist eine Schnittdarstellung eines Chippakets gemäß einigen Ausführungsformen. Die Struktur, die in 5 gezeigt ist, ist der in 1F gezeigten ähnlich. Bei einigen Ausführungsformen ist der Halbleiterchip 10 zwischen dem Chipstapel 20 und einem Halbleiterchip 40 positioniert. Bei einigen Ausführungsformen ist der Halbleiterchip 10 höher als der Chipstapel 20 oder der Halbleiterchip 40. Bei einigen Ausführungsformen unterscheiden sich die Höhen des Halbleiterchips 40 und des Chipstapels 20 voneinander. Bei einigen Ausführungsformen ist der Halbleiterchip 40 höher als der Chipstapel 20.
  • Bei einigen Ausführungsformen umfasst der Halbleiterchip 40 ein Halbleitersubstrat 400 und eine Verbindungsstruktur (nicht gezeigt), die auf dem Halbleitersubstrat 400 gebildet ist. Beispielsweise ist die Verbindungsstruktur auf einer unteren Fläche des Halbleitersubstrats 400 gebildet. Die Verbindungsstruktur umfasst mehrere Zwischenschichtdielektrikumschichten und mehrere leitende in den Zwischenschichtdielektrikumschichten gebildete Merkmale. Diese leitenden Merkmale umfassen leitende Leitungen, leitende Durchkontaktierungen und leitende Kontakte. Einige Abschnitte der leitenden Merkmale können als leitende Kontaktstellen verwendet werden.
  • Bei einigen Ausführungsformen sind ähnlich dem Halbleitersubstrat 100 verschiedene Vorrichtungselemente in dem Halbleitersubstrat 400 gebildet. Beispiele der verschiedenen Vorrichtungselemente umfassen Transistoren (z. B. Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleiter-(CMOS)-Transistoren, Bipolartransistoren (BJT), Hochspannungstransistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanalfeldeffekttransistoren (PFETs/NFETs) usw.), Dioden oder andere geeignete Elemente.
  • Die Vorrichtungselemente werden durch die Verbindungsstruktur miteinander verbunden, um integrierte Schaltungen zu bilden. Die integrierten Schaltungen umfassen Logikbaugruppen, Speichervorrichtungen (z. B. Static Random Access Memories, SRAM), Funkfrequenz-(RF)-Vorrichtungen, Eingabe-/Ausgabe-(I/O)-Vorrichtungen, System-on-Chip-(SoC)-Vorrichtungen, andere anwendbare Arten von Vorrichtungen oder eine Kombination davon. Bei einigen Ausführungsformen ist der Halbleiterchip 40 ein System-on-Chip-(SoC)-Chip, der mehrere Funktionen umfasst. Bei einigen Ausführungsformen unterscheiden sich ein oder mehrere von den Funktionen der Halbleiterchips 10 und 40 voneinander.
  • Ausführungsformen der Offenbarung bilden ein Chippaket, das einen ersten Halbleiterchip und einen zweiten Halbleiterchip umfasst, der ein Chipstapel sein kann. Die Höhen des ersten Halbleiterchips und des zweiten Halbleiterchips unterscheiden sich. Eine Paketschicht, wie eine Formstoffschicht, wird gebildet, um den ersten Halbleiterchip und den zweiten Halbleiterchip zu kapseln. Die Paketschicht wird ausgedünnt, um den ersten Halbleiterchip freizulegen. Während des Ausdünnprozesses wird der zweite Halbleiterchip durch die Paketschicht geschützt, ohne direkt geschliffen zu werden. Der zweite Halbleiterchip (oder Chipstapel) wird daran gehindert, aufgrund des Schutzes der Paketschicht während des Ausdünnprozesses negativ beeinflusst zu werden. Die Leistung und Zuverlässigkeit des Chippakets werden erheblich verbessert.
  • Gemäß einigen Ausführungsformen wird ein Chippaket bereitgestellt. Das Chippaket umfasst einen Chipstapel, der eine Anzahl von Halbleiter-Dies umfasst. Das Chippaket umfasst auch einen Halbleiterchip und der Halbleiterchip ist höher als der Chipstapel. Das Chippaket umfasst weiter eine Paketschicht, die eine Oberseite und Seitenwände des Chipstapels und Seitenwände des Halbleiterchips abdeckt.
  • Gemäß einigen Ausführungsformen wird ein Chippaket bereitgestellt. Das Chippaket umfasst einen ersten Halbleiterchip und einen zweiten Halbleiterchip. Das Chippaket umfasst auch eine Formstoffschicht, die den ersten Halbleiterchip und den zweiten Halbleiterchip umgibt. Die Formstoffschicht deckt eine obere Fläche des ersten Halbleiterchips ab und eine obere Fläche der Formstoffschicht ist im Wesentlichen mit einer oberen Fläche des zweiten Halbleiterchips koplanar.
  • Gemäß einigen Ausführungsformen wird ein Verfahren zum Bilden eines Chippakets bereitgestellt. Das Verfahren umfasst das Bonden eines ersten Halbleiterchips und eines zweiten Halbleiterchips über einem Substrat. Das Verfahren umfasst auch das Bilden einer Paketschicht über dem Substrat, um den ersten Halbleiterchip und den zweiten Halbleiterchip zu kapseln. Das Verfahren umfasst weiter das Planarisieren der Paketschicht, sodass eine obere Fläche des zweiten Halbleiterchips freigelegt wird und eine obere Fläche des ersten Halbleiterchips durch die Paketschicht abgedeckt wird.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Chippaket, umfassend: einen Chipstapel, der mehrere Halbleiter-Dies umfasst; einen Halbleiterchip, wobei der Halbleiterchip höher ist als der Chipstapel; und eine Paketschicht, die eine Oberseite und Seitenwände des Chipstapels und Seitenwände des Halbleiterchips abdeckt.
  2. Chippaket nach Anspruch 1, wobei eine obere Fläche des Halbleiterchips nicht durch die Paketschicht abgedeckt wird.
  3. Chippaket nach Anspruch 1 oder 2, weiter umfassend ein Substrat, wobei der Chipstapel und der Halbleiterchip durch leitende Bondingstrukturen an das Substrat gebondet sind.
  4. Chippaket nach Anspruch 3, wobei das Substrat ein Halbleitersubstrat ist.
  5. Chippaket nach Anspruch 4, weiter umfassend ein leitendes Merkmal, welches das Substrat durchdringt und mit einer der leitenden Bondingstrukturen elektrisch verbunden ist.
  6. Chippaket nach einem der Ansprüche 3 bis 5, wobei die Paketschicht die leitenden Bondingstrukturen umgibt und in direktem Kontakt damit ist.
  7. Chippaket nach einem der Ansprüche 3 bis 6, weiter umfassend eine Unterfüllungsschicht, welche die leitenden Bondingstrukturen umgibt und in direktem Kontakt damit ist, wobei sich die Unterfüllungsschicht zwischen dem Substrat und der Paketschicht befindet.
  8. Chippaket nach Anspruch 7, wobei die Unterfüllungsschicht in direktem Kontakt mit der Paketschicht ist.
  9. Chippaket nach einem der vorstehenden Ansprüche, wobei der Chipstapel mehrere Speicher-Dies umfasst.
  10. Chippaket nach einem der vorstehenden Ansprüche, wobei eine obere Fläche der Paketschicht im Wesentlichen mit einer oberen Fläche des Halbleiterchips koplanar ist.
  11. Chippaket nach einem der vorstehenden Ansprüche, wobei der Chipstapel eine Formstoffschicht umfasst, welche die Halbleiter-Dies umgibt.
  12. Chippaket, umfassend: einen ersten Halbleiterchip; einen zweiten Halbleiterchip; und eine Formstoffschicht, die den ersten Halbleiterchip und den zweiten Halbleiterchip umgibt, wobei die Formstoffschicht eine obere Fläche des ersten Halbleiterchips abdeckt und eine obere Fläche der Formstoffschicht im Wesentlichen mit einer oberen Fläche des zweiten Halbleiterchips koplanar ist.
  13. Chippaket nach Anspruch 12, wobei der zweite Halbleiterchip höher ist als der erste Halbleiterchip.
  14. Chippaket nach Anspruch 12 oder 13, weiter umfassend ein Substrat, wobei der erste Halbleiterchip und der zweite Halbleiterchip durch leitende Bondingstrukturen an das Substrat gebondet sind.
  15. Chippaket nach Anspruch 14, weiter umfassend ein leitendes Merkmal, welches das Substrat durchdringt und mit einer der leitenden Bondingstrukturen elektrisch verbunden ist.
  16. Chippaket nach Anspruch 14 oder 15, wobei die Formstoffschicht die leitenden Bondingstrukturen umgibt und in direktem Kontakt damit ist.
  17. Verfahren zum Bilden eines Chippakets, umfassend: Bonden eines ersten Halbleiterchips und eines zweiten Halbleiterchips über einem Substrat; Bilden einer Paketschicht über dem Substrat, um den ersten Halbleiterchip und den zweiten Halbleiterchip zu kapseln; und Planarisieren der Paketschicht, sodass eine obere Fläche des zweiten Halbleiterchips freigelegt wird und eine obere Fläche des ersten Halbleiterchips durch die Paketschicht abgedeckt wird.
  18. Verfahren zum Bilden eines Chippakets nach Anspruch 17, wobei der erste Halbleiterchip während des Planarisierungsprozesses nicht geschliffen wird.
  19. Verfahren zum Bilden eines Chippakets nach Anspruch 17 oder 18, wobei der erste Halbleiterchip und der zweite Halbleiterchip durch mehrere leitende Bondingstrukturen auf das Substrat gebondet werden.
  20. Verfahren zum Bilden eines Chippakets nach Anspruch 19, weiter umfassend das Bilden einer Unterfüllungsschicht, um die leitenden Bondingstrukturen vor dem Bilden der Paketschicht zu umgeben.
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