DE102016100011B4 - Ein Chip-Package - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

Chip-Package, umfassend:einen Halbleiterchip (10), der ein Halbleitersubstrat (100) und eine dielektrische Zwischenschicht (102) auf dem Halbleitersubstrat (100) umfasst;einen Halbleiter-Die (20) über dem Halbleiterchip (10);eine dielektrische Schicht (206), die den Halbleiter-Die (20) kapselt, wobei die dielektrische Schicht (206) frei von einem Polymermaterial ist;ein leitfähiges Merkmal (126), das durch das Halbleitersubstrat (100) des Halbleiterchips (10) hindurchführt; undeinen Verbinder (397) unter dem Halbleitersubstrat (100), der elektrisch mit dem leitfähigen Merkmal (126) verbunden ist, wobei sich der Halbleiterchip (10) zwischen dem Halbleiter-Die (20) und dem Verbinder (397) befindet; undein zweites leitfähiges Merkmal (226d), wobei das zweite leitfähige Merkmal (226d) aus einem oberen Abschnitt und einem unteren Abschnitt besteht, die kontinuierlich ausgebildet sind, wobei der obere Abschnitt durch die dielektrische Schicht (206) hindurchführt und seitlich vollständig von der dielektrischen Schicht (206) umgeben ist, und wobei der untere Abschnitt seitlich von der dielektrischen Zwischenschicht (102) des Halbleiterchips (10) umgeben ist.

Description

  • Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie z.B. Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Die Herstellung von Halbleitervorrichtungen umfasst ein sequenzielles Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und halbleitenden Schichten über einem Halbleitersubstrat, und Strukturieren der verschiedenen Materialschichten unter Verwendung von lithografischen und Ätzprozessen, um Schaltungskomponenten und -elemente auf dem Halbleitersubstrat auszubilden.
  • Die Halbleiterindustrie verbessert beständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.), indem die minimale Merkmalgröße fortlaufend reduziert wird, was ermöglicht, dass mehr Komponenten in eine bestimmte Fläche integriert werden. Die Anzahl von Eingangs- und Ausgangsanschlüssen (I/O-Anschlüssen) wird wesentlich vergrößert. Kleinere Package-Strukturen, die eine geringere Fläche oder kleinere Höhen verwenden, werden entwickelt, um die Halbleitervorrichtungen zu häusen. Zu Erzielung einer noch höheren Schaltungsdichte wurden zum Beispiel dreidimensionale ICs (3D-ICs) erforscht.
  • Neue Häusungstechnologien wurden entwickelt, um die Dichte und Funktionsweise von Halbleitervorrichtungen zu verbessern. Diese verhältnismäßig neuen Arten von Häusungstechnologien für Halbleitervorrichtungen stehen Herstellungsherausforderungen gegenüber.
    US 2007 / 0 037 379 A1 offenbart ein Chip-Package, umfassend einen Halbleiterchip; einen Halbleiter-Die über dem Halbleiterchip; eine dielektrische Schicht, die den Halbleiter-Die kapselt; ein leitfähiges Merkmal, das durch ein Halbleitersubstrat des Halbleiterchips hindurchführt; und einen Verbinder unter dem Halbleitersubstrat, der elektrisch mit dem leitfähigen Merkmal verbunden ist.
    US 2011 / 0 175 215 A1 offenbart ein Chip-Package, umfassend einen Halbleiterchip, der ein Halbleitersubstrat und eine dielektrische Zwischenschicht auf dem Halbleitersubstrat aufweist; einen Halbleiter-Die über dem Halbleiterchip; eine dielektrische Schicht, die den Halbleiter-Die kapselt; und ein leitfähiges Merkmal bestehend aus einem oberen Abschnitt und einem unteren Abschnitt besteht, wobei der obere Abschnitt durch die dielektrische Schicht und den Halbleiter-Die hindurchführt und der untere Abschnitt seitlich von der dielektrischen Zwischenschicht des Halbleiterchips umgeben ist.
    Weiterer Stand der Technik ist beispielsweise zu finden in US 2014 / 0 295 621 A1 , US 2010 / 0 148 316 A1 , DE 10 2011 054 908 A1 und DE 10 2011 090 085 A1 .
    Die Erfindung sieht ein Chip-Package nach Anspruch 1 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A bis 10 sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package.
    • 2A bis 2B sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package.
    • 3 ist eine Querschnittsansicht eines erfindungsgemäßen Chip-Package.
    • 4A bis 41 sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package.
    • 5A bis 5F sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen.
    • 6A bis 6E sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen.
    • 7 ist eine Querschnittsansicht einer Package-Struktur gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Einige Ausführungsformen der Offenbarung sind beschrieben. 1A bis 1O sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen. Zusätzliche Arbeitsvorgänge können vor, während und/oder nach den in 1A bis 1O beschriebenen Stufen vorgesehen werden. Einige der beschriebenen Stufen können für andere Ausführungsformen ersetzt oder eliminiert werden. Zusätzliche Merkmale können der Halbleitervorrichtungsstruktur hinzugefügt werden. Einige der nachstehend beschriebenen Merkmale können für verschiedene Ausführungsformen ersetzt oder eliminiert werden. Obwohl einige Ausführungsformen derart besprochen werden, dass die Arbeitsvorgänge in einer bestimmten Reihenfolge durchgeführt werden, können diese Arbeitsvorgänge in einer anderen logischen Reihenfolge durchgeführt werden.
  • Wie in 1A dargestellt, werden ein Substrat 10 und ein Halbleiter-Die 20, der an das Substrat 10 gebondet werden soll, bereitgestellt. In einigen Ausführungsformen umfasst das Substrat 10 einen Halbleiterwafer, einen Abschnitt eines Halbleiterwafers, einen dielektrischen Wafer, einen Abschnitt eines dielektrischen Wafers, ein anderes geeignetes Substrat oder eine Kombination davon. Der Halbleiterwafer (wie z.B. ein Siliziumwafer) kann Vorrichtungselemente, wie z.B. aktive Bauelemente und/oder passive Bauelemente, enthalten. In einigen anderen Ausführungsformen enthält der Halbleiterwafer keine Vorrichtungselemente. Zum Beispiel ist der Halbleiterwafer ein leerer Siliziumwafer. Der dielektrische Wafer kann einen Glaswafer umfassen. In einigen anderen Ausführungsformen wurden ein oder mehrere Halbleiter-Dies (nicht dargestellt) an das Substrat 10 gebondet.
  • In einigen Ausführungsformen umfasst das Substrat 10 ein Halbleitersubstrat 100 und eine Verbindungsstruktur, die auf dem Halbleitersubstrat 100 ausgebildet ist, wie in 1A dargestellt. Die Verbindungsstruktur umfasst eine dielektrische Zwischenschicht 102 und leitfähige Pads 104. Die dielektrische Zwischenschicht 102 umfasst mehrere dielektrische Teilschichten. Mehrere leitfähige Kontakte, leitfähige Durchkontaktierungen und leitfähige Leitungen werden in der dielektrischen Zwischenschicht 102 ausgebildet. Abschnitte der leitfähigen Leitungen bilden die leitfähigen Pads 104.
  • In einigen Ausführungsformen umfasst die dielektrische Zwischenschicht 102 eine Teilschicht, die die leitfähigen Pads 104 abdeckt. Diese Teilschicht kann als eine Bondschicht dienen, um ein anschließendes Bonden mit dem Halbleiter-Die 20 (zum Beispiel mithilfe eines Fusionsbondprozesses) zu erleichtern. In diesen Fällen weist die Teilschicht auf den leitfähigen Pads 104 eine im Wesentlichen plane obere Fläche auf. Ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Polierprozess (CMP-Prozess), kann verwendet werden, um die Teilschicht mit der im Wesentlichen planen oberen Fläche zu versehen. In einigen anderen Ausführungsformen werden einige oder alle der leitfähigen Pads 104 freigelegt, ohne in der dielektrischen Zwischenschicht 102 vollständig vergraben zu sein. Die oberen Flächen der leitfähigen Pads 104 können im Wesentlichen komplanar mit der oberen Fläche der dielektrischen Zwischenschicht 102 sein.
  • Wie in 1A dargestellt, umfasst der Halbleiter-Die 20 ein Halbleitersubstrat 200 und eine Verbindungsstruktur, die auf dem Halbleitersubstrat 200 ausgebildet ist. Die Verbindungsstruktur umfasst eine dielektrische Zwischenschicht 202 und leitfähige Pads 204. Die Verbindungsstruktur des Halbleiter-Die 20 kann der Verbindungsstruktur des Substrats 10 ähnlich sein. In einigen Ausführungsformen werden die leitfähigen Pads 204 in der dielektrischen Zwischenschicht 202 vergraben. In einigen anderen Ausführungsformen sind die oberen Flächen der leitfähigen Pads 204 im Wesentlichen komplanar mit der oberen Fläche der dielektrischen Zwischenschicht 202.
  • Verschiedene Vorrichtungselemente werden in dem Halbleitersubstrat 200 ausgebildet. Zu Beispielen der verschiedenen Vorrichtungselemente gehören Transistoren (z.B. Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJT), Hochvolt-Transistoren, Hochfrequenztransistoren, p-Kanal- und/oder n-Kanal-Feldeffekttransistoren (PFETs/NFETs) usw.), Dioden, andere geeignete Elemente. Verschiedene Prozesse, die ein Abscheiden, Ätzen, eine Implantation, eine Fotolithografie, ein Ausheilen und/oder andere geeignete Prozesse umfassen, können verwendet werden, um die verschiedenen Vorrichtungselemente auszubilden. Die Vorrichtungselemente werden über die Verbindungsstruktur des Halbleiter-Dies 20 verbunden, um die integrierte Schaltungsvorrichtung auszubilden, wie z.B. eine Logikvorrichtung, eine Speichervorrichtung (z.B. einen statischen Direktzugriffspeicher, SRAM), eine Hochfrequenzvorrichtung (HF-Vorrichtung), eine Eingabe-/Ausgabevorrichtung (I/O-Vorrichtung), eine System-on-Chip-Vorrichtung (SoC-Vorrichtung), Kombinationen davon oder andere Arten von Vorrichtungen.
  • Wie in 1B dargestellt, wird gemäß einigen Ausführungsformen der Halbleiter-Die 20 an das Substrat 10 gebondet. Eine Vielfalt von Bondprozessen kann verwendet werden, um den Halbleiter-Die 20 mit dem Substrat 10 zu bonden. In einigen Ausführungsformen werden der Halbleiter-Die 20 und das Substrat 10 mithilfe eines Fusionsbondens zusammengebondet. Das Fusionsbonden kann ein Oxid-zu-Oxid-Bonden sein. In einigen Ausführungsformen wird der Halbleiter-Die 20 über dem Substrat 10 derart angeordnet, dass die dielektrischen Zwischenschichten 102 und 202 in direktem Kontakt miteinander stehen. Danach kann eine Wärmebehandlung verwendet werden, um das Fusionsbonden zwischen den dielektrischen Zwischenschichten 102 und 202 zu erzielen. Während des Fusionsbondens kann die in 1B dargestellte Struktur auf eine Temperatur in einem Bereich von ungefähr 150 Grad C bis ungefähr 300 Grad C erwärmt werden.
  • In einigen anderen Ausführungsformen werden der Halbleiter-Die 20 und das Substrat 10 mithilfe eines Hybridbondens zusammengebondet. Das Hybridbonden kann ein Oxid-zu-Oxid-Bonden und ein Metall-zu-Metall-Bonden umfassen. In einigen Ausführungsformen wird der Halbleiter-Die 20 über dem Substrat 10 angeordnet. Folglich stehen die dielektrischen Zwischenschichten 102 und 202 in direktem Kontakt miteinander, und einige der leitfähigen Pads 104 und 204 stehen in direktem Kontakt miteinander. Danach kann eine Wärmebehandlung verwendet werden, um das Hybridbonden zwischen den dielektrischen Zwischenschichten 102 und 202 und zwischen den leitfähigen Pads 104 und 204 zu erzielen. Während des Hybridbondens kann die in 1B dargestellte Struktur auf eine Temperatur in einem Bereich von ungefähr 300 Grad C bis ungefähr 450 Grad C erwärmt werden.
  • Obwohl die Vorderseite (in der die Verbindungsstruktur ausgebildet wird) des Halbleiter-Die 20 dem Substrat 10 zugewandt ist, sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen anderen Ausführungsformen wird der Halbleiter-Die 20 auf dem Kopf angeordnet, so dass die Rückseite des Halbleiter-Die 20 dem Substrat 10 zugewandt ist. Mit anderen Worten befindet sich die Rückseite des Halbleiter-Die 20 zwischen der Vorderseite und dem Substrat 10. In diesen Fällen wird der Halbleitersubstrat 200 an die dielektrische Zwischenschicht 102 gebondet. In einigen Ausführungsformen wird ein dielektrischer Film, wie z.B. ein Oxidfilm, über dem Halbleitersubstrat 200 ausgebildet, um das Bonden mit der dielektrischen Zwischenschicht 102 zu erleichtern. In einigen Ausführungsformen ist der dielektrische Film ein nativer Oxidfilm, der auf der Fläche des Halbleitersubstrats 200 aufgewachsen wird.
  • Wie in 1C dargestellt, wird gemäß einigen Ausführungsformen der Halbleiter-Die 20 gedünnt. In einigen Ausführungsformen wird ein Abschnitt des Halbleitersubstrats 200 entfernt, so dass der Halbleiter-Die 20 gedünnt wird. In einigen Ausführungsformen wird ein Planarisierungsprozess verwendet, um das Dünnen des Halbleiter-Die 20 zu erzielen. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen geeigneten Prozess oder eine Kombination davon umfassen.
  • Wie in 1D dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 206 über dem Substrat 10 abgeschieden, um den Halbleiter-Die 20 zu kapseln. Die dielektrische Schicht 206 umgibt den Halbleiter-Die 20 und deckt ihn ab. Die dielektrische Schicht 206 kann verwendet werden, um den Halbleiter-Die 20 zu schützen. In einigen Ausführungsformen steht die dielektrische Schicht 206 in direktem Kontakt mit dem Halbleiter-Die 20. In einigen Ausführungsformen steht die dielektrische Schicht 206 in direktem Kontakt mit Seitenflächen und der Rückfläche des Halbleitersubstrats 200. Die in 1D dargestellte Struktur kann als ein Chip-Package verwendet werden. Alternativ kann die in 1D dargestellte Struktur ferner in eine andere Package-Struktur integriert werden.
  • In einigen Ausführungsformen wird die dielektrische Schicht 206 im Wesentlichen aus einem Halbleiteroxidmaterial gefertigt. Die dielektrische Schicht 206 wird zum Beispiel aus Siliziumoxid gefertigt. In einigen Ausführungsformen wird ein Hauptabschnitt der dielektrischen Schicht 206 aus einem Halbleiteroxidmaterial, wie z.B. Siliziumoxid, gefertigt. In einigen Ausführungsformen umfasst die dielektrische Schicht 206 Siliziumoxid, Siliziumoxinitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), fluoriertes Silikatglas (FSG), ein Low-k-Material, ein anderes geeignetes Material oder eine Kombination davon. In einigen Ausführungsformen ist die dielektrische Schicht 206 eine einfache Schicht. In einigen anderen Ausführungsformen umfasst die dielektrische Schicht 206 mehrere Teilschichten. In einigen Ausführungsformen werden die meisten Teilschichten aus einem Halbleiteroxidmaterial gefertigt. Eine oder einige der Teilschichten können aus einem Halbleiternitridmaterial, Halbleiteroxinitridmaterial oder einem Halbleiterkarbidmaterial gefertigt werden und können als eine Ätzstoppschicht dienen.
  • In einigen Ausführungsformen ist die dielektrische Schicht 206 im Wesentlichen frei von einem Polymermaterial. In einigen Ausführungsformen befindet sich weder eine Moldmasse noch ein Underfillmaterial zwischen der dielektrischen Schicht 206 und dem Halbleiter-Die 20. Da die dielektrische Schicht 206 im Wesentlichen frei von einem Polymermaterial oder einem Moldmassenmaterial ist, sind die Wärmeausdehnungskoeffizienten (CTE) der dielektrischen Schicht 206, des Halbleiter-Die 20 und des Substrats 20 ähnlich. Daher kann eine aufgrund von CTE-Diskrepanz auftretende Verwölbung reduziert oder verhindert werden. Die Qualität und Zuverlässigkeit des Chip-Package sind verbessert.
  • In einigen Ausführungsformen wird die dielektrische Schicht 206 unter Verwendung eines Gasphasenabscheidungsprozesses abgeschieden. Der Gasphasenabscheidungsprozess kann einen chemischen Gasphasenabscheidungsprozess (CVD-Prozess), einen Atomlagenabscheidungsprozess (ALD-Prozess), einen physikalischen Gasphasenabscheidungsprozess (PVD-Prozess), einen anderen geeigneten Prozess oder eine Kombination davon umfassen. In einigen Ausführungsformen wird ein Planarisierungsprozess durchgeführt, um die dielektrische Schicht 206 mit einer im Wesentlichen planen oberen Fläche zu versehen. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen geeigneten Prozess oder eine Kombination davon umfassen.
  • Jedoch sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen anderen Ausführungsformen wird die dielektrische Schicht 206 aus einer Moldmasse gefertigt.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen Ausführungsformen werden ein oder mehrere leitfähige Merkmale in dem Chip-Package ausgebildet, um eine elektrische Verbindung in vertikaler Richtung vorzusehen.
  • Wie in 1E dargestellt, werden gemäß einigen Ausführungsformen eine Ätzstoppschicht 208 und eine dielektrische Schicht 210 über der dielektrischen Schicht 206 abgeschieden. Die Ätzstoppschicht 208 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, einem anderen geeigneten Material oder einer Kombination davon gefertigt werden. Die dielektrische Schicht 210 kann aus einem Material gefertigt werden, das jenem der dielektrischen Schicht 206 ähnlich oder gleich ist. In einigen Ausführungsformen wird jede von der der Ätzstoppschicht 208 und der dielektrischen Schicht 210 unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden. In einigen anderen Ausführungsformen werden die Ätzstoppschicht 208 und/oder die dielektrische Schicht 210 nicht ausgebildet.
  • Wie in 1F dargestellt, wird gemäß einigen Ausführungsformen eine strukturierte Maskenschicht 212 über der dielektrischen Schicht 210 ausgebildet. Die Maskenschicht 212 kann eine Fotolackschicht sein und wird unter Verwendung eines fotolithografischen Prozesses strukturiert. Wie in 1F dargestellt, umfasst die strukturierte Maskenschicht 212 Öffnungen, die Positionen entsprechen, welche zum Ausbilden von leitfähigen Merkmalen entworfen sind.
  • Wie in 1G dargestellt, wird gemäß einigen Ausführungsformen ein Abschnitt der dielektrischen Schicht 210 entfernt, um Öffnungen 214 auszubilden, die die Ätzstoppschicht 208 freilegen. Die dielektrische Schicht 210 kann über die Öffnungen der strukturierten Maskenschicht 212 unter Verwendung eines Ätzprozesses teilweise entfernt werden. Danach wird die strukturierte Maskenschicht 212 entfernt.
  • Wie in 1H dargestellt, wird gemäß einigen Ausführungsformen eine andere strukturierte Maskenschicht 216 über der dielektrischen Schicht 210 und der durch die Öffnungen 214 freigelegten Ätzstoppschicht 208 ausgebildet. Das Material und das Verfahren zum Ausbilden der strukturierten Maskenschicht 216 können jenen der strukturierten Maskenschicht 212 ähnlich sein. Die strukturierte Maskenschicht 216 weist kleinere Öffnungen auf, die die Ätzstoppschicht 208 teilweise freilegen. Danach wird der freigelegte Abschnitt der Ätzstoppschicht 208 entfernt, wie in 1H dargestellt.
  • Wie in 1I dargestellt, werden gemäß einigen Ausführungsformen ein Abschnitt der dielektrischen Schicht 206 und ein Abschnitt des Halbleitersubstrats 200 entfernt, um Öffnungen 218 auszubilden. Einige der Öffnungen 218 legen die Verbindungsstruktur des Halbleiter-Die 20, wie z.B. die dielektrische Zwischenschicht 202, frei. Die Öffnungen 218 werden über die Öffnungen der strukturierten Maskenschicht 216 unter Verwendung eines Ätzprozesses ausgebildet. In einigen Ausführungsformen ist jede der Öffnungen 214 mit einer entsprechenden der Öffnungen 218 verbunden. In einigen Ausführungsformen ist jede der Öffnungen 214 breiter als die entsprechende der Öffnungen 218. Danach wird die strukturierte Maskenschicht 216 entfernt.
  • Wie in 1J dargestellt, wird gemäß einigen Ausführungsformen eine Isolationsschicht 220 über der dielektrischen Schicht 210 und Seitenwänden und unteren Seiten der Öffnungen 214 und 218 abgeschieden. Die Isolationsschicht 220 kann aus Siliziumoxinitrid, Siliziumoxid, Siliziumnitrid, Siliziumkarbid, einem anderen geeigneten Material oder einer Kombination davon gefertigt werden. Die Isolationsschicht 220 kann unter Verwendung eines CVD-Prozesses, eines PVD-Prozesses, eines Rotationsbeschichtungsprozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden werden.
  • Wie in 1K dargestellt, wird gemäß einigen Ausführungsformen die Isolationsschicht 220 teilweise entfernt, und Isolationselemente 222s, 222d und 224 auszubilden. Die Isolationselemente 222s können verwendet werden, um eine elektrische Isolation zwischen dem Halbleitersubstrat 200 und den anschließend in den Öffnungen 218 auszubildenden leitfähigen Merkmalen bereitzustellen. In einigen Ausführungsformen weist jedes der Isolationselemente 222s eine Dicke auf, die nicht gleichmäßig ist. In einigen Ausführungsformen wird jedes der Isolationselemente 222s entlang einer Richtung von der Oberseite des Isolationselements 222s zum Substrat 10 hin allmählich breiter, wie in 1K dargestellt. In einigen anderen Ausführungsformen sind die Dicken der Isolationselemente 222s im Wesentlichen gleich.
  • In einigen Ausführungsformen wird ein Ätzprozess (wie z.B. ein anisotroper Ätzprozess) verwendet, um die Isolationsschicht 220 teilweise zu entfernen. Die verbleibenden Abschnitte der Isolationsschicht 220 über Seitenwänden des Halbleitersubstrats 200 in den Öffnungen 218 bilden die Isolationselemente 222s. Die verbleibenden Abschnitte der Isolationsschicht 220 über Seitenwänden der Öffnungen 218, die nicht durch das Halbleitersubstrat 200 hindurchführen, bilden die Isolationselemente 222d. Die verbleibenden Abschnitte der Isolationsschicht 220 über Seitenwänden der Öffnungen 214 bilden die Isolationselemente 224. In einigen Ausführungsformen werden die Abschnitte der Isolationsschicht 220 über Seitenwänden der Öffnungen 214 ebenfalls während des Ätzprozesses entfernt. In diesen Fällen wird kein Isolationselement über Seitenwänden der Öffnungen 214 ausgebildet.
  • Wie in 1L dargestellt, wird gemäß einigen Ausführungsformen ein Ätzprozess verwendet, um die Öffnungen 218 weiter zum Substrat 10 hin zu verlängern. Während des Ätzprozesses werden Abschnitte der dielektrischen Zwischenschichten 202 und 102 entfernt. Folglich werden einige der leitfähigen Pads 204 des Halbleiter-Die 20 und einige der leitfähigen Pads 104 des Substrats 10 freigelegt. In einigen Ausführungsformen werden die Isolationselemente 222s aus einem Material gefertigt, das von jenen der dielektrischen Zwischenschichten 202 und 102 verschieden ist. Daher können die Isolationselemente 222s weiterhin bestehen bleiben, um das Halbleitersubstrat 200 nach dem Ätzprozess abzudecken und zu schützen.
  • Wie in 1M dargestellt, werden gemäß einigen Ausführungsformen leitfähige Merkmale 226s und 226d in den Öffnungen 214 und 218 ausgebildet. Wie in 1M dargestellt, führt eines der leitfähigen Merkmale 226s durch das Halbleitersubstrat 200 hindurch und steht mit einem der leitfähigen Pads 204 in elektrischem Kontakt. In einigen Ausführungsformen führt eines der leitfähigen Merkmale 226s durch das Halbleitersubstrat 200 und die Verbindungsstruktur des Halbleiter-Die 20 hindurch und steht mit einem der leitfähigen Pads 104 in elektrischem Kontakt. Wie vorstehend erwähnt, können die Isolationselemente 222s verwendet werden, um eine elektrische Isolation zwischen dem Halbleitersubstrat 200 und den leitfähigen Merkmalen 226s bereitzustellen. In einigen Ausführungsformen dient eines der leitfähigen Merkmale 226s als eine Durchkontaktierung, die mit einem der leitfähigen Pads 104 des Substrats 10 (wie z.B. eines Halbleiterchips) physisch verbunden ist. In diesen Fällen führt eines der leitfähigen Merkmale 226s vollständig durch den Halbleiter-Die 20 hindurch. In einigen Ausführungsformen führt das leitfähige Merkmal 226d durch die dielektrischen Schichten 210 und 206 hindurch und steht mit einem der leitfähigen Pads 104 in elektrischem Kontakt, wie in 1M dargestellt.
  • In einigen Ausführungsformen umfasst jedes der leitfähigen Merkmale 226s und 226d eine Sperrschicht und eine leitfähige Schicht. Die Sperrschicht kann aus Ta, TaN, Ti, TiN, einem anderen geeigneten Material oder einer Kombination davon gefertigt werden. Die Sperrschicht kann ein Stapel aus mehreren Teilschichten sein, wie z.B. ein Stapel aus TaN/Ta oder TiN/Ti. Die leitfähige Schicht kann aus Cu, Al, W, Au, Pt, einem anderen geeigneten Material oder einer Kombination davon gefertigt werden. In einigen Ausführungsformen wird eine Keimschicht über der Sperrschicht vor dem Ausbilden der leitfähigen Schicht ausgebildet. Die Keimschicht kann eine Cu-Schicht umfassen.
  • In einigen Ausführungsformen wird die Sperrschicht über der dielektrischen Schicht 210, den leitfähigen Pads 204 und 104 und Seitenwänden der Öffnungen 214 und 218 abgeschieden. Die Sperrschicht kann unter Verwendung eines CVD-Prozesses, eines PVD-Prozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden werden. Danach wird die Keimschicht über der Sperrschicht zum Beispiel unter Verwendung eines PVD-Prozesses (wie z.B. Sputtern), eines CVD-Prozesses, eines anderen Anwendungsprozesses oder einer Kombination davon abgeschieden. Dann wird die leitfähige Schicht über der Keimschicht zum Beispiel unter Verwendung eines Elektroplattierungsprozesses abgeschieden. Ein Planarisierungsprozess wird danach durchgeführt, um die Abschnitte der Sperrschicht, der Keimschicht und der leitfähigen Schicht außerhalb der Öffnungen 214 und 218 zu entfernen. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen geeigneten Prozess oder eine Kombination davon umfassen. Folglich bilden die verbleibenden Abschnitte der Sperrschicht, der Keimschicht und der leitfähigen Schicht die leitfähigen Merkmale 226s und 226d, wie in 1M dargestellt.
  • Danach wird eine Bondschicht 228 über der dielektrischen Schicht 210 und den leitfähigen Merkmalen 226s und 226d abgeschieden, wie in 1M gemäß einigen Ausführungsformen dargestellt. Die Bondschicht 228 wird verwendet, um ein anschließendes Bonden mit einem oder mehreren anderen Halbleiter-Dies zu erleichtern. Das Material und das Verfahren zum Ausbilden der Bondschicht 228 können jenen der dielektrischen Zwischenschicht 102 oder 202 ähnlich sein. In einigen anderen Ausführungsformen wird die Bondschicht 228 nicht ausgebildet.
  • Danach wird auf eine Weise, die den in 1A bis 1C dargestellten Arbeitsvorgängen ähnlich ist, ein Halbleiter-Die 30 über dem Halbleiter-Die 20 mithilfe der Bondschicht 228 gebondet, wie in 1N gemäß einigen Ausführungsformen dargestellt. In einigen Ausführungsformen steht die Bondschicht 228 in direktem Kontakt mit einer dielektrischen Zwischenschicht 302 des Halbleiter-Die 30. Die Bondschicht 228 und die dielektrische Zwischenschicht 302 werden mithilfe einer Art von Fusionsbonden (wie z.B. Oxid-zu-Oxid-Bonden) zusammengebondet. In einigen anderen Ausführungsformen wird die Bondschicht 228 nicht ausgebildet und die Oberseite eines der leitfähigen Merkmale 226s steht in direktem Kontakt mit einem leitfähigen Pad 304 des Halbleiter-Die 30. In diesen Fällen wird der Halbleiter-Die 30 über dem Halbleiter-Die 20 mithilfe einer Art von Hybridbonden, welches zum Beispiel ein Oxid-zu-Oxid-Bonden und ein Metall-zu-Metall-Bonden umfasst, gebondet.
  • Obwohl die Vorderseite (wo die Verbindungsstruktur ausgebildet wird) des Halbleiter-Die 30 dem Substrat 10 und/oder dem Halbleiter-Die 20 zugewandt ist, sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen anderen Ausführungsformen ist die Rückseite des Halbleiter-Die 30 dem Substrat 10 und/oder dem Halbleiter-Die 20 zugewandt. Mit anderen Worten befindet sich die Rückseite des Halbleiter-Die 30 zwischen der Vorderseite des Halbleiter-Die 30 und dem Substrat 10. In diesen Fällen wird ein Halbleitersubstrat 300 des Halbleiter-Die 30 an die Bondschicht 228 gebondet. In einigen Ausführungsformen wird ein dielektrischer Film, wie z.B. ein Oxidfilm, über dem Halbleitersubstrat 300 ausgebildet, um das Bonden mit der Bondschicht 228 zu erleichtern. Der dielektrische Film kann ein nativer Oxidfilm sein, der auf dem Halbleitersubstrat 300 aufgewachsen wird.
  • Danach wird auf eine ähnliche Weise wie bei den in 1D dargestellten Arbeitsvorgängen eine dielektrische Schicht 306 ausgebildet, um den Halbleiter-Die 30 zu kapseln, wie in 1N gemäß einigen Ausführungsformen dargestellt. Das Material und das Verfahren zum Ausbilden der dielektrischen Schicht 306 können jenen der dielektrischen Schicht 206 ähnlich sein. Danach werden gemäß einigen Ausführungsformen, auf eine ähnliche Weise wie bei den in 1E bis 1L dargestellten Arbeitsvorgängen, eine Ätzstoppschicht 308 und eine dielektrische Schicht 310 ausgebildet, und Öffnungen, die durch das Halbleitersubstrat 300 und die dielektrische Schicht 306 hindurchführen, werden ausgebildet. Einige der Öffnungen legen das leitfähige Pad 304 frei, einige der Öffnungen legen das leitfähige Merkmal 226s frei, und einige der Öffnungen legen das leitfähige Merkmal 226d frei. Isolationselemente 322s und 322d können ebenfalls ausgebildet werden.
  • Danach werden auf eine ähnliche Weise wie bei den in 1M dargestellten Arbeitsvorgängen leitfähige Merkmale 326s und 326d ausgebildet, wie in 1N gemäß einigen Ausführungsformen dargestellt. In einigen Ausführungsformen bilden eines der leitfähigen Merkmale 326s und eines der leitfähigen Merkmale 226s zusammen ein leitfähiges Merkmal, das durch die Halbleiter-Dies 30 und 20 hindurchführt. In einigen Ausführungsformen steht das leitfähige Merkmal (das 226s und 326s umfasst) in elektrischem Kontakt mit einem der leitfähigen Pads 104 des Substrats 10. In einigen Ausführungsformen bilden eines der leitfähigen Merkmale 326d und eines der leitfähigen Merkmale 226d zusammen ein leitfähiges Merkmal, das durch die dielektrischen Schichten 306 und 206 hindurchführt. In einigen Ausführungsformen steht das leitfähige Merkmal (das 226d und 326d umfasst) in elektrischem Kontakt mit einem der leitfähigen Pads 104 des Substrats 10.
  • Danach wird eine dielektrische Schicht 328 über der dielektrischen Schicht 310 und den leitfähigen Merkmalen 326s und 326d abgeschieden, wie in 1N gemäß einigen Ausführungsformen dargestellt. Die dielektrische Schicht 328 kann als eine Schutzschicht dienen, um die leitfähigen Merkmale 326s und 326d zu schützen. Die dielektrische Schicht 328 kann außerdem als eine Bondschicht verwendet werden, wenn vorgesehen ist, dass mehrere Halbleiter-Dies an das Halbleiter-Die 30 gebondet werden sollen. Das Material und das Verfahren zum Ausbilden der dielektrischen Schicht 328 können jenen der Bondschicht 228 ähnlich sein. Ähnliche Arbeitsvorgänge können wiederholt werden, um mehr Halbleiter-Dies über der in 1N dargestellten Struktur zu stapeln.
  • Wie in 1O dargestellt, werden gemäß einigen Ausführungsformen Umverteilungsschichten (RDL) 330 und eine Passivierungsschicht 332 über der dielektrischen Schicht 328 ausgebildet. Die Umverteilungsschichten 330 können teilweise freigelegt werden, um eine Landefläche für einen Verbinder, wie z.B. Lothügel, vorzusehen. In einigen Ausführungsformen werden die Umverteilungsschichten 330 aus Cu, Al, W, Au, Ti, Pt, Co, einem anderen geeigneten Material oder einer Kombination davon gefertigt. In einigen Ausführungsformen wird die Passivierungsschicht 332 aus Siliziumnitrid, Polyimid, einem anderen geeigneten Material oder einer Kombination davon gefertigt.
  • In einigen Ausführungsformen wird die dielektrische Schicht 328 strukturiert, um die leitfähigen Merkmale, wie z.B. die leitfähigen Merkmale 326s und 326d, freizulegen. Danach wird eine leitfähige Schicht abgeschieden und strukturiert, um die Umverteilungsschichten 330 auszubilden. Die leitfähige Schicht kann unter Verwendung eines Elektroplattierungsprozesses, eines PVD-Prozesses, eines CVD-Prozesses, eines stromlosen Plattierungsprozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden werden. Danach wird eine Passivierungsschicht 332 über der dielektrischen Schicht 328 und den Umverteilungsschichten 330 abgeschieden und strukturiert. Ein geeigneter Abscheidungsprozess, wie z.B. ein CVD-Prozess oder ein Rotationsbeschichtungsprozess, kann verwendet werden, um die Passivierungsschicht 332 abzuscheiden.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. Zum Beispiel können die leitfähigen Merkmale, die durch den Halbleiter-Die hindurchführen, vor dem Bondprozess zum Stapeln von Halbleiter-Dies ausgebildet werden. 2A bis 2B sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen.
  • Wie in 2A dargestellt, wird gemäß einigen Ausführungsformen ein Halbleiter-Die 40 bereitgestellt, der auf das Halbleitersubstrat 10 gebondet werden soll. Der Halbleiter-Die 40 umfasst ein Halbleitersubstrat 400 und eine Verbindungsstruktur, die eine dielektrische Zwischenschicht 402 und leitfähige Pads 404 umfasst. Der Halbleiter-Die 40 umfasst außerdem ein oder mehrere leitfähige Merkmale 426s, die in dem Halbleitersubstrat 400 ausgebildet wurden. Die leitfähigen Merkmale 426s können durch das Halbleitersubstrat 400 hindurchführen und entsprechend mit den leitfähigen Pads 404 elektrisch verbunden sein. Es können Isolationselemente oder Isolationsschichten (nicht dargestellt) zwischen den leitfähigen Merkmalen 426s und dem Halbleitersubstrat 400 ausgebildet werden.
  • Wie in 2B dargestellt, wird gemäß einigen Ausführungsformen der Halbleiter-Die 40 an das Substrat 10 gebondet. Obwohl die Rückseite des Halbleiter-Die 40 dem Substrat 10 zugewandt ist, sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen anderen Ausführungsformen wird der Halbleiter-Die 400 ähnlich der in 1B dargestellten Struktur derart angeordnet, dass die Vorderseite des Halbleiter-Die 40 dem Substrat 10 zugewandt ist. Der Halbleiter-Die 40 kann an das Substrat 10 mithilfe eines Fusionsbondens oder Hybridbondens gebondet werden, wie vorstehend erwähnt.
  • Danach wird eine dielektrische Schicht 406 ausgebildet, um den Halbleiter-Die 40 zu kapseln, wie in 2B gemäß einigen Ausführungsformen dargestellt. Das Material und das Verfahren zum Ausbilden der dielektrischen Schicht 406 können jenen der dielektrischen Schicht 206 ähnlich sein. Die in 2B dargestellte Struktur kann als ein Chip-Package verwendet werden oder sie kann in eine andere Package-Struktur integriert werden. In einigen anderen Ausführungsformen werden eine oder mehrere Ebenen von Halbleiter-Dies über dem Halbleiter-Die 40 gestapelt. Ausführungsformen der Offenbarung weisen viele Abwandlungen auf. In einigen anderen Ausführungsformen wird die dielektrische Schicht 406 aus einer Moldmasse gefertigt.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. 3 ist eine Querschnittsansicht eines Chip-Package gemäß einigen Ausführungsformen. 3 zeigt ein Chip-Package, das ähnlich jenem von 1O ist. In einigen Ausführungsformen umfasst das Substrat 10 leitfähige Merkmale 126, die durch das Halbleitersubstrat 100 hindurchführen. Die leitfähigen Merkmale 126 werden als Durchkontaktierungen verwendet und stellen elektrische Pfade zwischen Elementen bereit, die über gegenüberliegenden Seiten des Halbleitersubstrats 100 angeordnet sind. In einigen Ausführungsformen wird jedes der leitfähigen Merkmale 126 mit einem entsprechenden Verbinder 397, der über der Rückseite des Halbleitersubstrats 100 ausgebildet ist, elektrisch verbunden. In einigen Ausführungsformen werden Isolationselemente (nicht dargestellt) zwischen dem Halbleitersubstrat 100 und den leitfähigen Merkmalen 126 ausgebildet. Wie in 3 dargestellt, werden gemäß einigen Ausführungsformen Verbinder 399 über dem Halbleiter-Die 30 ausgebildet.
  • In einigen Ausführungsformen wird ein Halbleiter-Die 20' ebenfalls auf dem Substrat 10 gestapelt, wie in 3 gemäß einigen Ausführungsformen dargestellt. Der Halbleiter-Die 20' wird auf im Wesentlichen demselben Höhenniveau wie der Halbleiter-Die 20 angeordnet. Wie in 3 dargestellt, wird gemäß einigen Ausführungsformen ein leitfähiges Merkmal 326' derart ausgebildet, dass es sowohl durch die dielektrische Schicht 306 als auch 206 hindurchführt. In einigen Ausführungsformen wird die Öffnung, die das leitfähige Merkmal 326' enthält, nach dem Bonden des Halbleiter-Die 30 und dem Ausbilden der dielektrischen Schicht 306 ausgebildet.
  • In einigen Ausführungsformen umfassen das Substrat 10 und/oder die Halbleiter-Dies 20, 20' oder 30 Testpads, wie z.B. Testpads 104' und/oder 204'. Die Testpads 104' und/oder 204' werden zum elektrischen Testen verwendet. Mehrere Testvorgänge können durchgeführt werden, um sicherzustellen, dass das Substrat 10 und/oder die Halbleiter-Dies 20, 20' und/oder 30 gute Qualität aufweisen, bevor sie zusammengebondet werden. Daher sind die Qualität und Zuverlässigkeit des Chip-Package verbessert. In einigen Ausführungsformen werden die Testpads 104' und/oder 204' aus Al, W, Cu, Au, Ti, einem anderen geeigneten Material oder einer Kombination davon gefertigt. Es versteht sich jedoch, dass Ausführungsformen der Offenbarung nicht darauf beschränkt sind. In einigen anderen Ausführungsformen werden die Testpads 104' und/oder 204' nicht ausgebildet.
  • In einigen Ausführungsformen werden leitfähige Merkmale 226s als Durchkontaktierungen verwendet, die eine elektrische Verbindung mit dem Substrat 10 (wie z.B. einem Halbleiterchip) bilden. In einigen Ausführungsformen sind eines oder mehrere der leitfähigen Merkmale 226s mit leitfähigen Pads 104, die in der dielektrischen Zwischenschicht 102 des Substrats 10 ausgebildet sind, physisch verbunden. Das Substrat 10 kann ein Halbleiterchip oder ein Halbleiterwafer sein. In einigen Ausführungsformen werden Isolationselemente (nicht dargestellt) zwischen den leitfähigen Merkmalen 226s und dem Halbleitersubstrat 200 des Halbleiter-Die 20 ausgebildet. In einigen Ausführungsformen sind die Isolationselemente den in 1O dargestellten Isolationselementen 222s ähnlich.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. Zum Beispiel können einige oder alle der leitfähigen Merkmale, die durch das Halbleitersubstrat des Halbleiter-Die hindurchführen, ausgebildet werden, nachdem der Halbleiter-Die auf das Substrat oder einen anderen Halbleiter-Die gebondet wurde. Alternativ können einige oder alle der leitfähigen Merkmale, die durch das Halbleitersubstrat des Halbleiter-Die hindurchführen, ausgebildet werden, bevor der Halbleiter-Die auf das Substrat oder einen anderen Halbleiter-Die gebondet wird. Das Bonden zwischen dem Substrat und dem Halbleiter-Die oder das Bonden zwischen verschiedenen Halbleiter-Dies kann gemäß Anforderungen mithilfe eines Fusionsbondens oder eines Hybridbondens erzielt werden.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. 4A bis 4I sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen.
  • Wie in 4A dargestellt, werden gemäß einigen Ausführungsformen ein oder mehrere Halbleiter-Dies, wie z.B. die Halbleiter-Dies 20 und 20', über einem Trägersubstrat 600 angeordnet. Die Halbleiter-Dies 20 und 20' können auf das Trägersubstrat 600 mithilfe einer Haftschicht 602 gebondet werden. In einigen Ausführungsformen umfasst jeder der Halbleiter-Dies 20 und 20' ein Testpad 204'. Die Testpads 204' werden zum elektrischen Testen verwendet. Mehrere Testvorgänge können durchgeführt werden, um eine gute Qualität der Halbleiter-Dies 20 und 20' sicherzustellen, bevor sie auf das Trägersubstrat 600 gebondet werden. In einigen Ausführungsformen umfasst das Trägersubstrat 600 ein Halbleitersubstrat (wie z.B. einen Siliziumwafer), ein dielektrisches Substrat (wie z.B. einen Glaswafer), ein anderes geeignetes Substrat oder eine Kombination davon.
  • Wie in 4B dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 606 über dem Trägersubstrat 600 abgeschieden, um die Halbleiter-Dies 20 und 20' zu kapseln. Die dielektrische Schicht 606 umgibt die Halbleiter-Dies 20 und 20' und deckt sie ab. Die dielektrische Schicht 606 kann verwendet werden, um die Halbleiter-Dies 20 und 20' zu schützen. In einigen Ausführungsformen steht die dielektrische Schicht 206 in direktem Kontakt mit den Halbleiter-Dies 20 und 20'. In einigen Ausführungsformen sind das Material und das Verfahren zum Ausbilden der dielektrischen Schicht 606 jenen der dielektrischen Schicht 206 ähnlich. In einigen Ausführungsformen wird ein Planarisierungsprozess verwendet, um die dielektrische Schicht 606 mit einer im Wesentlichen planen oberen Fläche zu versehen.
  • Wie in 4C dargestellt, wird gemäß einigen Ausführungsformen die in 4B dargestellte Struktur auf das Substrat 10 gebondet. Die in 4B dargestellte Struktur kann auf das Substrat 10 mithilfe eines Wafer-zu-Wafer-Bondens gebondet werden. In einigen Ausführungsformen werden die dielektrische Schicht 606 und die dielektrische Zwischenschicht 102 des Substrats 10 mithilfe eines Fusionsbondens zusammengebondet. In einigen Ausführungsformen wird ein Abschnitt der dielektrischen Schicht 606 zwischen den Halbleiter-Dies 20 oder 20' und dem Substrat 10, das ein Halbleiterwafer oder ein Halbleiterchip sein kann, eingepfercht.
  • In einigen anderen Ausführungsformen werden einige der leitfähigen Pads 204 oder Testpads 204' der Halbleiter-Dies 20 und 20' nicht mit der dielektrischen Schicht 606 abgedeckt. Einige der leitfähigen Pads 104 oder der Testpads 104' des Substrats 10 können in direktem Kontakt mit einigen der leitfähigen Pads 204 oder der Testpads 204' der Halbleiter-Dies 20 und 20' stehen. In diesen Fällen wird die in 4B dargestellte Struktur auf das Substrat 10 mithilfe eines Hybridbondens gebondet. Das Hybridbonden kann ein Oxid-zu-Oxid-Bonden und ein Metall-zu-Metall-Bonden umfassen.
  • In einigen Ausführungsformen ist das Substrat 10 ein Wafer und umfasst die Testpads 104'. Die Testpads 104' werden zum elektrischen Testen verwendet. Mehrere Testvorgänge können durchgeführt werden, um vor dem Bonden eine gute Qualität des Substrats 10 sicherzustellen.
  • Wie in 4D dargestellt, werden gemäß einigen Ausführungsformen das Trägersubstrat 600 und die Haftschicht 602 entfernt. In einigen Ausführungsformen werden das Trägersubstrat 600 und die Haftschicht 602 gleichzeitig entfernt. In einigen anderen Ausführungsformen wird das Trägersubstrat 600 von der Haftschicht 602 entfernt. Danach wird die Haftschicht 602 von den Halbleiter-Dies 20 und 20' entfernt.
  • Wie in 4E dargestellt, wird gemäß einigen Ausführungsformen ein Planarisierungsprozess durchgeführt, um die dielektrische Schicht 606 zu dünnen. Nach dem Planarisierungsprozess sind die Flächen der dielektrischen Schicht 606 und der Halbleiter-Dies 20 und 20' im Wesentlichen komplanar. In einigen Ausführungsformen werden die Halbleiter-Dies 20 und 20' ebenfalls während des Planarisierungsprozesses gedünnt. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen geeigneten Prozess oder eine Kombination davon umfassen.
  • Danach wird eine Isolationsschicht 608 über der dielektrischen Schicht 606 und den Halbleiter-Dies 20 und 20' abgeschieden, wie in 4E gemäß einigen Ausführungsformen dargestellt. Die Isolationsschicht 608 kann verwendet werden, um mehrere leitfähige Merkmale, die nachträglich ausgebildet werden, elektrisch voneinander zu isolieren. In einigen Ausführungsformen wird die Isolationsschicht 608 aus Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, Siliziumkarbid, einem anderen geeigneten Material oder einer Kombination davon gefertigt. In einigen Ausführungsformen wird die Isolationsschicht 608 unter Verwendung eines CVD-Prozesses, eines Rotationsbeschichtungsprozesses, eines PVD-Prozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden.
  • Wie in 4F dargestellt, werden gemäß einigen Ausführungsformen, ähnlich wie in den in 1M oder 2 dargestellten Ausführungsformen, die leitfähigen Merkmale 226s und 226d ausgebildet. Ähnlich den in 1M dargestellten Ausführungsformen können Isolationselemente (nicht dargestellt) zwischen den leitfähigen Merkmalen 226s und dem Halbleitersubstrat 200 der Halbleiter-Dies 20 und 20' ausgebildet werden. Die Isolationselemente werden verwendet, um eine elektrische Isolation zwischen den leitfähigen Merkmalen 226s und dem Halbleitersubstrat 200 der Halbleiter-Dies 20 und 20' bereitzustellen.
  • Wie in 4G dargestellt, werden gemäß einigen Ausführungsformen eine Umverteilungsschicht 612 und eine dielektrische Schicht 610 über der Isolationsschicht 608 und den leitfähigen Merkmalen 226s und 226d ausgebildet. Das Ausbilden der Umverteilungsschicht 612 und der dielektrischen Schicht 610 kann mehrere Abscheidungs- und Strukturierungsprozesse umfassen.
  • Ähnlich den in 4A dargestellten Ausführungsformen werden ein oder mehrere Halbleiter-Dies, wie z.B. die Halbleiter-Dies 30 und 30', auf ein Trägersubstrat 600' unter Verwendung einer Haftschicht 602' gebondet, wie in 4H gemäß einigen Ausführungsformen dargestellt. Danach wird gemäß einigen Ausführungsformen, ähnlich den in 4B dargestellten Ausführungsformen, eine dielektrische Schicht 606' ausgebildet, um die Halbleiter-Dies 30 und 30' zu kapseln. Ähnlich den in 4C dargestellten Ausführungsformen werden dann die dielektrische Schicht 606' und die in 4G dargestellte Struktur mithilfe eines Hybridbondens gebondet, wie in 4H gemäß einigen Ausführungsformen dargestellt.
  • Wie in 4I dargestellt, werden gemäß einigen Ausführungsformen, ähnlich wie in den in 4F bis 4G dargestellten Ausführungsformen, leitfähige Merkmale 626s und 626d, eine Isolationsschicht 608', eine Umverteilungsschicht 612' und eine dielektrische Schicht 610' ausgebildet. Danach werden Passivierungsschichten 692 und 696, leitfähige Pads 694 und Verbinder 698 ausgebildet, wie in 4I gemäß einigen Ausführungsformen dargestellt.
  • In einigen Ausführungsformen sind die dielektrischen Schichten 606 und 606' im Wesentlichen frei von einem Polymermaterial. In einigen Ausführungsformen befindet sich weder eine Moldmasse noch ein Underfillmaterial zwischen der dielektrischen Schicht 606 und den Halbleiter-Dies 20 und 20' oder zwischen der dielektrischen Schicht 606' und den Halbleiter-Dies 30 und 30'. Da die dielektrischen Schichten 606 und 606' im Wesentlichen frei von einem Polymermaterial oder einem Moldmassenverbundmaterial sind, sind die Wärmeausdehnungskoeffizienten (CTE) der dielektrischen Schichten 606 und 606', der Halbleiter-Dies 20, 20', 30 und 30' und des Substrats 10 ähnlich. Daher kann eine aufgrund von CTE-Diskrepanz auftretende Verwölbung reduziert oder verhindert werden. Die Qualität und Zuverlässigkeit des Chip-Package sind verbessert.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen Ausführungsformen werden Dummy-Pads ausgebildet, um die Ebenheit des Halbleiter-Die oder des Substrats zu verbessern. Aufgrund der verbesserten Ebenheit wird der Bondprozess zum Stapeln von mehreren Halbleiter-Dies entsprechend verbessert. 5A bis 5F sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen.
  • Wie in 5A dargestellt, wird ein Halbleitersubstrat 700 bereitgestellt. In einigen Ausführungsformen ist das Halbleitersubstrat 700 ein Halbleiterwafer mit darin ausgebildeten Vorrichtungselementen. Eine Verbindungsstruktur wird über dem Halbleitersubstrat 700 ausgebildet. Die Verbindungsstruktur umfasst eine dielektrische Schicht 702a und leitfähige Pads 704a. In einigen Ausführungsformen sind die leitfähigen Pads 704a Abschnitte von oberen Metallleitungen der Verbindungsstruktur und werden als „obere Metalle“ bezeichnet. In einigen Ausführungsformen umfasst die Verbindungsstruktur mehrere dielektrische Schichten, mehrere leitfähige Leitungen und mehrere leitfähige Durchkontaktierungen.
  • In einigen Ausführungsformen sind die Materialien und Verfahren zum Ausbilden der leitfähigen Pads 704a und der dielektrischen Schicht 702a jeweils jenen der leitfähigen Pads 104 bzw. der dielektrischen Zwischenschicht 102 ähnlich. In einigen Ausführungsformen wird eine Sperrschicht 703a zwischen den leitfähigen Pads 704a und der dielektrischen Schicht 702a ausgebildet.
  • In einigen Ausführungsformen wird eine Passivierungsschicht 702b über der dielektrischen Schicht 702a und den leitfähigen Pads 704a ausgebildet, wie in 5A dargestellt. Die Passivierungsschicht 702b weist eine Öffnung auf, die eines der leitfähigen Pads 704a freilegt. In einigen Ausführungsformen wird die Passivierungsschicht 702b aus Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, einem anderen geeigneten Material oder einer Kombination davon gefertigt. In einigen Ausführungsformen wird ein leitfähiges Merkmal, wie z.B. ein Testpad 704', über dem einen freigelegten der leitfähigen Pads 704a ausgebildet. Das Testpad 704' wird zum elektrischen Testen verwendet. In einigen Ausführungsformen ist das Testpad 704' ein Aluminiumpad. Mehrere Testvorgänge können durchgeführt werden, um eine gute Qualität der in dem Halbleitersubstrat 700 ausgebildeten Vorrichtungselemente sicherzustellen.
  • Danach wird eine dielektrische Schicht 702c über der Passivierungsschicht 702b und dem Testpad 704' abgeschieden, wie in 5B gemäß einigen Ausführungsformen dargestellt. In einigen Ausführungsformen sind das Material und das Verfahren zum Ausbilden der dielektrischen Schicht 702c jenen der dielektrischen Zwischenschicht 102 ähnlich. In einigen Ausführungsformen wird ein Planarisierungsprozess verwendet, um die dielektrische Schicht 702c mit einer im Wesentlichen planen oberen Fläche zu versehen. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen geeigneten Prozess oder eine Kombination davon umfassen.
  • Wie in 5C dargestellt, wird gemäß einigen Ausführungsformen ein leitfähiges Merkmal 704b über der dielektrischen Schicht 702c ausgebildet. Das leitfähige Merkmal 704b kann als eine leitfähige Durchkontaktierung verwendet werden, die mit einem der leitfähigen Pads 704a elektrisch verbunden ist. In einigen Ausführungsformen wird eine Sperrschicht 703b zwischen dem leitfähigen Merkmal 704b und der dielektrischen Schicht 702c ausgebildet. Ein oder mehrere fotolithografische und Ätzprozesse können verwendet werden, um eine Öffnung auszubilden, die durch die dielektrische Schicht 702c und die Passivierungsschicht 702b hindurchführt und eines der leitfähigen Pads 704a freilegt. Danach werden mehrere Abscheidungsprozesse verwendet, um mehrere Schichten über der Unterseite und den Seitenwänden der Öffnung abzuscheiden. Die mehreren Schichten können eine Sperrschicht, eine Keimschicht und eine leitfähige Schicht umfassen. Dann wird ein Planarisierungsprozess durchgeführt, um die Abschnitte der mehreren Schichten außerhalb der Öffnung zu entfernen. Folglich bilden die verbleibenden Abschnitte der mehreren Schichten die Sperrschicht 703b und das leitfähige Merkmal 704b.
  • Wie in 5D dargestellt, werden gemäß einigen Ausführungsformen eine Ätzstoppschicht 702d und eine dielektrische Schicht 702e über der dielektrischen Schicht 702c und dem leitfähigen Merkmal 704b abgeschieden. In einigen Ausführungsformen sind die Materialien und Verfahren zum Ausbilden der Ätzstoppschicht 702d und der dielektrischen Schicht 702e jenen der Ätzstoppschicht 208 bzw. der dielektrischen Schicht 210 ähnlich.
  • Wie in 5E dargestellt, werden gemäß einigen Ausführungsformen ein leitfähiges Merkmal 704c und ein Dummy-Merkmal (oder Dummy-Pad) 705 in der dielektrischen Schicht 702e ausgebildet. In einigen Ausführungsformen wird eine Sperrschicht zwischen dem leitfähigen Merkmal 704c und der dielektrischen Schicht 702e und/oder zwischen dem Dummy-Merkmal 705 und der dielektrischen Schicht 702e ausgebildet. In einigen Ausführungsformen werden mehrere Öffnungen in der dielektrischen Schicht 702e und der Ätzstoppschicht 702d unter Verwendung eines fotolithografischen Prozesses und eines Ätzprozesses ausgebildet. Eine der Öffnungen legt das leitfähige Merkmal 704b frei.
  • Danach werden mehrere Abscheidungsprozesse verwendet, um mehrere Schichten über der Unterseite und den Seitenwänden der Öffnung abzuscheiden. Die mehreren Schichten können eine Sperrschicht, eine Keimschicht und eine leitfähige Schicht umfassen. Dann wird ein Planarisierungsprozess durchgeführt, um die Abschnitte der mehreren Schichten außerhalb der Öffnung zu entfernen. Folglich bilden die verbleibenden Abschnitte der mehreren Schichten die Sperrschicht 703c, das leitfähige Merkmal 704c und das Dummy-Merkmal 705. In einigen Ausführungsformen ist der Planarisierungsprozess ein Schleifprozess, ein anderer geeigneter Prozess oder eine Kombination davon. Folglich wird ein Substrat 70, das dem Substrat 10 ähnlich ist, ausgebildet, wie in 5E dargestellt. Das Substrat 70 kann ein Halbleiterwafer oder ein Halbleiterchip sein.
  • Das leitfähige Merkmal 704c und die Sperrschicht 703c können als ein Bondpad zum Bonden mit einem anderen Substrat, wie z.B. einem anderen Halbleiter-Die, verwendet werden. Gleichermaßen können das Dummy-Merkmal 705 und die Sperrschicht 703c als ein anderes Bondpad verwendet werden. Jedoch sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen anderen Ausführungsformen wird die Sperrschicht 703c nicht ausgebildet. In diesen Fällen werden das leitfähige Merkmal 704c und das Dummy-Merkmal 705 als die Bondpads verwendet.
  • In einigen Ausführungsformen liegt das leitfähige Merkmal 704b unter dem Bondpad, das durch das leitfähige Merkmal 704c und die Sperrschicht 703c gebildet ist, wie in 5F dargestellt. In einigen Ausführungsformen ist das leitfähige Merkmal 704b physisch mit dem Bondpad verbunden. In einigen Ausführungsformen liegt ein anderes leitfähiges Merkmal (wie z.B. das Testpad 704') unter dem Bondpad, das durch das Dummy-Merkmal 705 und die Sperrschicht 703c gebildet ist, wie in 5F dargestellt. In einigen Ausführungsformen ist das leitfähige Merkmal (wie z.B. das Testpad 704') von dem Bondpad isoliert. Zum Beispiel ist das leitfähige Merkmal (wie z.B. das Testpad 704') von dem Dummy-Merkmal 705 durch die dielektrische Schicht 702c isoliert.
  • Aufgrund des Dummy-Merkmals 705 sind die Flächen des Dummy-Merkmals 705, der dielektrischen Schicht 702e und des leitfähigen Merkmals 704c nach dem Planarisierungsprozess im Wesentlichen komplanar, was einen nachfolgenden Bondprozess erleichtert. In einigen Ausführungsformen werden mehrere Dummy-Merkmale in der dielektrischen Schicht 702e ausgebildet. In einigen Ausführungsformen sind diese Dummy-Merkmale, die das Dummy-Merkmal 705 umfassen, und andere leitfähige Merkmale, die das leitfähige Merkmal 704c umfassen, gleichmäßig über das Halbleitersubstrat 700 verteilt, um den Planarisierungsprozess zu erleichtern.
  • In manchen Fällen wird das Dummy-Merkmal 705 nicht ausgebildet. In diesen Fällen können einige Abschnitte der dielektrischen Schicht 702e nach dem Planarisierungsprozess zum Ausbilden des leitfähigen Merkmals 704c ausgespart sein, da dort kein Dummy-Merkmal zum Ausgleichen der Polierkraft vorhanden ist. Folglich kann der nachfolgende Bondprozess negativ beeinfluss werden.
  • Danach wird ein Substrat 80 auf das Substrat 70 gebondet, wie in 5F gemäß einigen Ausführungsformen dargestellt. In einigen Ausführungsformen ist das Substrat 80 ein Halbleiterwafer. In einigen anderen Ausführungsformen ist das Substrat 80 ein Halbleiter-Die. In einigen Ausführungsformen umfasst das Substrat 80 ein Halbleitersubstrat 800 und eine Verbindungsstruktur.
  • Ähnlich der Verbindungsstruktur des Substrats 70 kann die Verbindungsstruktur des Substrats 80 dielektrische Schichten 802a, 802c und 802e, eine Passivierungsschicht 802b, eine Ätzstoppschicht 802d, leitfähige Pads 804a, leitfähige Merkmale 804b und 804c, Sperrschichten 803a, 803b und 803c und ein Dummy-Merkmal 805 umfassen. Das leitfähige Merkmal 804c und die Sperrschicht 803c können als ein Bondpad verwendet werden. Das Dummy-Merkmal 805 und die Sperrschicht 803c können als ein anderes Bondpad verwendet werden. In einigen Ausführungsformen wird das Substrat 80 auf das Substrat 70 mithilfe der Bondpads gebondet, die jeweils auf den Substraten 70 und 80 ausgebildet wurden. Gleichermaßen sind aufgrund des Dummy-Merkmals 805 die Flächen des Dummy-Merkmals 805, der dielektrischen Schicht 802e und des leitfähigen Merkmals 804c im Wesentlichen komplanar. Daher ist der Bondprozess zum Zusammenbonden der Substrate 70 und 80 verbessert.
  • Wie in 5F dargestellt, wird gemäß einigen Ausführungsformen, ähnlich den in 1D dargestellten Ausführungsformen, die dielektrische Schicht 206 abgeschieden, um das Substrat 80 zu kapseln, damit ein Chip-Package ausgebildet wird. In einigen Ausführungsformen werden Prozesse, die jenen in 1E bis 1O dargestellten ähnlich sind, durchgeführt, um ein Chip-Package auszubilden, das mehrere Halbleiter-Dies umfasst. In einigen Ausführungsformen wird das Dummy-Merkmal 705 mit keinem leitfähigen Merkmal, das durch die dielektrische Schicht 206 hindurchführt, elektrisch verbunden.
  • In den in 5A bis 5F dargestellten Ausführungsformen werden Bondpads zum Bonden der Substrate 70 und 80 verwendet. In einigen Ausführungsformen werden in den in 1A bis 1O und 3 dargestellten Ausführungsformen Bondpads verwendet, um den Bondprozess zu unterstützen. In einigen Ausführungsformen werden Durchkontaktierungen, die den leitfähigen Merkmalen 226s, 226d ähnlich sind, in dem Substrat 80 ausgebildet, um eine elektrische Verbindung mit dem Substrat 70 zu bilden. Eine der Durchkontaktierungen kann durch die dielektrische Schicht 206 hindurchführen und mit einem der leitfähigen Pads 704 des Substrats 70 (wie z.B. eines Halbleiterchips) physisch verbunden sein. Eine der Durchkontaktierungen kann durch das Halbleitersubstrat 800 des Substrats 80 (wie z.B. eines Halbleiter-Die) hindurchführen und mit einem der leitfähigen Pads 704a des Substrats 70 (wie z.B. eines Halbleiterchips) physisch verbunden sein.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen anderen Ausführungsformen wird die dielektrische Schicht 206 aus einer Moldmasse gefertigt.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. Zum Beispiel ist das Ausbilden des Dummy-Merkmals nicht auf in 5A bis 5F dargestellte Verfahren beschränkt. 6A bis 6E sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Ausbilden eines Chip-Package gemäß einigen Ausführungsformen.
  • Wie in 6A dargestellt, wird gemäß einigen Ausführungsformen eine Keimschicht 903 über der in 5C dargestellten Struktur abgeschieden. In einigen Ausführungsformen wird eine Sperrschicht (nicht dargestellt) über der in 5C dargestellten Struktur vor dem Abscheiden der Keimschicht 903 abgeschieden.
  • Wie in 6B dargestellt, wird gemäß einigen Ausführungsformen eine Maskenschicht 904 über der Keimschicht 903 ausgebildet. Die Maskenschicht 904 weist Öffnungen auf, die die Keimschicht 903 freilegen. Die Öffnungen definieren die Positionen, an denen das leitfähige Merkmal 704c und das Dummy-Merkmal 705 ausgebildet werden. In einigen Ausführungsformen wird die Maskenschicht 904 aus einem Fotolackmaterial gefertigt. Ein fotolithografischer Prozess kann zum Ausbilden der Öffnungen verwendet werden. Danach wird ein Elektroplattierungsprozess oder ein anderer geeigneter Prozess verwendet, um leitfähiges Material über den durch die Öffnungen freigelegten Abschnitten der Keimschicht 903 abzuscheiden. Folglich werden das leitfähige Merkmal 704c und das Dummy-Merkmal 705 ausgebildet. In einigen Ausführungsformen füllt das leitfähige Material die Öffnungen nicht vollständig.
  • Wie in 6C dargestellt, wird gemäß einigen Ausführungsformen die Maskenschicht 904 entfernt und die Keimschicht 903 wird teilweise entfernt. In einigen Ausführungsformen werden das leitfähige Merkmal 704c und das Dummy-Merkmal 705 als eine Maske verwendet, und ein Ätzprozess wird durchgeführt, um die Keimschicht teilweise zu entfernen. In einigen Ausführungsformen werden Abschnitte der Keimschicht 903, die sich unterhalb des leitfähigen Merkmals 704c und des Dummy-Merkmals 705 befinden, entfernt, wie in 6C dargestellt.
  • Wie in 6D dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 702e' über der dielektrischen Schicht 702c derart abgeschieden, dass sie das leitfähige Merkmal 704c und das Dummy-Merkmal 705 umgibt. In einigen Ausführungsformen wird ein Planarisierungsprozess durchgeführt, so dass Flächen der dielektrischen Schicht 702e', des leitfähigen Merkmals 704c und des Dummy-Merkmals 705 im Wesentlichen komplanar sind. Aufgrund des Dummy-Merkmals 705 sind die Flächen des Dummy-Merkmals 705, der dielektrischen Schicht 702e' und des leitfähigen Merkmals 704c nach dem Planarisierungsprozess im Wesentlichen komplanar, was einen nachfolgenden Bondprozess erleichtert. In einigen Ausführungsformen werden mehrere Dummy-Merkmale in der dielektrischen Schicht 702e ausgebildet. In einigen Ausführungsformen sind diese Dummy-Merkmale, die das Dummy-Merkmal 705 umfassen, und andere leitfähige Merkmale, die das leitfähige Merkmal 704c umfassen, gleichmäßig über das Halbleitersubstrat 700 verteilt, um den Planarisierungsprozess zu erleichtern.
  • Wie in 6E dargestellt, wird, ähnlich den in 5F dargestellten Ausführungsformen, ein Substrat 80' auf das Substrat 70' gebondet, wie in 6E gemäß einigen Ausführungsformen dargestellt. In einigen Ausführungsformen ist das Substrat 80' ein Halbleiterwafer. In einigen anderen Ausführungsformen ist das Substrat 80' ein Halbleiter-Die. In einigen Ausführungsformen umfasst das Substrat 80', ähnlich dem Substrat 80, ein Halbleitersubstrat 800 und eine Verbindungsstruktur. Ähnlich der Verbindungsstruktur des Substrats 70' oder des Substrats 80 kann die Verbindungsstruktur des Substrats 80' die dielektrischen Schichten 802a, 802c und 802e', die Passivierungsschicht 802b, die Ätzstoppschicht 802d, die leitfähigen Pads 804a, die leitfähigen Merkmale 804b und 804c, die Sperrschichten 803a, 803b und 803c, eine Keimschicht 903' und das Dummy-Merkmal 805 umfassen. Gleichermaßen sind aufgrund des Dummy-Merkmals 805 die Flächen des Dummy-Merkmals 805, der dielektrischen Schicht 802e' und des leitfähigen Merkmals 804c komplanar. Daher ist der Bondprozess zum Zusammenbonden der Substrate 70' und 80' verbessert.
  • Wie in 6E dargestellt, wird gemäß einigen Ausführungsformen, ähnlich den in 1D dargestellten Ausführungsformen, die dielektrische Schicht 206 abgeschieden, um das Substrat 80' zu kapseln, damit ein Chip-Package ausgebildet wird. In einigen Ausführungsformen werden Prozesse, die jenen in 1E bis 1O dargestellten ähnlich sind, durchgeführt, um ein Chip-Package auszubilden, das mehrere Halbleiter-Dies umfasst.
  • Die vorstehend erwähnten Dummy-Merkmale (oder Dummy-Pads) können in vielen Ausführungsformen der Offenbarung verwendet werden. In einigen Ausführungsformen werden die Dummy-Merkmale in den in 1D, 1M, 1N, 1O, 2B, 3, 4F oder 4I dargestellten Ausführungsformen ausgebildet.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. Wie vorstehend erwähnt, kann das Chip-Package gemäß Ausführungsformen der Offenbarung ferner in eine andere Package-Struktur integriert werden. In einigen Ausführungsformen wird ferner das in den in 1D, 1M, 1N, 1O, 2B, 3, 4F, 41, 5F oder 6E dargestellten Ausführungsformen gezeigte Chip-Package in einer integriertem Fanout-Package-Struktur (InFO-Package-Struktur) gehäust.
  • 7 ist eine Querschnittsansicht einer Package-Struktur gemäß einigen Ausführungsformen. In einigen Ausführungsformen umfasst die Package-Struktur eine Moldmassenschicht 1004, die ein Element 1002 teilweise oder vollständig kapselt. In einigen anderen Ausführungsformen umfasst das Element 1002 einen Halbleiter-Die. In einigen anderen Ausführungsformen ist das Element 1002 ein Chip-Package. Das Chip-Package umfasst die in 1D, 1M, 1N, 1O, 2B, 3, 4F, 41, 5F oder 6E dargestellten Ausführungsformen.
  • In einigen Ausführungsformen umfasst die Package-Struktur eine oder mehrere Package-Durchkontaktierungen 1006, die durch die Moldmassenschicht 1004 hindurchführen. In einigen Ausführungsformen werden ein oder mehrere Halbleiter-Dies 1008 über Umverteilungsschichten 1012 angeordnet, die auf der Moldmassenschicht 1004 und dem Element 1002 ausgebildet sind, wie in 7 dargestellt. In einigen Ausführungsformen werden Verbinder 1010 über anderen Seiten der Moldmassenschicht 1004 und des Elements 1002 ausgebildet. In einigen Ausführungsformen bilden die Package-Durchkontaktierungen 1006 elektrische Verbindungen zwischen den Halbleiter-Dies 1008 und den Verbindern 1010. In einigen Ausführungsformen bilden einige der Umverteilungsschichten 1012 elektrische Verbindungen zwischen den Halbleiter-Dies 1008 und den Halbleiter-Dies in dem Element 1002.
  • Viele Abwandlungen und/oder Modifikationen können an Ausführungsformen der Offenbarung vorgenommen werden. In einigen Ausführungsformen werden die vorstehend erwähnte Fan-out-Package-Struktur oder das in den in 1D, 1M, 1N, 1O, 2B, 3, 4F, 41, 5F oder 6E gezeigten Ausführungsformen dargestellte Chip-Package ferner in einer Chip-on-Wafer-on-Substrat-Package-Struktur (CoWoS-Package-Struktur) gehäust.
  • Ausführungsformen der Offenbarung stapeln einen oder mehrere Halbleiter-Dies über einem Substrat. Leitfähige Merkmale, die durch den Halbleiter-Die oder die dielektrische Schicht hindurchführen, werden ebenfalls ausgebildet, um eine elektrische Verbindung in vertikaler Richtung bereitzustellen. Die Größe des Chip-Package wird weiter reduziert. Die Halbleiter-Dies werden unter Verwendung einer dielektrischen Schicht, die im Wesentlichen aus einem Halbleiteroxidmaterial gefertigt wird, gekapselt. Daher sind die Wärmeausdehnungskoeffizienten der dielektrischen Schicht, der Halbleiter-Dies und des Substrats ähnlich. Eine aufgrund von CTE-Diskrepanz auftretende Verwölbung kann reduziert oder verhindert werden. Die Qualität und Zuverlässigkeit des Chip-Package sind verbessert.

Claims (13)

  1. Chip-Package, umfassend: einen Halbleiterchip (10), der ein Halbleitersubstrat (100) und eine dielektrische Zwischenschicht (102) auf dem Halbleitersubstrat (100) umfasst; einen Halbleiter-Die (20) über dem Halbleiterchip (10); eine dielektrische Schicht (206), die den Halbleiter-Die (20) kapselt, wobei die dielektrische Schicht (206) frei von einem Polymermaterial ist; ein leitfähiges Merkmal (126), das durch das Halbleitersubstrat (100) des Halbleiterchips (10) hindurchführt; und einen Verbinder (397) unter dem Halbleitersubstrat (100), der elektrisch mit dem leitfähigen Merkmal (126) verbunden ist, wobei sich der Halbleiterchip (10) zwischen dem Halbleiter-Die (20) und dem Verbinder (397) befindet; und ein zweites leitfähiges Merkmal (226d), wobei das zweite leitfähige Merkmal (226d) aus einem oberen Abschnitt und einem unteren Abschnitt besteht, die kontinuierlich ausgebildet sind, wobei der obere Abschnitt durch die dielektrische Schicht (206) hindurchführt und seitlich vollständig von der dielektrischen Schicht (206) umgeben ist, und wobei der untere Abschnitt seitlich von der dielektrischen Zwischenschicht (102) des Halbleiterchips (10) umgeben ist.
  2. Chip-Package nach Anspruch 1, wobei sich keine Moldmasse zwischen der dielektrischen Schicht (206) und dem Halbleiter-Die (20) befindet.
  3. Chip-Package nach Anspruch 1 oder 2, das ferner ein drittes leitfähiges Merkmal (226s) umfasst, das durch ein Halbleitersubstrat (200) des Halbleiter-Die (20) hindurchführt.
  4. Chip-Package nach einem der vorhergehenden Ansprüche, ferner umfassend: ein Bondpad (703c, 704c) zwischen dem Halbleiterchip (70) und dem Halbleiter-Die (80); und ein viertes leitfähiges Merkmal (704b), das unter dem Bondpad (703c, 704c) liegt und physisch mit dem Bondpad (703c, 704c) verbunden ist, wobei sich das vierte leitfähige Merkmal (704b) zwischen dem Bondpad (703c, 704c) und dem Halbleiterchip (70) befindet und elektrisch mit einem ersten leitfähigen Pad (704a) des Halbleiterchips (70) verbunden ist.
  5. Chip-Package nach Anspruch 4, ferner umfassend: ein zweites Bondpad (705) zwischen dem Halbleiterchip (70) und dem Halbleiter-Die (80); und ein fünftes leitfähiges Merkmal (704`), das unter dem zweiten Bondpad (705) liegt und von dem zweiten Bondpad (705) isoliert ist, wobei sich das fünfte leitfähige Merkmal (704`) zwischen dem zweiten Bondpad (705) und dem Halbleiterchip (70) befindet und elektrisch mit einem zweiten leitfähigen Pad (704a) des Halbleiterchips (70) verbunden ist.
  6. Chip-Package nach Anspruch 5, wobei das fünfte leitfähige Merkmal (704') ein Testpad ist.
  7. Chip-Package nach Anspruch 6, wobei obere Flächen des Bondpads (704c) und des zweiten Bondpads (705) komplanar sind.
  8. Chip-Package nach einem der vorhergehenden Ansprüche, wobei ein Abschnitt der dielektrischen Schicht (206) zwischen dem Halbleiter-Die (20) und dem Halbleiterchip (10) angeordnet ist.
  9. Chip-Package nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schicht (206) aus einem Halbleiteroxidmaterial gefertigt ist.
  10. Chip-Package nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schicht (206) in direktem Kontakt mit dem Halbleiter-Die (20) steht.
  11. Chip-Package nach Anspruch 3, wobei das dritte leitfähige Merkmal (226s) durch eine Verbindungsstruktur des Halbleiter-Die (20) hindurchführt, damit sie in elektrischem Kontakt mit einem leitfähigen Pad (104) des Halbleiterchips (10) steht.
  12. Chip-Package nach einem der vorhergehenden Ansprüche, wobei das zweite leitfähige Merkmal (226d) in elektrischem Kontakt mit einem zweiten leitfähigen Pad (104) des Halbleiterchips (10) steht.
  13. Chip-Package nach Anspruch 12, wobei der zweite leitfähige Pad (104)in der dielektrischen Zwischenschicht (102) des Halbleiterchips (10) ausgebildet ist, wobei das zweite leitfähige Merkmal (226d) mit dem zweiten leitfähigen Pad (104) in physisch und elektrischem Kontakt steht.
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