KR20170046557A - 칩 패키지를 위한 구조체 및 형성 방법 - Google Patents

칩 패키지를 위한 구조체 및 형성 방법 Download PDF

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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

칩 패키지가 제공된다. 칩 패키지는, 반도체 칩과, 반도체 칩 위로의 반도체 다이를 포함한다. 또한, 칩 패키지는 반도체 다이 위로 있고, 반도체 다이를 캡슐화하는 유전층을 포함하고, 유전층은 실질적으로 반도체 산화물 재료로 이루어진다. 칩 패키지는 반도체 다이의 반도체 기판을 관통하여 반도체 칩의 도전성 패드를 물리적으로 연결하는 도전성 특징부를 더 포함한다.

Description

칩 패키지를 위한 구조체 및 형성 방법{STRUCTURE AND FORMATION METHOD FOR CHIP PACKAGE}
본 발명은 칩 패키지를 위한 구조체 및 형성 방법에 관한 것이다.
반도체 소자는 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 다른 전자 장치와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 소자의 제조는 반도체 기판 위로 절연층 또는 유전층, 도전층 및 반도체층을 순차적으로 부착하고, 반도체 기판 상에 회로 부품 및 요소를 형성하기 위하여 리소그래피 및 에칭 공정을 이용하여 다양한 재료층을 패터닝하는 것을 포함한다.
반도체 산업은 최소 특징(feature) 크기에서의 계속적인 감소에 의해 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속 개선하며, 이는 더 많은 부품이 주어진 면적 내로 집적될 수 있게 한다. 입출력(I/O) 연결부의 개수는 상당이 증가된다. 더 작은 면적 또는 더 작은 높이를 활용하는 더 작은 패키지 구조체가 반도체 소자를 패키징하기 위하여 개발된다. 예를 들어, 회로 밀도를 더 증가시키기 위한 시도로, 3차원(3D) IC가 연구되어 왔다.
반도체 소자의 밀도 및 기능을 개선하기 위하여 새로운 패키징 기술이 개발되어 왔다. 반도체 소자를 위한 이러한 상대적으로 새로운 종류의 패키징 기술은 제조 상의 도전 과제에 직면한다.
일부 실시예에 따라, 칩 패키지가 제공된다. 칩 패키지는, 반도체 칩과, 반도체 칩 위로의 반도체 다이를 포함한다. 또한, 칩 패키지는 반도체 다이 위로 있고, 반도체 다이를 캡슐화하는 유전층을 포함하고, 유전층은 실질적으로 반도체 산화물 재료로 제조된다. 칩 패키지는 반도체 다이의 반도체 기판을 관통하고 반도체 칩의 도전성 패드와 물리적으로 연결되는 도전성 특징부를 더 포함한다.
일부 실시예에 따라, 칩 패키지가 제공된다. 칩 패키지는, 반도체 칩과 반도체 칩 위의 반도체 다이를 포함한다. 또한, 칩 패키지는 반도체 다이를 캡슐화하는 유전층을 포함하고, 유전층은 실질적으로 폴리머 재료가 없다. 칩 패키지는 반도체 칩의 반도체 기판을 관통하는 도전성 특징부와, 반도체 기판 위로 있고 도전성 특징부에 전기적으로 연결된 커넥터를 더 포함한다. 반도체 칩은 반도체 다이와 커넥터 사이에 있다.
일부 실시예에 따라, 칩 패키지가 제공된다. 칩 패키지는, 반도체 칩과 반도체 칩에 접합된 반도체 다이를 포함한다. 반도체 다이는 반도체 칩과 직접 접촉한다. 또한, 칩 패키지는 반도체 다이의 반도체 기판을 관통하고 반도체 칩의 도전성 패드와 물리적으로 연결되는 도전성 특징부를 포함한다.
본 개시 내용의 양태들은 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들은 배율에 맞추어 작도되지 않은 것이 주목된다. 사실, 다양한 특징부의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1a 내지 1o는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 2a 및 2b는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 3은 일부 실시예에 따른 칩 패키지의 단면도이다.
도 4a 내지 4i는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 5a 내지 5f는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 6a 내지 6e는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 7은 일부 실시예에 따른 패키지 구조체의 단면도이다.
다음의 개시 내용은 제공된 내용의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 특징 위 또는 그 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록, 추가 특징들이 제1 및 제2 특징 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어는 도면에서 도시된 바와 같이 한 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해, 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 장치의 상이한 배향을 아우르도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
개시 내용의 일부 실시예가 설명된다. 도 1a 내지 1o는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다. 추가 동작이 도 1a 내지 1o에서 설명되는 스테이지 전에, 그 동안 그리고/또는 그 후에 제공될 수 있다. 설명되는 스테이지의 일부는 다른 실시예에서 대체되거나 제거될 수 있다. 추가 특징이 반도체 소자 구조체에 추가될 수 있다. 아래에서 설명되는 특징의 일부는 다른 실시예를 위하여 대체되거나 제거될 수 있다. 일부 실시예가 동작들이 특정 순서로 수행되는 것으로 논의되지만, 이러한 동작들은 다른 논리적 순서로 수행될 수 있다.
도 1a에 도시된 바와 같이, 기판(10) 및 기판(10)에 접합되는 반도체 다이(20)가 제공된다. 일부 실시예에서, 기판(10)은 반도체 웨이퍼, 반도체 웨이퍼으의 일부, 유전체 웨이퍼, 유전체 웨이퍼의 일부, 다른 적합한 기판 또는 이들의 조합을 포함한다. 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼)는 능동 소자 및/또는 수동 소자와 같은 소자 요소를 포함할 수 있다. 일부 다른 실시예에서, 반도체 웨어퍼는 어떠한 소자 요소도 포함하지 않는다. 예를 들어, 반도체 웨이퍼는 블랭크(blank) 실리콘 웨이퍼이다. 반도체 웨이퍼는 유리 웨이퍼를 포함할 수 있다. 일부 다른 실시예에서, 기판(10)에 접합된 하나 이상의 반도체 다이(미도시)가 있다.
일부 실시예에서, 도 1a에 도시된 바와 같이, 기판(10)은 반도체 기판(100)과, 반도체 기판(100) 상에 형성된 상호 연결 구조체를 포함한다. 상호 연결 구조체는 층간 유전층(102)과 도전성 패드(104)를 포함한다. 층간 유전층(102)은 다수의 유전 서브층을 포함한다. 다수의 도전성 콘택, 도전성 비아 및 도전성 라인이 층간 유전층(102) 내에 형성된다. 도전성 라인의 일부는 도전성 패드(104)를 형성한다.
일부 실시예에서, 층간 유전층(102)은 도전성 패드(104)를 덮는 서브층을 포함한다. 이 서브층은 (예를 들어, 융합 접합 공정을 통한) 반도체 다이(20)와의 이어지는 접합을 용이하게 하기 위한 접합층 역할을 할 수 있다. 이 경우에, 도전성 패드(104) 상의 서브층은 이후의 평탄한 상면을 가진다. CMP(chemical mechanical polishing)와 같은 평탄화 공정은 서브층에 실질적으로 평탄한 상면을 제공하는데 사용될 수 있다. 일부 다른 실시예에서, 층간 유전층(102)에 완전히 매립되지 않고서, 도전성 패드(104)의 일부 또는 전부가 노출된다. 도전성 패드(104)의 상면은 층간 유전층(102)의 상면과 실질적으로 동일 평면에 있을 수 있다.
도 1a에 도시된 바와 같이, 반도체 다이(20)는 반도체 기판(200)과, 반도체 기판(200) 상에 형성된 상호 연결 구조체를 포함한다. 상호 연결 구조체는 층간 유전층(202)과 도전성 패드(204)를 포함한다. 반도체 다이(20)의 상호 연결 구조체는 기판(10)의 상호 연결 구조체와 유사할 수 있다. 일부 실시예에서, 도전성 패드(204)는 층간 유전층(202) 내에 매립된다. 일부 다른 실시예에서, 도전성 패드(204)의 상면은 층간 유전층(202)의 상면과 실질적으로 동일 평면에 있다.
다양한 소자 요소가 반도체 기판(200) 내에 형성된다. 다양한 소자 요소의 예는 트랜지스터(예를 들어, MOSFET(metal oxide semiconductor field effect transistor), CMOS(complementary metal oxide semiconductor) 트랜지스터, BJT(bipolar junction transistor), 고전압 트랜지스터, 고주파수 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET) 등), 다이오드 또는 다른 적합한 요소를 포함한다. 부착(deposition), 에칭, 주입(implantation), 포토리소그래피, 어닐링(annealing) 및/또는 다른 적합한 공정을 포함하는 다양한 공정이 다양한 소자 요소를 형성하는데 사용될 수 있다. 소자 요소는, 논리 소자, 메모리 소자(예를 들어, SRAM(stagtic random access memory), RF(radio frequency) 소자, 입출력(I/O) 소자, SoC(system-on-chip) 소자, 이들의 조합 또는 다른 적용 가능한 종류의 소자와 같은 집적 회로 소자를 형성하기 위하여 반도체 다이(20)의 상호 연결 구조체를 통해 상호 연결된다.
도 1b에 도시된 바와 같이, 일부 실시예에 따라, 반도체 다이(20)가 기판(10)에 접합된다. 다양한 접합 공정이 반도체 다이(20)를 기판(10)과 접합하는데 사용될 수 있다. 일부 실시예에서, 반도체 다이(20)와 기판(10)은 융합 접합(fusion bonding)을 통해 서로 접합된다. 융합 접합은 산화물-산화물 접합일 수 있다. 일부 실시예에서, 반도체 다이(20)는 층간 유전층(102, 202)이 서로 직접 접촉하도록 기판(10) 위로 배치된다. 그 후에, 열처리가 층간 유전층(102, 202) 사이에서 융합 접합을 성취하기 위하여 사용될 수 있다. 융합 접합 동안, 도 1b에 도시된 구조체는 대략 150℃ 내지 대략 300℃의 범위의 온도로 가열될 수 있다.
일부 다른 실시예에서, 반도체 다이(20)와 기판(10)은 하이브리드 접합(hybrid bonding)을 통해 서로 접합된다. 하이브리드 접합은 산화물-산화물 접합과 금속-금속 접합을 포함할 수 있다. 일부 실시예에서, 반도체 다이(20)는 기판(10) 위로 배치된다. 그 결과, 층간 유전층(102, 202)은 서로 직접 접촉하고, 도전성 패드(104, 204)의 일부는 서로 직접 접촉한다. 그 후에, 열처리가 층간 유전층(102, 202) 사이에서 그리고 도전성 패드(104, 204) 사이에서 하이브리드 접합을 성취하기 위하여 사용될 수 있다. 하이브리드 접합 동안, 도 1b에 도시된 구조체는 대략 300℃ 내지 대략 450℃의 범위의 온도로 가열될 수 있다.
반도체 다이(20)의 앞측(상호 연결 구조체가 형성)이 기판(10)을 마주보지만, 본 개시 내용의 실시예는 이에 한정되지 않는다. 일부 다른 실시예에서, 반도체 다이(20)는 반도체 다이(20)의 뒷측이 기판(10)을 마주보도록 위아래가 바뀌어 마련된다. 다른 말로 하면, 반도체 다이(20)의 뒷측은 앞측과 기판(10) 사이에 있다. 이 경우에, 반도체 기판(200)은 층간 유전층(102)에 접합된다. 일부 실시예에서, 산화막과 같은 유전막이 층간 유전층(102)과의 접합을 용이하게 하기 위하여 반도체 기판(200) 위로 형성된다. 일부 실시예에서, 유전막은 반도체 기판(200)의 표면 상에 성장된 자연적인 산화막이다.
도 1c에 도시된 바와 같이, 일부 실시예에 따라 반도체 다이(20)가 박형화된다. 일부 실시예에서, 반도체 기판(200)의 일부는 반도체 다이(20)가 박형화되도록 제거된다. 일부 실시예에서, 평탄화 공정이 반도체 다이(20)의 박형화를 성취하기 위하여 사용된다. 평탄화 공정은 CMP 공정, 연마 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
도 1d에 도시된 바와 같이, 일부 실시예에 따라, 반도체 다이(20)를 캡슐화하기 위하여 유전층(206)이 기판(10) 위로 부착된다. 유전층(206)은 반도체 다이(20)를 둘러싸고 덮는다. 유전층(206)은 반도체 다이(20)를 보호하기 위하여 사용될 수 있다. 일부 실시예에서, 유전층(206)은 반도체 다이(20)와 직접 접촉한다. 일부 실시예에서, 유전층(206)은 반도체 기판(200)의 측면 및 배면과 직접 접촉한다. 도 1d에 도시된 구조체는 칩 패키지로서 사용될 수 있다. 이 대신에, 도 1d에 도시된 구조체는 다른 패키지 구조체로 더 통합될 수 있다.
일부 실시예에서, 유전층(206)은 실질적으로 반도체 산화물 재료로 제조된다. 예를 들어, 유전층(206)은 실질적으로 실리콘 산화물로 이루어진다. 일 부 실시예에서, 유전층(206)의 주요 부분은 실리콘 산화물, 실리콘 산화질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 저-k(low-k) 재료, 다른 적합한 재료 또는 이들의 조합을 포함한다. 일부 실시예에서, 유전층(206)은 단일 층이다. 일부 실시예에서, 유전층(206)은 다수의 서브층을 포함한다. 일부 실시예에서, 서브층의 대부분은 반도체 산화물로 이루어진다. 서브층 중 하나 또는 일부는 반도체 질화물 재료, 반도체 산화질화물 재료 또는 반도체 탄화물 재료로 제조될 수 있으며, 에칭 정지층 역할을 할 수 있다.
일부 실시예에서, 유전층(206)은 폴리머 재료가 실질적으로 없다. 일부 실시예에서, 유전층(206)과 반도체 다이(20) 사이에 몰딩 화합물 또는 언더필(underfill) 재료가 없다. 유전층(206)이 실질적으로 폴리머 재료 또는 몰딩 화합물 재료가 없기 때문에, 유전층(206), 반도체 다이(20) 및 기판(10)의 열 팽창 계수(coefficients of thermal expansion(CTE))는 유사하다. 따라서, CTE 불일치에 기인하는 뒤틀림은 감소되거나 방지될 수 있다. 칩 패키지의 품질 및 신뢰성이 개선된다.
일부 실시예에서, 유전층(206)은 기상 부착(vapor deposition) 공정에 의해 부착된다. 기상 부착 공정은 CVD(chemical vapor deposition) 공정, ALD(atomic layer deposition) 공정, PVD(physical vapor deposition) 공정, 다른 적용가능한 공정 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 평탄화 공정이 유전층(206)에 실질적으로 평탄한 상면을 제공하기 위하여 수행된다. 평탄화 공정은 CMP 공정, 연마 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
그러나, 본 개시 내용의 실시예는 이에 한정되지 않는다. 일부 다른 실시예에서, 유전층(206)은 몰딩 화합물로 이루어질 수 있다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 일부 실시예에서, 하나 이상의 도전성 특징부가 수직 방향으로 전기적 연결을 제공하기 위하여 칩 패키지 내에 형성된다.
도 1e에 도시된 바와 같이, 일부 실시예에 따라, 에칭 정지층(208) 및 유전층(210)이 유전층(206) 위로 부착된다. 에칭 정지층(208)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 다른 적용 적합한 재료 또는 이들의 조합으로 이루어질 수 있다. 유전층(210)은 유전층(206)의 재료와 유사하거나 동일한 재료로 제조될 수 있다. 일부 실시예에서, 에칭 정지층(208)과 유전층(210)의 각각은 CVD 공정, ALD 공정, PVD 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 부착된다. 일부 다른 실시예에서, 에칭 정지층(208) 및/또는 유전층(210)은 형성되지 않는다.
도 1f에 도시된 바와 같이, 일부 실시예에 따라, 패터닝된 마스크층(212)이 유전층(210) 위로 형성된다. 마스크층(212)은 포토레지스트층일 수 있으며, 포토리소그래피 공정을 이용하여 패터닝된다. 도 1f에 도시된 바와 같이, 패터닝된 마스크층(212)은 도전성 특징부를 형성하기 위하여 설계된 위치에 대응하는 개구를 포함한다.
도 1g에 도시된 바와 같이, 일부 실시예에 따라, 유전층(210)의 일부는 에칭 정지층(208)을 노출시키는 개구(214)를 형성하기 위하여 제거된다. 유전층(210)은 패터닝된 마스크층(212)의 개구를 통해 에칭 공정을 이용하여 부분적으로 제거될 수 있다. 그 후에, 패터닝된 마스크층(212)이 제거된다.
도 1h에 도시된 바와 같이, 일부 실시예에 따라, 다른 패터닝된 마스크층(216)이 유전층(210)과 개구(214)에 의해 노출된 에칭 정지층(208) 위로 형성된다. 패터닝된 마스크층(216)의 재료 및 형성 방법은 마스크층(212)의 재료 및 형성 방법과 유사할 수 있다. 패터닝된 마스크층(216)은 에칭 정지층(208)을 부분적으로 노출시키는 더 작은 개구를 가진다. 그 후에, 도 1h에 도시된 바와 같이, 에칭 정지층(208)의 노출된 부분이 제거된다.
도 1i에 도시된 바와 같이, 일부 실시예에 따라, 유전층(206)의 일부와 반도체 기판(200)의 일부가 개구(218)를 형성하기 위하여 제거된다. 개구(218)의 일부는 층간 유전층(202)과 같은 반도체 다이(20)의 상호 연결 구조체를 노출시킨다. 개구(218)는 패터닝된 마스크층(216)의 개구를 통해 에칭 공정을 이용하여 형성된다. 일부 실시예에서, 개구(214)의 각각은 개구(218) 중 대응하는 하나와 연결된다. 일부 실시예에서, 개구(214)의 각각은 개구(218) 중 대응하는 것보다 더 넓다. 그 후에, 패터닝된 마스크층(216)이 제거된다.
도 1j에 도시된 바와 같이, 일부 실시예에 따라, 절연층(220)이 유전층(210)과, 개구(214, 218)의 측벽 및 하부 위로 부착된다. 절연층(220)은 실리콘 산화질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 다른 적합한 재료 또는 이들의 조합으로 이루어질 수 있다. 절연층(220)은 CVD 공정, PVD 공정, 스핀-온(spin-on) 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 부착될 수 있다.
도 1k에 도시된 바와 같이, 일부 실시예에 따라, 절연층(220)은 절연 요소(222s, 222d, 224)를 형성하기 위하여 부분적으로 제거된다. 절연 요소(222s)는 반도체 기판(200) 및 개구(218) 내에 이후에 형성될 도전성 특징부 사이의 전기적 격리를 제공하기 위하여 사용될 수 있다. 일부 실시예에서, 절연 요소(222s)의 각각은 균일하지 않은 두께를 가진다. 일부 실시예에서, 도 1k에 도시된 바와 같이, 절연 요소(222s)의 각각은 절연 요소(222s)의 상부로부터 기판(10)을 향하는 방향을 따라 점진적으로 더 넓어진다. 일부 다른 실시예에서, 절연 요소(222s)의 두께는 실질적으로 동일하다.
일부 실시예에서, 에칭 공정(예를 들어, 이방성 에칭 공정)이 절연층(220)을 부분적으로 제거하기 위하여 사용된다. 개구(218) 내의 반도체 기판(200)의 측벽 위로의 절연층(220)의 남아 있는 부분은 절연 요소(222s)를 형성한다. 반도체 기판(200)을 관통하지 않은 개구(218)의 측벽 위로의 절연층(220)의 남아 있는 부분은 절연 요소(222d)를 형성한다. 개구(214)의 측벽 위로의 절연층(220)의 남아 있는 부분은 절연 요소(224)를 형성한다. 일부 실시예에서, 개구(214)의 측벽 위로의 절연층(220)의 부분도 에칭 공정 동안 제거된다. 이 경우에, 개구(214)의 측벽 위로 형성된 절연 요소는 없다.
도 1l에 도시된 바와 같이, 일부 실시예에 따라, 에칭 공정이 개구(218)를 기판(10)을 향해 더 연장시키기 위하여 사용된다. 에칭 공정 동안, 층간 유전층(202, 102)의 부분이 제거된다. 그 결과, 반도체 다이(20)의 도전성 패드(204)의 일부와 기판(10)의 도전성 패드(104)의 일부가 노출된다. 일부 실시예에서, 절연 요소(222s)는 층간 유전층(202, 102)의 재료와 상이한 재료로 제조된다. 따라서, 절연 요소(222s)는 에칭 공정 이후에 반도체 기판(200)을 덮어 보호하기 위하여 여전히 남아 있을 수 있다.
도 1m에 도시된 바와 같이, 일부 실시예에 따라, 도전성 특징부(226s, 226d)가 개구(214, 218) 내에 형성된다. 도 1m에 도시된 바와 같이, 도전성 특징부(226s) 중 하나는 반도체 기판(200)을 관통하고, 도전성 패드(204) 중 하나와 전기적으로 접촉한다. 일부 실시예에서, 도전성 특징부(226s) 중 하나는 반도체 기판(200)과 반도체 다이(20)의 상호 연결 구조체를 관통하고, 도전성 패드(104) 중 하나와 전기적으로 접촉한다. 전술한 바와 같이, 절연 요소(222s)는 반도체 기판(200)과 도전성 특징부(226s) 사이의 전기적 분리를 제공하기 위하여 사용될 수 있다. 일부 실시예에서, 도전성 특징부(226s) 중 하나는 기판(10)(예를 들어, 반도체 칩)의 도전성 패드(104) 중 하나를 물리적으로 연결하는 관통 비아(through-via) 역할을 한다. 이 경우, 도전성 특징부(226s) 중 하나는 반도체 다이(20)를 완전히 관통한다. 일부 실시예에서, 도 1m에 도시된 바와 같이, 도전성 특징부(226d)는 유전층(210, 206)을 관통하고, 도전성 패드(104) 중 하나와 전기적으로 접촉한다.
일부 실시예에서, 도전성 특징부(226s, 226d)의 각각은 배리어층 및 도전층을 포함한다. 배리어층은 Ta, TaN, Ti, TiN, 다른 적합한 재료 또는 이들의 조합으로 이루어질 수 있다. 배리어층은, TaN/Ta 또는 TiN/Ti의 스택과 같은 다수의 서브층의 스택일 수 있다. 도전층은 Cu, Al, W, Au, Pt, 다른 적합한 재료 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 시드층이 도전층의 형성 전에 배리어층 위로 형성된다. 시드층은 Cu 층을 포함할 수 있다.
일부 실시예에서, 배리어층은 유전층(210), 도전성 패드(204, 104) 및 개구(214, 218)의 측벽 위로 부착된다. 배리어층은 CVD 공정, PVD 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 부착될 수 있다. 그 후에, 시드층이, 예를 들어, PVD 공정(예를 들어, 스퍼터링), CVD 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여, 배리어층 위로 부착된다. 그 다음, 도전층이, 예를 들어, 전기 도금 공정을 이용하여, 시드층 위로 부착된다. 그 후에 개구(214, 218) 외부의 배리어층, 시드층 및 도전층의 부분을 제거하기 위하여 평탄화 공정이 수행된다. 평탄화 공정은 CMP 공정, 연마 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다. 그 결과, 도 1m에 도시된 바와 같이, 배리어층, 시드층 및 도전층의 남아 있는 부분은 도전성 특징부(226s, 226d)를 형성한다.
그 후에, 일부 실시예에 따라 도 1m에 도시된 바와 같이, 접합층(228)이 유전층(210)과 도전성 특징부(226s, 226d) 위로 부착된다. 접합층(228)은 하나 이상의 다른 반도체 다이와의 이후의 접합을 용이하게 하기 위하여 사용된다. 접합층(228)의 재료 및 형성 방법은 층간 유전층(102, 202)의 재료 및 형성 방법과 유사할 수 있다. 일부 다른 실시예에서, 접합층(228)은 형성되지 않는다.
그 후에, 일부 실시예에 따라 도 1n에 도시된 바와 같이, 도 1a 내지 1c에 도시된 동작과 유사한 방식으로, 반도체 다이(30)가 접합층(228)을 통해 반도체 다이(20) 위로 접합된다. 일부 실시예에서, 접합층(228)은 반도체 다이(30)의 층간 유전층(302)과 직접 접촉한다. 접합층(228)과 층간 유전층(302)은 일종의 융합 접합(예를 들어, 산화물-산화물 접합)을 통해 서로 접합된다. 일부 다른 실시예에서, 접합층(228)은 형성되지 않고, 도전성 특징부(226s) 중 하나의 상부가 반도체 다이(30)의 도전성 패드(304)와 직접 접촉한다. 이 경우에, 반도체 다이(30)는, 예를 들어, 산화물-산화물 접합과 금속-금속 접합을 포함하는 일종의 하이브리드 접합을 통해 반도체 다이(20) 위로 접합된다.
반도체 다이(30)의 앞측(상호 연결 구조체가 형성)이 기판(10) 및/또는 반도체 다이(20)를 마주보지만, 본 개시 내용의 실시예는 이에 한정되지 않는다. 일부 다른 실시예에서, 반도체 다이(30)의 뒷측이 기판(10) 및/또는 반도체 다이(20)를 마주본다. 다른 말로 하면, 반도체 다이(30)의 뒷측은 반도체 다이(30)의 앞측과 기판(10) 사이에 있다. 이 경우에, 반도체 다이(30)의 반도체 기판(300)이 접합층(228)에 접합된다. 일부 실시예에서, 산화막과 같은 유전막이 접합층(228)과의 접합을 용이하게 하기 위하여 반도체 기판(300) 위로 형성된다. 유전막은 반도체 기판(300) 상에 성장된 자연적인 산화막이다.
그 후에, 도 1d에 도시된 동작과 유사한 방식으로, 일부 실시예에 따라 도 1n에 도시된 바와 같이, 유전층(306)이 반도체 다이(30)를 캡슐화하기 위하여 형성된다. 유전층(306)의 재료 및 형성 방법은 유전층(206)의 재료 및 형성 방법과 유사할 수 있다. 그 후에, 일부 실시예에 따라, 도 1e 내지 1l에 도시된 동작과 유사한 방식으로, 에칭 정지층(308)과 유전층(310)이 형성되고, 반도체 기판(300)을 관통하는 개구와 유전층(306)이 형성된다. 개구의 일부는 도전성 패드(304)를 노출시키고, 개구의 일부는 도전성 특징부(226s)를 노출시키고, 개구의 일부는 도전성 특징부(226d)를 노출시킨다. 또한, 절연 요소(322s, 322d)도 형성될 수 있다.
그 후에, 도 1m에 도시된 동작과 유사한 방식으로, 일부 실시예에 따라 도 1n에 도시된 바와 같이, 도전성 특징부(326s, 326d)가 형성된다. 일부 실시예에서, 도전성 특징부(326s) 중 하나와 도전성 특징부(226s) 중 하나는 반도체 다이(30, 20)를 관통하는 도전성 특징부를 함께 형성한다. 일부 실시예에서, 도전성 특징부(226s와 326s를 포함)는 기판(10)의 도전성 패드(104) 중 하나와 전기적으로 접촉한다. 일부 실시예에서, 도전성 특징부(326d) 중 하나와 도전성 특징부(226d) 중 하나는 유전층(306, 206)을 관통하는 도전성 특징부를 함께 형성한다. 일부 실시예에서, 도전성 특징부(226d와 326d를 포함)는 기판(10)의 도전성 패드(104) 중 하나와 전기적으로 접촉한다.
그 후에, 일부 실시예에 따라 도 1n에 도시된 바와 같이, 유전층(328)이 유전층(310)과 도전성 특징부(326s, 326d) 위로 부착된다. 유전층(328)은 도전성 특징부(326s, 326d)를 보호하기 위한 보호층 역할을 할 수 있다. 또한, 유전층(328)은, 더 많은 반도체 다이가 반도체 다이(30)에 접합되도록 설계되는 경우에, 접합층으로서 사용될 수 있다. 유전층(328)의 재료 및 형성 방법은 접합층(228)의 재료 및 형성 방법과 유사할 수 있다. 유사한 동작이 도 1n에 도시된 구조체 위로 더 많은 반도체 다이를 적층하기 위하여 반복될 수 있다.
도 1o에 도시된 바와 같이, 일부 실시예에 따라, 재분배층(redistribution layers(RDL))(330)과 패시베이션층(332)이 유전층(328) 위로 형성된다. 재분배층(330)은, 솔더 범프와 같은, 커넥터를 위한 안착 영역(landing area)을 제공하기 위하여 부분적으로 노출될 수 있다. 일부 실시예에서, 재분배층(330)은 Cu, Al, W, Au, Ti, Pt, Co, 다른 적합한 재료 또는 이들의 조합으로 이루어진다. 일부 실시예에서, 패시베이션층(332)은 실리콘 질화물, 폴리이미드, 다른 적합한 재료 또는 이들의 조합으로 이루어진다.
일부 실시예에서, 유전층(328)은 도전성 특징부(326s, 326d)와 같은 도전성 특징부를 노출시키기 위하여 패터닝된다. 그 후에, 재분배층(330)을 형성하기 위하여 도전층이 부착되고 패터닝된다. 도전층은 전기 도금 공정, PVD 공정, CVP 공정, 무전해 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 부착될 수 있다. 그 후에, 패시베이션층(332)이 유전층(328)과 재분배층(330) 위로 부착되고 패터닝된다. CVD 공정 또는 스핀-온 공정과 같은 적합한 부착 공정이 패시베이션층(332)을 부착하는데 사용될 수 있다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 예를 들어, 반도체 다이를 관통하는 도전성 특징부는 반도체 다이를 적층하기 위한 접합 공정 전에 수행될 수 있다. 도 2a 및 2b는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 2a에 도시된 바와 같이, 일부 실시예에 따라, 반도체 다이(40)가 기판(10) 상으로 접합되도록 제공된다. 반도체 다이(40)는 반도체 기판(400)과, 층간 중간층(402)과 도전성 패드(404)를 포함하는 상호 연결 구조체를 포함한다. 또한, 반도체 다이(40)는 반도체 기판(400) 내에 형성된 하나 이상의 도전성 특징부(426s)를 포함한다. 도전성 특징부(426s)는 반도체 기판(400)을 관통하고, 대응하여 도전성 패드(404)에 전기적으로 연결될 수 있다. 도전성 특징부(426s)와 반도체 기판(400) 사이에 형성된 절연 요소 또는 절연층(미도시)이 있을 수 있다.
도 2b에 도시된 바와 같이, 일부 실시예에 따라, 반도체 다이(40)가 기판(10) 상에 접합된다. 반도체 다이(40)의 뒷측이 기판(10)을 마주보지만, 본 개시 내용의 실시예는 이에 한정되지 않는다. 일부 다른 실시예에서, 도 1b에 도시된 구조체 유사하게, 반도체 다이(40)는 반도체 다이(40)의 앞측이 기판(10)을 마주보도록 배치된다. 반도체 다이(40)는, 전술한 바와 같이, 융합 접합 또는 하이브리드 접합을 통해 기판(100)에 접합될 수 있다.
그 후에, 일부 실시예에 따라 도 2b에 도시된 바와 같이, 유전층(406)이 반도체 다이(40)를 캡슐화하기 위하여 형성된다. 유전층(406)의 재료 및 형성 방법은 유전층(206)의 재료 및 형성 방법과 유사할 수 있다. 도 2b에 도시된 구조체는 칩 패키지로서 사용될 수 있거나, 다른 패키지 구조체로 통합될 수 있다. 일부 다른 실시예에서, 하나 이상의 레벨의 반도체 다이가 반도체 다이(40) 위로 적층된다. 본 개시 내용의 실시예는 많은 변형을 가진다. 일부 다른 실시예에서, 유전층(406)은 몰딩 화합물로 이루어진다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 도 3은 일부 실시예에 따른 칩 패키지의 단면도이다. 도 3은 도 1o에 도시된 것과 유사한 칩 패키지이다. 일부 실시예에서, 기판(10)은 반도체 기판(100)을 관통하는 도전성 특징부(126)를 포함한다. 도전성 특징부(126)는 관통 비아로서 사용되며, 반도체 기판(100)의 반대하는 측 위로 배치된 요소들 사이의 전기적 경로를 제공한다. 일부 실시예에서, 도전성 특징부(126)의 각각은 반도체 기판(100)의 뒷측 위로 형성된 대응하는 커넥터(397)에 전기적으로 연결된다. 일부 실시예에서, 절연 요소(미도시)가 반도체 기판(100)과 도전성 특징부(126) 사이에 형성된다. 도 3에 도시된 바와 같이, 일부 실시예에 따라, 커넥터(399)가 반도체 다이(30) 위로 형성된다.
또한, 일부 실시예에서, 일부 실시예에 따라 도 3에 도시된 바와 같이, 반도체 다이(20')가 기판(10) 상에 적층된다. 반도체 다이(20')는 반도체 다이(20)와 실질적으로 동일한 높이 레벨로 위치 설정된다. 도 3에 도시된 바와 같이, 일부 실시예에 따라, 도전성 특징부(326')가 유전층(306, 206) 모두를 관통하기 위하여 형성된다. 일부 실시예에서, 도전성 특징부(326')를 포함하는 개구는 반도체 다이(30)의 접합과 유전층(306)의 형성 후에 형성된다.
일부 실시예에서, 기판(10) 및/또는 반도체 다이(20, 20' 또는 30)는 시험 패드(104' 및/또는 204')와 같은 시험 패드를 포함한다. 시험 패드(104' 및/또는 204')는 전기 시험을 위하여 사용된다. 다수의 시험 동작이 기판(10) 및/또는 반도체 다이(20, 20' 및/또는 30)가 서로 접합되기 전에 좋은 품질을 가지는 것을 보장하기 위하여 수행될 수 있다. 따라서, 칩 패키지의 신뢰성과 성능이 개선된다. 일부 실시예에서, 시험 패드(104' 및/또는 204')는 Al, W, Cu, Au, Ti, 다른 적합한 재료 또는 이들의 조합으로 이루어진다. 그러나, 본 개시 내용의 실시예들은 이에 한정되지 않는다는 것이 이해되어야 한다. 일부 다른 실시예에서, 시험 패드(104' 및/또는 204')는 형성되지 않는다.
일부 실시예에서, 도전성 특징부(226s)가 기판(10)(예를 들어, 반도체 칩)에 대한 전기적 연결을 형성하는 관통 비아로서 사용된다. 일부 실시예에서, 도전성 특징부(226s)의 하나 또는 일부는 기판(10)의 층간 유전층(102) 내에 형성된 도전성 패드(104)를 물리적으로 연결한다. 기판(10)은 반도체 칩 또는 반도체 웨이퍼일 수 있다. 일부 실시예에서, 도전성 특징부(226s)와 반도체 다이(20)의 반도체 기판(200) 사이에 형성된 절연층(미도시)이 있다. 일부 실시예에서, 절연 요소는 도 1o에 도시된 절연 요소(222s)와 유사하다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 예를 들어, 반도체 다이의 반도체 기판을 관통하는 도전성 특징부의 일부 또는 전부는 반도체 다이가 기판 또는 다른 반도체 다이 상으로 접합된 후에 형성될 수 있다. 이 대신에, 반도체 다이의 반도체 기판을 관통하는 도전성 특징부의 일부 또는 전부는 반도체 다이가 기판 또는 다른 반도체 다이 상으로 접합되기 전에 형성될 수 있다. 기판과 반도체 다이 사이의 접합 또는 상이한 반도체 다이 사이의 접합은 필요 사항에 따라 융합 접합 또는 하이브리드 접합을 통해 성취될 수 있다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 도 4a 내지 4i는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 4a에 도시된 바와 같이, 일부 실시예에 따라, 반도체 다이(20, 20')와 같은 하나 이상의 반도체 다이가 캐리어 기판(600) 위로 배치된다. 반도체 다이(20, 20')는 접착층(602)을 통해 캐리어 기판(600) 상으로 접합될 수 있다. 일부 실시예에서, 반도체 다이(20, 20')의 각각은 시험 패드(204')를 포함한다. 시험 패드(204')는 전기 시험을 위하여 사용된다. 다수의 시험 동작이 캐리어 기판(600) 상으로 접합되기 전에 반도체 다이(20, 20')의 양호한 품질을 보장하기 위하여 수행될 수 있다. 일부 실시예에서, 캐리어 기판(600)은 반도체 기판(예를 들어, 실리콘 웨이퍼), 유전체 기판(예를 들어, 유리 웨이퍼), 다른 적합한 기판 또는 이들의 조합을 포함한다.
도 4b에 도시된 바와 같이, 일부 실시예에 따라, 유전층(606)이 반도체 다이(20, 20')를 캡슐화하기 위하여 캐리어 기판(600) 위로 부착된다. 유전층(606)은 반도체 다이(20, 20')를 둘러싸고 덮는다. 유전층(606)은 반도체 다이(20, 20')를 보호하기 위하여 사용될 수 있다. 일부 실시예에서, 유전층(606)은 반도체 다이(20, 20')와 직접 접촉한다. 일부 실시예에서, 유전층(606)의 재료 및 형성 방법은 유전층(206)의 재료 및 형성 방법과 유사하다. 일부 실시예에서, 평탄화 공정이 유전층(606)에 실질적으로 평탄한 표면을 제공하기 위하여 사용된다.
도 4c에 도시된 바와 같이, 일부 실시예에 따라, 도 4b에 도시된 바와 같은 구조체가 기판(10) 상으로 접합된다. 도 4b에 도시된 바와 같은 구조체는 웨이퍼-웨이퍼 접합을 통해 기판(10) 상으로 접합될 수 있다. 일부 실시예에서, 유전층(606)과 기판(10)의 층간 유전층(102)은 융합 접합을 통해 서로 접합된다. 일부 실시예에서, 유전층(606)의 일부는 반도체 다이(20, 20')와, 반도체 웨이퍼 또는 반도체 칩일 수 있는 기판(10) 사이에 끼워진다.
일부 다른 실시예에서, 반도체 다이(20, 20')의 도전성 패드(204) 또는 시험 패드(204')의 일부는 유전층(606)에 의해 덮이지 않는다. 기판(10)의 도전성 패드(104) 또는 시험 패드(104')의 일부는 반도체 다이(20, 20')의 도전성 패드(204) 또는 시험 패드(204')의 일부와 직접 접촉할 수 있다. 이 경우에, 도 4b에 도시된 바와 같은 구조체는 하이브리드 접합을 통해서 기판(10) 상으로 접합된다. 하이브리드 접합은 산화물-산화물 접합과 금속-금속 접합을 포함할 수 있다.
일부 실시예에서, 기판(10)은 웨이퍼이고, 시험 패드(104')를 포함한다. 시험 패드(104')는 전기 시험을 위하여 사용된다. 다수의 시험 동작이 접합 전에 기판(10)의 양호한 품질을 보장하기 위하여 수행될 수 있다.
도 4d에 도시된 바와 같이, 일부 실시예에 따라, 캐리어 기판(600)과 접착층(602)이 제거된다. 일부 실시예에서, 캐리어 기판(600)과 접착층(602)은 동시에 제거된다. 일부 다른 실시예에서, 캐리어 기판(600)이 접착층(602)으로부터 제거된다. 그 다음에, 접착층(602)이 반도체 다이(20, 20')로부터 제거된다.
도 4e에 도시된 바와 같이, 일부 실시예에 따라, 평탄화 공정이 유전층(606)을 박형화하기 위하여 수행된다. 평탄화 공정 후에, 유전층(606)과 반도체 다이(20, 20')의 표면은 실질적으로 동일 평면에 있다. 또한, 일부 실시예에서, 반도체 다이(20, 20')는 평탄화 공정 동안 박형화된다. 평탄화 공정은 CMP 공정, 연마 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
그 후에, 일부 실시예에 따라 도 4e에 도시된 바와 같이, 격리층(isolation layer)(608)이 유전층(606)과 반도체 다이(20, 20') 위로 부착된다. 격리층(608)은 이후에 형성될 다수의 도전성 특징부를 서로 전기적으로 격리하는데 사용될 수 있다. 일부 실시예에서, 격리층(608)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 다른 적합한 재료 또는 이들의 조합으로 이루어진다. 일부 실시예에서, 격리층(608)은 CVD 공정, 스핀-온 공정, PVD 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 부착된다.
도 4f에 도시된 바와 같이, 일부 실시예에 따라, 도 1m 또는 2에 도시된 실시예와 유사하게, 도전성 특징부(226s, 226d)가 형성된다. 도 1m에 예시된 실시예와 유사하게, 격리 요소(미도시)가 도전성 특징부(226s)와 반도체 다이(20, 20')의 반도체 기판(200) 사이에 형성될 수 있다. 격리 요소는 도전성 특징부(226s)와 반도체 다이(20, 20')의 반도체 기판(200) 사이의 전기적 격리를 제공하기 위하여 사용된다.
도 4g에 도시된 바와 같이, 일부 실시예에 따라, 재분배층(612)과 유전층(610)이 격리층(608)과 도전성 특징부(226s, 226d) 위로 형성된다. 재분배층(612)과 유전층(610)의 형성은 다수의 부착 및 패터닝 공정을 포함할 수 있다.
도 4a에 도시된 실시예와 유사하게, 일부 실시예에 따라 도 4h에 도시된 바와 같이, 반도체 다이(30, 30')와 같은 하나 이상의 반도체 다이가 접착층(602')을 이용하여 캐리어 기판(600') 상으로 접합된다. 그 후에, 도 4b에 도시된 실시예와 유사하게, 일부 실시예에 따라, 유전층(606')이 반도체 다이(30, 30')를 캡슐화하기 위하여 형성된다. 그 다음, 도 4c에 도시된 실시예와 유사하게, 일부 실시예에 따라 도 4h에 도시된 바와 같이, 유전층(606')과 도 4g에 도시된 바와 같은 구조체가 하이브리드 접합을 통해 접합된다.
도 4i에 도시된 바와 같이, 도 4f 내지 4g에 도시된 실시예와 유사하게, 일부 실시예에 따라, 도전성 특징부(626s, 626d), 격리층(608'), 재분배층(612') 및 유전층(610')이 형성된다. 그 후에, 일부 실시예에 따라 도4i에 도시된 바와 같이, 패시베이션층(692, 696), 도전성 패드(694) 및 커넥터(698)가 형성된다.
일부 실시예에서, 유전층(606, 606')은 실질적으로 폴리머 재료가 없다. 일부 실시예에서, 유전층(606)과 반도체 다이(20, 20') 사이 또는 유전층(606')과 반도체 다이(30, 30') 사이에 몰딩 화합물 또는 언더필 재료가 없다. 유전층(606, 606')이 실질적으로 폴리머 재료 또는 몰딩 화합물 재료가 없기 때문에, 유전층(606, 606'), 반도체 다이(20, 20', 30, 30') 및 기판(10)의 열팽창 계수(CTE)는 유사하다. 따라서, CTE 불일치에 기인하는 비틀림은 제거되거나 방지될 수 있다. 칩 패키지의 품질과 신뢰성이 개선된다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 일부 실시예에서, 더미 패드가 반도체 다이 또는 기판의 평탄성을 개선하기 위하여 형성된다. 개선된 평탄성 때문에, 다수의 반도체 다이를 적층하는 접합 공정이 이에 따라 개선된다. 도 5a 내지 5f는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(700)이 제공된다. 일부 실시예에서, 반도체 기판(700)은 소자 요소가 내부에 형성된 반도체 웨이퍼이다. 상호 연결 구조체가 반도체 기판(700) 위로 형성된다. 상호 연결 구조체는 유전층(702a) 및 도전성 패드(704a)를 포함한다. 일부 실시예에서, 도전성 패드(704a)는 상호 연결 구조체의 상부 금속 라인의 일부이고, "상부 금속"이라 한다. 일부 실시예에서, 상호 연결 구조체는 다수의 유전층, 다수의 도전성 라인 및 다수의 도전성 비아를 포함한다.
일부 실시예에서, 도전성 패드(704a)와 유전층(702a)의 재료 및 형성 방법은 도전성 패드(104)와 층간 유전층(102)의 재료 및 형성 방법과 유사하다. 일부 실시예에서, 배리어층(703a)이 도전성 패드(704a)와 유전층(702a) 사이에 형성된다.
일부 실시예에서, 도 5a에 도시된 바와 같이, 패시베이션층(702b)이 유전층(702a) 및 도전성 패드(704a) 위로 형성된다. 패시베이션층(702b)은 도전성 패드(704a) 중 하나를 노출시키는 개구를 갖는다. 일부 실시예에서, 패시베이션층(702b)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 다른 적합한 재료 또는 이들의 조합으로 이루어진다. 일부 실시예에서, 시험 패드(704')와 같은 도전성 특징부가 도전성 패드(704a) 중 노출된 것 위로 형성된다. 시험 패드(704')는 전기 시험을 위하여 사용된다. 일부 실시예에서, 시험 패드(704')는 알루미늄 패드이다. 다수의 시험 동작이 반도체 기판(700) 내에 형성된 소자 요소의 양호한 품질을 보장하기 위하여 수행될 수 있다.
그 후에, 일부 실시예에 따라 도 5b에 도시된 바와 같이, 유전층(702c)이 패시베이션층(702b)과 시험 패드(704') 위로 부착된다. 일부 실시예에서, 유전층(702c)의 재료 및 형성 방법은 층간 유전층(102)의 재료 및 형성 방법과 유사하다. 일부 실시예에서, 평탄화 공정이 유전층(702c)에 실질적으로 평탄한 표면을 제공하게 위하여 사용된다. 평탄화 공정은 CMP 공정, 연마 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
도 5c에 도시된 바와 같이, 일부 실시예에 따라, 도전성 특징부(704b)가 유전층(702c) 내에 형성된다. 도전성 특징부(704b)는 도전성 패드(704a) 중 하나에 전기적으로 연결된 도전성 비아로서 사용될 수 있다. 일부 실시예에서, 배리어층(703b)이 도전성 특징부(704b)와 유전층(702c) 사이에 형성된다. 하나 이상의 포토리소그래피 및 에칭 공정이 유전층(702c) 및 패시베이션층(702b)을 관통하여 도전성 패드(704a) 중 하나를 노출시키는 개구를 형성하기 위하여 사용될 수 있다. 그 후에, 다수의 부착 공정이 개구의 하부 및 측벽 위로 다수의 층을 부착하기 위하여 사용된다. 다수의 층은 배리어층, 시드층 및 도전층을 포함할 수 있다. 그 다음, 평탄화 공정이 개구 외부의 다수의 층의 부분을 제거하기 위하여 수행된다. 그 결과, 다수의 층의 남아 있는 부분은 배리어층(703b)과 도전성 특징부(704b)를 형성한다.
도 5d에 도시된 바와 같이, 일부 실시예에 따라, 에칭 정지층(702d)과 유전층(702e)이 유전층(702c)과 도전성 특징부(704b) 위로 부착된다. 일부 실시예에서, 에칭 정지층(702d)과 유전층(702e)의 재료 및 형성 방법은 에칭 정지층(208)과 유전층(210)의 재료 및 형성 방법과 유사하다.
도 5e에 도시된 바와 같이, 일부 실시예에 따라, 도전성 특징부(704c)와 더미 특징부(또는 더미 패드)(705)가 유전층(702e) 내에 형성된다. 일부 실시예에서, 배리어층(703c)이 도전성 특징부(704c)와 유전층(702e) 사이 그리고/또는 더미 특징부(705)와 유전층(702e) 사이에 형성된다. 일부 실시예에서, 다수의 개구가 포토리소그래피 공정 및 에칭 공정을 이용하여 유전층(702e) 및 에칭 정지층(702d) 내에 형성된다. 개구 중 하나는 도전성 특징부(704b)를 노출시킨다.
그 후에, 다수의 부착 공정이 개구의 하부 및 측벽 위로 다수의 층을 부착하기 위하여 사용된다. 다수의 층은 배리어층, 시드층 및 도전층을 포함할 수 있다. 그 다음, 평탄화 공정이 개구 외부의 다수의 층의 부분을 제거하기 위하여 수행된다. 그 결과, 다수의 층의 남아 있는 부분은 배리어층(703c), 도전성 특징부(704c) 및 더미 특징부(705)를 형성한다. 일부 실시예에서, 평탄화 공정은 CMP 공정, 연마 공정, 다른 적용 가능한 공정 또는 이들의 조합이다. 그 결과, 도 5e에 도시된 바와 같이, 기판(10)과 유사한 기판(70)이 형성된다. 기판(70)은 반도체 웨이퍼 또는 반도체 칩일 수 있다.
도전성 특징부(704c)와 배리어층(703c)은 다른 반도체 다이와 같은, 다른 기판과의 접합을 위한 접합 패드로서 사용될 수 있다. 유사하게, 더미 특징부(705)와 배리어층(703c)이 다른 접합 패드로서 사용될 수 있다. 그러나, 본 개시 내용의 실시예는 이에 한정되지 않는다. 일부 다른 실시예에서, 배리어층(703c)은 형성되지 않는다. 이 경우에, 도전성 특징부(704c)와 더미 특징부(705)가 접합 패드로서 사용된다.
일부 실시예에서, 도 5f에 도시된 바와 같이, 도전성 특징부(704b)는 도전성 특징부(704c) 및 배리어층(703c)에 의해 구성된 접합 패드 아래에 놓인다. 일부 실시예에서, 도전성 특징부(704b)는 접합 패드를 물리적으로 연결한다. 일부 실시예에서, 도 5f에 도시된 바와 같이, 다른 도전성 특징부(예를 들어, 시험 패드(704'))가 더미 특징부(705) 및 배리어층(703c)에 의해 구성된 접합 패드 아래에 놓인다. 일부 실시예에서, 도전성 특징부(예를 들어, 시험 패드(704'))는 접합 패드로부터 격리된다. 예를 들어, 도전성 특징부(예를 들어, 시험 패드(704'))는 유전층(702c)에 의해 더미 특징부(705)로부터 격리된다.
더미 특징부(705) 때문에, 더미 특징부(705), 유전층(702e) 및 도전성 특징부(704c)의 표면은 평탄화 공정 후에 실질적으로 동일 평면에 있어, 후속 접합 공정을 용이하게 한다. 일부 실시예에서, 다수의 더미 특징부가 유전층(702e) 내에 형성된다. 일부 실시예에서, 더미 특징부(705)를 포함하는 이러한 더미 특징부와 도전성 특징부(704c)를 포함하는 다른 도전성 특징부는 평탄화 공정을 용이하게 하기 위하여 반도체 기판(700) 위로 균일하게 분포한다.
일부 경우에, 더미 특징부(705)는 형성되지 않는다. 이 경우에, 연마력의 균형을 이루기 위한 더미 특징부가 없기 때문에, 유전층(702e)의 일부는 도전성 특징부(704c)를 형성하기 위한 평탄화 공정 이후에 함몰될 수 있다. 그 결과, 이후의 접합 공정은 부정적으로 영향을 받을 수 있다.
그 후에, 일부 실시예에 따라 도 5f에 도시된 바와 같이, 기판(80)이 기판(70) 상으로 접합된다. 일부 실시예에서, 기판(80)은 반도체 웨이퍼이다. 일부 다른 실시예에서, 기판(80)은 반도체 다이이다. 일부 실시예에서, 기판(80)은 반도체 기판(800)과 상호 연결 구조체를 포함한다.
기판(70)의 상호 연결 구조체와 유사하게, 기판(80)의 상호 연결 구조체는 유전층(802a, 802c, 802e), 패시베이션층(802b), 에칭 정지층(802d), 도전성 패드(804a), 도전성 특징부(804b, 804c), 배리어층(803a, 803b, 803c) 및 더미 특징부(805)를 포함할 수 있다. 도전성 특징부(804c)와 배리어층(803c)은 접합 패드로서 사용될 수 있다. 더미 특징부(805)와 배리어층(803c)은 다른 접합 패드로서 사용될 수 있다. 일부 실시예에서, 기판(80)은 기판(70, 80) 상에 각각 형성된 접합 패드를 통해 기판(70) 상으로 접합된다. 유사하게, 더미 특징부(805) 때문에, 더미 특징부(805), 유전층(802e) 및 도전성 특징부(804c)의 표면은 실질적으로 동일 평면에 있다. 따라서, 기판(70, 80)을 함께 접합하기 위한 접합 공정이 개선된다.
도 5f에 도시된 바와 같이, 일부 실시예에 따라, 도 1d에 도시된 실시예와 유사하게, 유전층(206)이 칩 패키지를 형성하기 위하여 기판(80)을 캡슐화하도록 부착된다. 일부 실시예에서, 도 1e 내지 1o에 도시된 것과 유사한 공정이 더 많은 반도체 다이를 포함하는 칩 패키지를 형성하기 위하여 수행된다. 일부 실시예에서, 더미 특징부(705)는 유전층(206)을 관통하는 어떠한 도전성 특징부에도 전기적으로 연결되지 않는다.
도 5a 내지 5f에 도시된 실시예에서, 접합 패드는 기판(70, 80)을 접합하기 위하여 사용된다. 일부 실시예에서, 접합 패드는 접합 공정을 돕기 위하여 도 1a 내지 1o 또는 도 3에 도시된 실시예에서 사용된다. 일부 실시예에서, 도전성 특징부(226s, 226d)와 유사한 관통 비아가 기판(70)에 대한 전기적 연결을 형성하기 위하여 기판(80) 내에 형성된다. 관통 비아 중 하나는 유전층(206)을 관통할 수 있고, 기판(70)(예를 들어, 반도체 칩)의 도전성 패드(704a) 중 하나를 물리적으로 연결한다. 관통 비아 중 하나는 기판(80)(예를 들어, 반도체 다이)의 반도체 기판(800)을 관통할 수 있고, 기판(70)(예를 들어, 반도체 칩)의 도전성 패드(704a) 중 하나를 물리적으로 연결한다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 일부 다른 실시예에서, 유전층(206)은 몰딩 화합물로 이루어진다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 예를 들어, 더미 특징부의 형성은 도 5a 내지 5f에 도시된 것에 한정되지 않는다. 도 6a 내지 6e는 일부 실시예에 따른 칩 패키지 형성 공정의 다양한 스테이지의 단면도이다.
도 6a에 도시된 바와 같이, 일부 실시예에 따라, 시드층(903)은 도 5c에 도시된 바와 같은 구조체 위로 부착된다. 일부 실시예에서, 배리어층(미도시)이 시드층(903)의 부착 전에 도 5c에 도시된 바와 같은 구조체 위로 부착된다.
도 6b에 도시된 바와 같이, 일부 실시예에 따라, 마스크층(904)이 시드층(903) 위로 형성된다. 마스크층(904)은 시드층(903)을 노출시키는 개구를 갖는다. 개구는 도전성 특징부(704c)와 더미 특징부(705)가 형성되는 위치를 정의한다. 일부 실시예에서, 마스크층(904)은 포토레지스트 재료로 제조된다. 포토리소그래피 공정이 개구를 형성하기 위하여 사용될 수 있다. 그 후에, 전기 도금 공정 또는 다른 적용 가능한 공정이 개구에 의해 노출된 시드층(903)의 부분 위로 도전성 재료를 부착하기 위하여 사용된다. 그 결과, 도전성 특징부(704c)와 더미 특징부(705)가 형성된다. 일부 실시예에서, 도전성 재료는 개구를 완전히 채우지 않는다.
도 6c에 도시된 바와 같이, 일부 실시예에 따라, 마스크층(904)이 제거되고, 시드층(903)이 부분적으로 제거된다. 일부 실시예에서, 도전성 특징부(704c)와 더미 특징부(705)가 마스크로서 사용되며, 에칭 공정이 시드층(903)을 부분적으로 제거하기 위하여 수행된다. 일부 실시예에서, 도 6c에 도시된 바와 같이, 도전성 특징부(704c)와 더미 특징부(705) 아래의 시드층(903)의 부분들은 제거되지 않는다.
도 6d에 도시된 바와 같이, 일부 실시예에 따라, 유전층(702e')이 도전성 특징부(704c)와 더미 특징부(705)를 둘러싸기 위하여 유전층(702c) 위로 부착된다. 일부 실시예에서, 유전층(702e'), 도전성 특징부(704c) 및 더미 특징부(705)가 실질적으로 동일 평면에 있도록 평탄화 공정이 수행된다. 더미 특징부(705) 때문에, 더미 특징부(705), 유전층(702e') 및 도전성 특징부(704c)의 표면이 평탄화 공정 이후에 실질적으로 동일 평면에 있어, 이후의 접합 공정을 용이하게 한다. 일부 실시예에서, 다수의 더미 특징부가 유전층(702e') 내에 형성된다. 일부 실시예에서, 더미 특징부(705)를 포함하는 이러한 더미 특징부와 도전성 특징부(704c)를 포함하는 다른 도전성 특징부는 평탄화 공정을 용이하게 하기 위하여 반도체 기판(700) 위로 균일하게 분포한다.
도 6e에 도시된 바와 같이, 도 5f에 도시된 실시예와 유사하게, 일부 실시예에 따라 도 6e에 도시된 바와 같이, 기판(80')이 기판(70') 상으로 접합된다. 일부 실시예에서, 기판(80')은 반도체 웨이퍼이다. 일부 다른 실시예에서, 기판(80')은 반도체 다이이다. 일부 실시예에서, 기판(80)과 유사하게, 기판(80')은 반도체 기판(800)과 상호 연결 구조체를 포함한다. 기판(70') 또는 기판(80)의 상호 연결 구조체와 유사하게, 기판(80')의 상호 연결 구조체는 유전층(802a, 802c, 802e'), 패시베이션층(802b), 에칭 정지층(802d), 도전성 패드(804a), 도전성 특징부(804b, 804c), 배리어층(803a, 803b, 803c), 시드층(903') 및 더미 특징부(805)를 포함할 수 있다. 유사하게, 더미 특징부(805) 때문에, 더미 특징부(805), 유전층(802e') 및 도전성 특징부(804c)의 표면은 실질적으로 동일 평면에 있다. 따라서, 기판(70', 80')을 함께 접합하기 위한 접합 공정이 개선된다.
도 6e에 도시된 바와 같이, 일부 실시예에 따라, 도 1d에 도시된 실시예와 유사하게, 유전층(206)이 칩 패키지를 형성하기 위하여 기판(80')을 캡슐화하도록 부착된다. 일부 실시예에서, 도 1e 내지 1o에 도시된 것과 유사한 공정이 더 많은 반도체 다이를 포함하는 칩 패키지를 형성하기 위하여 수행된다.
전술한 더미 특징부(또는 더미 패드)는 본 개시 내용의 많은 실시예에서 사용될 수 있다. 일부 실시예에서, 더미 특징부는 도 1d, 1m, 1n, 1o, 2b, 3, 4f 또는 4i에 도시된 실시예에서 형성된다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 전술한 바와 같이, 본 개시 내용의 실시예에 따른 칩 패키지는 다른 패키지 구조체로 더 통합될 수 있다. 일부 실시예에서, 도 1d, 1m, 1n, 1o, 2b, 3, 4f, 4i, 5f 또는 6e에 도시된 실시예에 예시된 칩 패키지는 InFO(integrated fan-out) 패키지 구조체 내에 더 패키징된다.
도 7은 일부 실시예에 따른 패키지 구조체의 단면도이다. 일부 실시예에서, 패키지 구조체는 요소(1002)를 부분적으로 또는 완전히 캡슐화하는 몰딩 화합물층(1004)을 포함한다. 일부 실시예에서, 요소(1002)는 반도체 다이를 포함한다. 일부 실시예에서, 요소(1002)는 칩 패키지이다. 칩 패키지는 도 1d, 1m, 1n, 1o, 2b, 3, 4f, 4i, 5f 또는 6e에 도시된 실시예를 포함한다.
일부 실시예에서, 패키지 구조체는 몰딩 화합물층(1004)을 관통하는 하나 이상의 관통 패키지 비아(1006)를 포함한다. 일부 실시예에서, 도 7에 도시된 바와 같이, 하나 이상의 반도체 다이(1008)가 몰딩 화합물층(1004) 및 요소(1002) 상에 형성된 재분배층(1012) 위로 배치된다. 일부 실시예에서, 커넥터(1010)가 몰딩 화합물층(1004) 및 요소(1002)의 다른 측 위로 형성된다. 일부 실시예에서, 관통 패키지 비아(1006)는 반도체 다이(1008)와 커넥터(1010) 사이에 전기적 연결을 형성한다. 일부 실시예에서, 재분배층(1012)의 일부는 반도체 다이(1008)와, 요소(1002) 내의 반도체 다이 사이에 전기적 연결을 형성한다.
많은 변형 및/또는 수정이 본 개시 내용의 실시예에 이루어질 수 있다. 일부 실시예에서, 전술한 팬-아웃(fan-out) 패키지 구조체 또는 도 1d, 1m, 1n, 1o, 2b, 3, 4f, 4i, 5f 또는 6e에 도시된 실시예에서 예시된 칩 패키지가 CoWoS(chip-on-wafer-on-substrate) 패키지 구조체 내에 더 패키징된다.
본 개시 내용의 실시예는 기판 위로 하나 이상의 반도체 다이를 적층한다. 또한, 반도체 다이 또는 유전층을 관통하는 도전성 특징부가 수직 방향으로 전기적 연결을 제공하기 위하여 형성된다. 칩 패키지의 크기는 더 감소된다. 반도체 다이는 반도체 산화물 재료로 실질적으로 이루어진 유전층을 이용하여 캡슐화된다. 따라서, 유전층, 반도체 다이 및 기판의 열팽창 계수는 유사하다. CTE 불일치에 기인하는 뒤틀림은 감소되거나 방지될 수 있다. 칩 패키지의 품질 및 신뢰성이 개선된다.
전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims (10)

  1. 칩 패키지에 있어서,
    반도체 칩;
    상기 반도체 칩 위의 반도체 다이;
    상기 반도체 칩 위에 있고, 상기 반도체 다이를 캡슐화하며, 반도체 산화물 재료로 제조되는 유전층; 및
    상기 반도체 다이의 반도체 기판을 관통하고 상기 반도체 칩의 도전성 패드와 물리적으로 연결되는 도전성 특징부(conductive feature)
    를 포함하는 칩 패키지.
  2. 제1항에 있어서,
    상기 유전층은 상기 반도체 다이와 직접 접촉하는 것인 칩 패키지.
  3. 제1항에 있어서,
    상기 도전성 특징부는 상기 반도체 칩의 상기 도전성 패드와 전기적으로 접촉하도록 상기 반도체 다이의 상호 연결 구조체를 관통하는 것인 칩 패키지.
  4. 제1항에 있어서,
    상기 유전층을 관통하고 상기 반도체 칩의 제2 도전성 패드와 전기적으로 접촉하는 도전성 특징부를 더 포함하는 칩 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩과 상기 반도체 다이 사이의 본딩 패드; 및
    상기 본딩 패드 아래에 놓이며 상기 본딩 패드와 물리적으로 연결되는 제2 도전성 특징부를 더 포함하며,
    상기 제2 도전성 특징부는 상기 본딩 패드와 상기 반도체 칩 사이에 있으며 상기 반도체 칩의 제2 도전성 패드에 전기적으로 연결되는 것인 칩 패키지.
  6. 제1항에 있어서,
    상기 도전성 특징부와, 상기 반도체 다이의 상기 반도체 기판 사이에 절연 요소를 더 포함하는 칩 패키지.
  7. 제1항에 있어서,
    상기 유전층의 일부는 상기 반도체 다이와 상기 반도체 칩 사이에 개재되는 것인 칩 패키지.
  8. 칩 패키지에 있어서,
    반도체 칩;
    상기 반도체 칩 위의 반도체 다이;
    상기 반도체 다이를 캡슐화하며, 폴리머 재료가 없는 유전층;
    상기 반도체 칩의 반도체 기판을 관통하는 도전성 특징부; 및
    상기 반도체 기판 위에 있고, 상기 도전성 특징부에 전기적으로 연결되는 커넥터를 포함하고,
    상기 반도체 칩은 상기 반도체 다이와 상기 커넥터 사이에 있는 것인 칩 패키지.
  9. 제8항에 있어서,
    상기 반도체 다이의 반도체 기판을 관통하는 제2 도전성 특징부를 더 포함하는 칩 패키지.
  10. 칩 패키지에 있어서,
    반도체 칩;
    상기 반도체 칩에 접합되고, 상기 반도체 칩과 직접 접촉하는 반도체 다이; 및
    상기 반도체 다이의 반도체 기판을 관통하고 상기 반도체 칩의 도전성 패드와 물리적으로 연결되는 도전성 특징부를 포함하는 칩 패키지.
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