DE102011090085A1

DE102011090085A1 - Halbleiterchipstapel und Halbleiterbauelementherstellungsverfahren

Info

Publication number: DE102011090085A1
Application number: DE102011090085A
Authority: DE
Inventors: Chung-Sun Lee; Sun-pil Youn; Hyun-jung SONG; Jung-Hwan Kim; Tae-Hong Min
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2011-01-28
Filing date: 2011-12-29
Publication date: 2012-08-02
Also published as: US8604615B2; CN102623441A; US20120193779A1; US9343432B2; US20140091460A1; TW201232750A; JP2012160707A; CN102623441B; KR20120087651A; KR101719636B1

Abstract

Die Erfindung bezieht sich auf einen Stapel von Halbleiterchips und auf ein Verfahren zur Herstellung eines zugehörigen Halbleiterbauelements. In einem Aspekt der Erfindung beinhaltet der Stapel einen ersten Chip (10), einen über den ersten Chip gestapelten zweiten Chip (20), leitfähige Bondhügel (26), die sich zwischen einer Oberseite des ersten Chips und der Unterseite des zweiten Chips erstrecken, und ein zwischen den ersten Chip und den zweiten Chip eingefügtes homogenes integrales Unterfüllmaterial (28), das die leitfähigen Bondhügel verkapselt und sich entlang von Seitenwänden des zweiten Chips erstreckt. Ein Gießmaterial (29) ist auf Außenseitenflächen des Unterfüllmaterials über der Oberseite des ersten Chips bereitgestellt, wobei das Gießmaterial durch das Unterfüllmaterial von Seitenwänden des zweiten Chips derart getrennt ist, dass das Gießmaterial Seitenwände des zweiten Chips nicht kontaktiert. Verwendung z. B. in Multichipstapelpackungen für elektronische Geräte mit kleiner Abmessung oder tragbare elektronische Geräte.

Description

Die Erfindung bezieht sich auf einen Stapel von Halbleiterchips sowie auf Verfahren zur Herstellung eines zugehörigen Halbleiterbauelements.
Der momentane Trend in der Elektronikindustrie geht dahin, leichtere, kleinere, schnellere, multifunktionale und hochleistungsfähige Produkte bei geringeren Kosten herzustellen. Um diese Ziele zu erreichen, wird eine Multichipstapelpackungstechnologie oder System-in-Packung-Technologie verwendet. Häufig verwenden die Multichipstapelpackungstechnologie oder die System-in-Packung-Technologie Durchkontakte.
Eine Multichipstapelpackung oder eine System-in-Packung kombiniert Funktionen einer Mehrzahl von Einheitshalbleiterelementen in einer einzigen Halbleiterpackung. Multichipstapelpackungen oder System-in-Packungen können dicker als herkömmliche Einzelchippackungen sein. In einer zweidimensionalen Ebene sind sie jedoch in der Abmessung nahezu gleich wie herkömmliche Einzelchippackungen. Daher werden Multichipstapelpackungen oder System-in-Packungen hauptsächlich in Hochleistungsprodukten verwendet, die eine geringe Abmessung oder eine Tragbarkeit erfordern, wie Mobiltelefone, Notebook-Computer, Speicherkarten und tragbare Camcorder.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterchipstapels mit verbesserten Eigenschaften im Vergleich zu Chipstapeln nach dem Stand der Technik, insbesondere im Hinblick auf eine effektive Wärmedissipation und auf die Verhinderung einer Abnahme der Zuverlässigkeit aufgrund von thermischer Expansion, und die Bereitstellung eines entsprechenden Halbleiterbauelementherstellungsverfahrens zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Stapels von Halbleiterchips mit den Merkmalen des Anspruchs 1, 2 oder 3 sowie eines Halbleiterbauelementherstellungsverfahrens mit den Merkmalen des Anspruchs 16, 17, 18 oder 19. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:
1 eine Draufsicht auf ein Halbleiterbauelement ist,
2 eine Querschnittansicht entlang einer Linie I-I' von 1 ist,
3 eine vergrößerte Ansicht eines in 2 gezeigten Bereichs A ist,
4 eine Ansicht wie jene von 3 ist, die eine modifizierte Ausführungsform darstellt,
5a, 5b, 6a und 6b vergrößerte Ansichten sind, die modifizierte Ausführungsformen eines in 2 gezeigten Bereichs B darstellen,
7 eine Querschnittansicht ist, die einen Fall darstellt, bei dem ein Halbleiterchip auf einer Leiterplatte (PCB) angebracht ist,
8 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
9 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
10 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
11 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
12 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
13 und 14 Querschnittansichten eines weiteren Halbleiterbauelements sind,
15 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
16 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
17 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
18 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
19 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
20 und 21 Querschnittansichten sind, die ein Verfahren zur Herstellung eines Halbleiterbauelements darstellen,
22 bis 27 Querschnittansichten sind, die ein weiteres Verfahren zur Herstellung eines Halbleiterbauelements darstellen,
28 bis 30 Querschnittansichten sind, die ein weiteres Verfahren zur Herstellung eines Halbleiterbauelements darstellen,
31 bis 33 Querschnittansichten sind, die ein weiteres Verfahren zur Herstellung eines Halbleiterbauelements darstellen,
34 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
35 eine Querschnittansicht eines weiteren Halbleiterbauelements ist,
36 ein schematisches Blockdiagramm einer Speicherkarte ist, die ein Halbleiterbauelement verwendet,
37 ein schematisches Blockdiagramm eines elektronischen Systems ist, das ein Halbleiterbauelement verwendet, und
38 eine perspektivische Ansicht ist, die einen exemplarischen Fall darstellt, bei dem das elektronische System von 37 in einem Mobiltelefon verwendet wird.
Vorteile und Merkmale der offenbarten Ausführungsformen und Verfahren zur Erzielung derselben werden durch Bezugnahme auf die folgende detaillierte Beschreibung exemplarischer Ausführungsformen und der begleitenden Zeichnungen besser verständlich. In den Zeichnungen können Abmessungen und relative Abmessungen von Elementen zwecks Klarheit übertrieben dargestellt sein. Gleiche Bezugszeichen beziehen sich überall in der Beschreibung auf gleiche Elemente. Es versteht sich, dass wenn ein Element oder eine Schicht als ”auf”, ”verbunden mit” oder ”gekoppelt mit” einem anderen Element oder einer anderen Schicht bezeichnet wird, dieses/diese direkt auf, verbunden mit oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als ”direkt auf”, ”direkt verbunden mit” oder ”direkt gekoppelt mit” einem anderen Element oder einer anderen Schicht bezeichnet wird.
Räumlich relative Ausdrücke, wie ”unterhalb”, ”darunter”, ”untere”, ”über”, ”obere” und dergleichen können hierin zwecks Einfachheit der Beschreibung dazu verwendet werden, die Beziehung eines Elements oder eines Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) zu beschreiben, wie in den Figuren dargestellt. Es versteht sich, dass die räumlich relativen Ausdrücke dazu gedacht sind, verschiedene Orientierungen des Bauelements in Verwendung oder im Betrieb zusätzlich zu der in den Figuren dargelegten Orientierung einzuschließen. Wenn zum Beispiel das Bauelement in den Figuren umgedreht ist, sind Elemente, die als ”unter” oder ”unterhalb” von anderen Elementen oder Merkmalen beschrieben sind, ”über” den anderen Elementen oder Merkmalen orientiert. Das Bauelement kann anders orientiert sein (um 90 Grad gedreht oder bei anderen Orientierungen sein) und die hierin verwendeten räumlich relativen Beschreibungselemente werden entsprechend interpretiert. Ausdrücke wie ”gleich”, ”planar” oder ”koplanar”, wie sie hierin bei Bezugnahme auf eine Orientierung, eine Stelle, Formen, Abmessungen, Mengen oder andere Maße verwendet werden, bedeuten nicht notwendigerweise eine exakt identische Orientierung, Stelle, Form, Abmessung, Menge oder anderes Maß, sind jedoch dazu gedacht, nahezu identische Orientierung, Stelle, Formen, Abmessungen, Mengen oder andere Maße innerhalb akzeptabler Abweichungen zu umfassen, die zum Beispiel aufgrund von Herstellungsprozessen auftreten können. Ausführungsformen sind hierin unter Bezugnahme auf Draufsicht- und Querschnittdarstellungen beschrieben, die schematische Darstellungen idealisierter Ausführungsformen der Erfindung sind. Dabei sind Abweichungen von den Formen der Darstellungen zum Beispiel als Ergebnis von Herstellungstechniken und/oder -toleranzen zu erwarten. So sind Ausführungsformen nicht als beschränkt auf die hierin dargestellten speziellen Formen von Bereichen auszulegen, sondern sollen Abweichungen beinhalten, die zum Beispiel aus der Herstellung resultieren. So sind die in den Figuren dargestellten Bereiche von schematischer Natur, und ihre Formen sind nicht dazu gedacht, den Umfang der Erfindung zu beschränken.
Im Folgenden werden Halbleiterbauelemente gemäß exemplarischen Ausführungsformen der Erfindung unter Bezugnahme auf die 1 bis 7 beschrieben. 1 ist eine Draufsicht auf ein Halbleiterbauelement 300 gemäß einer exemplarischen Ausführungsform. 2 ist eine Querschnittansicht entlang der Linie I-I' von 1. 3 ist eine vergrößerte Ansicht eines in 2 gezeigten Bereichs A. 4 stellt eine modifizierte Ausführungsform von 3 dar. Die 5a, 5b, 6a und 6b stellen modifizierte Ausführungsformen eines in 2 gezeigten Bereichs B dar. 7 stellt einen Fall dar, bei dem ein Halbleiterchip auf einer Leiterplatte (PCB) angebracht ist.
Bezugnehmend auf die 1 bis 3 beinhaltet das Halbleiterbauelement 300 einen ersten Chip 10, einen auf den ersten Chip 10 gestapelten zweiten Chip 20, einen Unterfüllbereich 28, der einen Raum zwischen dem ersten Chip 10 und dem zweiten Chip 20 einnimmt und Seitenwände 30 des zweiten Chips 20 bedeckt, sowie einen Gießbereich 29, der durch den Unterfüllbereich 28 von dem zweiten Chip 20 separiert ist.
In bestimmten, nachstehend beschriebenen Ausführungsformen sind die Chips 10 und 20 als Halbleitersubstrate mit integrierten Schaltkreisen (ICs) beschrieben. Der Ausdruck ”Chip”, auf den hierin Bezug genommen wird, braucht jedoch nicht notwendigerweise einen Halbleiterchip meinen und nicht notwendigerweise einen IC erfordern. Ein Chip kann aus einem Material bestehen, das aus einem Wafer geschnitten wird und kann als Schicht in einem Halbleiterbauelement verwendet werden, wie dem Halbleiterbauelement 300, unabhängig davon, ob der Chip aus einem Halbleitermaterial besteht oder einen IC beinhaltet. In bestimmten Ausführungsformen kann zum Beispiel ein Chip, wie der erste Chip 10, aus einem Halbleitermaterial gebildet sein. In weiteren Ausführungsformen kann ein Chip, wie der erste Chip 10, hingegen auch aus einem Glasmaterial oder einem anderen nicht-leitfähigen Material gebildet sein.
In der nachstehenden Beschreibung werden die Chips 10 und 20 als Halbleiterchips bezeichnet, die aus Wafern geschnitten sind. Wie zuvor erörtert, können jedoch ein oder mehrere dieser Chips aus einem anderen Material gebildet sein und einen IC beinhalten oder nicht. In einer Ausführungsform ist der erste Chip 10 ein Halbleiterchip 10, der ein erstes Halbleitersubstrat 11 und Durchkontakte 12 beinhaltet, die das erste Halbleitersubstrat 11 durchdringen.
Das erste Halbleitersubstrat 11 kann ein Siliciumsubstrat, ein Silicium-auf-Isolator(SOI)-Substrat oder ein Siliciumgermaniumsubstrat sein, ist jedoch nicht darauf beschränkt. Das erste Halbleitermaterial 11 weist eine erste Oberfläche 11a und eine zweite Oberfläche 11b auf, die sich von der ersten Oberfläche 11a unterscheidet. Die erste Oberfläche 11a kann als eine Oberseite bezeichnet werden, und die zweite Oberfläche 11b kann als eine Unterseite bezeichnet werden. In einer Ausführungsform kann die erste Oberfläche 11a eine aktive Oberfläche sein, auf der ein integrierter Schaltkreis 111 platziert ist, und die zweite Oberfläche 11b kann eine Rückseite sein, die entgegengesetzt zu der ersten Oberfläche 11a ist. Auf der zweiten Oberfläche 11b braucht kein integrierter Schaltkreis ausgebildet sein. Bei Bedarf kann auf der zweiten Oberfläche eine Umverdrahtungsschicht (RDL) ausgebildet sein.
In entsprechenden Ausführungsformen beinhaltet der integrierte Schaltkreis 111 einen Speicherschaltkreis oder einen Logikschaltkreis. Der integrierte Schaltkreis 111 kann zum Beispiel einen oder mehrere Transistoren, Zwischenverbindungen oder eine Kombination von Transistoren und Zwischenverbindungen beinhalten. Zum Beispiel kann der integrierte Schaltkreis 111 wenigstens einen von einem Speicher mit wahlfreiem Zugriff (RAM), einem nicht-flüchtigen Speicher, einem Speichersteuerschaltkreis, einem Anwendungsprozessorschaltkreis, einem Leistungszufuhrschaltkreis, einem Modem- oder Hochfrequenz(RF)-Schaltkreis, einer Zentralprozessoreinheit (CPU) und einem Interposer mit einer Verdrahtungsstruktur beinhalten.
Der integrierte Schaltkreis 111 kann mittels einer leitfähigen Materialstruktur, wie einer internen Verdrahtungsstruktur 112, mit jeder von Chipkontaktstellen 15 und jedem der Durchkontakte 12 verbunden sein. Die interne Verdrahtungsstruktur 112 kann zum Beispiel einen Durchkontakt 113 und eine Verdrahtungsstruktur 114 beinhalten. In einer Ausführungsform können Durchkontakte 12 über jeweilige leitfähige Kontaktstellen 25 eine Verbindung zu entsprechenden leitfähigen Elementen herstellen.
In einer Ausführungsform sind der integrierte Schaltkreis 111 und die interne Verdrahtungsstruktur 112 mit einem Zwischenisolationsfilm 17 bedeckt. Der Zwischenisolationsfilm 17 kann eine Schicht oder eine Mehrzahl von isolierenden Filmschichten beinhalten, die ein isolierendes Material enthalten. Ein Passivierungsfilm 18, der die Chipkontaktstellen 15 freilässt, kann auf dem Zwischenisolationsfilm 17 angeordnet sein.
Jeder der Durchkontakte 12 kann einen Durchkontaktisolationsfilm 13 und eine Durchkontaktelektrode 14 beinhalten. Der Durchkontaktisolationsfilm 13 ist auf einer Wand der Durchkontaktöffnung 116 angeordnet, die das erste Halbleitersubstrat 11 durchdringt und durch dieses hindurchgeht, und die Durchkontaktelektrode 14 ist auf dem Durchkontaktisolationsfilm 13 angeordnet und füllt die Durchkontaktöffnung 116. Der Durchkontaktisolationsfilm 13 kann z. B. Siliciumoxid enthalten, und die Durchkontaktelektrode 14 kann z. B. Kupfer enthalten. Die Erfindung ist jedoch nicht darauf beschränkt. Wenngleich in den Zeichnungen nicht gezeigt, kann eine Barrierenschicht zwischen dem Durchkontaktisolationsfilm 13 und der Durchkontaktelektrode 14 eingefügt sein. Die Barrierenschicht kann verhindern, dass ein in der Durchkontaktelektrode 14 enthaltenes leitfähiges Material in das erste Halbleitersubstrat 11 diffundiert. Wenn die Durchkontaktelektrode 14 mittels Plattieren gebildet wird, kann eine Keimschicht (nicht gezeigt) zwischen die Barrierenschicht und die Durchkontaktelektrode eingefügt sein.
Ein Rückseitenisolationsfilm 19, der die Durchkontakte 12 freilässt, kann auf der zweiten Oberfläche 11b des ersten Halbleitersubstrats 11 angeordnet sein. Der Rückseitenisolationsfilm 19 kann verhindern, dass das erste Halbleitersubstrat 11 durch leitfähiges Material in dem Prozess zur Bildung der Durchkontakte 12 kontaminiert wird. In einer Ausführungsform beinhaltet der Rückseitenisolationsfilm 19 eine Mehrzahl von Schichten aus isolierenden Filmen. Zum Beispiel kann der Rückseitenisolationsfilm 19 wenigstens einen von einem Siliciumoxidfilm, einem Siliciumnitridfilm und einem Siliciumoxynitridfilm beinhalten.
Bezugnehmend auf 4 ist in einer Ausführungsform eine Umverdrahtungsleitung (RDL) 115, die mit der Durchkontaktelektrode 14 elektrisch verbunden ist, auf der zweiten Oberfläche 11b ausgebildet. Wenn die RDL 115 ausgebildet ist, kann sich jedes von zweiten leitfähigen Elementen 26 des zweiten Halbleiterchips 20 auf der RDL 115 befinden.
Erste leitfähige Elemente 16 können jeweils auf den Chipkontaktstellen 15 ausgebildet sein. In einer Ausführungsform können die ersten leitfähigen Elemente 16 aus der Gruppe ausgewählt sein, die aus leitfähigen Bondhügeln, leitfähigen Abstandshaltern, Lotkugeln, Pin-Grid-Arrays (PGAs) und einer Kombination dergleichen besteht.
Der Unterfüllbereich 28 schützt die zweiten leitfähigen Elemente 26 oder den zweiten Halbleiterchip 20 vor externer Feuchtigkeit und fixiert den zweiten Halbleiterchip 20 an dem ersten Halbleiterchip 10. In einer Ausführungsform nimmt der Unterfüllbereich 28 den Zwischenraum zwischen dem ersten Halbleiterchip 10 und dem zweiten Halbleiterchip 20 ein und bedeckt die Seitenwände 30 des zweiten Halbleiterchips 20. Der Unterfüllbereich 28 kann die gesamten Seitenwände 30 des zweiten Halbleiterchips 20 bedecken. Der Unterfüllbereich 28 kann aus einem homogenen integralen Unterfüllmaterial bestehen, zum Beispiel einem Epoxidharz oder einer Kombination aus Silica und Harz, die als eine einzelne kontinuierliche Struktur ausgebildet ist. In einer Ausführungsform beinhaltet das Unterfüllmaterial das Epoxidharz und ein Metalloxid (z. B. Al₂O₃). In einer Ausführungsform beinhaltet das Unterfüllmaterial die Kombination aus Silica und Harz sowie Al₂O₃. In einer Ausführungsform ist ein homogenes integrales Unterfüllmaterial zwischen den ersten Chip 10 und den zweiten Chip 20 eingefügt, wobei es die leitfähigen Elemente 26 verkapselt und sich entlang von Seitenwänden des zweiten Chips erstreckt. In einer Ausführungsform erstreckt sich das Unterfüllmaterial entlang der gesamten Seitenwände des zweiten Chips. Das Unterfüllmaterial kann eine erste Oberseite 28a aufweisen, die sich in einer Richtung parallel zu einer Oberseite 21a des zweiten Chips erstreckt und sich angrenzend an die Oberseite des zweiten Chips auf einer ersten Seite des zweiten Chips 20 befindet, und kann eine zweite Oberseite 28b aufweisen, die sich in einer Richtung parallel zu der Oberseite 21a des zweiten Chips 20 erstreckt und sich angrenzend an die Oberseite des zweiten Chips 20 auf einer zweiten Seite des zweiten Chips 20 entgegengesetzt zu der ersten Seite befindet. In einer Ausführungsform weist die erste Oberseite 28a eine größere Fläche als die zweite Oberseite 28b auf, wie nachstehend weiter beschrieben. In einer Ausführungsform ist der Unterfüllbereich 28 zwischen den Seitenwänden 30 des zweiten Halbleiterchips 20 und dem Gießbereich 29 ausgebildet, und der Gießbereich 29 ist durch den Unterfüllbereich 28 von dem zweiten Halbleiterchip 20 getrennt.
Zum Beispiel kann ein Gießmaterial auf Außenseitenflächen des homogenen integralen Unterfüllmaterials über der Oberseite 11b des ersten Chips enthalten sein und kann von Seitenwänden des zweiten Chips mittels Unterfüllmaterial derart getrennt sein, dass das Gießmaterial keine Seitenwände des zweiten Chips kontaktiert. Außerdem kann sich das Gießmaterial, wenngleich nicht gezeigt, über eine Oberseite des zweiten Chips derart erstrecken, dass es wenigstens einen Teil der Oberseite des zweiten Chips kontaktiert. Dieser Gießmaterialbereich kann dünn sein, wie zum Beispiel 5 μm oder weniger. In einer Ausführungsform ist der Gießbereich 29 entlang von Außenseitenflächen von Unterfüllmaterial 28 enthalten, das Unterfüllmaterial 28 erstreckt sich jedoch horizontal an der Oberseite 11b des ersten Chips 10 durchgehend bis zu der Kante des ersten Chips 10 derart, dass kein Unterfüllmaterial 28 eine Oberseite 11b des ersten Chips 10 kontaktiert. Die Mengen an Unterfüllmaterial und Gießmaterial können gemäß bestimmten Ausführungsformen variieren. Zum Beispiel kann ein Verhältnis des Volumens des verwendeten Gießmaterials zu dem Volumen an verwendetem Unterfüllmaterial ein bestimmter Betrag sein (z. B. kleiner als 2, kleiner als 1 oder größer als 2, größer als 1 etc.). In einer alternativen Ausführungsform wird jedoch kein Gießmaterial für das Halbleiterbauelement 300 verwendet.
Spezifisch kontaktiert in einer Ausführungsform ein zweites Halbleitersubstrat 21 des zweiten Halbleiterchips 20 den Unterfüllbereich 28, kontaktiert jedoch nicht den Gießbereich 29. In einer exemplarischen Ausführungsform sind das zweite Halbleitersubstrat 21, der Unterfüllbereich 28 und der Gießbereich 29 derart angeordnet, dass der Koeffizient der thermischen Ausdehnung (CTE) in der Reihenfolge des zweiten Halbleitersubstrats 21, des Unterfüllbereichs 28 und des Gießbereichs 29 zunimmt. Außerdem sind in einer Ausführungsform die Moduli des Unterfüllbereichs 28 und des Gießbereichs 29 kleiner als der Modul des zweiten Halbleitersubstrats 21.
Wenn zum Beispiel das zweite Halbleitersubstrat 21 ein Siliciumsubstrat ist, kann das Siliciumsubstrat einen CTE von ungefähr 3,2 ppm/K und einen Modul von 30 GPa oder mehr aufweisen. In diesem Fall kann der Unterfüllbereich 28 unter Verwendung von Epoxidharz mit einem CTE von ungefähr 10 ppm/K bis 20 ppm/K und einem Modul von 5 GPa bis 10 GPa gebildet sein, und der Gießbereich 29 kann unter Verwendung einer Epoxidgießverbindung (EMC) mit einem CTE von ungefähr 30 ppm/K bis 100 ppm/K und einem Modul von 20 GPa gebildet sein. Demgemäß liegt in entsprechenden Ausführungsformen ein CTE-Verhältnis zwischen dem CTE des zweiten Halbleitersubstrats 21 und dem CTE der Unterfüllung zwischen 0,16 und 0,32, im Gegensatz zu einem CTE-Verhältnis zwischen dem CTE des zweiten Halbleitersubstrats 21 und dem CTE des Gießbereichs, das so niedrig wie 0,03 bis 0,11 sein kann. Des Weiteren kann ein Gesamt-CTE des Halbleiterbauelements 300 als ein Ergebnis der CTEs der vorstehend beschriebenen verschiedenen Elemente niedriger als ein bestimmter ungefährer Wert sein (z. B. 6 ppm/K, 4 ppm/K etc.).
In einer Ausführungsform bestehen der Unterfüllbereich 28 und der Gießbereich 29 aus Siliciumhybridmaterialien. In diesem Fall kann der CTE des Siliciumhybridmaterials, das den Unterfüllbereich 28 bildet, kleiner als jener des Siliciumhybridmaterials sein, das den Gießbereich 29 bildet.
Ein Fall, bei dem der zweite Halbleiterchip 20 auf dem ersten Halbleitersubstrat 11 gestapelt ist, und ein Fall, bei dem der zweite Halbleiterchip 20 auf einer PCB 400 gestapelt ist, werden nunmehr unter Bezugnahme auf die 2 und 7 beschrieben. Als erstes wird der Fall beschrieben, bei dem der zweite Halbleiterchip 20 auf der PCB 400 gestapelt ist. In einer Ausführungsform weist die PCB 400 einen CTE von ungefähr 10 ppm/K bis 20 ppm/K und einen Modul von mehreren GPa auf. Ein Unterfüllbereich 401 kann einen CTE von ungefähr 10 ppm/K bis 20 ppm/K und einen Modul von 5 GPa bis 10 GPa aufweisen.
Das Verziehen eines Halbleiterbauelements kann am Grad an mechanischer Spannung beurteilt werden, und mechanische Spannung kann durch Multiplizieren des Unterschieds im CTE, dem Modul und der Dickenvariation berechnet werden. Wenn die PCB 400 unter dem zweiten Halbleiterchip 20 angeordnet ist, ist der Unterschied zwischen dem CTE der PCB 400 und jenem des Unterfüllbereichs 401 klein, und der Modul des Unterfüllbereichs 401 ist kleiner als jener des zweiten Halbleitersubstrats 21. Daher beeinflussen der CTE und der Modul eines Gießbereichs 402 das Verziehen des Halbleiterbauelements nicht oder haben lediglich einen geringen Effekt auf dieses.
Andererseits weist in dem Fall, in dem der zweite Halbleiterchip 20 auf den ersten Halbleiterchip 10 mit dem ersten Halbleitersubstrat 11 gestapelt ist, wie in 2 gezeigt, das erste Halbleitersubstrat 11 einen CTE von ungefähr 3,2 ppm/K auf, der sich signifikant von dem Wert von ungefähr 10 ppm/K bis 20 ppm/K für den Unterfüllbereich 28 unterscheidet. Außerdem weist das erste Halbleitersubstrat 11 einen relativ hohen Modul von 30 GPa oder mehr auf. Daher ist es wahrscheinlich, dass sich das Halbleiterbauelement 300 verzieht. Um das Verziehen des Halbleiterbauelements 300 zu verhindern, sind in einer exemplarischen Ausführungsform das zweite Halbleitersubstrat 21, der Unterfüllbereich 28 und der auf dem ersten Halbleitersubstrat 11 ausgebildete Gießbereich 29 derart angeordnet, dass der CTE in der Reihenfolge des zweiten Halbleitersubstrats 21, des Unterfüllbereichs 28 und des Gießbereichs 29 zunimmt. Das heißt, das zweite Halbleitersubstrat 21 weist einen bestimmten CTE auf, der Unterfüllbereich 28 weist einen noch höheren CTE auf, und der Gießbereich 29 weist einen noch höheren CTE als der Unterfüllbereich 28 auf. Derart ist in einer Ausführungsform ein CTE des Chipstapels relativ klein im Vergleich zu dem CTE des Gießbereichs 29, wie zum Beispiel ungefähr 6 ppm/K. Des Weiteren können Materialien für den Unterfüllbereich 28 und den Gießbereich 29 derart ausgewählt werden, dass die Moduli des Unterfüllbereichs 28 und des Gießbereichs 29 kleiner als der Modul des zweiten Halbleitersubstrats 21 sind. Demzufolge kann das Verziehen des Halbleiterbauelements 300 verhindert oder reduziert werden.
Wenn der zweite Halbleiterchip 20 auf dem ersten Halbleiterchip 10 mit den Durchkontakten 12 gestapelt ist, kann er durch leitfähige Elemente 26 eine Verbindung zu dem ersten Halbleiterchip 10 haben, und an der Oberfläche der Verbindung zwischen dem ersten Halbleiterchip 10 und dem zweiten Halbleiterchip 20 kann Wärme erzeugt werden. Als ein Ergebnis kann die erzeugte Wärme verursachen, dass sich das zweite Halbleitersubstrat 21, der Unterfüllbereich 28 und der Gießbereich 29 ausdehnen. Wenn Materialien mit signifikant unterschiedlichem CTE in Kontakt miteinander sind, kann an einer Grenzfläche zwischen ihnen ein Abblättern auftreten.
Daher wird in einer Ausführungsform der Unterfüllbereich 28, dessen CTE größer als jener des zweiten Halbleitersubstrats 21 und kleiner als jener des Gießbereichs 29 ist, zwischen das zweite Halbleitersubstrat 21 und den Gießbereich 29 eingefügt, um mit einer Unterseite und den Seitenwänden 30 des zweiten Halbleiterchips 20 in Kontakt zu sein. Als ein Ergebnis kann der Unterfüllbereich 28 das Risiko eines Abblätterns an der Grenzfläche zwischen dem Gießbereich 29 und dem zweiten Halbleiterchip 20 aufgrund des Unterschieds zwischen dem CTE des Gießbereichs 29 und jenem des zweiten Halbleiterchips 20 reduzieren. Da außerdem der Unterfüllbereich 28 den Gießbereich 29 kontaktiert, kann eine Bondfläche gesichert werden.
In der Ausführungsform von 2 ist eine Oberseite 21a des zweiten Halbleitersubstrats 21 von dem Unterfüllbereich 28 und dem Gießbereich 29 freigelegt. Demgemäß können die Oberseite 21a des zweiten Halbleitersubstrats 21, Oberseiten 28a und 28b des Unterfüllbereichs 28 und eine Oberseite 29a des Gießbereichs 29 koplanar sein. Das heißt, die Oberseite 21a des zweiten Halbleitersubstrats 21, die Oberseiten 28a und 28b des Unterfüllbereichs 28 sowie die Oberseite 29a des Gießbereichs 29 können als eine einzige Oberfläche ohne eine Stufe dazwischen oder irgendeine signifikante Variation der Höhe gebildet sein. Die verschiedenen Bereiche können zum Beispiel als ein Ergebnis eines Schleifprozesses koplanar gemacht werden, der die Oberseiten der Bereiche zusammen planarisiert.
Wie zum Beispiel in 2 gezeigt, können die Oberseite 21a des zweiten Halbleitersubstrats 21, die Oberseiten 28a und 28b des Unterfüllbereichs 28 und die Oberseite 29a des Gießbereichs 29 im Wesentlichen flach sein und gleiche Höhen aufweisen. Bezugnehmend auf die 5A und 5B können die Oberseite 28a (und/oder 28b, nicht gezeigt) des Unterfüllbereichs 28 gebogen sein. Die Oberseiten 28a und/oder 28b des Unterfüllbereichs 28 können eine konkav gebogene Oberfläche sein, wie in 5A gezeigt, oder können eine konvex gebogene Oberfläche sei, wie in 5B gezeigt. In den exemplarischen Ausführungsformen der 5A und 5B kann ein Prozess des Lappens des Unterfüllbereichs 28 verwendet werden. Als ein Ergebnis können die Oberseiten 28a und/oder 28b des geläppten Unterfüllbereichs 28 gebogen sein. In einer Ausführungsform ist die Biegung derart, dass für jede der gesamten Oberseite des Gießmaterials, der gesamten Oberseite des homogenen integralen Unterfüllmaterials und der gesamten Oberseite des zweiten Chips jeglicher Bereich von jeder Oberfläche innerhalb eines kleinen vertikalen Abstands von einer ersten Ebene liegt, wie zum Beispiel 5 μm.
Bezugnehmend auf die 6A und 6B kann eine Stufe a zwischen der Oberseite 28a (und/oder 28b, nicht gezeigt) des Unterfüllbereichs 28 und der Oberseite 29a des Gießbereichs 29 ausgebildet sein. Wenn zum Beispiel der Unterfüllbereich 29 und der Gießbereich 29, die aus unterschiedlichen Materialien gebildet sind, gleichzeitig geläppt werden, kann die Stufe a zwischen der Oberseite 28a des Unterfüllbereichs 28 und der Oberseite 29a des Gießbereichs 29 aufgrund des Unterschieds zwischen einer Ätzrate des Unterfüllbereichs 29 und jener des Gießbereichs 29 gebildet sein. Außerdem können die Oberseite 28a des Unterfüllbereichs 29 und die Oberseite 29a des Gießbereichs 29 gebogen sein. Die Oberseite 28b kann ähnliche Stufen und/oder Biegungen wie die Oberseite 28a aufweisen.
In einer Ausführungsform kann eine Länge (z. B. d3) der Oberseite 28a des Unterfüllbereichs 28 in einer horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips 20 kürzer als eine Länge (z. B. d2) der Unterseite des Unterfüllbereichs 28 an der Oberseite 11b des ersten Halbleiterchips 10 in einer horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips 20 sein. Die Abstände d3 und d2 (oder d1 und d4 bezüglich der Oberseite 28b) können ein bestimmtes maximales Verhältnis zueinander aufweisen, so kann zum Beispiel ein maximales d3:d2 0,3 betragen. Mit anderen Worten kann sich das homogene integrale Untermüllmaterial bezüglich eines vertikalen Querschnittprofils des Halbleiterbauelements 300 eine erste Entfernung d2 (oder d4) entlang der Oberseite 11b des ersten Chips 10 erstrecken, wobei die erste Entfernung d2 von einer ersten Stelle direkt unter einer ersten Seitenwand 30 des zweiten Chips 20 bis zu einer zweiten Stelle an einer Kante des Unterfüllmaterials an der Oberseite 11b des ersten Chips 10 geht, die sich nicht unter dem zweiten Chip 20 befindet (z. B. wo der Unterfüllbereich 28 auf den Gießbereich 29 trifft). Das homogene integrale Unterfüllmaterial kann eine Oberseite 28a (oder 28b) beinhalten, die sich eine zweite Entfernung d3 (oder d1) von der ersten (oder zweiten) Seitenwand 30 aus erstreckt. In einer Ausführungsform kann das Verhältnis der zweiten Entfernung d3 zu der ersten Entfernung d2 0,5 oder kleiner sein, und/oder das Verhältnis der zweiten Entfernung d1 zu der ersten Entfernung d4 kann 0,3 oder kleiner sein, um ein Verziehen zu minimieren, während weiterhin ein ausreichendes Gießmaterial zur Stärkung der Gesamtpackung beibehalten wird.
In einer Ausführungsform kann eine Länge d1 der Oberseite 28b des Unterfüllbereichs 28 in einer horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips 20 wenigstens 5 μm betragen. Das heißt, eine minimale Länge d1 der Oberseite 28b des Unterfüllbereichs 28 in der horizontalen Richtung X von der Seitenwand 30 des zweiten Halbleiterchips 20 bis zu dem Punkt, an dem der Unterfüllbereich auf den Gießbereich 29 trifft, kann 5 μm betragen (wenngleich die Länge d1 auch 100 μm oder mehr betragen kann). Wenn die Dicke d1 der Oberseite 28b des Unterfüllbereichs 28 in der horizontalen Richtung X von der Seitenwand 30 des zweiten Halbleiterchips 20 5 μm oder mehr beträgt, können als ein Ergebnis das Verziehen des Halbleiterbauelements 300 und das Risiko eines Abblätterns an Grenzflächen zwischen dem zweiten Halbleitersubstrat 21, dem Unterfüllbereich 28 und dem Gießbereich 29 minimiert werden. Wenn ein Harzfüller, der in dem Material des Unterfüllbereichs 28 zur Sicherung der Harzstärke enthalten sein kann, mehrere μm groß ist und wenn die Unterfüllmaterialdicke weniger als 5 μm beträgt, kann es schwierig sein, dass der Harzfüller in dem Material enthalten ist.
Der Unterfüllbereich 28 kann in einer Ausführungsform mittels Platzierens eines Dispensers, der ein flüssiges Unterfüllmaterial enthält, auf einer Seite des zweiten Halbleiterchips 20 und Injizierens des flüssigen Unterfüllmaterials von dem Dispenser in einen Zwischenraum zwischen dem zweiten Halbleiterchip 20 und dem ersten Halbleiterchip 10 gebildet werden. In einer Ausführungsform ist in einem Bereich des Unterfüllbereichs 28, der auf der Seite des zweiten Halbleiterchips 20 ausgebildet ist, auf welcher der Dispenser platziert ist, eine Länge d3 der Oberseite 28a des Unterfüllbereichs 28 in der horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips 20 größer als eine Länge der Oberseite in den anderen Bereichen des Unterfüllbereichs 28. Das heißt, die Länge d1 der Oberseite 28b des Unterfüllbereichs 28 in der horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips 20 kann sich von der Länge d3 der Oberseite 28a des Unterfüllbereichs 28 in der horizontalen Richtung X von einer anderen der Seitenwände 30 des zweiten Halbleiterchips 20 unterscheiden.
Seitenwände des Unterfüllbereichs 28 können sich von der Oberseite 21a des zweiten Halbleitersubstrats 21 in Richtung einer Unterseite desselben verjüngen. Das heißt, Dicken der Seitenwände des Unterfüllbereichs 28 in der horizontalen Richtung X von den Seitenwänden 30 des zweiten Halbleitersubstrats 21 können von der Oberseite 21a des zweiten Halbleitersubstrats 21 in Richtung der Unterseite desselben zunehmen.
Dicken d2 und d4 des Unterfüllbereichs 28 in der horizontalen Richtung X von den Seitenwänden 30 des zweiten Halbleiterchips 20 können an einer Kontaktfläche zwischen dem ersten Halbleiterchip 10 und dem Unterfüllbereich 28 zum Beispiel 500 μm bis 700 μm betragen. In dem Bereich des Unterfüllbereichs 28, der dicker als die anderen Bereiche angrenzend an Seitenwände des zweiten Halbleiterchips 20 sein kann, kann die Dicke d2 des Unterfüllbereichs 28 in der horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips an der Kontaktfläche zwischen dem ersten Halbleiterchip 10 und dem Unterfüllbereich 28 zum Beispiel 700 μm oder weniger betragen. In einer Ausführungsform ist die Dicke d2 des Unterfüllbereichs 28 in der horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips 20 an der Kontaktfläche zwischen dem ersten Halbleiterchip 10 und dem Unterfüllbereich 28 in dem Gebiet des Unterfüllbereichs 28 größer als die Dicke d4 des Unterfüllbereichs 28 in der horizontalen Richtung K von einer anderen der Seitenwände 30 des zweiten Halbleiterchips 20 an der Kontaktfläche zwischen dem ersten Halbleiterchip 10 und dem Unterfüllbereich 28 in einem anderen Gebiet des Unterfüllbereichs 28.
Wenn die Dicke d2 des Unterfüllbereichs 28 in der horizontalen Richtung X von einer der Seitenwände 30 des zweiten Halbleiterchips 20 an der Kontaktfläche zwischen dem ersten Halbleiterchip 10 und dem Unterfüllbereich 28 700 μm oder weniger beträgt, kann eine maximale Bondfläche zwischen dem Gießbereich 29 und dem ersten Halbleiterchip 10 sichergestellt werden. Wenn die Dicke d2 des Unterfüllbereichs 28 700 μm übersteigt, nehmen mechanische Spannungen, die an dem ersten Halbleiterchip 10 anliegen, stark zu, was verursacht, dass sich der erste Halbleiterchip 10 verzieht, was wiederum in Chiprissen und Verbindungsdefekten zwischen oberen und unteren Chips resultieren kann.
Aus diesem Grund kann die Dicke d2 des Unterfüllbereichs 28 bei 700 μm oder weniger gehalten werden.
In einer Ausführungsform beinhaltet der zweite Halbleiterchip 20 Durchkontakte (nicht gezeigt). In einer alternativen Ausführungsform ist es jedoch möglich, dass der zweite Halbleiterchip 20 keine Durchkontakte aufweist.
Im Folgenden wird ein Halbleiterbauelement 301 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 8 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 6 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 8 beinhaltet das Halbleiterbauelement 301 des Weiteren ein thermisches Grenzflächenmaterial (TIM) 33, das Haftcharakteristika aufweist und in Kontakt mit einer Oberseite 21a eines zweiten Halbleitersubstrats 21 ist, und eine Wärmesenke 35, die in Kontakt mit dem TIM 33 ist. Die Wärmesenke 35 kann ein Material mit einer hohen thermischen Leitfähigkeit enthalten. Zum Beispiel kann die Wärmesenke eine Metallplatte beinhalten. Das TIM 33 und die Wärmesenke 35 können sich auf einer Oberseite 28a eines Unterfüllbereichs 28 und einer Oberseite 29a eines Gießbereichs 29 erstrecken. Das TIM 33 kann zum Beispiel ein härtbares Haftmaterial, das Partikel aus Metall (wie Ag) oder Metalloxid (wie Al₂O₃) in Epoxidharz enthält, oder eine thermische Fettpaste sein, die Partikel aus Diamant, AlN, Al₂O₃, ZnO oder Ag enthält. Da die Oberseite 21a des zweiten Halbleitersubstrats 21 und die Wärmesenke 35 in Kontakt mit dem TIM 33 sind, kann der Wärmedissipationseffekt erhöht werden.
Im Folgenden wird ein Halbleiterbauelement 302 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 9 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 8 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 9 ist in dem Halbleiterbauelement 302 das in 2 gezeigte Halbleiterbauelement 300 auf einem Packungssubstrat 100 angebracht. Das Packungssubstrat 100 kann Schaltkreisstrukturen 105 beinhalten, die mit einem ersten Chip 10 und einem zweiten Chip 20 verbunden sind. Der erste Chip 10 und der zweite Chip 20 können mit einem Bauelement außerhalb des Halbleiterbauelements 302 über die Schaltkreisstrukturen 105 elektrisch verbunden sein. Das Packungssubstrat 100 kann zum Beispiel eine PCB oder ein Filmsubstrat mit den Schaltkreisstrukturen 105 sein. Das Packungssubstrat 100 kann Bondkontaktstellen 101 beinhalten, mit denen jeweils leitfähige Elemente 16 verbunden sein können.
Das Packungssubstrat 100 kann des Weiteren leitfähige Elemente 102 beinhalten, die zur Verbindung des Halbleiterbauelements 302 mit einem externen Bauelement verwendet werden. Zum Beispiel kann das Halbleiterbauelement 302 über die leitfähigen Elemente 102 auf einem Setboard (nicht gezeigt) angebracht sein. In einem weiteren Beispiel ist das Packungssubstrat 100 eine Systemplatine. Wenn die ersten und zweiten Chips 10 und 20 Wafer-Level-Packungen (WLPs) sind, können sie auf einer Systemplatine angebracht sein, ohne das Packungssubstrat 100 zu erfordern.
Ein Füllelement 103 kann zwischen dem Packungssubstrat 100 und dem ersten Chip 10 eingefügt sein. Das Füllelement 103 kann den ersten Chip 10 an dem Packungssubstrat 100 fixieren. Das Füllelement 103 kann ein Unterfüllmaterial enthalten, wie ein vorstehend beschriebenes homogenes integrales Unterfüllmaterial.
In dem Halbleiterbauelement 302 kann sich eine Wärmesenke 36 von einer Oberseite 21a eines zweiten Substrats 21 bis zu einer Oberseite des Packungssubstrats 100 erstrecken und kann in Kontakt mit der Oberseite des Packungssubstrats 100 sein. In einer Ausführungsform ist die Wärmesenke 36 mit der Oberseite 21a des zweiten Substrats 21 verbunden, wobei ein TIM 33 dazwischen eingefügt ist und in Kontakt mit der Oberseite des Packungssubstrats 100 ist, wodurch der Wärmedissipationseffekt weiter erhöht wird.
Im Folgenden wird ein Halbleiterbauelement 303 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 10 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 9 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 10 umgibt in dem Halbleiterbauelement 303 ein Füllelement 104, das zwischen einem Packungssubstrat 100 und einem ersten Chip 10 ausgebildet ist, Seitenwände des ersten Chips 10 und wenigstens einen Teil eines Gießbereichs 29, der einen zweiten Chip 20 umgibt. Wenn eine Höhe von einer Oberseite des Packungssubstrats 100 zu einer Oberseite 29a des Gießbereichs 29 h ist, kann eine Höhe von der Oberseite des Packungssubstrats 100 zu einer Oberseite des Füllelements 104 0,7 h oder mehr betragen. Wenn die Höhe des Füllelements 104 geringer als 0,7 h ist, kann das Füllelement 104 die Seiten des zweiten Chips 20 nicht erreichen und ist somit möglicherweise nicht in der Lage, den zweiten Chip 20 vollständig zu tragen. Selbst wenn das Füllelement 104 einen Teil eines unteren Bereichs des zweiten Halbleiterchips 20 erreicht, ist ein oberer Bereich des Füllelements 104 möglicherweise nicht dick genug, das heißt, es kann eine Dicke von nur wenigen μm aufweisen. Daher kann das Füllelement 104 in einer Ausführungsform so gebildet sein, dass es höher als die zweiten leitfähigen Elemente 26 des zweiten Chips 20 ist, das heißt, es kann mit einer Höhe von 0,7 h oder mehr ausgebildet sein, um den zweiten Chip 20 vollständiger zu tragen.
Im Folgenden wird ein Halbleiterbauelement 304 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 11 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 10 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 11 ist das in 2 gezeigte Halbleiterbauelement 300 auf einem Packungssubstrat 100 in dem Halbleiterbauelement 304 angebracht. Das Halbleiterbauelement 304 beinhaltet des Weiteren einen Packungsgießbereich 220, der das in 2 gezeigte Halbleiterbauelement 300 vergießt. Der Gießbereich 220 kann einen Gießbereich 29 ebenso wie Seitenwände des ersten Chips 10 des Halbleiterbauelements 300 von 2 kontaktieren und umgeben und kann des Weiteren das Füllelement 103 kontaktieren und umgeben.
Im Folgenden wird ein Halbleiterbauelement 305 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 12 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 11 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 12 beinhaltet das Halbleiterbauelement 305 gestapelte Halbleiterpackungen. Das Halbleiterbauelement 305 beinhaltet eine untere Packung 121 und eine obere Packung 122, die auf der unteren Packung 121 gestapelt ist. Jegliche der in den 9 bis 11 gezeigten Halbleiterbauelemente 302 bis 304 können als die untere Packung 121 verwendet werden. In dem in 12 gezeigten Beispiel wird das in 10 gezeigte Halbleiterbauelement 303 als die untere Packung 121 verwendet.
In einer Ausführungsform beinhaltet die obere Packung 122 ein oberes Substrat 150 sowie ein oder mehrere Halbleiterchips 151 und 152, die auf dem oberen Substrat 150 angebracht sind. Das obere Substrat 150 kann zum Beispiel eine PCB, ein Filmsubstrat oder dergleichen sein. Ein erster oberer Halbleiterchip 151 kann durch ein Haftmittel 161 auf einer Oberfläche des oberen Substrats 150 angebracht sein, und ein zweiter oberer Halbleiterchip 152 kann durch ein Haftmittel 162 auf dem ersten oberen Halbleiterchip 151 angebracht sein.
Die ersten und zweiten oberen Halbleiterchips 151 und 152 sind mittels Drähten 175 und 176 mit Verbindungskontaktstellen 170 des oberen Substrats 150 elektrisch verbunden. Alternativ können die Chips 151 und 152 mittels Durchkontakten elektrisch verbunden sein. Ein oberes Verkapselungsmittel 180 kann auf dem oberen Substrat 150 ausgebildet sein, um die ersten und zweiten oberen Halbleiterchips 151 und 152 sowie die Drähte 175 und 176 zu bedecken. In einer Ausführungsform beinhaltet das Halbleiterbauelement 305 des Weiteren Verbindungselemente 210 zum Zusammenbonden der unteren Packung 121 und der oberen Packung 122. Die Verbindungselemente 210 verbinden ein Packungssubstrat 100 der unteren Packung 121 elektrisch und strukturell mit dem oberen Substrat 150 der oberen Packung 122.
Im Folgenden wird ein Halbleiterbauelement 306 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf die 13 und 14 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 12 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 13 beinhaltet das Halbleiterbauelement 306 eine Mehrzahl von gestapelten Chips 10, 50 und 60. In 13 sind drei Halbleiterchips gestapelt. Dies ist jedoch nur ein Beispiel, weitere Halbleiterchips können gestapelt sein, und nicht alle der Chips brauchen Halbleiterchips zu sein. Das Halbleiterbauelement 306 kann einen ersten Halbleiterchip 10, einen auf dem ersten Halbleiterchip 10 gestapelten zweiten Halbleiterchip 50, einen auf dem zweiten Halbleiterchip 50 gestapelten dritten Halbleiterchip 60, einen Unterfüllbereich 68, der Zwischenräume zwischen den ersten bis dritten Halbleiterchips 10, 50 und 60 einnimmt und die gesamten Seitenwände der zweiten und dritten Halbleiterchips 50 und 60 bedeckt, sowie einen Gießbereich 69 umfassen, der Seitenwände des Unterfüllbereichs 68 bedeckt.
In einer Ausführungsform ist der erste Halbleiterchip 10 identisch mit dem vorstehend unter Bezugnahme auf 2 beschriebenen ersten Halbleiterchip 10, und somit wird auf eine detaillierte Beschreibung desselben verzichtet. Wie der erste Halbleiterchip 10 kann der zweite Halbleiterchip 50 Durchkontakte 52 beinhalten. Andererseits beinhaltet der dritte Halbleiterchip 60 oben in einer Ausführungsform keine Durchkontakte. In einer Ausführungsform ist der erste Halbleiterchip 10 ein Logikchip, wie eine mobile CPU, und die zweiten und dritten Halbleiterchips 50 und 60 sind Speicherchips, wie dynamische Speicher mit wahlfreiem Zugriff (DRAMs), breite Eingabe-/Ausgabe(I/O)-DRAMs, Flash-Speicher oder Phasenänderungsspeicher mit wahlfreiem Zugriff (PRAMs). Die zweiten und dritten Halbleiterchips 50 und 60 können vom gleichen Typ sein oder nicht. Es können alternativ weitere Chiptypen oder Anordnungen verwendet werden.
Der Unterfüllbereich 68 nimmt die Zwischenräume zwischen den ersten bis dritten Halbleiterchips 10, 50 und 60 ein und bedeckt Seitenwände der zweiten und dritten Halbleiterchips 50 und 60. Das heißt, der Unterfüllbereich 68 erstreckt sich bis zu den Seitenwänden des dritten Halbleiterchips 60 an den Oberseiten und bedeckt die Seitenwände des dritten Halbleiterchips 60. Der Unterfüllbereich 68 ist zwischen den Seitenwänden des zweiten und dritten Halbleiterchips 50 und 60 und dem Gießbereich 69 ausgebildet. Der Gießbereich 69 ist durch den Unterfüllbereich 68 von dem dritten Halbleiterchip 60 separiert. In einer Ausführungsform kontaktieren die Seitenwände der zweiten und dritten Halbleiterchips 50 und 60 den Unterfüllbereich 68. Spezifisch kontaktieren in einer Ausführungsform die Halbleitersubstrate der zweiten und dritten Halbleiterchips 50 und 60 den Unterfüllbereich 68, kontaktieren jedoch nicht den Gießbereich 69.
Eine Oberseite 61a des Halbleitersubstrats des dritten Halbleiterchips 60, welcher der oberste Chip unter den sequentiell gestapelten ersten bis dritten Halbleiterchips 10, 50 und 60 ist, ist von dem Unterfüllbereich 68 und dem Gießbereich 69 freigelegt.
In einer Ausführungsform beträgt eine Dicke d1 des Unterfüllbereichs 68 in einer horizontalen Richtung X von einer Seitenwand des dritten Halbleiterchips 60 wenigstens 5 μm, und eine Dicke d2 des Unterfüllbereichs 68 in der horizontalen Richtung X von einer anderen Seitenwand des zweiten Halbleiterchips 50 an einer Kontaktfläche zwischen dem ersten Halbleiterchip 10 und dem Unterfüllbereich 68 beträgt 700 μm oder weniger.
Der Unterfüllbereich 68 des Halbleiterbauelements 306 kann einen ersten Sub-Unterfüllbereich 66 und einen zweiten Sub-Unterfüllbereich 67 beinhalten, der den ersten Sub-Unterfüllbereich 66 bedeckt. Der erste Sub-Unterfüllbereich 66 kann gebildet werden, wenn die zweiten und dritten Halbleiterchips 50 und 60 auf einem Trägersubstrat gestapelt werden, und der zweite Sub-Unterfüllbereich 67 kann gebildet werden, wenn die gestapelten zweiten und dritten Halbleiterchips 50 und 60 auf dem ersten Halbleiterchip 10 gestapelt werden. Der erste Sub-Unterfüllbereich 66 und der zweite Sub-Unterfüllbereich 67 können das gleiche Material beinhalten, das ein homogenes integrales Unterfüllmaterial bildet, selbst wenn der erste Sub-Unterfüllbereich 66 und der zweite Sub-Unterfüllbereich 67 in separaten Schritten gebildet werden. Alternativ können der erste Sub-Unterfüllbereich 66 und der zweite Sub-Unterfüllbereich 67 aus verschiedenen Materialien gebildet sein, wobei sie in diesem Fall kein einzelnes, homogenes integrales Unterfüllmaterial bilden. In einer Ausführungsform ist der erste Sub-Unterfüllbereich 66 nicht zwischen einer Unterseite des zweiten Halbleiterchips 50 und einer Oberseite des ersten Halbleiterchips 10 ausgebildet. Eine Dicke d5 des ersten Sub-Unterfüllbereichs 66 in der horizontalen Richtung X von einer Seitenwand des dritten Halbleiterchips 60 kann gleich einer Dicke d5 des ersten Sub-Unterfüllbereichs 66 in der horizontalen Richtung X von der anderen Seitenwand des dritten Halbleiterchips 60 sein.
Bezugnehmend auf 14 unterscheidet sich in einer Ausführungsform eine Hohe h2 des zweiten, auf einer Seitenwand der zweiten und dritten Halbleiterchips 50 und 60 ausgebildeten Sub-Unterfüllbereichs 67 von einer Höhe h3 des auf einer anderen Seitenwand der zweiten und dritten Halbleiterchips 50 und 60 ausgebildeten, zweiten Sub-Unterfüllbereichs 67.
Wie vorstehend erörtert, können der erste Sub-Unterfüllbereich 66 und der zweite Sub-Unterfüllbereich 67 aus dem gleichen oder verschiedenen Materialien bestehen. Wenn in einer Ausführungsform der erste Sub-Unterfüllbereich 66 und der zweite Sub-Unterfüllbereich 67 aus verschiedenen Materialien bestehen, kann der CTE des ersten Sub-Unterfüllbereichs 66 kleiner als jener des zweiten Sub-Unterfüllbereichs 67 sein.
Das Halbleiterbauelement 306 kann des Weiteren ein TIM 33, das die Oberseite 61a des Halbleitersubstrats des dritten Halbleiterchips 60 oben kontaktiert, und eine Wärmesenke 35 beinhalten, die das TIM 33 kontaktiert. Das TIM 33 und die Wärmesenke 35 können sich auf einer Oberseite 68a des Unterfüllbereich 68 und einer Oberseite 69a des Gießbereichs 69 erstrecken, und das TIM 33 kann die Oberseite 68a des Unterfüllbereichs 68 und die Oberseite 69a des Gießbereichs 69 kontaktieren. Wie in 14 gezeigt, kontaktiert das TIM 33 in einer Ausführungsform eine Oberseite des zweiten Sub-Unterfüllbereichs 67 auf einer Seite des Halbleiterbauelements 306 nicht.
Im Folgenden wird ein Halbleiterbauelement 307 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 15 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 14 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 15 beinhaltet das Halbleiterbauelement 307 eine Mehrzahl von gestapelten Chips 10, 50, 70, 80 und 90. In 15 sind fünf Chips gestapelt, und in einer Ausführungsform sind die Chips Halbleiterchips. Dies ist jedoch nur ein Beispiel, es können verschiedene Anzahlen von Chips beinhaltet sein, die Halbleiterchips oder Nichthalbleiter-Chips beinhalten. Das Halbleiterbauelement 307 kann einen ersten Halbleiterchip 10, einen auf dem ersten Halbleiterchip 10 gestapelten zweiten Halbleiterchip 50, einen auf dem zweiten Halbleiterchip 50 gestapelten dritten Halbleiterchip 70, einen auf dem dritten Halbleiterchip 70 gestapelten vierten Halbleiterchip 80 und einen auf dem vierten Halbleiterchip 80 gestapelten fünften Halbleiterchip 90 beinhalten. In einer Ausführungsform ist der erste Halbleiterchip 10 ein Logikchip (der z. B. eine Steuereinheit beinhaltet), und die zweiten bis vierten Halbleiterchips 50, 70 und 80 sind Speicherchips. Das Halbleiterbauelement 307 kann des Weiteren einen Unterfüllbereich 78, der Zwischenräume zwischen den ersten bis fünften Halbleiterchips 10, 50, 70, 80 und 90 einnimmt und die Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 bedeckt, sowie einen Gießbereich 79 beinhalten, der Seitenwände des Unterfüllbereichs 78 bedeckt. In einer Ausführungsform beinhaltet der Unterfüllbereich 78 ein Unterfüllmaterial, das die gesamten Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 bedeckt, und ein Gießbereich 79 bedeckt die gesamten Seitenwände des Unterfüllbereichs 78.
In einer Ausführungsform weist der erste Halbleiterchip 10 die gleiche Struktur wie der vorstehend unter Bezugnahme auf 2 beschriebene Halbleiterchip 10 auf, und somit wird auf eine detaillierte Beschreibung desselben verzichtet. Wie der erste Halbleiterchip 10 können die zweiten bis vierten Halbleiterchips 50, 70 und 80 jeweils Durchkontakte 52, 72 und 82 beinhalten. Andererseits beinhaltet der fünfte Halbleiterchip 90 in einer Ausführungsform an der Oberseite möglicherweise keine Durchkontakte.
Der Unterfüllbereich 78 nimmt die Zwischenräume zwischen den ersten bis fünften Halbleiterchips 10, 50, 70, 80 und 90 ein und bedeckt die Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90. Das heißt, der Unterfüllbereich 78 erstreckt sich bis zu den Seitenwänden des fünften Halbleiterchips 90 an der Oberseite und bedeckt die Seitenwände des fünften Halbleiterchips 90. Der Unterfüllbereich 78 ist zwischen den Seitenwänden der zweiten bis fünften Halbleiterchips 50, 70 80 und 90 und dem Gießbereich 79 ausgebildet. Der Gießbereich 79 ist durch den Unterfüllbereich 78 von dem obenliegenden fünften Halbleiterchip 90 getrennt. Die Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 kontaktieren den Unterfüllbereich 78. Spezifisch kontaktieren die Halbleitersubstrate der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 den Unterfüllbereich 78, kontaktieren jedoch nicht den Gießbereich 79.
Eine Oberseite 91a des Halbleitersubstrats des fünften Halbleiterchips 90, welcher der oberste Chip unter den sequentiell gestapelten ersten bis fünften Halbleiterchips 10, 50, 70, 80 und 90 ist, ist von dem Unterfüllbereich 78 und dem Gießbereich 79 freigelegt.
Eine Dicke d1 des Unterfüllbereichs 78 in einer horizontalen Richtung X von einer Seitenwand des fünften Halbleiterchips 90 kann wenigstens 5 μm betragen, und eine Dicke d2 des Unterfüllbereichs 78 in der horizontalen Richtung X von einer anderen Seitenwand des zweiten Halbleiterchips 50 an einer Kontaktfläche zwischen dem ersten Halbleiterchip 10 und dem Unterfüllbereich 78 kann 700 μm oder weniger betragen.
Der Unterfüllbereich 78 des Halbleiterbauelements 307 kann einen ersten Sub-Unterfüllbereich 76 und einen zweiten Sub-Unterfüllbereich 77 beinhalten, der den ersten Sub-Unterfüllbereich 76 bedeckt. Der erste Sub-Unterfüllbereich 76 kann gebildet werden, wenn die zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 auf einem Trägersubstrat gestapelt werden, und der zweite Sub-Unterfüllbereich 77 kann gebildet werden, wenn die gestapelten zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 auf dem ersten Halbleiterchip 10 gestapelt werden. Der erste Sub-Unterfüllbereich 76 und der zweite Sub-Unterfüllbereich 77 können aus dem gleichen oder verschiedenen Materialien bestehen. Wenn der erste Sub-Unterfüllbereich 76 und der zweite Sub-Unterfüllbereich 77 aus den gleichen Materialien bestehen, bilden sie ein homogenes integrales Unterfüllmaterial. Wenn der erste Sub-Unterfüllbereich 76 und der zweite Sub-Unterfüllbereich 77 aus verschiedenen Materialien bestehen, kann der CTE des ersten Sub-Unterfüllbereichs 76 kleiner sein als jener des zweiten Sub-Unterfüllbereichs 77.
Das Halbleiterbauelement 307 kann des Weiteren ein TIM 33, das Haftcharakteristika aufweist und in Kontakt mit der Oberseite 91a des Halbleitersubstrats des fünften Halbleiterchips 90 oben ist, und eine Wärmesenke 35 beinhalten, die in Kontakt mit dem TIM 33 ist. Das TIM 33 und die Wärmesenke 35 können sich auf einer Oberseite 78a des Unterfüllbereichs 78 und einer Oberseite 79a des Gießbereichs 79 erstrecken.
Im Folgenden wird ein Halbleiterbauelement 308 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 16 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 15 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 16 kann ein Unterfüllbereich 88 des Halbleiterbauelements 308 im Unterschied zum Unterfüllbereich 78 des Halbleiterbauelements 307 (siehe 15) erste bis vierte Sub-Unterfüllbereiche 84 bis 87 beinhalten. In dem Halbleiterbauelement 308 sind zweite bis fünfte Halbleiterchips 50, 70, 80 und 90 sequentiell auf einem ersten Halbleiterchip 10 gestapelt. Der erste Sub-Unterfüllbereich 84 kann gebildet werden, wenn der zweite Halbleiterchip 50 auf den ersten Halbleiterchip 10 gestapelt wird, und der zweite Sub-Unterfüllbereich 85 kann gebildet werden, wenn der dritte Halbleiterchip 70 auf den zweiten Halbleiterchip 50 gestapelt wird. Der dritte Sub-Unterfüllbereich 86 kann gebildet werden, wenn der vierte Halbleiterchip 80 auf den dritten Halbleiterchip 70 gestapelt wird, und der vierte Sub-Unterfüllbereich 87 kann gebildet werden, wenn der fünfte Halbleiterchip 90 auf den vierten Halbleiterchip 80 gestapelt wird.
Die ersten bis vierten Sub-Unterfüllbereiche 84 bis 87 können aus dem gleichen oder verschiedenen Materialien bestehen. Wenn die ersten bis vierten Sub-Unterfüllbereiche 84 bis 87 aus den gleichen Materialien bestehen, bilden sie ein homogenes integrales Unterfüllmaterial. Wenn die ersten bis vierten Sub-Unterfüllbereiche 84 bis 87 aus verschiedenen Materialien bestehen, kann der CTE in der Reihenfolge des ersten, des zweiten, des dritten und des vierten Sub-Unterfüllbereichs 84, 85, 86 und 87 zunehmen.
Im Folgenden wird ein Halbleiterbauelement 309 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 17 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 16 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 17 umgibt ein Unterfüllbereich 98 des Halbleiterbauelements 309 Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90. Der Unterfüllbereich 98 kann aus einem homogenen integralen Unterfüllmaterial bestehen. Ein Füllelement 104 ist zwischen den ersten Halbleiterchip 10 und den zweiten Halbleiterchip 50 eingefügt und fixiert die gestapelten zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 auf dem ersten Halbleiterchip 10. Das Füllelement kann das gleiche oder ein anderes Material als das Unterfüllmaterial beinhalten und somit ein homogenes integrales Unterfüllmaterial mit dem Unterfüllmaterial beinhalten oder nicht.
Im Folgenden wird ein Halbleiterbauelement 310 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 18 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 17 dargestellten sind, sind mit gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 18 beinhaltet in dem Halbleiterbauelement 310 ein zweiter Halbleiterchip 20, der ein oberer Chip ist, Durchkontakte 22. Wenn eine Massespannung oder eine Leistungsspannung an die in dem zweiten Halbleiterchip 20 ausgebildeten Durchkontakte 22 angelegt wird, können elektromagnetische Interferenz(EMI)-Charakteristika des Halbleiterbauelements 310 verbessert werden, wenn ein TIM 33 eine elektrische Leitfähigkeitscharakteristik aufweist.
Im Folgenden wird ein Halbleiterbauelement 311 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 19 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 18 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 19 sind auf einem Chip 10a in dem Halbleiterbauelement 311 zweite Halbleiterchips 20, Unterfüllbereiche 28 und Gießbereiche 29 ausgebildet, die unter Bezugnahme auf 2 beschrieben wurden. In einer Ausführungsform ist der Chip 10a ein Interposer 10a, der ein Substrat 109 beinhalten kann, das zum Beispiel ein von einem einzelnen Wafer gewonnenes Halbleitersubstrat oder ein Glassubstrat sein kann. In einer Ausführungsform beinhaltet das Substrat 109 verschiedene Einzelchipflächen, auf denen die Chips 20 angebracht sind, wobei jede Einzelchipfläche einen integrierten Schaltkreis beinhaltet. In weiteren Ausführungsformen beinhaltet das Substrat 109 keinerlei integrierte Schaltkreise. Zwei zweite Halbleiterchips 20 können horizontal zueinander versetzt auf dem Interposer 10a angebracht sein (z. B. auf der Oberseite eines Halbleiterwafersubstrats). Der Interposer 10a kann passive Elemente beinhalten, wie einen Kondensator, einen Induktor und einen Widerstand, oder er beinhaltet keine derartigen Elemente. Der Interposer 10a kann Durchkontakte 107 beinhalten. Der Interposer 10a kann außerdem Verdrahtungsstrukturen 108 beinhalten. Der Interposer 10a kann über leitfähige Elemente, wie Lotkugeln, eine elektrische und physische Verbindung mit den Halbleiterchips 20 herstellen, oder kann zum Beispiel über Durchkontakte der Halbleiterchips 20 eine direkte Verbindung zu den Halbleiterchips 20 herstellen. Die Halbleiterchips 20, die Unterfüllbereiche 28 und die Gießbereiche 29 können gebildet werden, während die Halbleiterchips 20 sowohl auf dem Substrat 109 als auch auf den Rückseiten der Halbleiterchips 20, zum Beispiel gleichzeitig, geätzt werden, wobei die Chips auf dem Substrat 109 angebracht bleiben. Nach dem Ätzen kann das Substrat 109 vereinzelt werden, um eine Mehrzahl von Kombinationen von Halbleiterchip und Substratteilen zu bilden.
In dem vorstehenden Verfahren kann das Ätzen mittels eines oder mehrerer Prozesse durchgeführt werden, wie zum Beispiel chemisch-mechanischem Polieren und/oder Schleifen, was die Halbleiterchips 20 dünner macht. Des Weiteren kann eine Kombination von Halbleiterchip und Substratteilen nach dem Vereinzeln des Substrats auf einem weiteren Chip oder auf einem Halbleiterpackungssubstrat angebracht werden.
Im Folgenden wird ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einer exemplarischen Ausführungsform unter Bezugnahme auf die 20, 21 und 2 bis 8 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in 2 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 20 wird ein zweiter Halbleiterchip 20 auf einem ersten Halbleiterchip 10 mittels Flip-Chip-Technik gebondet. Dann wird ein Dispenser 150 auf einer Seite des zweiten Halbleiterchips 20 platziert, und ein flüssiges Unterfüllmaterial 151 wird von dem Dispenser 150 in einen Zwischenraum zwischen dem ersten Halbleiterchip 10 und dem zweiten Halbleiterchip 20 injiziert.
Bezugnehmend auf 21 kann das Unterfüllmaterial 151 so gebildet werden, dass es wenigstens einen Teil einer Oberseite 21a des zweiten Halbleiterchips 20 bedeckt. Nach dem Härten des Unterfüllmaterials 151 kann der zweite Halbleiterchip 20 unter Verwendung eines Gießmaterials 161 vergossen werden. Das Gießmaterial 161 kann so gebildet werden, dass es die gesamte Oberseite 21a des zweiten Halbleiterchips 20 bedeckt.
Bezugnehmend auf 21 werden das Gießmaterial 161 und das Unterfüllmaterial 151 auf der Oberseite 21a des zweiten Halbleiterchips 20 gebildet und können dann unter Verwendung eines Läppprozesses geschliffen werden, wodurch die gesamte Oberseite 21a eines zweiten Halbleitersubstrats 21 des zweiten Halbleiterchips 20 freigelegt wird. Als ein Ergebnis kann die Oberseite 21a des zweiten Halbleitersubstrats 21 teilweise geschliffen werden. In dem Läppprozess wird außerdem ein Unterfüllbereich 28 von einem Gießbereich 29 freigelegt. So wird der Unterfüllbereich 28 zwischen Seitenwände des zweiten Halbleitersubstrats 21 und des Gießbereichs 29 eingefügt. Als ein Ergebnis des Schleifprozesses kann der zweite Halbleiterchip 20 dünner gemacht werden. Außerdem kann auch der erste Chip dünner gemacht werden. Wenn zum Beispiel der erste Chip für die verschiedenen hierin beschriebenen Ausführungsformen von der gleichen Art wie der zweite Chip ist, kann die Dicke des ersten Chips 10 50 μm oder weniger betragen, und die Dicke des zweiten Chips 20 kann ebenfalls 50 μm oder weniger betragen. Als ein Ergebnis kann in einer Ausführungsform die Dicke zwischen einer Unterseite des ersten Chips und einer Oberseite des zweiten Chips 20 120 μm oder weniger betragen. Wenn außerdem der erste Chip von anderer Art als der zweite Chip ist, zum Beispiel der erste Chip ein Logikchip ist und der zweite Chip ein Speicherchip ist, kann die Dicke des ersten Chips 10 50 μm oder mehr betragen, und die Dicke des zweiten Chips 20 kann 50 μm oder weniger betragen. Diese Struktur kann verhindern, dass beim ersten Chip 10 eine durch das Stapeln des zweiten Chips 20 verursachte mechanische Schädigung auftritt. Wenn zum Beispiel eine Mehrzahl von Speicherchips auf den ersten Chip 10 gestapelt wird, benötigt der erste Chip 10 eine höhere mechanische Festigkeit, so dass die Dicke des ersten Chips 10 über 50 μm beträgt. Wenngleich 50 μm als ein Beispiel gegeben ist, können auch andere Dicken verwendet werden. In einer Ausführungsform dienen die 50 μm jedoch als eine exemplarische Schwellwertdicke für den ersten Chip 10, wobei eine signifikante Waferverziehung auftreten kann, wenn der Chip so gefertigt wird, dass er weniger als die Schwellwertdicke aufweist, wenn jedoch der Chip mit gleicher oder mehr als der Schwellwertdicke gefertigt wird, wird die Waferverziehung minimiert.
Bezugnehmend auf 8 können dann die Oberseite 21a des zweiten Halbleitersubstrats 21, eine Oberseite 28a des Unterfüllbereichs 28 und eine Oberseite 29a des Gießbereichs 29 mit einem TIM 33 beschichtet werden, und eine Wärmesenke 35 kann auf dem TIM 33 angebracht werden.
Im Folgenden wird ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf die 22 bis 27 und 15 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in 15 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und somit wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 22 werden zweite Halbleiterchips 50 auf einem Trägersubstrat 200 platziert, und dritte Halbleiterchips 70 werden jeweils auf die zweiten Halbleiterchips 50 mittels Flip-Chip-Technik gebondet. In einer Ausführungsform wird ein zweite leitfähige Elemente 26 einschließender Blockierfilm 210 gebildet, um zu verhindern, dass Unterfüllmaterial den Zwischenraum zwischen den zweiten Halbleiterchips 50 und dem Trägersubstrat 200 füllt.
Bezugnehmend auf 23 wird ein Dispenser 150 (siehe 20) auf dem Blockierfilm 210 platziert, und ein flüssiges Unterfüllmaterial 151 wird von dem Dispenser 150 injiziert. Das Unterfüllmaterial 151 füllt den Zwischenraum zwischen den zweiten Halbleiterchips 50 und den dritten Halbleiterchips 70 und bedeckt in einer Ausführungsform die gesamten Seitenwände der zweiten und dritten Halbleiterchips 50 und 70 sowie wenigstens einen Teil einer Oberseite von jedem der dritten Halbleiterchips 70.
Bezugnehmend auf 24 werden vierte Halbleiterchips 80 jeweils auf die dritten Halbleiterchips 70 mittels Flip-Chip-Technik gebondet, und das Unterfüllmaterial 151 wird injiziert, um den Zwischenraum zwischen den dritten Halbleiterchips 70 und den vierten Halbleiterchips 80 zu füllen und die gesamten Seitenwände von jedem der vierten Halbleiterchips 80 und wenigstens einen Teil einer Oberseite von jedem der vierten Halbleiterchips 80 zu bedecken. Das Unterfüllmaterial 151 für jeden Stapel von Chips kann für einen benachbarten Stapel von Chips mit dem Unterfüllmaterial 151 verbunden sein.
Bezugnehmend auf 25 werden fünfte Halbleiterchips 90 jeweils auf die vierten Halbleiterchips 80 mittels Flip-Chip-Technik gebondet, und das Unterfüllmaterial 151 wird injiziert, um den Zwischenraum zwischen den vierten Halbleiterchips 80 und den fünften Halbleiterchips 90 zu füllen und die gesamten Seitenwände von jedem der fünften Halbleiterchips 90 und wenigstens einen Teil einer Oberseite von jedem der fünften Halbleiterchips 90 zu bedecken. In einer Ausführungsform bleibt das Unterfüllmaterial 151 während des Prozesses des Stapelns der Chips ein flüssiges Material, bis alte Chips des Stapels gestapelt sind. Danach kann dem Unterfüllmaterial ein Härten erlaubt werden, um ein festes homogenes integrales Unterfüllmaterial zu bilden.
Bezugnehmend auf die 25 und 26 werden das Trägersubstrat 200 und der Blockierfilm 210 von den zweiten Halbleiterchips 50 getrennt. Dann wird die resultierende Struktur in einzelne Stapelchipstrukturen 1a geschnitten. Jede der Stapelchipstrukturen 1a kann einen ersten Sub-Unterfüllbereich 76 beinhalten, der die Zwischenräume zwischen den zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 füllt und die Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 umgibt.
Bezugnehmend auf 27 wird jede der Stapelchipstrukturen 1a auf einen ersten Chip 10 mittels Flip-Chip-Technik gebondet, der ein Halbleiterchip sein kann, und für jede Stapelchipstruktur 1a wird das Unterfüllmaterial 151 injiziert, um einen zweiten Sub-Unterfüllbereich 77 zu bilden, der den Zwischenraum zwischen dem ersten Chip 10 und dem zweiten Halbleiterchip 50 füllt und den ersten Sub-Unterfüllbereich 76 und wenigstens einen Teil der Oberseite des fünften Halbleiterchips 90 bedeckt. Dann wird jede der Stapelchipstrukturen 1a unter Verwendung eines Gießmaterials 161 gegossen. Das Gießmaterial 161 kann so gebildet werden, dass es die gesamte Oberseite von jedem der fünften Halbleiterchips 90 bedeckt.
Bezugnehmend auf 15 kann die gesamte Oberseite 91a eines Halbleitersubstrats von jedem der fünften Halbleiterchips 90 mittels eines Läppprozesses freigelegt werden. In dem Läppprozess wird auch ein Unterfüllbereich 78 von einem Gießbereich 79 freigelegt. So wird der Unterfüllbereich 78 zwischen die Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 und den Gießbereich 79 eingefügt. Als nächstes kann die Oberseite 91a des zweiten Halbleitersubstrats von jedem der fünften Halbleiterchips 90, eine Oberseite 78a des Unterfüllbereichs 78 und eine Oberseite 79a des Gießbereichs 79 mit einem TIM 33 beschichtet werden, und eine Wärmesenke 35 kann auf dem TIM 33 angebracht werden.
Im Folgenden wird ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf die 28 bis 30 sowie 16 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in 16 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und so wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 28 wird ein zweiter Halbleiterchip 50 auf einen ersten Halbleiterchip 10 mittels Flip-Chip-Technik gebondet, und ein Unterfüllmaterial wird injiziert, um einen ersten Sub-Unterfüllbereich 84 zu bilden. Der erste Sub-Unterfüllbereich 84 kann so gebildet werden, dass er den Zwischenraum zwischen dem ersten Halbleiterchip 10 und dem zweiten Halbleiterchip 50 füllt und die gesamten Seitenwände des zweiten Halbleiterchips 50 und wenigstens einen Teil einer Oberseite des zweiten Halbleiterchips 50 bedeckt.
Bezugnehmend auf 29 wird ein dritter Halbleiterchip 70 auf den zweiten Halbleiterchip 50 mittels Flip-Chip-Technik gebondet, und das Unterfüllmaterial wird injiziert, um einen zweiten Sub-Unterfüllbereich 85 zu bilden. Der zweite Sub-Unterfüllbereich 85 kann so gebildet werden, dass er den Zwischenraum zwischen dem zweiten Halbleiterchip 50 und dem dritten Halbleiterchip 70 füllt und die gesamten Seitenwände des dritten Halbleiterchips 70 und wenigstens einen Teil einer Oberseite des dritten Halbleiterchips 70 bedeckt.
Bezugnehmend auf 30 wird ein vierter Halbleiterchip 80 auf den dritten Halbleiterchip 70 mittels Flip-Chip-Technik gebondet, und das Unterfüllmaterial wird injiziert, um einen dritten Sub-Unterfüllbereich 86 zu bilden. Der dritte Sub-Unterfüllbereich 86 kann so gebildet werden, dass er den Zwischenraum zwischen dem dritten Halbleiterchip 70 und dem vierten Halbleiterchip 80 füllt und die gesamten Seitenwände des vierten Halbleiterchips 80 und wenigstens einen Teil einer Oberseite des vierten Halbleiterchips 80 bedeckt.
Dann wird ein fünfter Halbleiterchip 90 auf den vierten Halbleiterchip 80 mittels Flip-Chip-Technik gebondet, und das Unterfüllmaterial wird injiziert, um einen vierten Sub-Unterfüllbereich 87 zu bilden. Der vierte Sub-Unterfüllbereich 87 kann so gebildet werden, dass er den Zwischenraum zwischen dem vierten Halbleiterchip 80 und dem fünften Halbleiterchip 90 füllt und die gesamten Seitenwände des fünften Halbleiterchips 90 und wenigstens einen Teil einer Oberseite des fünften Halbleiterchips 90 bedeckt. In einer Ausführungsform können die ersten bis vierten Sub-Unterfüllbereiche das gleiche Material beinhalten und können somit eine Struktur bilden, die aus einem homogenen integralen Unterfüllmaterial besteht.
Als nächstes können die gestapelten zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 unter Verwendung eines Gießmaterials 161 vergossen werden. Das Gießmaterial 161 kann so gebildet werden, dass es die gesamte Oberseite des fünften Halbleiterchips 90 bedeckt.
Bezugnehmend auf 16 kann die gesamte Oberseite 91a eines Halbleitersubstrats des fünften Halbleiterchips 90 mittels eines Läppprozesses freigelegt werden. In dem Läppprozess wird auch ein Unterfüllbereich 88 von einem Gießbereich 89 freigelegt. So wird der Unterfüllbereich 88 zwischen die Seitenwände des zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 und den Gießbereich 89 eingefügt. Als nächstes können die Oberseite 91a des Halbleitersubstrats des fünften Halbleiterchips 90, eine Oberseite 88a des Unterfüllbereichs 88 und eine Oberseite 89a des Gießbereichs 89 von einem TIM 33 beschichtet werden, und eine Wärmesenke 35 kann auf dem TIM 33 angebracht werden.
Im Folgenden wird ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf die 31 bis 33 sowie 17 beschrieben. Elemente, die im Wesentlich identisch mit jenen in 17 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und so wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 31 werden zweite bis fünfte Halbleiterchips 50, 70, 80 und 90 sequentiell auf ein Trägersubstrat 200 mittels Flip-Chip-Technik gebondet.
Bezugnehmend auf 32 kann ein zweite leitfähige Elemente 26 einschließender Blockierfilm 210 gebildet werden, um zu verhindern, dass Unterfüllmaterial den Zwischenraum zwischen den zweiten Halbleiterchips 50 und dem Trägersubstrat 200 füllt. Dann wird ein Unterfüllmaterial 151 auf den Blockierfilm 210 injiziert. Das Unterfüllmaterial 151 kann so gebildet werden, dass es den Zwischenraum zwischen den zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 füllt und Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 und wenigstens einen Teil einer Oberseite von jedem der fünften Halbleiterchips 90 bedeckt. Das Unterfüllmaterial kann als eine Flüssigkeit eingebracht werden, die dann härtet, um ein festes, homogenes integrales Unterfüllmaterial zu bilden.
Als nächstes können die gestapelten zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 unter Verwendung eines Gießmaterials 161 vergossen werden. Das Gießmaterial 161 kann so gebildet werden, dass es die gesamte Oberseite von jedem der fünften Halbleiterchips 90 bedeckt.
Bezugnehmend auf 33 kann die gesamte Oberseite 91a eines Halbleitersubstrats von jedem der fünften Halbleiterchips 90 mittels eines Läppprozesses freigelegt werden. In dem Läppprozess wird auch ein Unterfüllbereich 98 von einem Gießbereich 99 freigelegt. So wird der Unterfüllbereich 98 zwischen die Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 und dem Gießbereich 99 eingefügt.
Als nächstes werden das Trägersubstrat 200 und der Blockierfilm 210 von den zweiten Halbleiterchips 50 getrennt. Dann wird die resultierende Struktur in einzelne Stapelchipstrukturen 9a geschnitten. Jede der Stapelchipstrukturen 9a kann den Unterfüllbereich 98 beinhalten, der die Seitenwände der zweiten bis fünften Halbleiterchips 50, 70, 80 und 90 und den Gießbereich 99 umgibt, welcher den Unterfüllbereich 98 umgibt.
Bezugnehmend auf 17 wird jede der Stapelchipstrukturen 9a auf einen ersten Halbleiterchip 10 mittels Flip-Chip-Technik gebondet, und ein Füllelement 104 wird in den Zwischenraum zwischen jeden der zweiten Halbleiterchips 50 und den ersten Halbleiterchip 10 injiziert, wodurch jede der Stapelchipstrukturen 9a auf dem ersten Halbleiterchip 10 fixiert wird.
Als nächstes können die Oberseite 91a des Halbleitersubstrats von jedem der fünften Halbleiterchips 90, eine Oberseite 98a des Unterfüllbereichs 98 und eine Oberseite 99a des Gießbereichs 99 mit einem TIM 33 beschichtet werden, und eine Wärmesenke 35 kann auf dem TIM 33 angebracht werden.
Im Folgenden wird ein Halbleiterbauelement gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 34 beschrieben. Elemente, die im Wesentlichen identisch mit jenen in den 1 bis 8 dargestellten sind, sind mit den gleichen Bezugszeichen bezeichnet, und so wird auf eine detaillierte Beschreibung derselben verzichtet. Bezugnehmend auf 34 wird in dem Halbleiterbauelement 302 das zum Beispiel in 2 gezeigte Halbleiterbauelement 300 auf einem Packungssubstrat 100 angebracht. Das Halbleiterbauelement 300 kann ein Wafer-Level-Gießen beinhalten und kann zum Beispiel einen ersten Unterfüllbereich 28 und einen Gießbereich 29 beinhalten, der Außenwände des ersten Unterfüllbereichs 28 umgibt. Wie vorstehend in Verbindung mit 2 beschrieben, kann eine Oberseite des Halbleiterbauelements 300 unter Verwendung eines Schleifprozesses planarisiert werden. In einer Ausführungsform wird das Halbleiterbauelement 300 nach seiner Bildung auf dem Packungssubstrat 100 angebracht.
Das Packungssubstrat 100 kann Schaltkreisstrukturen 105 beinhalten, die mit einem ersten Chip 10 und einem zweiten Chip 20 verbunden sind. Der erste Chip 10 und der zweite Chip 20 können mittels der Schaltkreisstrukturen 105 mit einem Bauelement außerhalb des Halbleiterbauelements 302 elektrisch verbunden sein. Das Packungssubstrat 100 kann zum Beispiel eine PCB oder ein Filmsubstrat mit den Schaltkreisstrukturen 105 sein. Das Packungssubstrat 100 kann Bondkontaktstellen 101 beinhalten, mit denen jeweilige erste leitfähige Elemente 16 verbunden sein können.
Das Packungssubstrat 100 kann des Weiteren leitfähige Elemente 102 beinhalten, die zum Verbinden des Halbleiterbauelements 302 mit einem externen Bauelement verwendet werden. Zum Beispiel kann das Halbleiterbauelement 302 mittels der leitfähigen Elemente 102 auf einem Setboard (nicht gezeigt) angebracht sein. In einem weiteren Beispiel kann das Packungssubstrat 100 eine Systemplatine sein.
Dann kann ein Füllelement 103 zwischen das Packungssubstrat 100 und den ersten Chip 10 eingefügt werden, um einen zweiten Unterfüllbereich zu bilden. Das Füllelement 103 kann den ersten Chip 10 an dem Packungssubstrat 100 fixieren. Das Füllelement 103 kann ein Unterfüllmaterial enthalten, wie ein homogenes integrales Unterfüllmaterial, wie vorstehend beschrieben.
Dann kann ein Übergießelement 220 gebildet werden, um das Halbleiterbauelement 300 zu umgeben. In einer Ausführungsform kann sich das Übergießelement 220 von einer Oberseite des Packungssubstrats 100 aus erstrecken, um das Füllelement 103 und das Halbleiterbauelement 300 einschließlich der Seitenflächen und einer Oberseite des Halbleiterbauelements zu umgeben. Derart kann das Übergießelement 220 Seitenflächen des zweiten Unterfüllbereichs, Außenseitenflächen und Oberseiten des Gießbereichs 29, Oberseiten des ersten Unterfüllbereichs 28 und eine Oberseite des zweiten Chips 20 kontaktieren. In bestimmten Ausführungsformen kann das Übergießelement 220 aus dem gleichen oder einem anderen Material als der Gießbereich 29 gebildet sein und kann den gleichen oder einen höheren CTE als der Gießbereich 29 aufweisen.
Im Folgenden wird eine Modifikation des Halbleiterbauelements 302 gemäß einer weiteren exemplarischen Ausführungsform unter Bezugnahme auf 35 beschrieben. 35 zeigt eine Ausführungsform ähnlich der von 34, mit der Ausnahme, dass in 35 eine Oberseite des Halbleiterbauelements 300 (d. h. der zweite Chip 20, der erste Unterfüllbereich 28 und der Gießbereich 29) nicht zusammen einem Schleifprozess unterworfen werden und daher keine koplanaren Oberseiten beinhalten. Stattdessen kann der zweite Chip 20 zum Dünnermachen vor der Bildung des ersten Unterfüllbereichs 28 geschliffen werden. Nachfolgend kann der erste Unterfüllbereich 28 gebildet werden, um die Seitenwände des zweiten Chips 20 zu umgeben und sich über einen Teil der Oberseite des zweiten Chips 20 zu erstrecken. Dann kann ein Gießbereich 29 gebildet werden, um Seitenwände und einen oberen Bereich des ersten Unterfüllbereichs 28 zu bedecken und zu umgeben und außerdem eine Oberseite des zweiten Chips 20 zu bedecken. Dann wird das Halbleiterbauelement 300 auf ein Packungssubstrat gestapelt, und ein zweiter Unterfüllbereich (Füllelement 103) wird gebildet. Schließlich wird in dieser Ausführungsform das Übergießelement 220 gebildet, das sich von einer Oberseite des Packungssubstrats 100 aus erstreckt, um das Füllelement 103 und das Halbleiterbauelement 300 einschließlich der Seitenflächen und einer Oberseite des Halbleiterbauelements zu umgeben. In einer Ausführungsform kontaktiert das Übergießelement 220 den ersten Unterfüllbereich 28 oder den zweiten Chip 20 nicht.
36 stellt eine Speicherkarte 800 dar, die ein Halbleiterbauelement gemäß einer exemplarischen Ausführungsform verwendet. Bezugnehmend auf 36 beinhaltet die Speicherkarte 800 eine Steuereinheit 820 und einen Speicher 830 in einem Gehäuse 810. Die Steuereinheit 820 und der Speicher 830 können elektrische Signale miteinander austauschen. Zum Beispiel können die Steuereinheit 820 und der Speicher 830 in Reaktion auf einen Befehl von der Steuereinheit 820 Daten miteinander austauschen. Demgemäß kann die Speicherkarte 800 Daten in dem Speicher 830 speichern oder Daten aus dem Speicher 830 an ein externes Ziel abgeben.
Die Steuereinheit 820 und/oder der Speicher 830 beinhalten wenigstens eines der Halbleiterbauelemente gemäß den vorstehend beschriebenen exemplarischen Ausführungsformen. Zum Beispiel kann die Steuereinheit 820 eine System-in-Packung beinhalten, und der Speicher 830 kann eine Multichippackung beinhalten. Alternativ können die Steuereinheit 820 und/oder der Speicher 830 als eine Stapelpackung bereitgestellt sein. Die Speicherkarte 800 kann als ein Datenspeichermedium von verschiedenen tragbaren Bauelementen verwendet werden. Zum Beispiel kann die Speicherkarte 800 eine Multimediakarte (MMC) oder eine Secure-Digital(SD)-Karte sein.
37 stellt ein elektronisches System 900 dar, das ein Halbleiterbauelement gemäß einer exemplarischen Ausführungsform verwendet. Bezugnehmend auf 37 beinhaltet das elektronische System 900 wenigstens eines der Halbleiterbauelemente gemäß den vorstehend beschriebenen exemplarischen Ausführungsformen. Beispiele des elektronischen Systems 900 beinhalten ein mobiles Bauelement, wie ein PDA, ein Mobiltelefon, eine Kamera, einen Mediaplayer, einen Laptop-Computer etc., oder einen Computer wie einen Desktop-Computer. Das elektronische System 900 kann ein Speichersystem 912, einen Prozessor 914, einen RAM 916 und eine Nutzerschnittstelle 918 beinhalten. Diese Elemente können mittels Verwenden eines Busses 920 Daten miteinander austauschen. Der Prozessor 914 kann ein Programm ausführen und das elektronische System 900 steuern. Der RAM 916 kann als ein dynamischer Speicher des Prozessors 914 verwendet werden. Sowohl der Prozessor 914 als auch der RAM 916 können eines der Halbleiterbauelemente gemäß den vorstehend beschriebenen exemplarischen Ausführungsformen beinhalten. Alternativ können der Prozessor 914 und der RAM 916 in einer Packung beinhaltet sein. Die Nutzerschnittstelle 918 kann dazu verwendet, werden, Daten in das elektronische System 900 einzugeben oder aus diesem abzugeben. Das Speichersystem 912 kann Codes, die zum Betreiben des Prozessors 914 notwendig sind, und Daten, die von dem Prozessor 914 verarbeitet werden, oder Daten speichern, die von einer externen Quelle eingegeben werden. Das Speichersystem 912 kann eine Steuereinheit und einen Speicher beinhalten und kann im Wesentlichen in der gleichen Wiese wie die Speicherkarte 800 von 36 konfiguriert sein.
Das elektronische System 900 kann in einer elektronischen Steuereinheit verschiedener elektronischer Bauelemente verwendet werden. 38 stellt einen Fall dar, bei dem das elektronische System 900 (siehe 37) in einem Mobiltelefon 1000 verwendet wird. Das elektronische System 900 (siehe 37) kann auch in tragbaren Notebooks, MP3 Playern, Navigationsgeräten, Solid-State-Disks (SSDs), Fahrzeugen, Haushaltsanwendungen oder weiteren elektronischen Geräten verwendet werden.

Claims

Stapel von Halbleiterchips mit: – einem ersten Chip (10) und einem über den ersten Chip gestapelten zweiten Chip (20), – leitfähigen Bondhügeln (26), die sich zwischen einer Oberseite des ersten Chips und einer Unterseite des zweiten Chips erstrecken, und – einem zwischen dem ersten Chip und dem zweiten Chip eingefügten homogenen integralen Unterfüllmaterial (28), das die leitfähigen Bondhügel verkapselt und sich entlang von Seitenwänden des zweiten Chips erstreckt, wobei – die Dicke des ersten Chips 50 μm oder mehr beträgt und die Dicke des zweiten Chips 50 μm oder weniger beträgt und/oder – die Dicke von einer Unterseite des ersten Chips zu der Oberseite des zweiten Chips 120 μm oder weniger beträgt und/oder – das homogene integrale Unterfüllmaterial eine Oberfläche aufweist, die sich in einer Richtung parallel zu einer Oberseite des zweiten Chips erstreckt und an die Oberseite des zweiten Chips angrenzt, und ein Gießmaterial (29) auf Außenseitenflächen des homogenen integralen Unterfüllmaterials über der Oberseite des ersten Chips bereitgestellt ist, wobei das Gießmaterial bezogen auf ein erstes Querschnittprofil von Seitenwänden des zweiten Chips durch das homogene integrale Unterfüllmaterial derart getrennt ist, dass das Gießmaterial Seitenwände des zweiten Chips nicht kontaktiert.
Stapel von Halbleiterchips, insbesondere nach Anspruch 1, mit: – einem ersten Chip und einem über den ersten Chip gestapelten zweiten Chip, – leitfähigen Bondhügeln, die sich zwischen einer Oberseite des ersten Chips und einer Unterseite des zweiten Chips erstrecken, – einem zwischen den ersten Chip und den zweiten Chip eingefügten homogenen integralen Unterfüllmaterial, das die leitfähigen Bondhügel verkapselt und sich von einer Oberseite des ersten Chips entlang von Seitenwänden des zweiten Chips zu der Oberseite des zweiten Chips erstreckt, – wobei bezüglich eines vertikalen Querschnittprofils der Kombination des ersten Chips, des zweiten Chips und des homogenen integralen Unterfüllmaterials – sich das homogene integrale Unterfüllmaterial eine erste Entfernung entlang der Oberseite des ersten Chips erstreckt, wobei sich die erste Entfernung von einer ersten Stelle direkt unter einer ersten Seitenwand des zweiten Chips zu einer zweiten Stelle an einer Kante des Unterfüllmaterials an der Oberseite des ersten Chips erstreckt, die nicht unter dem zweiten Chip liegt, – das homogene integrale Unterfüllmaterial eine Oberseite beinhaltet, die sich eine zweite Entfernung von der ersten Seitenwand weg erstreckt, und – ein Verhältnis der zweiten Entfernung zu der ersten Entfernung weniger als oder gleich 0,5 ist.
Stapel von Halbleiterchips, insbesondere nach Anspruch 1 oder 2, mit – einem ersten Chip und einem über den ersten Chip gestapelten zweiten Chip, – leitfähigen Bondhügeln, die sich zwischen einer Oberseite des ersten Chips und einer Unterseite des zweiten Chips erstrecken, – einem zwischen den ersten Chip und den zweiten Chip eingefügten homogenen integralen Unterfüllmaterial, das die leitfähigen Bondhügel verkapselt und sich entlang von Seitenwänden des zweiten Chips erstreckt, wobei das homogene integrale Unterfüllmaterial eine oberste Oberfläche an Seitenwänden des zweiten Chips aufweist, die sich innerhalb von 5 μm einer ersten Ebene befindet, in der eine Oberseite des zweiten Chips liegt, und – einem Gießmaterial auf Außenseitenflächen des homogenen integralen Unterfüllmaterials über der Oberseite des ersten Chips, wobei das Gießmaterial durch das homogene integrale Unterfüllmaterial von Seitenwänden des zweiten Chips getrennt ist.
Stapel nach einem der Ansprüche 1 bis 3, wobei – das homogene integrale Unterfüllmaterial eine Kombination von Silica und Harz beinhaltet und/oder – das Gießmaterial alle Seiten des zweiten Chips vollständig umgibt und/oder – der erste Chip einen integrierten Schaltkreis und eine Mehrzahl von Durchkontakten beinhaltet.
Stapel nach Anspruch 4, wobei der zweite Chip mit einigen der Durchkontakte elektrisch verbunden ist.
Stapel nach Anspruch 5, wobei einige der Durchkontakte, die mit dem zweiten Chip elektrisch verbunden sind, von dem integrierten Schaltkreis des ersten Chips isoliert sind.
Stapel nach Anspruch 6, wobei andere der Durchkontakte mit dem integrierten Schaltkreis des ersten Chips elektrisch verbunden sind.
Stapel nach einem der Ansprüche 1 bis 7, wobei – der zweite Chip der oberste Chip des Stapels von Halbleiterchips ist und/oder – die Oberseite des Unterfüllmaterials planar ist oder ein Querschnittprofil aufweist, das konkav oder konvex ist, und/oder – eine Oberseite des Gießmaterials, eine Oberseite des homogenen integralen Unterfüllmaterials und die Oberseite des zweiten Chips koplanar sind und/oder – die gesamte Oberseite des Gießmaterials, die gesamte Oberseite des homogenen integralen Unterfüllmaterials und die gesamte Oberseite des zweiten Chips jeweils innerhalb von 5 μm von einer ersten Ebene liegen und/oder – sich das homogene integrale Unterfüllmaterial über Seitenwände des zweiten Chips erstreckt und die Oberseite des zweiten Chips an Stellen angrenzend an die Seitenwände kontaktiert und/oder – sich das Gießmaterial über die Oberseite des zweiten Chips erstreckt und einen Mittenbereich der Oberseite des zweiten Chips kontaktiert und/oder – die Dicke des ersten Chips 50 μm oder mehr beträgt und die Dicke des zweiten Chips 50 μm oder weniger beträgt.
Stapel nach einem der Ansprüche 1 bis 8, wobei – ein Koeffizient der thermischen Ausdehnung (CTE) des Stapels kleiner als 6 ppm/K ist, insbesondere kleiner als 4 ppm/K, und/oder – ein Verhältnis eines CTE des homogenen integralen Unterfüllmaterials zu einem CTE des zweiten Chips kleiner als 1/3 ist und/oder – ein CTE des homogenen integralen Unterfüllmaterials größer als ein CTE des ersten Chips und kleiner als ein CTE des Gießmaterials ist und/oder – ein Verhältnis des Volumens an Gießmaterial zu dem Volumen des homogenen integralen Unterfüllmaterials gleich oder kleiner als 2 ist.
Stapel nach einem der Ansprüche 1 bis 9, wobei – eine maximale Dicke des homogenen integralen Unterfüllmaterials in der horizontalen Richtung von den Seitenwänden des ersten Chips 700 μm beträgt und/oder – sich eine Entfernung einer Oberseite des homogenen integralen Unterfüllmaterials in der horizontalen Richtung von einer Seitenwand des zweiten Chips von einer Entfernung der Oberseite des homogenen integralen Unterfüllmaterials in der horizontalen Richtung von einer anderen Seitenwand des zweiten Halbleiterchips unterscheidet und/oder – eine Wärmesenke bereitgestellt ist, die an der Rückseite des zweiten Halbleiterchips angebracht ist.
Stapel nach einem der Ansprüche 1 bis 10, der des Weiteren ein Packungssubstrat beinhaltet, das unter dem ersten Chip angeordnet ist.
Stapel nach Anspruch 10, der des Weiteren ein Füllelement beinhaltet, das einen Zwischenraum zwischen dem Packungssubstrat und dem ersten Chip einnimmt und Seitenwände des ersten Chips sowie einen Teil von Seitenwänden des Gießmaterials bedeckt.
Stapel nach Anspruch 12, wobei eine Höhe von einer Oberseite des Packungssubstrats zu einer Oberseite des Gießbereichs h ist und eine Höhe von der Oberseite des Packungssubstrats zu einer Oberseite des Füllelements 0,7 h oder mehr ist.
Stapel nach einem der Ansprüche 2 bis 13, wobei – ein Verhältnis der zweiten Entfernung zu der ersten Entfernung kleiner als oder gleich 0,3 ist, insbesondere kleiner als oder gleich 0,1, und/oder – der zweite Chip direkt auf dem ersten Chip angebracht ist und/oder – das homogene integrale Unterfüllmaterial die Oberseite des ersten Chips kontaktiert.
Stapel nach einem der Ansprüche 1 bis 14, wobei das Gießmaterial Seitenwände des zweiten Chips nicht kontaktiert.
Verfahren zur Herstellung eines Halbleiterbauelements, das umfasst: – Bereitstellen eines Substrats, – Anbringen eines Chipstapels an dem Substrat, wobei der Chipstapel beinhaltet: – einen ersten Chip und einen zweiten Chip über dem ersten Chip, – leitfähige Bondhügel, die sich zwischen einer Oberseite des ersten Chips und einer Unterseite des zweiten Chips erstrecken, und – ein zwischen den ersten Chip und den zweiten Chip eingefügtes homogenes integrales Unterfüllmaterial, das die leitfähigen Bondhügel verkapselt und sich entlang von Seitenwänden des zweiten Chips bis zu der Oberseite des zweiten Chips erstreckt, – wobei der Koeffizient der thermischen Ausdehnung (CTE) des Chipstapels kleiner als 6 ppm/K ist, insbesondere kleiner als 4 ppm/K.
Verfahren zur Herstellung eines Halbleiterbauelements, das umfasst: – Bereitstellen eines Substrats, – Anbringen eines Chipstapels an dem Substrat, wobei der Chipstapel beinhaltet: – einen ersten Chip und einen zweiten Chip über dem ersten Chip, – leitfähige Bondhügel, die sich zwischen einer Oberseite des ersten Chips und einer Unterseite des zweiten Chips erstrecken, – ein zwischen den ersten Chip und den zweiten Chip eingefügtes homogenes integrales Unterfüllmaterial, das die leitfähigen Bondhügel verkapselt und sich entlang von Seitenwänden des zweiten Chips bis zu der Oberseite des zweiten Chips erstreckt, und – ein Gießmaterial auf Außenseitenflächen des homogenen integralen Unterfüllmaterials über der Oberseite des ersten Chips, – wobei ein Verhältnis des Volumens an Gießmaterial zu dem Volumen des homogenen integralen Unterfüllmaterials gleich oder kleiner als 2 ist, insbesondere gleich oder kleiner als 1.
Verfahren zur Herstellung eines Halbleiterbauelements, das umfasst: – Anbringen einer Mehrzahl von ersten Halbleiterchips in einer Face-down-Konfiguration auf einer Oberseite eines Substrats an verschiedenen Stellen auf dem Substrat, einschließlich Verbindungschipkontaktstellen der ersten Chips an in dem Substrat ausgebildeten ersten leitfähigen Durchkontakten, – Bilden eines Gießmaterials um die Mehrzahl von ersten Halbleiterchips herum, – Ätzen von Rückseiten der ersten Halbleiterchips, während die Chips an dem Wafer angebracht bleiben, und – Vereinzeln des Substrats nach dem Ätzen der Rückseiten des ersten Halbleiterchips, um eine Mehrzahl von ersten Kombinationen eines ersten Halbleiterchips und von Substratteilen zu bilden.
Verfahren zur Herstellung eines Halbleiterbauelements, das umfasst: – Anbringen von wenigstens einem ersten Halbleiterchip auf einer ersten Einzelchipfläche eines Wafers, wobei die erste Einzelchipfläche einen ersten integrierten Schaltkreis beinhaltet, – Anbringen von wenigstens einem zweiten Halbleiterchip auf einer zweiten Einzelchipfläche des Wafers, wobei die zweite Einzelchipfläche einen zweiten integrierten Schaltkreis beinhaltet, – Bilden eines Unterfüllmaterials unter den ersten und zweiten Halbleiterchips und entlang sowie über den Seiten der ersten und zweiten Halbleiterchips, – Bilden eines Gießmaterials um das Unterfüllmaterial herum und – Ätzen des Gießmaterials und des Unterfüllmaterials, um Rückseiten der ersten und zweiten Halbleiterchips freizulegen.
Verfahren nach einem der Ansprüche 16, 17 und 19, wobei das Unterfüllmaterial einen ersten Sub-Unterfüllbereich und einen zweiten Sub-Unterfüllbereich beinhaltet, wobei jeder Bereich das gleiche Material beinhaltet.
Verfahren nach Anspruch 20, wobei der erste Sub-Unterfüllbereich und der zweite Sub-Unterfüllbereich zu verschiedenen Zeiten gebildet werden.
Verfahren nach einem der Ansprüche 16, 17 und 19 bis 21, wobei ein Verhältnis des CTE des Unterfüllmaterials und des CTE des zweiten Chips kleiner als 1/3 ist, insbesondere kleiner als 1/6.
Verfahren nach einem der Ansprüche 18 bis 22, wobei der Ätzschritt ein chemisch-mechanisches Polieren beinhaltet und/oder das Durchführen eines chemisch-mechanischen Polierens des Gießmaterials und des Unterfüllmaterials beinhaltet und/oder ein Dünnermachen der ersten und zweiten Chips beinhaltet und/oder ein Schleifen der Rückseiten der ersten und zweiten Halbleiterchips beinhaltet, um die ersten und zweiten Halbleiterchips dünner zu machen.
Verfahren nach einem der Ansprüche 16 bis 18 und 20 bis 23, wobei das Substrat einen Halbleiterwafer beinhaltet oder wobei das Substrat ein Glassubstrat ist.
Verfahren nach einem der Ansprüche 18, 23 und 24, das des Weiteren nach einem Vereinzeln des Substrats ein Anbringen von wenigstens einer ersten Kombination der Mehrzahl von Kombinationen an einem zweiten Chip oder an einem Halbleiterpackungssubstrat beinhaltet.
Verfahren nach einem der Ansprüche 19 bis 25, wobei Oberseiten des Gießmaterials und des Unterfüllmaterials und die Rückseiten der ersten und zweiten Halbleiterchips so gebildet werden, dass sie sich auf dem gleichen Niveau befinden und/oder koplanar sind.
Verfahren nach einem der Ansprüche 19 bis 26, das des Weiteren ein Anbringen einer Wärmesenke an den Rückseiten der ersten und zweiten Halbleiterchips beinhaltet.
Verfahren nach einem der Ansprüche 19 bis 27, das des Weiteren ein Schneiden des Wafers beinhaltet, um den ersten Einzelchip mit dem ersten integrierten Schaltkreis von dem zweiten Einzelchip mit dem zweiten integrierten Schaltkreis zu trennen.