KR20020020088A - 반도체패키지 및 그 제조 방법 - Google Patents

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KR20020020088A
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하선호
박영국
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마이클 디. 오브라이언
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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 동일한 크기의 반도체칩을 적층할 수 있고 또한 방열성능을 향상시키기 위해, 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 제1반도체칩의 입출력패드와 도전성 범프에 의해 본딩된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되고, 상기 도전성 범프와 도전성와이어어에 의해 본딩되며, 마더보드에 실장 가능한 섭스트레이트와; 상기 섭스트레이트, 제1반도체칩, 제2반도체칩, 도전성 범프 및 도전성와이어를 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩이 적층된 적층형 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 적층함으로써 고기능화를 구현한 적층형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 적층형 반도체패키지(100')를 도1에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 볼랜드(20b')를 갖는 회로패턴(20')이 형성되어 있고, 상기 회로패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다. 또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층으로 접착되어 있다. 물론,상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면에는 다수의 입출력패드(4',8')가 형성되어 있다. 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 회로패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 회로패턴(20')중 볼랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 볼랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 적층된 상태이므로 반도체패키지가 고용량, 고기능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기 제1반도체칩의 입출력패드에 본딩되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제는 동일한 크기의 반도체칩을 다수 적층하여야 하는 메모리 반도체패키지(예를 들면 다수의 DRAM을 적층한 반도체패키지)에 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
또한, 적층된 반도체칩 모두가 봉지재 내측에 위치됨으로써 반도체칩으로부터 발생되는 열의 효과적인 방열이 이루워지지 않는 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 동일한 크기의 반도체칩을 적층할 수 있고 방열성능을 향상시킬 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도이다.
도3a 및 도3b는 본 발명의 제2,3 실시예에 의한 반도체패키지를 도시한 단면도이다.
도4는 도3a의 A 부분을 확대도시한 단면도이다.
도5a 내지 도5f는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101,102,103; 본 발명에 의한 반도체패키지
1; 제1반도체칩 1a,2a,11a,70a; 제1면
1b,2b,11b,70b; 제2면 2; 제2반도체칩
3; 도전성 범프 1c,2c; 입출력패드
10; 인쇄회로기판 11; 수지층
12; 회로패턴 12a,71a; 본드핑거
12b; 볼랜드 13; 커버코트
14; 비아홀 20; 도전성와이어
40; 봉지재 60; 도전성볼
70; 리드 71b; 랜드
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지에 의하면 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과; 대략 평면인 제1면과 제2면을 가지고, 상기 제1면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 제1반도체칩의 입출력패드와 도전성 범프에 의해 본딩된 제2반도체칩과; 상기 제1반도체칩의 제1면에 접착되고, 상기 도전성 범프와 도전성와이어어에 의해 본딩되며, 마더보드에 실장 가능한 섭스트레이트와; 상기 섭스트레이트, 제1반도체칩, 제2반도체칩, 도전성 범프 및 도전성와이어를 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 한다.
상기 제2반도체칩의 제2면은 봉지재 외측으로 노출됨이 바람직하다.
상기 도전성 범프는 금(Au), 알루미늄(Al), 팔라디엄(Pd), 솔더(Sn/Pb) 또는 이들의 합금중 어느 하나로 형성함이 바람직하다.
상기 도전성와이어의 루프하이트(Loop Height)는 제1반도체칩의 제2면과 제2반도체칩의 제1면 사이의 거리 이하가 되도록 함이 바람직하다.
상기 섭스트레이트는 대략 평면인 제1면과 제2면을 갖는 수지층과, 상기 수지층의 제1면에는 다수의 볼랜드를, 제2면에는 다수의 본드핑거를 갖는 회로패턴으로 이루어진 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나 일 수 있다. 이때, 상기 섭스트레이트는 볼랜드에 도전성볼이 더 융착됨이 바람직하다.
또한, 상기 섭스트레이트는 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 봉지재 외측으로 노출된 랜드가 형성되며, 상기 제2면에는 상기 도전성 범프와 도전성와이어로 본딩되는 본드핑거를 포함하여 이루어진 다수의 리드일 수 있다. 이때, 상기 리드는 랜드를 제외한 제2면이 부분적으로 할프에칭되어 상기 랜드를 포함하는 리드 두께가 나머지 할프에칭된 리드 두께의 대략 2배 이상 더 두껍게 형성됨이 바람직하다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드 중 어느 하나를 섭스트레이트로 제공하는 단계와; 상기 섭스트레이트에 접착층을 이용하여 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩을 접착하는 단계와; 상기 제1반도체칩의 입출력패드에 도전성 범프를 형성하는 단계와; 상기 섭스트레이트와 상기 도전성 범프를을 도전성와이어로 본딩하는 단계와; 대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 다수의 입출력패드가 형성된 제2반도체칩을 구비하여, 상기 제2반도체칩의 입출력패드가 상기 도전성 범프에 본딩되도록 하는 단계와; 상기 섭스트레이트, 제1반도체칩, 제2반도체칩, 도전성 범프 및 도전성와이어를 봉지재로 봉지하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 도전성 범프 형성 단계는 와이어 본딩을 수행하는 캐필러리에 삽통되어 있는 도전성와이어의 끝단을 원형의 볼(Ball) 모양으로 녹인 후, 이를 상기 제1반도체칩의 입출력패드에 융착한 후, 상기 도전성와이어의 단부를 끊어서 형성할 수 있다.
또한, 상기 도전성와이어 본딩 단계는 도전성와이어의 일단을 캐필러리로 상기 섭스트레이트에 1차 본딩하고, 타단을 상기 도전성 범프에 2차 본딩함이 바람직하다.
상기 봉지 단계는 제2반도체칩의 제2면이 봉지재 외부로 노출되도록 함이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 반도체칩의 입출력패드에 형성된 도전성 범프에 또다른 반도체칩의 입출력패드를 상호 접속함으로써, 두개의 반도체칩을 상호 적층할 수 있게 된다.
또한, 동일한 크기의 반도체칩을 적층할 수 있으며, 더불어 상기 적층된 반도체칩의 표면이 봉지재 외측으로 직접 노출됨으로써 방열성능이 향상되는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2는 본 발명의 제1실시예에 의한 반도체패키지(101)를 도시한 단면도이다.
도시된 바와 같이 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 상기 제2면(1b)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.
또한, 대략 평면인 제1면(2a)과 제2면(2b)을 가지고, 상기 제1면(2a)에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 제1반도체칩(1)의 입출력패드(1c)와 도전성 범프에 의해 본딩된 제2반도체칩(2)이 구비되어 있다.
또한, 상기 제1반도체칩(1)의 제1면(1a)에 접착되고, 상기 도전성 범프와 도전성와이어어(20)에 의해 본딩되며, 마더보드에 실장 가능한 섭스트레이트(10)가 구비되어 있다.
상기 섭스트레이트(10)의 일면, 제1반도체칩(1), 제2반도체칩(2), 도전성 범프 및 도전성와이어(20)를 봉지하는 봉지재(40)로 소정 형태의 반도체패키지(101)가 이루어져 있다.
도3a는 본 발명의 제2실시예에 의한 반도체패키지(102)를 도시한 단면도이다.
먼저 대략 평면인 제1면(1a)과 제2면(1b)을 가지고, 상기 제2면(1b)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)이 구비되어 있다.
상기 제1반도체칩(1)의 입출력패드(1c)에는 금(Au), 알루미늄(Al), 팔라디엄(Pd), 솔더(Sn/Pb) 또는 이들의 합금중 어느 하나로 일정 높이의 도전성 범프(3)가 형성되어 있다.
또한, 상기 제1반도체칩(1)의 제2면(1b)과 대응하는 부분에는 대략 평면인제1면(2a)과 제2면(2b)을 가지고, 상기 제1면(2a)에는 다수의 입출력패드(2c)가 형성된 제2반도체칩(2)이 위치되어 있다. 상기 제2반도체칩(2)은 입출력패드(2c)가 상기한 도전성 범프(3)에 모두 접속되어 상기 제1반도체칩(1)과 전기적 신호 교환이 가능하게 되어 있다.
또한 상기 제2반도체칩(2)의 크기(또는 부피)는 상기 제1반도체칩(1)과 동일하며, 따라서, 동일한 크기의 메모리 반도체칩 등을 적층할 수 있게 된다.
한편, 상기 제1반도체칩(1)의 제1면(1a)에는 접착층에 의해 마더보드에 실장되는 섭스트레이트가 접착되어 있다.
상기 섭스트레이트는 대략 평면인 제1면(11a)과 제2면(11b)을 가지는 수지층(11)을 중심으로, 상기 제1면(11a)에는 볼랜드(12b)를 상기 제2면(11b)에는 본드핑거(12a)를 갖는 회로패턴(12)이 형성되어 있다.
이러한 구조는 통상적인 인쇄회로기판(10), 써킷필름 또는 써킷테이프 등이 가능하며, 여기서는 상기 인쇄회로기판(10)을 예로 한다. 그러나 본 발명에서 상기 섭스트레이트로서 상기 써킷필름 또는 써킷테이프 등을 배제하는 것은 아니다.
상기 인쇄회로기판(10)의 본드핑거(12a)와 볼랜드(12b)는 도전성 비아홀(14)에 의해 상호 연결되어 있으며, 상기 본드핑거(12a)와 볼랜드(12b)는 외부로 오픈(Open)된 채 나머지 회로패턴(12) 및 수지층(11)의 표면은 절연성 커버코트(13)로 코팅되어 있다.
또한, 상기 제1반도체칩(1)과 제2반도체칩(2)의 입출력패드(1c,2c)를 접속하는 도전성 범프(3)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(20)에의해 상기 인쇄회로기판(10)의 본드핑거(12a)에 접속되어 있다.
여기서, 상기 도전성와이어(20)의 루프 하이트(Loop Height)는 상기 제1반도체칩(1)의 제2면(1b)과 제2반도체칩(2)의 제1면(2a) 사이의 거리보다 작게 되어 있다.
상기 인쇄회로기판(10), 제1반도체칩(1), 제2반도체칩(2), 도전성 범프(3) 및 도전성와이어(20)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 또는 글럽탑(Glop Top)과 같은 봉지재(40)에 의해 봉지되어 있다.
여기서, 상기 제2반도체칩(2)의 제2면(2b)은 상기 봉지재(40) 외부로 노출되어 방열성능이 향상되도록 되어 있다.
계속해서, 상기 인쇄회로기판(10)의 볼랜드(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(60)이 융착되어 차후 마더보드의 소정 패턴에 실장 가능하게 되어 있다.
도3b는 본 발명의 제3실시예에 의한 반도체패키지(103)를 도시한 단면도로서, 이는 제1,2실시예와 유사하므로 그 차이점만을 설명하기로 한다.
도시된 바와 같이 본 발명의 제3실시예에 의한 반도체패키지(103)는 섭스트레이트로서 리드(70)가 이용되었다. 즉, 대략 평면인 제1면(70a)과 제2면(70b)을 갖고, 상기 제1면(70a)에는 봉지재(40) 외측으로 노출된 랜드(71b)가 형성되며, 상기 제2면(70b)에는 상기 도전성 범프(3)와 도전성와이어(20)로 본딩되는 본드핑거(71a)를 포함하는 다수의 리드(70)가 이용되었다.
상기 리드(70)는 랜드(71b)를 제외한 제1면(70a)이 부분적으로할프에칭(Half Etching)됨으로써, 상기 랜드(71b)를 포함하는 리드(70) 두께는 나머지 할프에칭된 리드(70) 두께의 대략 2배에 해당한다.
이와 같이 섭스트레이트로서 리드(70)가 이용되었을 경우에는 차후에 도전성볼(60)없이 직접 마더보드에 실장 가능한 잇점이 있고, 또한 리드(70) 자체의 가격이 상기 인쇄회로기판(10), 써킷필름 및 써킷테이프에 비해 저렴하므로 전체적인 반도체패키지의 가격이 저렴해지는 장점이 있다.
한편, 도4는 도3a의 A 부분을 확대도시한 단면도로서, 도전성와이어(20)와 도전성 범프(3)의 접속 또는 본딩 상태를 도시하고 있다.
도시된 바와 같이 도전성와이어(20)의 루프 하이트는 제1반도체칩(1)의 제2면(1b) 및 제2반도체칩(2)의 제1면(2a) 사이의 거리 이하로 되어 있고, 또한 도전성 범프(3)는 제1반도체칩(1)의 입출력패드(1c)와 제2반도체칩(2)의 입출력패드(2c)를 상호 전기적으로 접속하고 있다. 따라서, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 전기적 신호는 도전성와이어(20)에 의해 인쇄회로기판(10)에 전달된다.
도5a 내지 도5f는 본 발명에 의한 반도체패키지(102)의 제조 방법을 도시한 단면도이며, 이를 참조하여 설명하면 다음과 같다.
1. 섭스트레이트 제공 단계로서, 인쇄회로기판(10), 써킷필름, 써킷테이프 또는 리드(70)중 어느 하나를 준비한다.
이하, 상기 섭스트레이트로서 인쇄회로기판(10)을 예로 하여 설명한다. 상기 인쇄회로기판(10)은 주지된 바와 같이 대략 평면인 제1면(11a)과 제2면(11b)을 갖는 수지층(11)을 중심으로, 상기 제1면(11a)에는 볼랜드(12b)를 제2면(11b)에는 본드핑거(12a)를 갖는 회로패턴(12)이 형성되어 있으며, 상기 제1면(11a) 및 제2면(11b)의 회로패턴(12)은 도전성 비아홀(14)에 의해 상호 연결되어 있다.
또한 상기 볼랜드(12b) 및 본드핑거(12a)를 제외한 회로패턴(12) 및 수지층(11) 표면은 절연성 커버코트(13)에 의해 코팅되어 있다.
2. 제1반도체칩 접착 단계로서, 에폭시 접착제, 필름 접착제 또는 양면접착테이프 등의 접착층을 이용하여 대략 평면인 제1면(1a)과 제2면(1b)을 갖고, 상기 제2면(1b)에는 다수의 입출력패드(1c)가 형성된 제1반도체칩(1)을 접착한다.(도5a 참조)
3. 도전성 범프 형성 단계로서, 상기 제1반도체칩(1)의 입출력패드(1c)에 일정 높이의 도전성 범프(3)를 형성한다.(도5b 참조)
일례로 상기 도전성 범프(3)는 와이어 본딩을 수행하는 캐필러리(Capillary)에 삽통되어 있는 도전성와이어(20)의 하부 끝단을 구형의 볼(Ball) 모양으로 녹인 후, 이를 상기 제1반도체칩(1)의 입출력패드(1c)에 융착한 후, 상기 도전성와이어(20)의 단부를 끊어서 형성할 수 있다(이를 스터드 범프(Stud Bump)라고도 함). 물론, 통상적인 플럭스(Flux) 도포, 도전성볼 안착, 및 리플로우(Reflow) 단계를 거쳐 도전성 범프(3)를 형성할 수도 있다.
4. 와이어 본딩 단계로서, 상기 인쇄회로기판(10)과 상기 도전성 범프(3)를 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(20)를 이용하여 상호 연결시킨다.(도5c 참조)
여기서, 상기 와이어 본딩 단계는 도전성와이어(20)의 일단을 캐필러리로 상기 인쇄회로기판(10)의 본드핑거(12a)에 1차 본딩하고, 타단을 상기 도전성 범프(3)에 2차 본딩(스티치 본딩(Stitch Bonding))하여 이루어진다. 이러한 본딩 방법을 리버스 와이어 본딩(Reverse Wire Bonding)이라고도 한다. 상기한 리버스 와이어 본딩에 의해 도전성와이어(20)의 루프 하이트가 상기 제1반도체칩(1)의 제2면(1b)과 제2반도체칩(2)의 제1면(2a) 사이에 위치하게 된다.
또한 상기 본딩 방법외에 통상적인 엣지본딩(Wedge Bonding), 리본본딩(Ribbon Bonding) 등이 이용될 수도 있다.
5. 제2반도체칩 접속 단계로서, 대략 평면인 제1면(2a)과 제2면(2b)을 갖고, 상기 제1면(2a)에는 다수의 입출력패드(2c)가 형성된 제2반도체칩(2)을 구비하여, 상기 제2반도체칩(2)의 입출력패드(2c)를 상기 도전성 범프(3)에 접속시킨다.(도5d 참조)
이로써 상기 제2반도체칩(2)의 모든 전기적 신호를 상기 제1반도체칩(1)의 전기적 신호와 함께 인쇄회로기판(10)쪽으로 전달 가능하게 된다.
6. 봉지 단계로서, 상기 인쇄회로기판(10), 제1반도체칩(1), 제2반도체칩(2), 도전성 범프(3) 및 도전성와이어(20)를 봉지재(40)로 봉지하여 외부 환경으로부터 상기의 것들이 보호되도록 한다.(도5e 참조)
이때, 상기 봉지 단계는 제2반도체칩(2)의 제2면(2b)이 봉지재(40) 외부로 노출되도록 함으로써 반도체칩의 방열성능이 향상된다.
7. 도전성볼 융착 단계로서, 상기 인쇄회로기판(10)의 각 볼랜드(12b)에 솔더볼과 같은 도전성볼(60)을 융착한다.(도5f 참조)
물론, 상기 섭스트레이트로서 리드(70)를 이용했을 경우에는 상기 도전성볼(60) 융착 단계가 생략될 수 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 반도체칩의 입출력패드에 형성된 도전성 범프에 또다른 반도체칩의 입출력패드를 상호 접속함으로써, 두개의 반도체칩을 적층할 수 있는 효과가 있다.
또한, 동일한 크기의 반도체칩을 적층할 수 있으며, 더불어 상기 적층된 반도체칩의 표면이 봉지재 외측으로 직접 노출됨으로써 방열성능이 향상되는 효과가 있다.

Claims (8)

  1. 대략 평면인 제1면과 제2면을 가지고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩과;
    대략 평면인 제1면과 제2면을 가지고, 상기 제1면에는 다수의 입출력패드가 형성되어 있으며, 상기 입출력패드는 제1반도체칩의 입출력패드와 도전성 범프에 의해 본딩된 제2반도체칩과;
    상기 제1반도체칩의 제1면에 접착되고, 상기 도전성 범프와 도전성와이어어에 의해 본딩되며, 마더보드에 실장 가능한 섭스트레이트와;
    상기 섭스트레이트, 제1반도체칩, 제2반도체칩, 도전성 범프 및 도전성와이어를 봉지하는 봉지재를 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 제2반도체칩의 제2면은 봉지재 외측으로 노출된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 도전성 범프는 금(Au), 알루미늄(Al), 팔라디엄(Pd), 솔더(Sn/Pb) 또는 이들의 합금중 어느 하나인 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 도전성와이어의 루프하이트(Loop Height)는 제1반도체칩의 제2면과 제2반도체칩의 제1면 사이에 위치됨을 특징으로 하는 반도체패키지.
  5. 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드 중 어느 하나를 섭스트레이트로 제공하는 단계와;
    상기 섭스트레이트에 접착층을 이용하여 대략 평면인 제1면과 제2면을 갖고, 상기 제2면에는 다수의 입출력패드가 형성된 제1반도체칩을 접착하는 단계와;
    상기 제1반도체칩의 입출력패드에 도전성 범프를 형성하는 단계와;
    상기 섭스트레이트와 상기 도전성 범프를을 도전성와이어로 본딩하는 단계와;
    대략 평면인 제1면과 제2면을 갖고, 상기 제1면에는 다수의 입출력패드가 형성된 제2반도체칩을 구비하여, 상기 제2반도체칩의 입출력패드가 상기 도전성 범프에 본딩되도록 하는 단계와;
    상기 섭스트레이트, 제1반도체칩, 제2반도체칩, 도전성 범프 및 도전성와이어를 봉지재로 봉지하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  6. 제5항에 있어서, 상기 도전성 범프 형성 단계는 와이어 본딩을 수행하는 캐필러리에 삽통되어 있는 도전성와이어의 끝단을 원형의 볼(Ball) 모양으로 녹인 후, 이를 상기 제1반도체칩의 입출력패드에 융착한 후, 상기 도전성와이어의 단부를 끊어서 형성함을 특징으로 하는 반도체패키지의 제조 방법.
  7. 제5항에 있어서, 상기 도전성와이어 본딩 단계는 도전성와이어의 일단을 캐필러리로 상기 섭스트레이트에 1차 본딩하고, 타단을 상기 도전성 범프에 2차 본딩함을 특징으로 하는 반도체패키지의 제조 방법.
  8. 제5항에 있어서, 상기 봉지 단계는 제2반도체칩의 제2면이 봉지재 외부로 노출되도록 함을 특징으로 하는 반도체패키지의 제조 방법.
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