JP2015133367A - 電子装置の製造方法及び電子装置 - Google Patents
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Abstract
Description
図1〜図7は第1の実施の形態に係る電子装置の製造方法の説明図である。以下、第1の実施の形態に係る電子装置の各製造工程について順に説明する。
電子部品20は、図1(A)〜図1(C)に示すように、電子部品10に対向して設けられる。電子部品20は、図1(B)及び図1(C)に示すように、電子部品10の表面10aと対向する表面20aの、電子部品10の電極11と対応する位置に設けられた、複数の電極21を有する。尚、図1(A)では、電極21の図示を省略している。
接続部30は、電子部品10と電子部品20の間に設けられ、それらの対応する電極11と電極21をそれぞれ接続する。接続部30には、例えば、半田バンプが用いられる。半田バンプの材料には、例えば、スズ(Sn)のほか、スズに銀(Ag)、銅(Cu)、ニッケル(Ni)、亜鉛(Zn)、ビスマス(Bi)、インジウム(In)、パラジウム(Pd)、金(Au)等を添加したものが用いられる。
ここで、図2は第1の実施の形態に係る構造体の準備工程の一例を示す図である。図2(A)は電子部品準備工程の一例を示す要部断面模式図、図2(B)は電子部品接続工程の一例を示す要部断面模式図、図2(C)はダム配設工程の一例の要部断面模式図である。
また、図3は第1の実施の形態に係る構造体の準備工程の別例を示す図である。図3(A)はダム配設工程の一例の要部断面模式図、図3(B)は電子部品準備工程の一例を示す要部断面模式図、図3(C)は電子部品接続工程の一例を示す要部断面模式図である。
この例では、まず、図3(A)に示すように、表面20aの電極21上に、半田バンプ等の接続部30が設けられた電子部品20を準備し、更に、その背面20b上の、所定の縁部20cに、接着材50を用いてダム40Aを接着する。図3(A)には、予め接着材50を設けたダム40Aを、電子部品20の縁部20cに接着する場合を例示するが、予め接着材50を電子部品20の縁部20cに設け、その接着材50にダム40Aを接着するようにしてもよい。
上記図1(A)〜図1(C)に示すような構造体1aを準備した後、準備した構造体1aの電子部品10と電子部品20の隙間70に、次の図4及び図5に示すようにして、アンダーフィル樹脂60を供給する。
図8は第2の実施の形態に係る電子装置の第1製造工程の説明図である。図8は樹脂供給前の構造体の一例を示す図であって、図8(A)は構造体の一例の要部平面模式図、図8(B)は図1(A)のL7−L7断面模式図である。
ダム40Bには、上記ダム40Aと同様の材料が用いられる。ダム40Bは、上記ダム40Aと同様に、接着材50を用いて電子部品20の背面20bにおける所定の縁部20cに接着される。
上記のようなダム40Bは、次の図10に示すような接続部30の配置を有する構造体1baに採用することもできる。
この構造体1baは、電子部品10と電子部品20の間に設けられる接続部30の密度が、中央領域で高く、その中央領域を囲む外側領域で低くなっている点で、上記図8に示した構造体1bと相違する。
図11は第3の実施の形態に係る電子装置の第1製造工程の説明図である。図11は樹脂供給前の構造体の一例を示す図であって、図11(A)は構造体の一例の要部平面模式図、図11(B)は図11(A)のL9−L9断面模式図である。
ダム40Cには、上記ダム40A或いはダム40Bと同様の材料が用いられる。ダム40Cは、上記ダム40A或いはダム40Bと同様に、接着材50を用いて電子部品20の背面20bにおける所定の縁部20cに接着される。
図13は第4の実施の形態に係る構造体の例を示す図である。図13(A)は構造体の一例の要部平面模式図、図13(B)は構造体の別例の要部平面模式図である。
図14は第5の実施の形態に係る構造体の例を示す図である。図14(A)は構造体の一例の要部平面模式図、図14(B)は構造体の別例の要部平面模式図である。
図15は第6の実施の形態に係る構造体の一例を示す図である。図15は構造体の一例の要部断面模式図である。
図16は第7の実施の形態に係る構造体の一例を示す図である。図16は構造体の一例の要部断面模式図である。
以上の説明では、電子部品10と電子部品20の接続部(接続部30)として半田バンプを例示したが、接続部の形態は、このような半田バンプに限定されるものではない。例えば、一方の電子部品10の電極11上に半田を設け、他方の電子部品20の電極21上にスタッドバンプ、或いはポスト(ピラー等とも称される)を設けて、それらを接続した形態の接続部としてもよい。或いは、電子部品10の電極11上、及び電子部品20の電極21上に共に、ポストを設け、それらを半田で接続した形態の接続部としてもよい。
図17に示す半導体素子100は、トランジスタ等の素子が設けられた半導体基板110と、半導体基板110上に設けられた配線層120とを有する。
図18に示す半導体パッケージ200は、パッケージ基板(回路基板)300と、パッケージ基板300上に搭載された半導体素子400と、半導体素子400を封止する封止層500とを有する。
図19には、回路基板600として、複数の配線層を含む多層プリント基板を例示している。回路基板600は、上記図18に示したパッケージ基板300と同様、銅、アルミニウム等の導体部610(配線及びビア)と、導体部610を覆う樹脂材料等の絶縁部620とを有する。回路基板600には、内部の導体部610に電気的に接続された、外部接続用の電極611(上記の電極11又は電極21に相当)が設けられる。
〔実施例1〕
平面サイズが30mm×50mmで厚みが100μmの半導体素子と、平面サイズが60mm×72mmの回路基板を準備した。半導体素子及び回路基板は、互いの対応する位置に、ピッチが150μmで径が75μmの電極を備える。電極は、銅層上にニッケル層を形成した構造を有する。このような半導体素子と回路基板を対向させ、互いの電極を、Sn−Ag半田(Ag:1.5wt%)を用いて接続し、構造体を得た。
〔実施例2〕
平面サイズが30mm×50mmで厚みが100μmの半導体素子と、平面サイズが60mm×60mmの回路基板を準備した。半導体素子及び回路基板は、互いの対応する位置に、中央領域にピッチが100μmで径が50μmの電極を備え、その外側領域(半導体素子の外縁から5mm程度の領域)にピッチが150μmで径が75μmの電極を備える。電極は、銅層上にニッケル層を形成した構造を有する。このような半導体素子と回路基板を対向させ、互いの電極を、Sn−Ag半田(Ag:1.5wt%)を用いて接続し、構造体を得た。
一方、比較例として、半導体素子と回路基板を、Sn−Ag半田(Ag:1.5wt%)を用いて接続し、半導体素子上にはダムを設けていない構造体を準備した。その半導体素子の一辺に沿った側面に、ディスペンサを用いてアンダーフィル樹脂を配置した。アンダーフィル樹脂の配置は、ダムを設けていない構造体を載置するステージの温度を90℃とし、ディスペンサの吐出圧を80kPa、移動速度を4mm/秒、回路基板とのギャップを100μmとした条件で行った。配置されたアンダーフィル樹脂は、半導体素子と回路基板の隙間に進入していき、約25分で半導体素子と回路基板の間にアンダーフィル樹脂が供給(充填)された。半導体素子と回路基板の間にアンダーフィル樹脂を供給した後、150℃で2時間の加熱を行い、アンダーフィル樹脂を硬化させた。
(付記1) 第1電子部品と、
前記第1電子部品と対向する第2電子部品と、
前記第1電子部品と前記第2電子部品の間に配置され、前記第1電子部品と前記第2電子部品とを接続する接続部群と、
前記第1電子部品の、前記接続部群の配置面と反対側の第1表面の縁部に配置されたダムと
を含む構造体を準備する工程と、
前記構造体の、前記第1電子部品と前記第2電子部品の間に、前記第1電子部品の、前記ダムが配置された前記縁部の側面側から樹脂を供給する工程と
を含むことを特徴とする電子装置の製造方法。
(付記4) 前記ダムは、
前記第1表面から第1高さの第1ダム部と、
前記第1表面から前記第1高さよりも低い第2高さの第2ダム部と
を有することを特徴とする付記1乃至3のいずれかに記載の電子装置の製造方法。
前記接続部群が第1密度の第1領域と、
前記接続部群が前記第1密度よりも低い第2密度の第2領域と
が含まれ、
前記ダムは、
前記第1領域に対応して前記第1ダム部が配置され、
前記第2領域に対応して前記第2ダム部が配置されることを特徴とする付記4に記載の電子装置の製造方法。
前記第1ダム部の、前記第1電子部品の外側に面する側面と、前記第1電子部品の前記縁部のうち前記第1ダム部が位置する第1縁部の側面とに、第1量の前記樹脂を配置する工程と、
前記第2ダム部の、前記第1電子部品の外側に面する側面と、前記第1電子部品の前記縁部のうち前記第2ダム部が位置する第2縁部の側面とに、前記第1量よりも少ない第2量の前記樹脂を配置する工程と
を含むことを特徴とする付記4又は5に記載の電子装置の製造方法。
前記第1電子部品を準備する工程と、
前記第2電子部品を準備する工程と、
前記第1電子部品と前記第2電子部品とを前記接続部群で接続する工程と、
前記接続部群で前記第2電子部品と接続された前記第1電子部品に前記ダムを配置する工程と
を含むことを特徴とする付記1乃至8のいずれかに記載の電子装置の製造方法。
前記第1電子部品を準備する工程と、
前記第2電子部品を準備する工程と、
準備された前記第1電子部品に前記ダムを配置する工程と、
前記ダムが配置された前記第1電子部品と前記第2電子部品とを前記接続部群で接続する工程と、
を含むことを特徴とする付記1乃至8のいずれかに記載の電子装置の製造方法。
前記第1電子部品と対向する第2電子部品と、
前記第1電子部品と前記第2電子部品の間に配置され、前記第1電子部品と前記第2電子部品とを接続する接続部群と、
前記第1電子部品の、前記接続部群の配置面と反対側の第1表面の縁部に配置されたダムと、
前記接続部群で接続された前記第1電子部品と前記第2電子部品の間、及び前記第1電子部品の側面に配置され、前記ダムに接するフィレット部を有する樹脂と
を含むことを特徴とする電子装置。
前記第1電子部品と対向する第2電子部品と、
前記第1電子部品と前記第2電子部品の間に配置され、前記第1電子部品と前記第2電子部品とを接続する接続部群と、
前記接続部群で接続された前記第1電子部品と前記第2電子部品の間、及び前記第1電子部品の側面に配置され、前記第1電子部品の前記第2電子部品側と反対の第1表面から突出するフィレット部を有する樹脂と
を含むことを特徴とする電子装置。
1A 電子装置
10,20 電子部品
10a,20a 表面
11,21,123,311,611 電極
20b 背面
20c 縁部
20d 辺
20e,41 側面
30,410 接続部
40A,40B,40C,40D,40Ea,40Eb,40F,40G ダム
40Ba,40Bb,40Ca,40Cb ダム部
41a 溝
50 接着材
60,510 アンダーフィル樹脂
61 フィレット
61a,61b,61c,61f,61g フィレット部
70 隙間
80 供給装置
100,400 半導体素子
110 半導体基板
110a 素子分離領域
120 配線層
121,310,610 導体部
122,320,620 絶縁部
130 MOSトランジスタ
131 ゲート絶縁膜
132 ゲート電極
133 ソース領域
134 ドレイン領域
135 スペーサ
200 半導体パッケージ
300 パッケージ基板
500 封止層
600 回路基板
Claims (9)
- 第1電子部品と、
前記第1電子部品と対向する第2電子部品と、
前記第1電子部品と前記第2電子部品の間に配置され、前記第1電子部品と前記第2電子部品とを接続する接続部群と、
前記第1電子部品の、前記接続部群の配置面と反対側の第1表面の縁部に配置されたダムと
を含む構造体を準備する工程と、
前記構造体の、前記第1電子部品と前記第2電子部品の間に、前記第1電子部品の、前記ダムが配置された前記縁部の側面側から樹脂を供給する工程と
を含むことを特徴とする電子装置の製造方法。 - 前記ダムは、
前記第1表面から第1高さの第1ダム部と、
前記第1表面から前記第1高さよりも低い第2高さの第2ダム部と
を有することを特徴とする請求項1に記載の電子装置の製造方法。 - 前記第1電子部品と前記第2電子部品の間には、
前記接続部群が第1密度の第1領域と、
前記接続部群が前記第1密度よりも低い第2密度の第2領域と
が含まれ、
前記ダムは、
前記第1領域に対応して前記第1ダム部が配置され、
前記第2領域に対応して前記第2ダム部が配置されることを特徴とする請求項2に記載の電子装置の製造方法。 - 前記樹脂を供給する工程は、
前記第1ダム部の、前記第1電子部品の外側に面する側面と、前記第1電子部品の前記縁部のうち前記第1ダム部が位置する第1縁部の側面とに、第1量の前記樹脂を配置する工程と、
前記第2ダム部の、前記第1電子部品の外側に面する側面と、前記第1電子部品の前記縁部のうち前記第2ダム部が位置する第2縁部の側面とに、前記第1量よりも少ない第2量の前記樹脂を配置する工程と
を含むことを特徴とする請求項2又は3に記載の電子装置の製造方法。 - 前記ダムは、前記第1電子部品の外側に面する側面が、前記第1表面に対して前記外側に傾斜していることを特徴とする請求項1乃至4のいずれかに記載の電子装置の製造方法。
- 前記ダムは、前記第1電子部品の外側に面する側面に、前記第1電子部品と前記第2電子部品の対向方向と交差する方向に延在された溝を有することを特徴とする請求項1乃至5のいずれかに記載の電子装置の製造方法。
- 前記樹脂を供給する工程後に、前記ダムを前記第1電子部品から除去する工程を更に含むことを特徴とする請求項1乃至6のいずれかに記載の電子装置の製造方法。
- 第1電子部品と、
前記第1電子部品と対向する第2電子部品と、
前記第1電子部品と前記第2電子部品の間に配置され、前記第1電子部品と前記第2電子部品とを接続する接続部群と、
前記第1電子部品の、前記接続部群の配置面と反対側の第1表面の縁部に配置されたダムと、
前記接続部群で接続された前記第1電子部品と前記第2電子部品の間、及び前記第1電子部品の側面に配置され、前記ダムに接するフィレット部を有する樹脂と
を含むことを特徴とする電子装置。 - 第1電子部品と、
前記第1電子部品と対向する第2電子部品と、
前記第1電子部品と前記第2電子部品の間に配置され、前記第1電子部品と前記第2電子部品とを接続する接続部群と、
前記接続部群で接続された前記第1電子部品と前記第2電子部品の間、及び前記第1電子部品の側面に配置され、前記第1電子部品の前記第2電子部品側と反対の第1表面から突出するフィレット部を有する樹脂と
を含むことを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014002886A JP2015133367A (ja) | 2014-01-10 | 2014-01-10 | 電子装置の製造方法及び電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014002886A JP2015133367A (ja) | 2014-01-10 | 2014-01-10 | 電子装置の製造方法及び電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015133367A true JP2015133367A (ja) | 2015-07-23 |
Family
ID=53900382
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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