JP4182144B2 - チップ内蔵基板の製造方法 - Google Patents

チップ内蔵基板の製造方法 Download PDF

Info

Publication number
JP4182144B2
JP4182144B2 JP2008031917A JP2008031917A JP4182144B2 JP 4182144 B2 JP4182144 B2 JP 4182144B2 JP 2008031917 A JP2008031917 A JP 2008031917A JP 2008031917 A JP2008031917 A JP 2008031917A JP 4182144 B2 JP4182144 B2 JP 4182144B2
Authority
JP
Japan
Prior art keywords
substrate
wiring
chip
reference example
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008031917A
Other languages
English (en)
Other versions
JP2008135781A (ja
Inventor
孝治 山野
肇 飯塚
秀明 坂口
敏男 小林
直 荒井
壮 小林
鉄也 小山
清明 飯田
智明 真島
功一 田中
裕治 国本
孝 柳沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008031917A priority Critical patent/JP4182144B2/ja
Publication of JP2008135781A publication Critical patent/JP2008135781A/ja
Application granted granted Critical
Publication of JP4182144B2 publication Critical patent/JP4182144B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体チップを内蔵するチップ内蔵基板の製造方法に関する。
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。
このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵型の配線基板が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。また、近年は半導体チップの配線の微細化が進んでいるために、これに伴ってチップ内蔵基板の配線構造が微細化し、チップ内蔵基板の配線構造の多層化が要求されている。
しかし、チップ内蔵基板の配線構造の微細化、多層化が進むに従い、チップ内蔵基板の生産に時間がかかるようになり、生産の効率が低下する問題が生じていた。また、配線構造の微細化・多層化に伴って生産の歩留まりが低下する問題が生じていた。特に、チップ内蔵基板の場合には、高価な半導体チップが基板に埋設されるため、生産の歩留まりの低下により高価な半導体チップが多数無駄になってしまう可能性が生じていた。
特許文献１（特開２００３−３４７７２２号公報）には、半導体チップが実装された基板を積層する方法が開示されている。
特開２００３−３４７７２２号公報
しかし、上記の特許文献１に開示された発明は、単に基板を積層する方法であって、半導体チップを内蔵した基板の配線を微細化・多層化した場合の生産の歩留まりの低下に対する解決手段はなんら開示されておらず、またその示唆もない。
そこで、本発明では、上記の問題を解決した、新規で有用なチップ内蔵基板および当該チップ内蔵基板の製造方法を提供することを課題としている。
本発明の具体的な課題は、生産の歩留まりが良好であって、内蔵される半導体チップに接続される多層配線の信頼性が高いチップ内蔵基板の製造方法を提供することである。
本発明の第１の観点では、上記の課題を、第１の配線が形成された第１の基板に半導体チップを実装する半導体チップ実装工程と、前記第１の基板に実装された前記半導体チップと第２の配線が形成された第２の基板とが所定間隔を空けて対向するように、前記第１の基板と前記第２の基板とを向かい合わせた状態で開口部を有した金型に設置する設置工程と、前記開口部から供給されたモールド樹脂を前記第１の基板と前記第２の基板との間に導入し、前記モールド樹脂を硬化させることにより前記モールド樹脂で前記半導体チップを封止し、更に前記第１の基板と前記第２の基板との間を封止するモールド樹脂形成工程と、を含み、前記設置工程の前に、金属ボールを有する半田ボールからなる電気接続部材により、前記第１の配線と前記第２の配線とを電気的に接続すると共に、前記金属ボールにより、前記第１の基板と前記第２の基板との間隔が所定の値となるように、前記第１の基板と前記第２の基板との間隔を制御することを特徴とするチップ内蔵基板の製造方法により、解決する。
本発明によれば、生産の歩留まりが良好であって、内蔵される半導体チップに接続される多層配線の信頼性が高いチップ内蔵基板の製造方法を提供することが可能となる。
本発明によるチップ内蔵基板の製造方法では、第１の配線が形成された第１の基板に半導体チップを実装する第１の工程と、第２の配線が形成された第２の基板と前記第１の基板とを張り合わせる第２の工程と、を有し、前記第２の工程では、前記半導体チップが前記第１の基板と前記第２の基板の間で封止されるとともに、前記第１の配線と前記第２の配線が電気的に接続されて、前記半導体チップに接続される多層配線が形成されることを特徴としている。
従来のチップ内蔵基板では、例えばビルドアップ法により半導体チップに接続され、且つ半導体チップを内蔵する多層配線構造が形成されていたため、配線が微細化されたり配線の層数が増えると、配線の信頼性が低下したり、生産の歩留まりが低下する問題が生じていた。このため、高価な半導体チップが内蔵された基板を廃棄せざるを得ない問題が生じる場合があった。
一方、本発明によるチップ内蔵基板の製造方法では、半導体チップに接続される多層配線構造を、配線が形成された複数の基板を張り合わせる（積層する）ことで形成している。この場合、上記の第１の配線と第２の配線が、半導体チップに接続される多層配線構造を構成する。このため、微細化された多層配線構造の信頼性が良好となるとともに、製造の歩留まりが良好となる効果を奏する。
次に、上記の製造方法のさらに具体的な例について、図面に基づき以下に説明する。
参考例１
図１Ａ〜図１Ｆは、本発明の参考例１によるチップ内蔵基板の製造方法を手順を追って説明する図である。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある（以下の参考例及び実施例についても同様）。
まず、図１Ａに示す工程において、例えばプリプレグ材（ガラス繊維にエポキシ樹脂などを含浸させた材料）よりなるコア基板１０１に対して、例えばＣｕよりなる該コア基板１０１を貫通するビアプラグ１０２を形成する。また、前記コア基板１０１の第１の側（後の工程において半導体チップが実装される側）に、パターン配線１０３Ａを、前記コア基板１０１の第２の側にパターン配線１０３Ｂを、例えばＣｕにより形成する。
また、それぞれ複数形成されるパターン配線１０３Ａと１０３Ｂのうち、一部のパターン配線１０３Ａ、１０３Ｂが前記ビアプラグ１０２で接続されるように形成する。
また、前記コア基板１０１の第１の側にはソルダーレジスト層１０４Ａが形成され、当該ソルダーレジスト層から露出する前記パターン配線１０３Ａの一部には、例えばＮｉ／Ａｕ（パターン配線１０３Ａ上にＮｉ層、Ａｕ層の順に積層された層）などよりなる接続層１０５Ａが形成される。また、後の工程において半導体チップが実装されるための、開口部１０６に形成されたパターン配線１０３Ａには、前記接続層１０５Ａは形成されない。また、同様に、前記コア基板１０１の第２の側にはソルダーレジスト層１０４Ｂが形成され、当該ソルダーレジスト層１０４Ｂから露出する前記パターン配線１０３Ｂには、例えばＮｉ／Ａｕ（パターン配線１０３Ｂ上にＮｉ層、Ａｕ層の順に積層された層）などよりなる接続層１０５Ｂが形成される。ここで、半導体チップを実装するための配線基板１００が形成される。
次に、図１Ｂに示す工程において、前記開口部１０６から露出する前記パターン配線１０３Ａ上に、例えば半田などよりなる接続層１０７を、電解メッキなどにより形成する。
次に、図１Ｃに示す工程において、バンプ（例えば、ワイヤボンディングにより、Ａｕなどのボンディングワイヤを用いて形成されるバンプなど）１０８が形成された半導体チップ１１０を、前記接続層１０７を介して前記パターン配線１０３Ａに、フリップチップ実装する。次に、前記半導体チップと前記配線基板１００の間にアンダーフィル（アンダーフィル樹脂）１０９を浸透させる。
このようにして、前記配線基板１００に、半導体チップ１１０がフリップチップ実装されてなる、配線基板１００Ａが形成される。なお、前記パターン配線１０３Ａに実装されるものは、半導体チップに限定されず、他の電子部品（例えば、キャパシタ、レジスタ、インダクタ等）であってもよい。また、半導体チップに再配線を形成した、ＣＳＰ（chip size package）でもよい。
次に、図１Ｄに示す工程において、上記の配線基板１００を形成した場合と同様にして、上記の配線基板１００Ａに張り合わせる（積層する）配線基板２００を形成する。この場合、まず、コア基板２０１に対して、例えばＣｕよりなる該コア基板２０１を貫通するビアプラグ２０２を形成する。また、前記コア基板１０１の第１の側（半導体チップに面する側の反対側）に、パターン配線２０３Ａを、前記コア基板２０１の第２の側にパターン配線２０３Ｂを、例えばＣｕにより形成する。
また、それぞれ複数形成されるパターン配線２０３Ａと２０３Ｂのうち、一部のパターン配線２０３Ａ、２０３Ｂが前記ビアプラグ２０２で接続されるようにして形成される。
また、前記コア基板２０１の第１の側にはソルダーレジスト層２０４Ａが形成され、当該ソルダーレジスト層から露出する前記パターン配線２０３Ａには、例えばＮｉ／Ａｕ（パターン配線２０３Ａ上にＮｉ層、Ａｕ層の順に積層された層）などよりなる接続層２０５Ａが形成される。また、同様に、前記コア基板２０１の第２の側にはソルダーレジスト層２０４Ｂが形成され、当該ソルダーレジスト層から露出する前記パターン配線２０３Ｂには、例えばＮｉ／Ａｕ（パターン配線２０３Ｂ上にＮｉ層、Ａｕ層の順に積層された層）などよりなる接続層２０５Ｂが形成され、さらに当該接続層２０５Ｂに半田ボール２０６が形成される。ここで、前記配線基板１００Ａと張り合わせられるための配線基板２００が形成される。
次に、図１Ｅに示す工程において、前記配線基板１００Ａと前記配線基板２００とを張り合わせる（積層する）。
この場合、前記配線基板２００と前記配線基板１００Ａとの間には、前記半導体チップ１１０を封止するとともに、該配線基板２００の配線と該配線基板１００の配線とを接続する、封止接続層Ｌ１が形成される。該封止接続層Ｌ１は、例えばラミネートにより形成されるビルドアップ樹脂よりなる絶縁層Ｄ１と、該絶縁層Ｄ１中に形成される電気接続部材（例えば半田ボール２０６）より形成される。この場合、前記接続層２０５Ｂを介して前記パターン配線２０３Ｂに接続されている前記半田ボール２０６は、前記接続層１０５Ａを介して、前記パターン配線１０３Ａと電気的に接続される。
例えば、前記配線基板２００と前記配線基板１００Ａを貼り合わせる場合には、以下の第１の方法、または、第２の方法によって貼り合わせることが可能である。
まず、第１の方法は、以下のように行うことができる。まず、前記配線基板２００を、熱硬化性のフィルム状のビルドアップ樹脂（この段階では未硬化）を介して前記配線基板１００Ａに積層・押圧し、前記配線基板２００の半田ボール（電気接続部材）２０６をフィルム状のビルドアップ樹脂に押し込んで、配線基板１００Ａの接続層１０５Ａに押し当てる。この状態で加熱することにより、半田ボール２０６を溶融し、半田ボール２０６を接続層１０５Ａに電気的に接続する。また、当該ビルドアップ樹脂は熱により硬化され、絶縁層Ｄ１となる。
また、第２の方法は、以下のように行うことができる。まず、配線基板２００を配線基板１００Ａに積層・加熱し、半田ボール（電気接続部材）２０６を溶融させて接続層１０５Ａに接続する。次に、配線基板２００と配線基板１００Ａの間に液状の樹脂を充填・硬化し、絶縁層Ｄ１を形成する。
また、後述する他の参考例及び実施例においても、同様の方法で配線基板の貼り合わせを行うことが可能である。
次に、図１Ｆに示す工程において、前記接続層１０５Ｂ、２０５Ａに、半田ボール（外部接続端子）１１１、２０７をそれぞれ形成し、チップ内蔵基板３００を形成する。
本参考例によるチップ内蔵基板３００を製造する場合には、前記半導体チップ１１０に接続される多層配線構造が、配線（パターン配線１０３Ａ，１０３Ｂ、２０３Ａ、２０３Ｂなど）が形成された複数の基板（配線基板１００Ａ，２００）を張り合わせる（積層する）ことで形成される。このため、例えば全ての多層配線構造をビルドアップ法により形成する場合に比べて、配線の信頼性が高く、また製造の歩留まりが良好である特徴を有している。さらに、半導体チップ実装側と上層側（上層配線側）を分けて製造できるため、個別検査なども可能となる。このために、基板内にチップを内蔵後に不良が発見され、高価な半導体チップが廃棄される割合が減少する効果を有する。
また、このように基板の組み合わせにより多層配線構造を有するチップ内蔵基板を製造すると、複数の基板を個別にストックできるメリットがある。また、複数の基板に対して個別に設計変更を加えたり、または半導体チップの仕様の変更に柔軟に対応することも可能となり、製造上メリットが大きい。
また、前記封止接続層Ｌ１は、例えばビルドアップ樹脂よりなる絶縁層Ｄ１と、半田ボール２０６などの電気接続部材（導電材料）の組み合わせにより形成され、当該封止接続層Ｌ１によって半導体チップが保護・絶縁されるとともに、積層される基板１００Ａ、２００を張り合わせ、且つ、基板１００Ａ、２００のパターン配線同士の電気的な接続が行われる。このため、前記基板１００Ａ、２００の機械的な強度が確保されるとともに、半導体チップが保護・絶縁され、また半導体チップに接続される多層配線の接続の信頼性が良好となる。
また、上記の封止接続層Ｌ１は、ビルドアップ樹脂と半田ボールの組み合わせに限定されず、以下に示すように、様々な構造とすることが可能である。
参考例２
図２Ａ〜図２Ｂは、本発明の参考例２によるチップ内蔵基板の製造方法を示す図である。
まず、図２Ａに示す工程に至るまでの工程は、参考例１の図１Ａ〜図Ｄに示す工程と同様の工程を実施する。ただし、図１Ｄに相当する工程においては、前記半田ボール２０６は形成しない。本参考例では、参考例１の図１Ｅに示した以降の工程に相当する、図２Ａ以下の工程を実施する。
図２Ａを参照するに、本工程においては、前記配線基板２００と前記配線基板１００Ａとの間には、前記封止接続層Ｌ１に相当する、封止接続層Ｌ２が形成される。前記封止接続層Ｌ２は、例えば、異方性導電材料よりなる接続層Ｄ２により構成される。当該異方性導電材料の例としては、例えば、異方性導電フィルム（ＡＣＦ）または異方性導電ペースト（ＡＣＰ）などがある。すなわち、異方導電性材料は、半導体チップを封止する封止材料としての機能と、貼り合わせられる２つの配線基板の各々の配線パターンを接続する電気接続部材の機能とを兼ね備えている。
上記の工程において、例えば、前記配線基板２００と前記配線基板１００Ａを貼り合わせる場合には、以下の第３の方法、または、第４の方法によって貼り合わせることが可能である。
まず、第３の方法は、以下のように行うことができる。まず、前記配線基板２００を、熱硬化性の異方性導電フィルム（この段階では未硬化）を介して前記配線基板１００Ａに積層・押圧し、この状態で加熱する。この加熱により、当該異方性導電フィルムが熱により硬化され、接続層Ｄ２が形成される。
また、第４の方法は、以下のように行うことができる。まず、配線基板２００、または配線基板１００Ａに、異方性導電ペーストを塗布した状態で、配線基板２００と配線基板１００Ａを積層・押圧し、この状態で加熱する。この加熱によって当該異方性導電ペーストが熱により硬化され、接続層Ｄ２が形成される。
また、後述する他の参考例及び実施例においても、同様の方法で配線基板の貼り合わせを行うことが可能である。
次に、図２Ｂに示す工程において、図１Ｆに示す工程と同様の工程を実施し、前記接続層１０５Ｂ、２０５Ａに、半田ボール１１１、２０７をそれぞれ形成し、チップ内蔵基板３００Ａを形成する。
上記の構造においては、当該封止接続層Ｌ２によって、前記半導体チップ１１０が封止されて保護・絶縁がされるとともに積層される基板１００Ａ、２００が張り合わせられて機械的な強度が確保され、さらに該配線基板２００のパターン配線２０３Ｂと該配線基板１００のパターン配線１０３Ａとが（前記接続層２０５Ｂと前記接続層１０５Ａとが）電気的に接続されている。
すなわち、本参考例によるチップ内蔵基板３００Ａは、封止接続層の半田ボールを省略した構造で構成することが可能となり、製造が容易であると共に、単純な構造で接続の信頼性が高い特徴を有している。また、前記封止接続層Ｌ２を形成する方法としては、異方性導電フィルムの貼り付けによる形成に限定されず、例えば、異方性導電ペースト、異方性導電インクなどの異方性導電接着剤を用いて形成してもよい。
このように、封止接続層には、様々な材料・構造のものを用いることが可能である。例えば、参考例１に記載した前記絶縁層Ｄ１と前記半田ボール２０６の組み合わせよりなる封止接続層Ｌ１において、半田ボールに相当するビアプラグなどの導電構造を、予め当該絶縁層Ｄ１に形成するようにしてもよい。この場合、２つの配線基板の電気的な接続の信頼性が良好となるとともに、チップ内蔵基板の製造が容易となる効果を奏する。
参考例３
また、図３は、参考例１に記載したチップ内蔵基板３００の別の変形例である。図３を参照するに、本参考例によるチップ内蔵基板３００Ｂでは、参考例１の図１Ｆに示した工程の後で、さらに前記チップ内蔵基板３００上に、配線基板２００Ａが積層されて（張り合わせされて）いる。
前記配線基板２００Ａは、前記配線基板２００と同様にして形成される。この場合、当該配線基板２００Ａの、コア基板３０１、ビアプラグ３０２、パターン配線３０３Ａ、３０３Ｂ、ソルダーレジスト層３０４Ａ、３０４Ｂ、接続層３０５Ａ、３０５Ｂは、それぞれ、前記配線基板２００の、コア基板２０１、ビアプラグ２０２、パターン配線２０３Ａ、２０３Ｂ、ソルダーレジスト層２０４Ａ、２０４Ｂ、接続層２０５Ａ、２０５Ｂに相当し、同様の方法・材料により形成することができる。
上記の配線基板２００Ａの、前記ソルダーレジスト層３０４Ａ上には、半導体チップ３０７と半導体チップ３０９が積層されて実装されている。前記半導体チップ３０７は、設置フィルム３０６を介して前記ソルダーレジスト層３０４Ａ上に、前記半導体チップ３０９は、設置フィルム３０８を介して当該半導体チップ３０７上にそれぞれ設置されている。
さらに、前記半導体チップ３０７、３０９は、それぞれワイヤ３１０、３１１によって、前記パターン配線３０３Ａ（前記接続層３０５Ａ）に電気的に接続されている。また、前記半導体チップ３０７、３０９、前記ワイヤ配線３１０，３１１を封止するモールド樹脂よりなる絶縁層３１２が形成されている。
このように、本発明によるチップ内蔵基板の構成は、２つの基板を用いる場合に限定されず、３枚以上の基板を用いて構成してもよい。
参考例４
また、積層される（張り合わせされる）基板の構成やその順番は、様々に変更することが可能である。例えば、図４Ａ〜図４Ｃは、本発明の参考例４によるチップ内蔵基板の製造方法を示す図である。
まず、図４Ａに示す工程に至るまでの工程は、参考例１の図１Ａ〜図Ｃに示す工程と同様の工程を実施する。本参考例では、参考例１の図１Ｄに示した以降の工程に相当する図４Ａ以下の工程を実施する。
まず、図４Ａに示す工程においては、参考例１の配線基板２００に相当する、配線基板２００Ｂを形成する。当該配線基板２００Ｂは、参考例３に示した前記配線基板２００Ａにおいて、前記半導体チップ３０７、３０９を、前記ソルダーレジスト層３０４Ａ上で、モールド樹脂よりなる絶縁層３１２で封止して形成する。また、前記接続層３０５Ｂには、半田ボール３１３を形成する。
次に、図４Ｂに示す工程において、参考例１に示した図１Ｅの工程と同様にして、前記配線基板１００Ａと前記配線基板２００Ｂとを張り合わせる（積層する）。
この場合、この場合、前記配線基板２００Ｂと前記配線基板１００Ａとの間には、先に説明した封止接続層Ｌ１が形成され、当該封止接続層Ｌ１によって半導体チップが保護・絶縁されるとともに、積層される配線基板１００Ａ、２００Ｂを張り合わせ、且つ、配線基板１００Ａ、２００Ｂのパターン配線同士の電気的な接続が行われる。
次に、図４Ｃに示す工程において、前記接続層１０５Ｂに半田ボール１１１を形成し、チップ内蔵基板３００Ｃを形成する。
このように、本発明において積層される配線基板は、その構成や順番を様々に変更することが可能である。
参考例５
また、本発明では、上記に示した、いわゆるプリント配線基板（配線基板１００、１００Ａ，２００，２００Ａ，２００Ｂなど）を張り合わせる場合に限定されず、いわゆるビルドアップ法により形成される基板（以下文中ビルドアップ基板）とプリント配線基板を張り合わせる場合に適用したり、またはビルドアップ基板同士を張り合わせる場合に適用することも可能である。
このように、積層される基板がビルドアップ基板を含む場合、半導体チップに接続される多層配線の微細化、多層化が容易となる効果を奏する。また、このように、積層される基板がビルドアップ基板を含む場合であったり、またはビルドアップ基板同士を積層してチップ内蔵基板を形成する場合であっても、半導体チップに接続される、該半導体チップを内蔵する多層配線を全てビルドアップ法により形成する場合に比べて、歩留まりが良好であって、廃棄される半導体チップの数が少なくなる効果を奏する。
すなわち、より製造の歩留まりが良好であり信頼性の高いプリント配線基板と、微細化や多層化に有利なビルドアップ基板を組み合わせることで、製造の歩留まりを良好にしつつ、かつ微細化・多層化されたチップ内蔵基板を製造することが可能となる。
また、必要とする層を分割してビルドアップ法によりそれぞれ形成することで、全ての層をビルドアップ法で一括して形成する場合に比べて製造の歩留まりを良好にして廃棄される半導体チップの数を少なくすることが可能となる。以下、これらの製造方法の例について説明する。
図５Ａ〜図５Ｐは、本発明の参考例５によるチップ内蔵基板の製造方法を示す図である。まず、図５Ａに示す工程において、導電材料、例えばＣｕよりなる、厚さが２００μｍの支持基板４０１を準備する。
次に、図５Ｂに示す工程において、前記支持基板４０１上にフォトリソグラフィ法にてレジストパターン（図示せず）を形成し、当該レジストパターンをマスクにして電解メッキにより、例えばＡｕ層４０２ａ，Ｎｉ層４０２ｂ，およびＣｕ層４０２ｃが積層された構造を有する接続層４０２を形成する。当該電解メッキにおいては、前記支持基板４０１が通電経路となるため、当該支持基板４０１は導電材料であることが好ましく、また例えばＣｕのような低抵抗の材料であるとさらに好ましい。
次に、図５Ｃの工程において、前記接続層４０２を覆うように、前記支持基板４０１上に、絶縁層４０３を形成する。前記絶縁層４０３は、例えばビルドアップ樹脂（エポキシ樹脂、ポリイイミド樹脂など）や、ソルダーレジスト（アクリル樹脂、エポキシアクリル系樹脂など）により形成される。
また、この場合当該絶縁層４０３を、例えば、ガラス繊維に樹脂を含浸させたガラス布エポキシプリプレグ等のプリプレグ材など機械的な強度が高い材料により形成すると、当該絶縁層４０３が配線基板の補強層（スティフナー）として機能し、好ましい。
前記絶縁層４０３を形成した後、当該絶縁層４０３に、前記接続層４０２が露出するように、例えばレーザによりビアホール４０３Ａを形成する。
次に、図５Ｄに示す工程において、必要に応じてデスミア工程を行ってビアホールの残渣物の除去と前記絶縁層４０３の表面処理（粗化処理）を行った後、当該絶縁層４０３の表面と前記接続層４０２の表面に、無電解メッキにより、Ｃｕのシード層４０４を形成する。
次に、図５Ｅに示す工程において、フォトリソグラフィ法にてレジストパターン（図示せず）を形成する。次に、当該レジストパターンをマスクにして、Ｃｕの電解メッキにより、前記ビアホール４０３Ａにビアプラグ４０５ａを、前記絶縁層４０３上に前記ビアプラグ４０５ａに接続されるパターン配線４０５ｂを形成し、配線部４０５を形成する。
前記配線部４０５を形成した後、レジストパターンを剥離し、露出した余剰なシード層をエッチングにより除去する。
次に、図５Ｆに示す工程において、前記配線部４０５を覆うように、前記絶縁層４０３上に、例えば熱硬化性のエポキシ樹脂よりなる絶縁層（ビルドアップ層）４０６を形成し、さらに、当該絶縁層４０６に、前記パターン配線４０５ｂの一部が露出するようにレーザによりビアホール４０６Ａを形成する。
次に、図５Ｇに示す工程において、図５Ｄに示した工程と同様にして、必要に応じてデスミア工程を行ってビアホールの残渣物の除去と前記絶縁層４０６の表面処理を行った後、当該絶縁層４０６の表面と露出した前記パターン配線４０５ｂの表面に、無電解メッキにより、Ｃｕのシード層４０７を形成する。
次に、図５Ｈに示す工程において、図５Ｅに示した工程と同様にして、フォトリソグラフィ法にてレジストパターン（図示せず）を形成する。次に、当該レジストパターンをマスクにして、Ｃｕの電解メッキにより、前記ビアホール４０６Ａにビアプラグ４０８ａを、前記絶縁層４０６上に前記ビアプラグ４０８ａに接続されるパターン配線４０８ｂを形成し、配線部４０８を形成する。
前記配線部４０８を形成した後、レジストパターンを剥離し、露出した余剰なシード層をエッチングにより除去する。
次に、図５Ｉに示す工程において、前記配線部４０８を覆うように、前記絶縁層４０６上に、例えば熱硬化性のエポキシ樹脂よりなる絶縁層（ビルドアップ層）４０６ａを形成する。
次に、図５Ｊに示す工程において、例えばレーザにより、前記絶縁層４０６ａに、前記パターン配線４０８ｂの一部が露出するように開口部４０６Ｂを形成する。
次に、図５Ｋに示す工程において、必要に応じてデスミア工程を行って開口部の残渣物の除去と前記絶縁層４０６の表面処理を行った後、例えば電解メッキにより、前記開口部４０６Ｂに、はんだ接続部４０９を形成する。
次に、図５Ｌに示す工程において、例えばレーザにより、前記絶縁層４０６ａに、前記パターン配線４０８ｂの別の一部が露出するように開口部を形成し、当該開口部に、メッキにより、Ａｕ／Ｎｉ（パターン配線４０８ｂ上にＮｉ層、Ａｕ層の順に積層された層）よりなる接続層４０７を形成する。
次に、例えばＡｕ等のボンディングワイヤにより形成されるバンプ４１１が形成された半導体チップ４１０を、前記バンプ４１１と前記はんだ接続部４０９が対応するようにして前記配線部４０８上に設置する。この場合、必要に応じて前記はんだ接続部４０９のリフローを行って当該はんだ接続部４０９とバンプ４１１の電気的な接続を良好にすることが好ましい。また、必要に応じて前記半導体チップ４１０と前記絶縁層４０６ａの間には樹脂を充填してアンダーフィル４１０Ａを形成すると好適である。
このようにして、ビルドアップ基板に半導体チップが実装されてなる配線基板４００が形成される。
次に、図５Ｍに示す工程において、参考例１の図１Ｅに示す工程と同様にして、前記配線基板４００と、前記配線基板２００とを張り合わせる（積層する）。
この場合、前記配線基板４００と前記配線基板２００との間には、前記半導体チップ４１０を封止するとともに、該配線基板４００の配線と該配線基板２００の配線とを接続する、封止接続層Ｌ１が形成される。該封止接続層Ｌ１は、例えばラミネートにより形成されるビルドアップ樹脂よりなる絶縁層Ｄ１と、該絶縁層Ｄ１中の半田ボール２０６より形成される。この場合、前記接続層２０５Ｂを介して前記パターン配線２０３Ｂに接続されている前記半田ボール２０６は、前記接続層４０７を介して、前記パターン配線４０８ｂと電気的に接続される。また、この場合、参考例２に示したように、上記の封止接続層Ｌ１に変えて、異方性導電材料よりなる前記接続層Ｄ２を含む前記封止接続層Ｌ２を用いてもよい。
次に、図５Ｎに示す工程において、前記支持基板４０１を、例えばウエットエッチングにより、除去する。このように、前記支持基板４０１を用いることで、ビルドアップ基板である配線基板４００の平面度が良好となり、さらに当該支持基板４０１を除去することで、配線基板４００の薄型化が可能になっている。また、前記支持基板４０１の除去は、前記配線基板４００と前記配線基板２００の張り合わせの後で行われることが好ましい。この場合、前記配線基板２００のコア基板２０１によって、チップ内蔵基板全体の平面度が保持されるためである。
次に、図５Ｏに示す工程において、前記絶縁層４０３を覆うように、また前記接続層４０２が露出するようにソルダーレジスト層４１２を形成する。なお、絶縁層４０３をソルダーレジストで形成する場合にはこの工程は省略できる。
次に、図５Ｐに示す工程において、必要に応じて前記接続層４０２に半田ボール４１３を形成する。このようにして、チップ内蔵基板３００Ｄを形成することができる。
このように、本発明によるチップ内蔵基板は、ビルドアップ基板である配線基板４００と、プリント配線基板である配線基板２００との組み合わせにより、半導体チップに接続される多層配線が形成される。このため、半導体チップに接続される多層配線を全てビルドアップ法により形成する場合に比べて、歩留まりが良好であって、廃棄される半導体チップの数が少なくなる効果を奏する。また、半導体チップに接続される多層配線を全てプリント配線基板により形成する場合に比べて、多層配線の微細化・多層化が容易である特徴を有している。
参考例６
また、図６Ａ〜図６Ｅは、本発明の参考例６によるチップ内蔵基板の製造方法を示す図である。
まず、図６Ａに示す工程において、上記の参考例５の図５Ａ〜図５Ｌの工程を実施することで前記配線基板４００を形成し、同様にして、配線基板５００を形成する。この場合、前記配線基板５００の、支持基板５０１、接続層５０２、絶縁層５０３、５０６、５０６ａ，配線部５０５（ビアプラグ５０５ａ、パターン配線５０５ｂ）、配線部５０８（ビアプラグ５０８ａ、パターン配線５０８ｂ）、接続層５０７は、それぞれ、当該配線基板４００の、支持基板４０１、接続層４０２、絶縁層４０３、４０６、４０６ａ，配線部４０５（ビアプラグ４０５ａ、パターン配線４０５ｂ）、配線部４０８（ビアプラグ４０８ａ、パターン配線４０８ｂ）、接続層４０７に相当し、当該配線基板４００と同様にして形成される。但し、当該配線基板５００には、半導体チップが実装されず、前記接続層５０７には半田ボール５１０が形成される。
次に、図６Ｂに示す工程において、参考例１の図１Ｅに示した工程と同様にして、上記の配線基板４００と配線基板５００を張り合わせる（積層する）。
この場合、前記配線基板４００と前記配線基板５００との間には、前記半導体チップ４１０を封止するとともに、該配線基板４００の配線と該配線基板５００の配線とを接続する、封止接続層Ｌ１が形成される。該封止接続層Ｌ１は、例えばラミネートにより形成されるビルドアップ樹脂よりなる絶縁層Ｄ１と、該絶縁層Ｄ１中の半田ボール５１０より形成される。この場合、前記接続層５０７を介して前記パターン配線５０８ｂに接続されている前記半田ボール５１０は、前記接続層４０７を介して、前記パターン配線４０８ｂと電気的に接続される。また、この場合、参考例２に示したように、上記の封止接続層Ｌ１に変えて、異方性導電材料よりなる接続層Ｄ２を含む封止接続層Ｌ２を用いてもよい。
次に、図６Ｃに示す工程において、図５Ｎに示した工程と同様にして、前記支持基板４０１、５０１を、例えばウエットエッチングにより、除去する。このように、前記支持基板４０１、５０１を用いることで、ビルドアップ基板である配線基板４００、５００の平面度が良好となり、さらに当該支持基板４０１、５０１を除去することで、配線基板４００、５００の薄型化が可能になっている。また、前記支持基板４０１、５０１の除去は、平面度を保持するために、前記配線基板４００と前記配線基板５００の張り合わせの後で行われることが好ましい。
次に、図６Ｄに示す工程において、前記絶縁層４０３を覆うように、また前記接続層４０２が露出するようにソルダーレジスト層４１２を形成する。同様にして、前記絶縁層５０３を覆うように、また前記接続層５０２が露出するようにソルダーレジスト層５１２を形成する。なお、絶縁層４０３、５０３をソルダーレジスト層で形成する場合、この工程は省略できる。
次に、図６Ｅに示す工程において、必要に応じて前記接続層４０２に半田ボール４１３を形成する。このようにして、チップ内蔵基板３００Ｅを形成することができる。
このように、本参考例によるチップ内蔵基板の製造方法では、必要とする層（半導体チップに接続される配線）を分割してビルドアップ法によりそれぞれ形成することで、全ての層を一括してビルドアップ法で形成する場合に比べて、製造の歩留まりを良好にして廃棄される半導体チップの数を少なくすることが可能となる。
参考例７
また、図７は、本発明の参考例７によるチップ内蔵基板６００を示す図である。図７を参照するに、本参考例によるチップ内蔵基板６００は、参考例６に記載したチップ内蔵基板３００Ｅを積層した構造を有している。このように、本発明によるチップ内蔵基板は、必要に応じて様々に構成されるとともに、必要に応じて積層される層を増大させて、さらに多層化を実現することが可能である。
参考例８
また、図８は、本発明の参考例８によるチップ内蔵基板３００Ｆを示す図である。本参考例によるチップ内蔵基板３００Ｆは、参考例１に記載したチップ内蔵基板３００に、略球状のスペーサＳＰ１を付加した構造を有している。
前記スペーサＳＰ１は、例えば樹脂材料（例えば、ジビニルベンゼン）、または、導電材料（例えばＣｕ）により形成される。
前記スペーサＳＰ１が前記配線基板１００Ａと前記配線基板２００との間の、前記絶縁層Ｄ１内に挿入されることで、該配線基板１００Ａと該配線基板２００の間隔が調整される。前記スペーサＳＰ１が挿入されたことで、該配線基板１００Ａと該配線基板２００の間隔の制御（維持）が容易となることに加えて、チップ内蔵基板３００Ｆの反りの量を低減することが可能となる。また、前記配線基板１００Ａと前記配線基板２００の平行度も良好となる効果を奏する。
参考例９
また、図９は、本発明の参考例９によるチップ内蔵基板３００Ｇを示す図である。本実施例によるチップ内蔵基板３００Ｇでは、参考例８に記載したスペーサＳＰ１に相当するスペーサＳＰ２が、前記半田ボール（電気接続部材）２０６内に設置されている。
すなわち、本参考例の場合、内部にスペーサを有する半田ボール（電気接続部材）２０６が、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線を電気的に接続するとともに、当該配線基板１００Ａと当該配線板２００の間隔の制御を行う機能を有していることになる。また、本参考例の場合、特にスペーサを設置するための領域を必要とせず、配線の狭ピッチ化に対応することが可能になっている。
前記スペーサＳＰ２は、例えば樹脂材料（例えば、ジビニルベンゼン）、または、導電材料（例えばＣｕ）により形成される。
本参考例の場合、前記スペーサＳＰ２に、例えばＣｕなどの導電性が良好である導電材料を用いた場合には、参考例８の場合に比べて、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線の接続部の抵抗を小さくすることができる。
すなわち、２つの配線基板に形成された各々のパターン配線を接続する電気接続部材の内部に、スペーサとして機能する該電気接続部材よりも抵抗値の小さい金属材料を挿入してもよい。また、この場合当該電気接続部材と当該金属材料とは、溶融する温度が異なることが好ましい。例えば、半田ボール（電気接続部材）が溶融した場合に、半田ボールよりも溶融温度が高いＣｕがスペーサとしての機能を果たして、２枚の配線基板の間隔を所定の値に保持する。特に、Ｃｕ等の金属ボールの表面を、半田層で被覆してなる電気接続部材（半田ボール）を用いると好適である。
また、参考例８、９の場合において、前記絶縁層Ｄ１に換えて、前記接続層Ｄ２（異方性導電材料よりなる層）を用いても良い。すなわち、電気的な接続を確実にするため、半田ボールと異方性導電材料を併用しても良い。
参考例１０
上記の参考例８、９では、例えば、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線を電気的に接続する電気接続部材として半田ボールを用いたが、電気接続部材に半田ボール以外の突起状導電部材を用いてもよい。当該突起状導電部材としては、例えば、ポスト状（例えば円柱状）の導電部材（参考例１０〜１３で後述）、または、ボンディングワイヤにより形成されるバンプ（参考例１４〜１６で後述）がある。
図１０は、本発明の参考例１０によるチップ内蔵基板３００Ｈを示す図である。図１０を参照するに、本参考例によるチップ内蔵基板３００Ｈでは、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線を電気的に接続するための、Ｃｕよりなる導電性のポストＰＳ１が形成されている。
前記ポストＰＳ１は、前記接続層２０５Ｂを介して前記パターン配線２０３Ｂに接続されている。また、前記ポストＰＳ１と前記接続層１０５Ａの間には、例えば半田よりなる接続層ＡＤ１が形成されている。この場合、前記ポストＰＳ１は、前記接続層ＡＤ１、１０５Ａを介して、前記パターン配線１０３Ａに接続される。また、前記接続層ＡＤ１を形成する場合に、半田ボールか、または参考例９に記載したようなスペーサーを有する半田ボールを用いても良い。
上記の構造においては、参考例１の封止接続層Ｌ１に相当する封止接続層Ｌ３は、前記絶縁層Ｄ１、前記ポストＰＳ１、および前記接続層ＡＤ１を有している。
本参考例によるチップ内蔵基板３００Ｈを形成する場合には、例えばＣｕのメッキ法により、前記配線基板２００の、前記接続層２０５Ｂ上に前記ポストＰＳ１を形成すればよい。また、当該ポストＰＳ１は、前記配線基板１００Ａ側（前記接続層１０５Ａ上）に形成するようにしてもよい。
本参考例によるチップ内蔵基板３００Ｈは、参考例８、参考例９の場合と同様に、前記配線基板１００Ａと前記配線基板２００の間隔の制御が容易となることに加えて、チップ内蔵基板３００Ｈの反りの量を低減することが可能となる。また、前記配線基板１００Ａと前記配線基板２００の平行度も良好となる効果を奏する。
また、本参考例の場合には、例えば半田ボールを用いる場合に比べて、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線の接続を、より狭ピッチで行うことが可能になる。このため、半導体装置の微細化に対応することが容易になる効果を奏する。
また、本参考例によるチップ内蔵基板では、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線の接続の抵抗が小さく、電気的な接続の信頼性に優れた構造である特徴を有している。
参考例１１
図１１は、本発明の参考例１１によるチップ内蔵基板３００Ｉを示す図である。図１１を参照するに、本参考例によるチップ内蔵基板３００Ｉでは、上記の参考例１０によるチップ内蔵基板３００Ｈにおいて、前記ポストＰＳ１に相当するポストＰＳ２が用いられ、さらに該ポストＰＳ２と前記接続層２０５Ｂの間に、例えば半田よりなる接続層ＡＤ２が形成されている。また、前記接続層ＡＤ２は、前記接続層ＡＤ１と同様の方法で形成することができる。
上記の構造においては、参考例１の封止接続層Ｌ１に相当する封止接続層Ｌ４は、前記絶縁層Ｄ１、前記ポストＰＳ２、および前記接続層ＡＤ１、ＡＤ２を有している。すなわち、上記の構造では、前記ポストＰＳ２の両面に半田よりなる接続層が形成されることになる。
このように、半田よりなる接続層を付加することで、電気的な接続の確実性を良好にすることができる。
参考例１２
図１２は、本発明の参考例１２によるチップ内蔵基板３００Ｊを示す図である。図１２を参照するに、本参考例によるチップ内蔵基板３００Ｊでは、上記の参考例１０によるチップ内蔵基板３００Ｈにおいて、前記接続層ＡＤ１が形成されておらず、また、前記絶縁層Ｄ１に換わって、異方性導電材料よりなる接続層Ｄ２が形成されている。上記の構造においては、前記ポストＰＳ１と前記接続層１０５Ａの間の電気的な接続は、前記接続層Ｄ２により行われることになる。すなわち、上記の構造においては、参考例１０の封止接続層Ｌ３に相当する封止接続層Ｌ５は、前記接続層Ｄ２、前記ポストＰＳ１を有していることになる。
上記の構造においては、チップ内蔵基板の製造が容易になる特徴を有している。例えば、前記ポストＰＳ１と前記接続層１０５Ａの電気的な接続は、前記ポストＰＳ１を前記接続層Ｄ２に挿入する（押し込む）ことで容易に行うことが可能となる。このため、前記ポストＰＳ１と前記接続層１０５Ａを接続するための熱圧着や超音波接合などの特別な工程を必要とせず、製造工程が単純となる効果を奏する。また、ポストＰＳ１は、接続層１０５Ａ側に形成してもよい。
参考例１３
図１３は、本発明の参考例１３によるチップ内蔵基板３００Ｋを示す図である。図１３を参照するに、本参考例によるチップ内蔵基板３００Ｋでは、前記接続層１０５ＡにポストＰＳ３、前記接続層２０５ＢにポストＰＳ４がそれぞれ形成され、該ポストＰＳ３と該ポストＰＳ４の間には、例えば半田よりなる接続層ＡＤ３が形成されている。
前記ポストＰＳ３、ＰＳ４は、例えばメッキ方により、形成することができる。すなわち、上記の構造においては、参考例１の封止接続層Ｌ１に相当する封止接続層Ｌ６は、前記絶縁層Ｄ１、前記ポストＰＳ３、ＰＳ４、および前記接続層ＡＤ３を有していることになる。
このように、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線を電気的に接続するポストは、該配線基板１００Ａの側と該配線基板２００の側の双方に形成してもよい。
参考例１４
図１４は、本発明の参考例１４によるチップ内蔵基板３００Ｌを示す図である。図１４を参照するに、本参考例によるチップ内蔵基板３００Ｌでは、参考例１２に記載した前記チップ内蔵基板３００Ｊにおいて、前記ポストＰＳ１がバンプＢＰ１に置き換わった構造となっている。
上記の構造においては、前記バンプＢＰ１と前記接続層１０５Ａの間の電気的な接続は、異方性導電材料よりなる前記接続層Ｄ２により行われることになる。すなわち、上記の構造においては、参考例１２の封止接続層Ｌ５に相当する封止接続層Ｌ７は、前記接続層Ｄ２、前記バンプＢＰ１を有していることになる。
上記の構造においては、参考例１２に記載した効果に加えて、さらにチップ内蔵基板の製造工程が単純であるというメリットがある。例えば、前記バンプＢＰ１は、ワイヤボンディングにより、Ａｕなどのボンディングワイヤを用いて形成されるバンプが複数（例えば２個）積層されて形成されている。このため、メッキ法などの複雑な（薬液を要する）プロセスが不要となり、製造コストを抑制することが可能となる。また、バンプＢＰ１を、接続層１０５Ａ側に形成してもよい。
参考例１５
図１５は、本発明の参考例１５によるチップ内蔵基板３００Ｍを示す図である。図１５を参照するに、本参考例によるチップ内蔵基板３００Ｍでは、参考例１４に記載した前記チップ内蔵基板３００Ｌにおいて、前記接続層Ｄ２に換わって絶縁層Ｄ１が用いられている。この場合、前記バンプＢＰ１と前記接続層１０５Ａの間の電気的な接続は、例えば半田よりなる接続層ＡＤ４により、行われる構造になっている。すなわち、上記の構造においては、参考例１の封止接続層Ｌ１に相当する封止接続層Ｌ８は、前記絶縁層Ｄ１、前記バンプＢＰ１、および前記接続層ＡＤ４を有していることになる。
この場合、前記チップ内蔵基板３００Ｌに比べて、前記バンプＢＰ１と前記接続層１０５Ａの接続の抵抗が小さくなる。また、バンプＢＰ１を接続層１０５Ａに設け、接続層ＡＤ４を接続層２０５Ｂに設けてもよい。
参考例１６
図１６は、本発明の参考例１６によるチップ内蔵基板３００Ｎを示す図である。図１６を参照するに、本参考例によるチップ内蔵基板３００Ｎでは、前記接続層１０５Ａにバンプ（ワイヤボンディングにより、Ａｕなどのボンディングワイヤを用いて形成されるバンプ）ＢＰ２、前記接続層２０５Ｂにバンプ（ワイヤボンディングにより、Ａｕなどのボンディングワイヤを用いて形成されるバンプ）ＢＰ３がそれぞれ形成され、該バンプＢＰ２と該バンプＢＰ３が、例えば超音波接合、または熱圧着などにより、接続されている。すなわち、上記の構造においては、参考例１の封止接続層Ｌ１に相当する封止接続層Ｌ９は、前記絶縁層Ｄ１、前記バンプＢＰ２、ＢＰ３を有していることになる。
このように、前記配線基板１００Ａに形成された配線と前記配線基板２００に形成された配線を電気的に接続するバンプは、該配線基板１００Ａの側と該配線基板２００の側の双方に形成してもよい。
参考例１７
また、２つの配線基板を接続する場合に、（Ｃｕ）ポストを用いると半田ボールを用いた場合に比べて接続部の狭ピッチ化が可能となることは先に説明したが、さらに狭ピッチ化に対応するためには、例えば、チップ内蔵基板を以下の構造とするとさらに好適である。以下に説明するチップ内蔵基板では、２つの配線基板を接続するためのポストを、狭ピッチで設置することが可能な構造を有している。
次に、上記の配線基板の構成の一例について、図１７に基づき、説明する。
図１７は、本発明の参考例１７に係るチップ内蔵基板７００を模式的に示す図である。図１７を参照するに、本参考例によるチップ内蔵基板７００は、半導体チップ７０４がフリップチップ実装された配線基板８００と、該配線基板８００上の配線基板９００との間に封止接続層Ｌ１０が形成されてなる構造を有している。
前記封止接続層Ｌ１０は、前記絶縁層Ｄ１に相当する絶縁層７０１と、前記ポストＰＳ１に相当するポスト７０２、および半田よりなる接続層７０３と、を有している。前記封止接続層Ｌ１０は、前記配線基板８００上に実装された前記半導体チップ７０４を封止するとともに、前記配線基板８００に形成された配線と前記配線基板９００に形成された配線を接続する機能を有している。
前記配線基板８００は、例えばプリプレグ材よりなるコア基板８０１の両面に、配線が形成されてなる構造を有している。前記コア基板８０１の、前記半導体チップ７０４が実装される側（以下上側）には、パターン配線８０４が形成され、該パターン配線８０４を覆うように絶縁層（ビルドアップ層）８０２が形成され、さらに該絶縁層８０２上に絶縁層（ソルダーレジスト層、またはビルドアップ層でもよい）８０３が形成されている。
また、前記絶縁層８０２中には、前記パターン配線８０４に接続されるビアプラグ８０５が形成され、該ビアプラグ８０５には、最上層パターン８０６Ａ〜８０６Ｄが接続されている。前記絶縁層８０３は、当該最上層パターンを覆うように形成される一方で、該絶縁層８０３には、当該最上層パターンの一部を露出せる開口部が形成さている。当該開口部は、最上層パターンが半導体チップやポストに接続される部分に対応する。
また、前記半導体チップ７０４は、前記最上層パターン８０６Ｄに接続されるようにして実装されている。また、前記ポスト７０２は、前記最上層パターン８０６Ａ〜８０６Ｃに接続されるようにして形成されているが、この構造の詳細については後述する。
また、前記コア基板８０１の、前記半導体チップ７０４が実装される側の反対側（以下下側）には、パターン配線８０９が形成され、該パターン配線８０９を覆うように絶縁層（ビルドアップ層）８０７が形成され、さらに該絶縁層８０７を覆うように上に絶縁層（ソルダーレジスト層、またはビルドアップ層でもよい）８０８が形成されている。
また、前記絶縁層８０７中には、前記パターン配線８０９に接続されるビアプラグ８１０が形成されている。さらに、前記パターン配線８０４に接続されるとともに、前記コア基板８０１を貫通し、前記絶縁層８０７にかけて延伸するビアプラグ８１２が形成されている。また、前記ビアプラグ８１０または前記ビアプラグ８１２に接続されるとともに、周囲を前記絶縁層８０８で囲まれた電極パッド８１１が形成されている。
一方、前記配線基板９００は、例えばプリプレグ材よりなるコア基板９０１の両面に配線が形成されてなる構造を有している。前記コア基板９０１の、前記半導体チップ７０４に面する側の反対側（以下上側）には、パターン配線９０４が形成され、該パターン配線９０４を覆うように絶縁層（ビルドアップ層）９０２が形成され、さらに該絶縁層９０２上に絶縁層（ソルダーレジスト層、またはビルドアップ層でもよい）９０３が形成されている。
また、前記絶縁層９０２中には、前記パターン配線９０４に接続されるビアプラグ９０５が形成され、該ビアプラグ９０５には、周囲を前記絶縁層９０３で囲まれる電極パッド９０６が接続されている。
また、前記コア基板９０１の、前記半導体チップ７０４に面する側（以下、下側）には、パターン配線９０９が形成され、該パターン配線９０９を覆うように絶縁層（ビルドアップ層）９０７が形成され、さらに該絶縁層９０７を覆うように絶縁層（ソルダーレジスト層、またはビルドアップ層でもよい）９０８が形成されている。
また、前記絶縁層９０７中には、前記パターン配線９０９に接続されるビアプラグ９１０が形成されている。さらに、前記パターン配線９０４に接続されるとともに前記コア基板９０１を貫通し、前記絶縁層９０７にかけて延伸するビアプラグ９１２が形成されている。また、前記ビアプラグ９１０または前記ビアプラグ９１２に接続されるとともに、周囲を前記絶縁層９０８で囲まれた電極パッド９１１が形成され、複数形成される該電極パッド９１１のうちの一部は、前記接続層７０３を介して前記ポスト７０２に接続される構造になっている。
上記のチップ内蔵基板７００では、前記配線基板８００の上側の配線構造を多層配線構造とするとともに、多層配線構造の最上層のパターン（最上層パターン８０６Ａ〜８０６Ｃ）と最上層パターンを覆う絶縁層の構造を、前記ポスト７０２を狭ピッチで配置可能なように構成していることが特徴である。
図１８は、前記最上層パターン８０６Ａ〜８０６Ｃと、該最上層パターン８０６Ａ〜８０６Ｃに接続するように形成される前記ポスト７０２の位置関係を、平面図で示したものである。図１８を参照するに、本参考例の場合、隣接する最上層パターンの延伸する長さが適宜変更されている。例えば、最上層パターンは、交互に短いものと長いものとが並ぶように配置されている。このため、最上層パターン８０６Ａ〜８０６Ｃに接続されるポスト７０２は、平面視した場合に互い違いに配列されることになる。
また、前記最上層パターン８０６Ａ〜８０６Ｃの、前記ポスト７０２に接続される部分以外の部分は、前記絶縁層８０３で覆われている。図１８のＸ−Ｘ’断面が図１７に対応するが、当該断面において前記最上層パターン８０６Ｂ上は、前記絶縁層８０３に覆われていることがわかる。
上記の構造を有しているため、本実施例によるチップ内蔵基板７００では、ポスト７０２をより狭ピッチで設置することが可能になっている。すなわち、前記ポストに接続される最上層の導電パターンを適宜変更し、必要に応じてポストの接続部以外の部分を絶縁層（ソルダーレジスト層）で覆うことで、接続部の狭ピッチ化に対応することが可能になる。
次に、上記のチップ内蔵基板７００の製造方法の一例について、図１９Ａ〜図１９Ｅに基づき、説明する。
まず、図１９Ａに示す工程において、公知の方法（例えばセミアディティブ法）によって、前記配線基板８００を形成する。例えば、銅箔付きのプリプレグ材の表面をパターンエッチングすることで前記パターン配線８０４、８０９を形成し、さらにＣｕのメッキ法によって前記ビアプラグ８０５、８１０、８１２、電極パッド８１１、および最上層パターン８０６Ａ〜８０６Ｄなどを形成する。また、この段階では、前記絶縁層８０３によって、前記最上層パターン８０６Ａ〜８０６Ｄは全て覆われている。
次に、図１９Ｂに示す工程において、例えばレーザにより、前記絶縁層８０３を貫通して前記最上層パターン８０６Ａ〜８０６Ｄに到達する開口部ｈを形成する。なお、本図に示す断面では、前記最上層パターン８０６Ｂに対応する開口部ｈは図示されない。これは、平面視した場合に、前記最上層パターン８０６Ａ〜８０６Ｃに対応する開口部は、互い違いに形成されるためである。すなわち、本図に示す断面においては、前記最上層パターン８０６Ｂ上は前記絶縁層８０３で覆われている。
次に、図１９Ｃに示す工程において、前記絶縁層８０３上にレジスト層ＦＲを塗布または貼り付けにより形成する。次に、前記レジスト層ＦＲのパターニングを行って、前記最上層パターン８０６Ａ〜８０６Ｃが露出した部分（前記開口部ｈ）に対応する、開口部Ｈを形成する。
次に、図１９Ｄに示す工程において、前記開口部Ｈおよび前記開口部ｈに対応するように、例えばＣｕのメッキ法により、ポスト７０２を形成し、前記レジスト層ＦＲを剥離する。
次に、図１９Ｅに示す工程において、前記最上層パターン８０６Ｄに接続されるように半導体チップ７０４をフリップチップ実装するとともに、該半導体チップを前記絶縁層７０１で封止する。また、前記配線基板８００上には前記配線基板９００が貼り合わせられ、この場合、前記ポスト７０２と前記電極パッド９１１の間には、例えば半田よりなる接続層７０３が形成される。このようにして、前記配線基板８００と前記配線基板９００の電気的な接続が行われるとともに、該配線基板８００と該配線基板９００の間の半導体チップ７０４が封止され、チップ内蔵基板７００が形成される。
上記の製造方法によれば、配線基板の接続部分の狭ピッチ化に対応して、微細な配線構造を有する高性能な半導体装置を製造することが可能である。
また、上記の参考例８〜参考例１７の構造は、参考例５（図５Ｐ）のチップ内蔵基板３００Ｄ、参考例６（図６Ｅ）のチップ内蔵基板３００Ｅのように、ビルドアップ基板を用いた(ビルドアップ法により製造される)チップ内蔵基板にも適用することが可能である。
また、上記の参考例では、チップ内蔵基板の外部接続端子として半田ボールが形成された例を示しているが、半田ボールを省略した構造とすることも可能である。例えば、参考例１（図１Ｆ）を例にとると、半田ボール１１１，２０７を省略した構造としてもよい。この場合、接続層１０５Ｂ、２０５Ａが外部接続端子として機能する。
また、上記のここまでの参考例では、チップ内蔵基板１個に対応する部分のみを図示しているが、例えば、大判の基板などを用いて、同時に複数のチップ内蔵基板が形成されるようにしてもよい。すなわち、本発明は、チップ内蔵基板に対応する大きさの基板を張り合わせる場合に限定されない。例えば、大判の基板を用いてチップ内蔵基板を同時に複数形成し、後の工程において当該大判の基板を切断（ダイシング）することにより、チップ内蔵基板を個々に分離するようにしてもよい。
この場合、以下に説明するように、様々な大きさの基板を様々に組み合わせて、チップ内蔵基板を形成することが可能である。なお、以下の説明では、第１の基板として、例えば上記の配線基板１００Ａ、第２の基板として上記の配線基板２００などを用いることが可能である。
まず、第１の例としては、個々の第１の基板と個々の第２の基板を積層して（張り合わせて）、チップ内蔵基板を形成する方法がある。この場合、原則的に基板の切断は不要となる。
次に、第２の例としては、以下の方法がある。まず、大判の基板（または支持基板上に形成した大判の基板）上に、複数の第１の基板を形成し、当該大判の基板上の第１の基板に、個々の第２の基板を積層する（張り合わせる）。その後、前記第１の基板が個々に分離されるよう、前記大判の基板を切断し、チップ内蔵基板を形成することができる。
次に、第３の例としては、以下の方法がある。まず、大判の基板（または支持基板上に形成した大判の基板）上に、複数の第２の基板を形成し、当該大判の基板上の第２の基板に、個々の第１の基板を積層する（張り合わせる）。その後、前記第２の基板が個々に分離されるよう、前記大判の基板を切断し、チップ内蔵基板を形成することができる。
第４の例としては、以下の方法がある。まず、第１の大判の基板（または支持基板上に形成した大判の基板）上に、複数の第１の基板を形成し、同様に、第２の大判の基板（または支持基板上に形成した大判の基板）上に、複数の第２の基板を形成する。次に、上記の第１の大判の基板と第２の大判の基板を積層し（張り合わせ）、前記第１の基板に、前記第２の基板が積層されるようにする。その後、前記第１の基板と前記第２の基板が個々に分離されるように、張り合わされた前記第１の大判の基板と前記第２の大判の基板を切断し、チップ内蔵基板を形成することができる。
このように、本発明による製造方法では、様々な大きさの基板を組み合わせて、チップ内蔵基板を製造することが可能である。
参考例１８
また、例えば、半導体チップをフリップチップ実装する場合に、アンダーフィルの形状、または、アンダーフィルの形成方法は様々に変更してもよい。例えば、参考例１の図１Ｃに示したように、半導体チップと基板の間には、アンダーフィルと呼ばれる樹脂材料（例えば液状樹脂）を浸透させて硬化させることが一般的に行われている。
しかし、アンダーフィルを形成した後においても、配線基板はさらに加熱・冷却が繰り返されるため、アンダーフィルと周囲の材料との熱履歴や熱膨張係数、もしくは応力の違いなどにより、アンダーフィル（配線基板）に反りが発生してしまう場合がある。
このため、アンダーフィルに起因する配線基板などの反りを抑制するために、例えば以下に示すようにしてアンダーフィルが形成される面積（体積）が小さくなるようにしてもよい。
例えば参考例１に示した製造方法において、図１Ｃに示した工程に換えて、図２０に示す工程を実施してもよい。図２０を参照するに、本参考例に示す場合には、アンダーフィル１０９Ａを半導体チップと配線基板の間の全体に浸透させずに、半導体チップ１１０の四辺のバンプ１０８とバンプ１０８の近傍にのみ塗布している。このため、アンダーフィルが形成される面積（体積）が小さくなり、アンダーフィルに起因する配線基板などの反りを抑制することが可能となる。
また、アンダーフィルは、以下の図２１Ａ〜２１Ｂに示すように、半導体チップの中心付近にのみ形成されるようにしてもよい。この場合、上記の図２０に示す工程に換えて、図２１Ａ〜図２１Ｂに示す工程を実施すればよい。
まず、配線基板のソルダーレジスト層１０４Ａ上の半導体チップが実装される位置の中央に、ポッティングによって液状樹脂（アンダーフィル）１０９Ｂを滴下する。次に、図２１Ｂに示す工程において、半導体チップ１０１をフリップチップ実装することで、半導体チップ１０１の中心近傍にのみアンダーフィル１０９Ｂを形成することができる。
参考例１９
また、２枚の配線基板を貼り合わせる場合に用いる電気接続部材（例えばはんだボールなど）は、半導体チップが実装された基板の側に設置されていてもよく、また、半導体チップが実装された基板と貼り合わせられる側の基板側に設置されていてもよい。
例えば、参考例１の場合には、先に説明したように、半導体チップが実装された配線基板に貼り合わせられる配線基板の側に、電気接続部材が設置されている。図２２は、参考例１の図１Ｅに示した工程をより詳細に説明する図であり、参考例１に示した配線基板の製造方法において、配線基板１００Ａと配線基板２００とを貼り合わせる工程を模式的に示した図である。
図２２を参照するに、参考例１の場合には、半導体チップ１１０が実装された配線基板１００Ａに貼り合わせられる配線基板２００の側に、電気接続部材（半田ボール２０６）が設置されている。
また、図２２に示す工程は、図２３に示す工程のように変更してもよい。本図に示す場合には、半導体チップ１１０が実装された配線基板１００Ａの側に、電気接続部材（半田ボール２０６）が設置されている。
また、２枚の配線基板の貼り合わせにあたっては、半導体チップが実装された基板と、半導体チップが実装された基板と貼り合わせられる側の基板のいずれを下（上）側としてもよい。
例えば、図２４に示すように、図２２に示した工程において配線基板１００Ａと配線基板２００の上下関係をいれかえて、下側（例えば作業台などの上）に設置された配線基板２００の上から、半導体チップ１１０が実装された配線基板１００Ａを貼り付けてもよい。この場合、電気接続部材（半田ボール２０６）は、下側の配線基板２００側に設置されている。
また、図２５に示すように、図２３に示した工程において配線基板１００Ａと配線基板２００の上下関係をいれかえて、下側（例えば作業台などの上）に設置された配線基板２００の上から、半導体チップ１１０が実装された配線基板１００Ａを貼り付けてもよい。この場合、電気接続部材（半田ボール２０６）は、上側の配線基板１００Ａ側に設置されている。
参考例２０
また、例えば、上記の参考例では、半導体チップが、配線基板に対してフェースダウンで実装（例えばフリップチップ実装）される場合を例にとって説明しているが、本発明はこれに限定されるものではない。例えば、半導体チップをフェースアップで基板に設置（実装）してもよい。
図２６〜図２７は、半導体チップをフェースアップで配線基板に実装し、チップ内蔵基板を製造する場合の製造方法を模式的に示す図である。図２６を参照するに、本参考例においては、まず、参考例１の図１Ａ〜図１Ｂまでを実施し、配線基板１００を図１Ｂに示す状態とする。すなわち、図１Ａに示した配線基板１００において、ソルダーレジスト層１０４Ａの開口部１０６から露出するパターン配線１０３Ａ上に、例えば半田などよりなる接続層１０７を、電解メッキなどにより形成する。
さらに、実施例１の図１Ｄに示した配線基板２００（ソルダーレジスト層２０４Ｂ上）に、フィルム上の樹脂２０８（例えばダイアタッチフィルムと呼ばれる）を用いて半導体チップ１１０をフェースアップで貼り付ける。また、半導体チップ１１０上には、Ａｕ等のボンディングワイヤにより形成されるバンプ（電気接続部材）１０８が形成されている。
また、配線基板２００の接続層２０５Ｂ上（パターン配線２０３Ｂ上）には、半田ボール２０６に換えて、電気接続部材として、積層された複数のバンプ（ワイヤボンディングにより、Ａｕなどのボンディングワイヤを用いて形成されるバンプ）２０９を形成する。
次に、図２７に示す工程において、図１Ｅで先に説明した場合と同様にして、配線基板１００と配線基板２００とを貼り合わせる。
例えば、前記配線基板２００と前記配線基板１００を貼り合わせる場合には、以下の第１の方法、または、第２の方法によって貼り合わせることが可能である。
まず、第１の方法は、以下のように行うことができる。まず、配線基板２００を、熱硬化性のフィルム状のビルドアップ樹脂（この段階では未硬化）を介して配線基板１００に積層・押圧する。ここで、配線基板２００のバンプ（電気接続部材）２０９をフィルム状のビルドアップ樹脂に押し込んで、配線基板１００の接続層１０５Ａに押し当てる。これと同時に、バンプ１０８をビルドアップ樹脂に押し込んで、配線基板１００の接続層１０７に押し当てる。この状態で加熱することにより、接続層１０７が溶融するとともに、当該樹脂ビルドアップ樹脂は熱により硬化され、絶縁層Ｄ１となる。この結果、絶縁層Ｄ１とバンプ２０９を含む封止接続層Ｌ１ａが形成される。
また、第２の方法は、以下のように行うことができる。まず、配線基板２００を配線基板１００に積層・押圧する。ここで、配線基板２００のバンプ２０９を配線基板１００の接続層１０５Ａに押し当てる。これと同時に、バンプ１０８を接続層１０７に押し当てる。この状態で加熱することにより、接続層１０７は溶融する。次に、配線基板２００と配線基板１００の間に液状の樹脂を充填・硬化し、絶縁層Ｄ１を形成する。この結果、絶縁層Ｄ１とバンプ２０９を含む封止接続層Ｌ１ａが形成される。
このようにして、配線基板１００と配線基板２００を貼り合わせることで、バンプ２０９によって、配線基板２００のパターン配線２０３Ｂと、配線基板１００のパターン配線１０３Ａの電気的な接続が行われる。上記の電気的な接続と同時に、バンプ１０８によって、半導体チップ１１０と配線基板１００のパターン配線１０３Ａとの電気的な接続が行われる。
なお、本参考例においては、半導体チップ１１０が最初に実装（設置または貼り付け）される側の基板（配線基板２００）においては、半導体チップ１１０の電気的な接続は行われていない。すなわち、本参考例における「実装」とは、少なくとも半導体チップを取り付ける（設置する）ことを意味しており、必ずしも電気的な接続までを含む意味では用いていない。
本参考例によれば、半導体チップが実装される（設置される）側の基板との間にアンダーフィルを充填させる必要がなくなる。このため、アンダーフィルに起因する基板の反りの発生が抑制される効果を奏する。
参考例２１
また、上記の参考例では、半導体チップとパターン配線の接続にバンプを用いる場合を例にとって説明しているが、本発明はこれに限定されるものではない。例えば、半導体チップとパターン配線の接続にボンディングワイヤを用いてもよい。
図２８〜図２９は、参考例２１によるチップ内蔵基板の製造方法を示す図である。まず、図２８に示す工程においては、参考例１の図１Ａに示した配線基板１００と同様の構造を有する配線基板（ソルダーレジスト層１０４Ａ上）に、フィルム状の樹脂ＤＦ（例えばダイアタッチフィルムと呼ばれる）を用いて半導体チップ１１０をフェースアップで貼り付ける。さらに、ボンディングワイヤＷＢによって半導体チップ１１０とパターン配線１０３Ａとを接続する。この場合、パターン配線１０３Ａの形状とソルダーレジスト層１０４Ａに形成される開口部は、ワイヤボンディングに合わせて適宜変更すればよい。
次に、図２９に示す工程においては、参考例１の図１Ｅの工程と同様の工程を実施して、チップ内蔵基板を製造することができる。本参考例に示すように、半導体チップは、実装される基板に対してフェースアップであってもよく、また、電気的な接続をワイヤボンディングにより行ってもよい。
参考例２２
また、本発明によるチップ内蔵基板には、半導体チップ以外の電子部品が実装（または内蔵）されていてもよい。例えば、上記の電子部品としては、表面実装デバイスとよばれる電子部品がある。具体的には、上記の電子部品として、コンデンサ、インダクタ、抵抗素子、発振素子（例えば水晶振動子など）、フィルタ、通信素子（例えばＳＡＷ素子など）、などがある。
図３０は、参考例１に示したチップ内蔵基板３００に、電子部品ＥＬ１、ＥＬ２，ＥＬ３を実装した例を示した図である。例えば、電子部品ＥＬ２，ＥＬ３は、パターン配線２０３Ａに接続されるように、配線基板２００の半導体チップ１１０に面する側の反対側（上側）に実装されている。
しかし、配線基板２００の上側の実装エリアは限られているため、多数の電子部品を実装しようとすると、配線基板２００（チップ内蔵基板）を大きくする必要が生じてしまう。そこで、電子部品が、封止接続層Ｌ１（絶縁層Ｄ１）で封止されるように、すなわち電子部品が配線基板２００と１００の間に設置されると、少ない設置エリアに多数の電子部品を実装することが可能となり、好ましい。本参考例の場合、複数の電子部品ＥＬ１が、封止接続層Ｌ１（絶縁層Ｄ１）で封止されるように、すなわち電子部品が配線基板２００と１００の間に設置されている。
例えば、本参考例によるチップ内蔵基板では、電子部品ＥＬ１が、配線基板１００Ａの半導体チップ１１０が実装された面と同じ面に実装されている。また、電子部品ＥＬ１は、さらに配線基板２００の半導体チップ１１０に面する側にも実装されている。この場合、電子部品ＥＬ１は、半導体チップ１１０と同様に封止接続層Ｌ１（絶縁層Ｄ１）で封止される。また、配線基板２００の半導体チップ１１０に面する側に電子部品ＥＬ１を実装する場合には、平面視した場合に半導体チップ１１０を回避する位置（半導体チップ１１０に隣接する位置）に電子部品ＥＬ１が実装されることが好ましい。この場合、チップ内蔵基板を薄型化することが可能となる。
また、上記の構造において、電子部品ＥＬ１は、配線基板２００と配線基板１００Ａの両方に搭載されていてもよく、また、電子部品ＥＬ１は、配線基板２００のみ、配線基板１００のみに搭載されていてもよい。
また、電子部品を、例えば、配線基板２００（半導体チップが実装された基板に張り合わせられる基板）の、半導体チップ１１０に面する側に実装する場合には、以下のように構成してもよい。図３１は、参考例１に示したチップ内蔵基板３００に、電子部品ＥＬ１、ＥＬ２，ＥＬ３に加えてさらに電子部品ＥＬ４を実装した例を示した図である。
本図に示す場合には、電子部品ＥＬ４が、配線基板２００（半導体チップが実装された基板に張り合わせられる基板）の、半導体チップ１１０に面する側に実装されている。また、電子部品ＥＬ４は、半導体チップ１１０の直上に配置されている。このように、電子部品を半導体チップ１１０の直上に配置すると、電子部品を高密度に実装することが可能となり、平面視した場合のチップ内蔵基板の面積を小さくすることが可能となる。
また、本図に示すチップ内蔵基板では、配線基板１００Ａ（下側の配線基板）に導電層１００Ｐが形成（内蔵）され、配線基板２００（上側の配線基板）には導電層２００Ｐが形成（内蔵）されている。導電層１００Ｐは、配線基板１００Ａを平面視した場合に実質的に配線基板１００Ａの全面に形成される。同様に、導電層２００Ｐは、配線基２００を平面視した場合に実質的に配線基板２００の全面に形成される。
このため、配線基板１００Ａと配線基板２００の間に実装される電子部品ＥＬ１、ＥＬ４、および半導体チップ１１０は、電磁的に遮蔽されることになる。このため電磁的に遮蔽される電子部品（半導体チップ）は、例えば電子部品ＥＬ２、ＥＬ３などのノイズの影響を受けにくくなる。また、電磁的に遮蔽される電子部品（半導体チップ）は、電子部品ＥＬ２、ＥＬ３などへノイズの影響を与えにくくなる効果を奏する。
例えば、配線基板には、接地されて電位が接地レベルとなる導電層（グランドプレーン）と、接地電位に対して所定の電位が与えられる導電層（パワープレーン）が形成される場合がある。このため、上記のグランドプレーンやパワープレーンなどの導電層を電磁的な遮蔽に用いることで、配線基板１００Ａと配線基板２００の間に実装される電子部品や半導体チップの電磁的な遮蔽が容易となる。
例えば、上記の構造を用いて、ノイズの発生源となりやすい電子部品や半導体チップを電磁的に遮蔽することが容易となり、また、ノイズの影響を受けやすい電子部品や半導体チップを電磁的に遮蔽することが容易となる。
例えば、上記の構造を用いて、アナログ素子とデジタル素子とを電磁的に分離することが容易となる。例えば、配線基板１００Ａと配線基板２００の間にアナログ素子（デジタル素子）を実装し、配線基板２００上（配線基板２００の半導体チップに面する側の反対側）にデジタル素子（アナログ素子）を実装すればよい。
また、パターン配線１０３Ａと導電層１００Ｐの間には、配線構造１０２ａ（ビアプラグやパターン配線など）、パターン配線１０３Ｂと導電層１００Ｐの間には配線構造１０２ｂを必要に応じて形成してもよい。同様に、パターン配線２０３Ａと導電層２００Ｐの間には、配線構造２０２ａ、パターン配線２０３Ｂと導電層２００Ｐの間には配線構造２０２ｂを必要に応じて形成してもよい。
また、図３１に示した構造を図３２に示すように変更して、電子部品ＥＬ４を、半導体チップ１１０上に積層して実装してもよい。
参考例２３
また、例えば、電子部品の中には、半導体チップよりも厚い（高さが高い）ものがあるため、電子部品を配線基板１００Ａと配線基板２００の間に実装する場合に、電子部品に合わせて配線基板１００Ａと配線基板２００の間隔を設定すると、チップ内蔵基板が厚く（大きく）なってしまう場合がある。
そこで、チップ内蔵基板に電子部品を実装する場合には、配線基板１００Ａまたは配線基板２００に、実装される電子部品を露出させる開口部を形成し、チップ内蔵基板の小型化を図ってもよい。
図３３は、参考例１に示したチップ内蔵基板３００に、電子部品ＥＬ５を実装した例を示した図である。本図に示す場合においては、電子部品ＥＬ５が、配線基板１００Ａ上に実装されており、電子部品ＥＬ５とパターン配線１０３Ａが接続されている。
本図に示すチップ内蔵基板においては、配線基板２００に、配線基板１００Ａに実装された電子部品ＥＬ５を露出させるための開口部２００ａが形成されていることが特徴である。このため、実装面からの高さが、半導体チップ１１０よりも高くなる電子部品ＥＬ５を実装する場合に、チップ内蔵基板が厚くなる影響を抑制することが可能となる。
また、図３４に示すように、電子部品ＥＬ５を配線基板２００に実装する場合には、配線基板１００Ａに、配線基板２００に実装された電子部品ＥＬ１を露出させるための開口部１００ａを形成すればよい。
また、配線基板１００Ａに半導体チップを実装する場合に、配線基板２００に当該半導体チップを露出させる開口部を形成してもよい。また、同様に、配線基板２００に半導体チップを実装する場合に、配線基板１００Ａに当該半導体チップを露出させる開口部を形成してもよい。例えば、実装される半導体チップが大きい（厚い）場合や、積層された複数の半導体チップを実装する場合には、配線基板に開口部を形成することで、チップ内蔵基板の大型化の影響を抑制することができる。
参考例２４
また、チップ内蔵基板を構成する場合に、ソルダーレジスト層が占める部分ができるだけ小さくなるように構成することが好ましい。例えば、ソルダーレジスト層は、半田などを溶融した場合に半田の流れ止めとして用いる樹脂材料であるが、パターニングが容易となるように感光材料を含む場合があり、ビルドアップ樹脂とよばれる一般的な樹脂材料とは成分が異なるものである。
一般的には、ソルダーレジスト層は、ビルドアップ樹脂に比べて物理的な強度が小さく、またガラス転移温度が低い（耐熱性が低い）特徴がある。そこで、例えば以下に示すようにして、ソルダーレジスト層の面積をできるだけ小さくする（または用いないようにする）ことが好ましい。
図３５は、参考例１に示したチップ内蔵基板３００において、配線基板２００のソルダーレジスト層２０４Ｂを小さくした例を示す図である。本図に示す場合においては、ソルダーレジスト層２０４Ｂが形成される面積を小さくしており、ソルダーレジスト層２０４Ｂを半田による接続が行われるパターン配線２０３Ｂの近傍に限的に形成している。
このため、配線基板１００Ａと配線基板２００の間で、ソルダーレジスト層に換わってビルドアップ樹脂よりなる絶縁層Ｄ１が占める体積（面積）が大きくなり、チップ内蔵基板の信頼性が良好となる効果を奏する。また、このような構成を配線基板１００Ａ側のソルダーレジスト層１０４Ａに適用してもよい。
また、図３６は、参考例１に示したチップ内蔵基板３００において、配線基板２００のソルダーレジスト層２０４Ｂを削除した構成を示す図である。本図に示す場合においては、半田ボール２０６が溶融されて接続されるパターン配線２０３Ｂが、ビアプラグ２０２に対応する位置に形成されるようにされている。さらに、パターン配線２０３Ｂの形状が小さくされ、半田がパターン配線２０３Ｂの上で流れるスペースが小さくされている。例えば、パターン配線２０３Ｂは、いわゆる電極パッドに近い程度の形状（面積）とされることが好ましい。
上記の構成とすることで、ソルダーレジスト層２０４Ｂを省略した構造とすることが可能となり、チップ内蔵基板の信頼性を良好とすることができる。
参考例２５
また、本発明によるチップ内蔵基板では、実装（内蔵）される半導体チップは１個の場合に限定されず、複数の半導体チップが実装されるようにしてもよい。
図３７〜図４２は、参考例１に示したチップ内蔵基板３００に複数の半導体チップを実装する例を模式的に示した図である。なお、チップ内蔵基板には、先に説明した電子部品ＥＬ２、ＥＬ３が実装されており、また、配線基板１００Ａ，配線基板２００については詳細な構造（パターン配線やビアプラグなど）を一部省略して、模式的な記載としている。
図３７に示す場合には、配線基板１００Ａにフリップチップ接続された半導体チップ１１０上に、さらに半導体チップ１１０Ａが積層して実装されている。また、半導体チップ１１０Ａは、ボンディングワイヤによって配線基板１００Ａに接続されている。
また、図３８に示し場合には、配線基板１００Ａ上に、ともにフェースアップで積層された半導体チップ１１０、１１０Ａが、各々ボンディングワイヤによって配線基板１００Ａに接続されている。
また、図３９に示す場合には、配線基板１００Ａにフリップチップ接続された半導体チップ１１０上に、さらに半導体チップ１１０Ｂがフリップチップ接続されている。この場合、例えば半導体チップ１１０には貫通プラグ（図示せず）が形成され、半導体チップ１１０Ｂは当該貫通プラグを介して配線基板１００Ａに接続される。
また、図４０に示す場合には、配線基板１００Ａにフリップチップ接続された半導体チップ１１０上で、半導体チップ１１０Ｂが配線基板２００にフリップチップ接続されている。すなわち、配線基板２００の半導体チップ１１０（配線基板１００Ａ）に対向する側に半導体チップ１１０Ｂがフリップチップ実装されている。
また、図４１に示す場合には、半導体チップ１１０がフリップチップ実装された配線基板１００Ａの、半導体チップ１１０が実装された側の反対側に、半導体チップ１１０Ｂがフリップチップ実装されている。すなわち、本図に示す場合には、配線基板１００Ａの両面に半導体チップがフリップチップ実装されることになる。
また、実装される半導体チップは２個に限定されず、さらに多数の半導体チップが実装されてもよい。
また、図４２に示す場合には、複数の半導体チップ１１０が、配線基板１００Ａと配線基板２００の間に設置され、平面視した場合に半導体チップ１１０同士が互いに回避する位置（半導体値チップ１１０同士が隣接する位置）に搭載されている。上記の構成によれば、チップ内蔵基板を薄型化することが可能となり、好適である。
また、上記の図３７〜図４２に示す場合において、電子部品ＥＬ３は、インターポーザーを介して搭載されるようにしてもよい。
また、例えば参考例１に示したチップ内蔵基板の製造方法において配線基板１００Ａと配線基板２００の間に絶縁層Ｄ１（封止接続層Ｌ１）を形成する場合、おもに２つの方法があることについて説明した。例えば、第１の方法は、熱硬化性のフィルム状のビルドアップ樹脂を用いる方法であり、もう１つは、液状の樹脂を用いる方法である。
しかし、例えば液状の樹脂を配線基板１００Ａと配線基板２００の間に浸透させるには時間を要するため、チップ内蔵基板の製造の効率を良好とする上で問題になる場合があった。そこで、例えば、モールドプレスの技術を用いて、金型を用いて配線基板１００Ａと配線基板２００を固定し、当該金型の内部に加圧・加熱したモールド樹脂を充填して絶縁層Ｄ１を形成してもよい。
図４３Ａ〜図４３Ｂは、参考例１の図１Ｅに示した工程において、樹脂フィルムを挟み込む方法、または液状樹脂を浸透させる方法に換えて、モールドプレスを用いて配線基板１００Ａと配線基板２００の間に絶縁層（樹脂よりなる層）Ｄ１を形成する方法を模式的に示した図である。なお、図４３Ａ〜図４３Ｂにおいては配線基板１００Ａ，２００の詳細な構造の記載を一部省略し、模式的に記載した部分がある。
まず、図４３Ａに示す工程においては、配線基板１００Ａと配線基板２００とを向かい合わせにした状態で金型ＫＧ０に設置する。次に、図４３Ａに示す工程において金型ＫＧ０の開口部（モールドゲート）ＯＰから配線基板１００Ａと配線基板２００の間にモールド樹脂を加圧して導入し、硬化させる。その後、金型ＫＧ０から配線基板を取り出せばよい（図４３Ｂ）。このようにモールドプレスの技術を用いても絶縁層Ｄ１（封止接続層Ｌ１）を形成することができる。
また、上記のモールドプレスは、例えば以下に示す方法（金型）を用いて行ってもよい。
まず、図４４Ａに示す工程において、凹部ＫＧａを有する金型ＫＧ１を用意する。次に、図４４Ｂに示す工程において、金型ＫＧ１の凹部ＫＧａに、配線基板１００Ａと配線基板２００とを向かい合わせにした状態で設置する。
次に、図４４Ｃ〜図４４Ｄに示す工程において、配線基板２００上に、フィルムＦＬを貼付した後、金型ＫＧ２，ＫＧ３を順次設置する。この場合、金型ＫＧ３を複数の加圧手段ＳＰで別個に加圧することで、金型ＫＧ３の面内にかかる応力の均一性が良好とされることが好ましい。また、金型ＫＧ２には、モールド樹脂を導入するための開口部（モールドゲート）ＯＰが形成されている。また、金型ＫＧ２，ＫＧ３にフィルムＦＬを吸着させてから金型ＫＧ２，ＫＧ３を配線基板２００上に設置してもよい。
次に、図４４Ｅに示す工程において、モールドゲートＯＰから、配線基板１００Ａと配線基板２００の間にモールド樹脂を加圧して導入し、硬化させ、絶縁層Ｄ１を形成する。その後、金型から配線基板を取り出せばよい（図４４Ｆ）。さらに、図４４Ｇに示す工程において配線基板をダイシングにより切断（点線部分で切断）して個片化することで、チップ内蔵基板を製造することができる。
参考例２６
また、例えばチップ内蔵基板を製造する場合には、先に説明したように様々な大きさの基板を用いることが可能である。図４５に示す組み合わせはその一例であり、大型の基板である配線基板１００Ａ上に、チップ内蔵基板の大きさに対応する複数の配線基板２００を載置して貼り合わせ、配線基板を構成している。図４５では、搭載されている半導体チップを点線で示している。本図に示す場合、配線基板１００Ａをダイシングにより切断して個片化することにより、チップ内蔵基板を製造することができる。
また、大型の配線基板１００Ａと大型の配線基板２００とを貼り合わせて、配線基板１００Ａ，２００の双方をダイシングにより切断して個片化することでチップ内蔵基板を製造してもよい。
また、大型の基板同士を組み合わせる場合には、特に基板の周縁部での位置ずれの量が大きくなる場合がある。一方で、図４５に示したように、大型の配線基板１００Ａ上に、個片化された配線基板２００を載置する場合には、配線基板２００の載置に時間を要してしまう懸念がある。
そこで、図４６に示すように、大型の配線基板１００Ａ上に、例えばチップ内蔵基板が２個形成可能となるような大きさ（いわゆる２個取り用）の配線基板２００を載置して貼り合わせる方法により、チップ内蔵基板を製造してもよい。この場合、配線基板１００Ａと配線基板２００とをダイシングにより個片化することでチップ内蔵基板を製造することができる。なお、図４５では、搭載されている半導体チップと、１つのチップ内蔵基板となる部分を点線で示している。
図４６に示した方法においては、大型の基板同士を貼り合わせる場合に比べて貼り合わせられる基板同士での位置ずれの影響を小さくすることが可能であり、かつ、個片化された配線基板を載置する場合に比べて基板の載置にかかる時間を短縮することが可能である。
また、載置される基板は、チップ内蔵基板が２個形成可能となるような大きさ（２個取り用）に限定されず、チップ内蔵基板が４個形成可能となるような大きさ（４個取り用）や、チップ内蔵基板が６個形成可能となるような大きさ（６個取り用）とするなど、様々に変更することが可能である。
以上、本発明を好ましい参考例及び実施例について説明したが、本発明は上記の特定の参考例及び実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本国際出願は、２００５年１２月１４日に出願した日本国特許出願２００５−３６０５１９号、および、２００６年４月２１日に出願した日本国特許出願２００６―１１７６１８号に基づく優先権を主張するものであり、２００５−３６０５１９号、および、２００６―１１７６１８号の全内容を本国際出願に援用する。
本発明は、生産の歩留まりが良好であって、内蔵される半導体チップに接続される多層配線の信頼性が高いチップ内蔵基板の製造方法に適用できる。
参考例１によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例１によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例１によるチップ内蔵基板の製造方法を示す図（その３）である。 参考例１によるチップ内蔵基板の製造方法を示す図（その４）である。 参考例１によるチップ内蔵基板の製造方法を示す図（その５）である。 参考例１によるチップ内蔵基板の製造方法を示す図（その６）である。 参考例２によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例２によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例３によるチップ内蔵基板を示す図である。 参考例４によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例４によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例４によるチップ内蔵基板の製造方法を示す図（その３）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その３）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その４）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その５）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その６）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その７）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その８）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その９）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１０）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１１）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１２）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１３）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１４）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１５）である。 参考例５によるチップ内蔵基板の製造方法を示す図（その１６）である。 参考例６によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例６によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例６によるチップ内蔵基板の製造方法を示す図（その３）である。 参考例６によるチップ内蔵基板の製造方法を示す図（その４）である。 参考例６によるチップ内蔵基板の製造方法を示す図（その５）である。 参考例７によるチップ内蔵基板を示す図である。 参考例８によるチップ内蔵基板を示す図である。 参考例９によるチップ内蔵基板を示す図である。 参考例１０によるチップ内蔵基板を示す図である。 参考例１１によるチップ内蔵基板を示す図である。 参考例１２によるチップ内蔵基板を示す図である。 参考例１３によるチップ内蔵基板を示す図である。 参考例１４によるチップ内蔵基板を示す図である。 参考例１５によるチップ内蔵基板を示す図である。 参考例１６によるチップ内蔵基板を示す図である。 参考例１７によるチップ内蔵基板を示す図である。 参考例１７によるチップ内蔵基板の接続部分を示す図である。 図１７に示したチップ内蔵基板の製造方法を示す図（その１）である。 図１７に示したチップ内蔵基板の製造方法を示す図（その２）である。 図１７に示したチップ内蔵基板の製造方法を示す図（その３）である。 図１７に示したチップ内蔵基板の製造方法を示す図（その４）である。 図１７に示したチップ内蔵基板の製造方法を示す図（その５）である。 参考例１８によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例１８によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例１８によるチップ内蔵基板の製造方法を示す図（その３）である。 配線基板の貼り合わせの方法を示す図（その１）である。 配線基板の貼り合わせの方法を示す図（その２）である。 配線基板の貼り合わせの方法を示す図（その３）である。 配線基板の貼り合わせの方法を示す図（その４）である。 参考例２０によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例２０によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例２１によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例２１によるチップ内蔵基板の製造方法を示す図（その２）である。 参考例２２によるチップ内蔵基板を示す図（その１）である。 参考例２２によるチップ内蔵基板を示す図（その２）である。 参考例２２によるチップ内蔵基板を示す図（その３）である。 参考例２３によるチップ内蔵基板を示す図（その１）である。 参考例２３によるチップ内蔵基板を示す図（その２）である。 参考例２４によるチップ内蔵基板を示す図（その１）である。 参考例２４によるチップ内蔵基板を示す図（その２）である。 参考例２５によるチップ内蔵基板を示す図（その１）である。 参考例２５によるチップ内蔵基板を示す図（その２）である。 参考例２５によるチップ内蔵基板を示す図（その３）である。 参考例２５によるチップ内蔵基板を示す図（その４）である。 参考例２５によるチップ内蔵基板を示す図（その５）である。 参考例２５によるチップ内蔵基板を示す図（その６）である。 絶縁層の形成方法を示す図（その１）である。 絶縁層の形成方法を示す図（その２）である。 絶縁層の別の形成方法を示す図（その１）である。 絶縁層の別の形成方法を示す図（その２）である。 絶縁層の別の形成方法を示す図（その３）である。 絶縁層の別の形成方法を示す図（その４）である。 絶縁層の別の形成方法を示す図（その５）である。 絶縁層の別の形成方法を示す図（その６）である。 絶縁層の別の形成方法を示す図（その７）である。 参考例２６によるチップ内蔵基板の製造方法を示す図（その１）である。 参考例２６によるチップ内蔵基板の製造方法を示す図（その２）である。
符号の説明
１００，１００Ａ，２００，４００，５００，８００，９００ 基板
３００，３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ，３００Ｅ，３００Ｆ，３００Ｇ，３００Ｈ，３００Ｉ，３００Ｊ，３００Ｋ，３００Ｌ，３００Ｍ，３００Ｎ チップ内蔵基板
１０１，２０１，３０１ コア基板
１０２，２０２，３０２ ビアプラグ
１０３Ａ，１０３Ｂ，２０３Ａ，２０３Ｂ，３０３Ａ，３０３Ｂ パターン配線
１０４Ａ，１０４Ｂ，２０４Ａ，２０４Ｂ，３０４Ａ，３０４Ｂ ソルダーレジスト層
１０５Ａ，１０５Ｂ，２０５Ａ，２０５Ｂ，３０５Ａ，３０５Ｂ 接続層
１０６ 開口部
１０７，４０７，４０９，５０７，５０９ 接続層
１０８，４１１，５１１ バンプ
１０９，４１０Ａ，５１０Ａ アンダーフィル
１１０，３０７，３０９，４１０，５１０ 半導体チップ
１１１，２０６，２０７，３１３，４１３，５１０ 半田ボール
４０１，５０１ 支持基板
４０２，５０２ 接続層
４０３，５０３ 絶縁層
４０５，４０８，５０５，５０８ 配線部
４０５ａ，４０８ａ，５０５ａ，５０８ａ ビアプラグ
４０５ｂ，４０８ｂ，５０５ｂ，５０８ｂ パターン配線
４１２，５１２ ソルダーレジスト層
ＳＰ１，ＳＰ２ スペーサ
ＰＳ１，ＰＳ２，ＰＳ３，ＰＳ４ ポスト
ＡＤ１，ＡＤ２，ＡＤ３ 接続層
ＢＰ１，ＢＰ２，ＢＰ３ バンプ

Claims (5)

  1. 第１の配線が形成された第１の基板に半導体チップを実装する半導体チップ実装工程と、
    前記第１の基板に実装された前記半導体チップと第２の配線が形成された第２の基板とが所定間隔を空けて対向するように、前記第１の基板と前記第２の基板とを向かい合わせた状態で開口部を有した金型に設置する設置工程と、
    前記開口部から供給されたモールド樹脂を前記第１の基板と前記第２の基板との間に導入し、前記モールド樹脂を硬化させることにより前記モールド樹脂で前記半導体チップを封止し、更に前記第１の基板と前記第２の基板との間を封止するモールド樹脂形成工程と、を含み、
    前記設置工程の前に、金属ボールの表面を半田層で被覆してなる電気接続部材により、前記第１の配線と前記第２の配線とを電気的に接続すると共に、前記金属ボールにより、前記第１の基板と前記第２の基板との間隔が所定の値となるように、前記第１の基板と前記第２の基板とを保持することを特徴とするチップ内蔵基板の製造方法。
  2. 前記設置工程では、複数の独立した加圧手段により前記金型を加圧することを特徴とする請求項１記載のチップ内蔵基板の製造方法。
  3. 前記第１の配線と前記第２の配線との接続部は、平面視した場合に互い違いになるように配列されることを特徴とする請求項１項記載のチップ内蔵基板の製造方法。
  4. 前記第２の基板上に別の半導体チップが実装された第３の基板がさらに積層されることを特徴とする請求項１記載のチップ内蔵基板の製造方法。
  5. 前記第２の基板は、ｎ個（ｎ≧２）の前記チップ内蔵基板を形成可能な大きさとされており、前記第１の基板は、ｎ×ｍ個（ｍ≧２）の前記チップ内蔵基板を形成可能な大きさとされており、
    前記第１の基板上に複数の前記第２の基板を積層して電気的に接続し、前記モールド樹脂形成工程後に、前記第１の基板と前記第２の基板とを切断して前記チップ内蔵基板を形成することを特徴とする請求項１記載のチップ内蔵基板の製造方法。
JP2008031917A 2005-12-14 2008-02-13 チップ内蔵基板の製造方法 Active JP4182144B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008031917A JP4182144B2 (ja) 2005-12-14 2008-02-13 チップ内蔵基板の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005360519 2005-12-14
JP2006117618 2006-04-21
JP2008031917A JP4182144B2 (ja) 2005-12-14 2008-02-13 チップ内蔵基板の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007518400A Division JPWO2007069606A1 (ja) 2005-12-14 2006-12-12 チップ内蔵基板の製造方法

Publications (2)

Publication Number Publication Date
JP2008135781A JP2008135781A (ja) 2008-06-12
JP4182144B2 true JP4182144B2 (ja) 2008-11-19

Family

ID=39560345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008031917A Active JP4182144B2 (ja) 2005-12-14 2008-02-13 チップ内蔵基板の製造方法

Country Status (1)

Country Link
JP (1) JP4182144B2 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5481724B2 (ja) * 2009-12-24 2014-04-23 新光電気工業株式会社 半導体素子内蔵基板
JP5421863B2 (ja) * 2010-06-28 2014-02-19 新光電気工業株式会社 半導体パッケージの製造方法
WO2014178153A1 (ja) * 2013-04-30 2014-11-06 株式会社村田製作所 複合基板
TWI550736B (zh) * 2013-07-15 2016-09-21 英帆薩斯公司 具有藉由延伸穿過囊封體之連接器所耦接的堆疊端子的微電子組件
JP6358431B2 (ja) 2014-08-25 2018-07-18 新光電気工業株式会社 電子部品装置及びその製造方法
CN110798768A (zh) * 2019-10-31 2020-02-14 华为技术有限公司 无线耳机
JP2022085196A (ja) 2020-11-27 2022-06-08 太陽誘電株式会社 セラミック電子部品、実装基板およびセラミック電子部品の製造方法
WO2022124262A1 (ja) * 2020-12-09 2022-06-16 株式会社村田製作所 高周波モジュール及び通信装置

Also Published As

Publication number Publication date
JP2008135781A (ja) 2008-06-12

Similar Documents

Publication Publication Date Title
JP4182140B2 (ja) チップ内蔵基板
JPWO2007069606A1 (ja) チップ内蔵基板の製造方法
JP3813402B2 (ja) 半導体装置の製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
JP4182144B2 (ja) チップ内蔵基板の製造方法
JP4204989B2 (ja) 半導体装置及びその製造方法
JP4251421B2 (ja) 半導体装置の製造方法
US9165900B2 (en) Semiconductor package and process for fabricating same
JP5886617B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP2006019368A (ja) インターポーザ及びその製造方法並びに半導体装置
JP2005093942A (ja) 半導体装置
JP2010141018A (ja) 配線基板及びその製造方法
JP5406572B2 (ja) 電子部品内蔵配線基板及びその製造方法
JP7202785B2 (ja) 配線基板及び配線基板の製造方法
JP2017034059A (ja) プリント配線板、半導体パッケージおよびプリント配線板の製造方法
JP2015225895A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP2018125349A (ja) 半導体装置及びその製造方法
JP2017050310A (ja) 電子部品装置及びその製造方法
JP2011155149A (ja) 配線基板及びその製造方法並びに半導体パッケージ
JP2018082084A (ja) プリント配線板およびプリント配線板の製造方法
JP2020004926A (ja) 配線基板及び配線基板の製造方法
JP2007116198A (ja) 半導体装置
JP4321758B2 (ja) 半導体装置
JP2017191874A (ja) 配線基板及びその製造方法
JP6062884B2 (ja) 部品内蔵基板及びその製造方法並びに実装体

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080303

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20080529

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20080616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080701

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080826

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080901

R150 Certificate of patent or registration of utility model

Ref document number: 4182144

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110905

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110905

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120905

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120905

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130905

Year of fee payment: 5