JP2007116198A - 半導体装置 - Google Patents
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Abstract
【解決手段】 シリコン基板4、入出力用の柱状電極14および放熱用柱状電極15を有する半導体構成体2の下面、側面および上面は、樹脂等からなるベース板1、絶縁層17、絶縁層18およぴオーバーコート膜25によって覆われている。そして、半導体構成体2の放熱用柱状電極15(放熱用再配線13および放熱用下地金属層12を含む)に接続された放熱層23(放熱用下地金属層22を含む)は、オーバーコート膜25の開口部28を介して外部に露出されている。これにより、放熱性を良くすることができる。
【選択図】 図1
Description
請求項2に記載の発明は、請求項1に記載の発明において、前記絶縁層上に設けられた前記上層再配線は1層であり、前記上層絶縁膜は、前記上層再配線の接続パッド部および前記放熱層の一部を露出する開口部を有することを特徴とするものである。
請求項3に記載の発明は、請求項2に記載の発明において、前記放熱層は前記上層再配線と同一の材料にて形成されていることを特徴とするものである。
請求項4に記載の発明は、請求項1に記載の発明において、前記絶縁層上に設けられた前記上層再配線は複数層であり、前記各層の上層再配線を覆う前記上層絶縁膜のうちの最上層の上層絶縁膜は、前記上層再配線の接続パッド部および前記放熱層の一部を露出する開口部を有することを特徴とするものである。
請求項5に記載の発明は、請求項4に記載の発明において、前記放熱層は、前記上層絶縁膜のうちの最上層の上層絶縁膜下に設けられてことを特徴とするものである。
請求項6に記載の発明は、請求項4に記載の発明において、前記放熱層は前記絶縁層上および前記最上層の上層絶縁膜を除く、前記複数の上層絶縁膜上に設けられていることを特徴とするものである。
請求項7に記載の発明は、請求項4〜6のいずれかに記載の発明において、前記放熱層は前記上層再配線と同一の材料にて形成されていることを特徴とするものである。
請求項8に記載の発明は、請求項1に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置は平面矩形形状のベース板1を備えている。ベース板1は、ガラス繊維、アラミド繊維、液晶繊維等にエポキシ系樹脂、ポリイミド系樹脂、BT(ビスマレイミド・トリアジン)樹脂、PPE(ポリフェニレンエーテル)等を含浸させたもの、あるいは、シリコン、ガラス、セラミックス、樹脂単体等の絶縁材料からなっている。
図16はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す場合と異なる点は、ベース板1の下面中央部に放熱用下地金属層51および放熱層52が設けられ、放熱層52を含む放熱用下地金属層51が、ベース板1と半導体構成体2のシリコン基板4との間に設けられた中継放熱層53に、ベース板1に設けられた貫通孔54を介して接続された点である。
上記第1実施形態では、図1に示すように、絶縁層18上に上層再配線20を1層だけ形成した場合について説明したが、これに限らず、2層以上としてもよく、例えば、図17に示すこの発明の第3実施形態のように、2層としてもよい。すなわち、半導体構成体2および絶縁層17の上面にはビルドアップ材等からなる絶縁層61が設けられている。
上記各実施形態において、ベース板1は、1枚の部材としているが、このベース板5は、絶縁膜および配線が交互に積層された多層印刷回路板としてもよい。ただし、このベース板5に放熱層を形成する場合は、最下層の絶縁層の下面に放熱層を形成し、少なくとも、その一部が外部に露出するようにすることが望ましい。また、ベース板5の下面に放熱層を形成する場合、放熱層を露出してベース板の下面をオーバーコート膜で被覆するようにしてもよい。
2 半導体構成体
3 接着層
4 シリコン基板
5 接続パッド
11 再配線
13 放熱用再配線
14 柱状電極
15 放熱用柱状電極
16 封止膜
17 絶縁層
18 絶縁層
20 上層再配線
23 放熱層
25 オーバーコート膜
27 半田ボール
28 開口部
Claims (8)
- ベース板と、前記ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の入出力用柱状電極および放熱用柱状電極を有する半導体構成体と、前記半導体構成体上およびその周囲における前記ベース板上に設けられた絶縁層と、前記絶縁層上に前記半導体構成体の複数の入出力用柱状電極に接続されて設けられ、且つ、接続パッド部を有する少なくとも1層の上層再配線と、前記各上層再配線を覆う上層絶縁膜と、前記絶縁層上および前記上層絶縁膜のうちの少なくともいずれかの上に、前記半導体構成体の複数の放熱用柱状電極に接続されて設けられ、上面の少なくとも一部が外部に露出された放熱層とを備えていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記絶縁層上に設けられた前記上層再配線は1層であり、前記上層絶縁膜は、前記上層再配線の接続パッド部および前記放熱層の一部を露出する開口部を有することを特徴とする半導体装置。
- 請求項2に記載の発明において、前記放熱層は前記上層再配線と同一の材料にて形成されていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記絶縁層上に設けられた前記上層再配線は複数層であり、前記各層の上層再配線を覆う前記上層絶縁膜のうちの最上層の上層絶縁膜は、前記上層再配線の接続パッド部および前記放熱層の一部を露出する開口部を有することを特徴とする半導体装置。
- 請求項4に記載の発明において、前記放熱層は、前記上層絶縁膜のうちの最上層の上層絶縁膜下に設けられてことを特徴とする半導体装置。
- 請求項4に記載の発明において、前記放熱層は前記絶縁層上および前記最上層の上層絶縁膜を除く、前記複数の上層絶縁膜上に設けられていることを特徴とする半導体装置。
- 請求項4〜6のいずれかに記載の発明において、前記放熱層は前記上層再配線と同一の材料にて形成されていることを特徴とする半導体装置。
- 請求項1に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007012146A JP4316624B2 (ja) | 2007-01-23 | 2007-01-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007012146A JP4316624B2 (ja) | 2007-01-23 | 2007-01-23 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003328911A Division JP4012496B2 (ja) | 2003-09-19 | 2003-09-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007116198A true JP2007116198A (ja) | 2007-05-10 |
JP4316624B2 JP4316624B2 (ja) | 2009-08-19 |
Family
ID=38098028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007012146A Expired - Fee Related JP4316624B2 (ja) | 2007-01-23 | 2007-01-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4316624B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009010320A (ja) * | 2007-05-28 | 2009-01-15 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2012527127A (ja) * | 2009-05-14 | 2012-11-01 | メギカ・コーポレイション | システムインパッケージ |
JP2016122727A (ja) * | 2014-12-25 | 2016-07-07 | 株式会社ジェイデバイス | 半導体装置及びその製造方法 |
WO2018181236A1 (ja) * | 2017-03-31 | 2018-10-04 | パナソニックIpマネジメント株式会社 | 半導体装置及びその製造方法 |
-
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JPWO2018181236A1 (ja) * | 2017-03-31 | 2020-05-14 | パナソニックIpマネジメント株式会社 | 半導体装置及びその製造方法 |
US11257733B2 (en) | 2017-03-31 | 2022-02-22 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device including heat-dissipating metal multilayer having different thermal conductivity, and method for manufacturing same |
JP7213469B2 (ja) | 2017-03-31 | 2023-01-27 | パナソニックIpマネジメント株式会社 | 半導体装置及びその製造方法 |
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---|---|
JP4316624B2 (ja) | 2009-08-19 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070123 |
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RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080602 |
|
RD04 | Notification of resignation of power of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090205 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090520 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |