JP2022085196A - セラミック電子部品、実装基板およびセラミック電子部品の製造方法 - Google Patents
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Abstract
Description
本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。
電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が高密度化している。このとき、IC(Integrated Circuit)チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ICチップの実装面側と反対側に実装する方法(LSC(land-side capacitor))が提案されている。この方法は、ICチップの実装面側の実装面積の減少だけではなく、積層セラミックコンデンサとの配線長も短くなるため、ESL(Equivalent series resistance)を低下させる効果も期待できる。
特許文献1には、抗折強度を確保可能な低背型の積層セラミック電子部品を提供するため、外部電極がスパッタ膜を含み、セラミック素体の厚さをT1とし、セラミック素体の主面に延出する外部電極の延出部の厚さをT2とすると、T1+T2が50μm以下であり、かつT2/(T1+T2)が0.32以下である構成が開示されている。
セラミック電子部品の外部電極に用いられるめっき層の下地となる下地層を、素体に塗布された塗布膜の焼成によって形成することがある。このとき、下地層の形成に用いられる塗布膜が素体の上面側にも塗布されると、セラミック電子部品の高さが増大し、積層セラミックコンデンサを低背化の妨げになる。
そこで、本発明は、素体に塗布された塗布膜の焼成によって外部電極の下地層を形成可能としつつ、低背化を図ることが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
そこで、本発明は、素体に塗布された塗布膜の焼成によって外部電極の下地層を形成可能としつつ、低背化を図ることが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、内部電極と、第1面と、前記第1面に対向する第2面と、前記第2面上の端部側に離れて設けられた2つの端部領域と、前記端部領域の間に位置し前記端部領域よりも表面粗さが大きい中間領域とを有する素体と、前記第2面から離れた位置に形成され、前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記素体の第2面側を除く複数の面に形成される。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体上に形成される前記下地層の位置は、前記めっき層が前記素体の第2面から前記第2面の法線方向に突出しないように設定される。
また、本発明の一態様に係るセラミック電子部品によれば、前記中間領域の位置で切断した前記素体の厚みは、前記端部領域の位置で切断した前記素体の厚みよりも小さい。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記素体の第1面側から前記第1面に垂直に接続する第3面にかけて連続的に形成され、前記第1面側の角部の位置における前記下地層の厚みは、前記素体の第1面上および第3面上の前記下地層の厚みより小さい。
また、本発明の一態様に係るセラミック電子部品によれば、前記端部領域の表面粗さは、前記中間領域の表面粗さの2倍以上5倍以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記端部領域の表面粗さSaは、0.25μm以上0.8μm以下、前記中間領域の表面粗さSaは、0.05μm以上0.3μm以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記中間領域の表面粗さは、前記素体の第1面側の表面粗さよりも大きい。
また、本発明の一態様に係るセラミック電子部品によれば、前記中間領域の表面粗さは、前記素体の第1面側の表面粗さの2倍以上である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、前記金属と混在する共材を含み、
前記下地層に含まれる前記共材と、前記誘電体は、同一の主成分である。
前記下地層に含まれる前記共材と、前記誘電体は、同一の主成分である。
また、本発明の一態様に係るセラミック電子部品によれば、前記共材は、前記誘電体を含む酸化物セラミックである。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層は、誘電体材料を含む塗布膜の焼成体である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体の第2面から前記外部電極の下面までの厚みは、150μm以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記下地層の厚みは、3μm以上6μm以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記誘電体を含み前記内部電極を覆うカバー層を備え、前記カバー層の厚みは、5μm以上30μm以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、第1内部電極層と第2内部電極層が前記誘電体を介して交互に積層された積層体を備え、前記外部電極は、前記第1面および前記第2面の双方に垂直な互いに対向する側面に分離して設けられた第1外部電極および第2外部電極とを備え、前記第1内部電極層は、前記第1外部電極に接続され、前記第2内部電極層は、前記第2外部電極に接続されている。
また、本発明の一態様に係る実装基板によれば、上述したいずれか1つのセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記素体の第2面から離れた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする。
また、本発明の一態様に係る実装基板によれば、前記実装基板上で前記セラミック電子部品を封止する樹脂と、前記実装基板上に形成されたはんだボールを備え、前記セラミック電子部品は、前記はんだボールの形成面側に実装される。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、前記素体の角部を面取りした曲面を形成する工程と、前記素体の側面および前記側面から前記曲面を介して垂直に接続する4つの面に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記4つの面のうちの1つの面上の下地層を選択的に除去し、前記下地層が除去された領域の素体の表面粗さを、前記下地材料が塗布されていない領域の素体の表面粗さより大きくする工程と、前記下地層上にめっき層を形成する工程とを備える。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記4つの面のうちの1つの面上の下地層へのイオン衝撃に基づいて、前記下地層を選択的に除去する。
本発明によれば、素体に塗布された塗布膜の焼成によって外部電極の下地層を形成可能としつつ、低背化を図ることができる。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件(使用条件、使用環境等)によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
(第1実施形態)
図1は、第1実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図2Aは、図1の積層セラミックコンデンサを長さ方向に切断した断面図、図2Bは、図2Aの積層セラミックコンデンサの一部を拡大して示す断面図、図2Cは、図1の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図1は、第1実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図2Aは、図1の積層セラミックコンデンサを長さ方向に切断した断面図、図2Bは、図2Aの積層セラミックコンデンサの一部を拡大して示す断面図、図2Cは、図1の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図1および図2Aから図2Cにおいて、積層セラミックコンデンサ1Aは、素体2および外部電極6A、6Bを備える。素体2は、積層体2A、下カバー層5Aおよび上カバー層5Bを備える。積層体2Aは、内部電極層3A、3Bおよび誘電体層4を備える。
積層体2Aの下層には下カバー層5Aが設けられ、積層体2Aの上層には上カバー層5Bが設けられている。内部電極層3A、3Bは、誘電体層4を介して交互に積層されている。なお、図1および図2Aから図2Cでは、内部電極層3A、3Bが合計で6層分だけ積層された例を示したが、内部電極層3A、3Bの積層数は、特に限定されない。このとき、素体2および積層体2Aの形状は、略直方体形状とすることができる。なお、以下の説明では、素体2の側面が互いに対向する方向を長さ方向DL、素体2の前後面が互いに対向する方向を幅方向DW、素体2の上下面が互いに対向する方向を積層方向(高さ方向)DSと言うことがある。このとき、素体2の側面(第3面)には、素体2の4つの面(下面(第1面)、上面(第2面)、前面(第4面)および後面(第5面))が垂直に接続する。この場合、第1面と第2面は対向し、第4面と第5面は対向する。
素体2は、素体2の稜線に沿って面取りされる。このとき、素体2の下面側と側面側の間の角部が面取された面取り位置には、曲面RD(第1曲面)が設けられる。また、素体2の下面側と対向する上面側と側面側の間の角部が面取された面取り位置には、曲面RU(第2曲面)が設けられる。ここで、素体2の下面側の角部の曲面RDの形状と、素体2の上面側の角部の曲面RUの形状は、互いに異なる。このとき、素体2の上面側の角部の曲面RUの曲率半径CUは、素体2の下面側の角部の曲面RDの曲率半径CDと異なってもよい。素体2の上面側の角部の曲面RUの曲率半径CUは、10μm以上であるのが好ましい。なお、ここで言う曲率半径CD、CUは、長さ方向DLに沿って素体2を垂直の切断したときの素体2の断面の角部の曲面RD、RUの曲率半径を指す。
外部電極6A、6Bは、長さ方向DLに互いに分離された状態で互いに対向するように素体2に形成される。ここで、各外部電極6A、6Bは、素体2の上面から離れた位置に形成される。この場合、各外部電極6A、6Bは、素体2の上面側より低い位置に形成される。このとき、各外部電極6A、6Bは、素体2の下面側から曲面RDを介して下面に垂直に接続する側面にかけて連続的に形成され、素体2の上面側には形成されない。また、各外部電極6A、6Bは、素体2の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。また、素体2の上面側において、各外部電極6A、6Bの境界は、素体2の曲面RU上に位置する。素体2の下面側において、素体2の曲面RDは各外部電極6A、6Bで覆われる。なお、各外部電極6A、6Bの厚みは、例えば、10~40μmである。
ここで、素体2の上面側より低い位置に各外部電極6A、6Bを形成することにより、内部電極層3A、3Bの積層数を減少させることなく、積層セラミックコンデンサ1Aを低背化することができ、積層セラミックコンデンサ1Aの容量を低下させることなく、LSC実装を実現することができる。
長さ方向DLにおいて、内部電極層3A、3Bは、積層体2A内で異なる位置に交互に配置されている。このとき、内部電極層3Aは、内部電極層3Bに対して素体2の一方の側面側に配置し、内部電極層3Bは、内部電極層3Aに対して素体2の他方の側面側に配置することができる。そして、内部電極層3Aの端部は、素体2の長さ方向DLの一方の側面側で誘電体層4の端部に引き出され、外部電極6Aに接続される。内部電極層3Bの端部は、素体2の長さ方向DLの他方の側面側で誘電体層4の端部に引き出され、外部電極6Bに接続される。
一方、素体2の幅方向DWにおいて、内部電極層3A、3Bの端部は、誘電体層4にて覆われている。幅方向DWでは、内部電極層3A、3Bの端部の位置は揃っていてもよい。
一方、素体2の幅方向DWにおいて、内部電極層3A、3Bの端部は、誘電体層4にて覆われている。幅方向DWでは、内部電極層3A、3Bの端部の位置は揃っていてもよい。
なお、内部電極層3A、3Bおよび誘電体層4の積層方向DSの厚みはそれぞれ、0.05μm~5μmの範囲内とすることができ、例えば、0.3μmである。内部電極層3A、3Bの材料は、例えば、Cu(銅)、Ni(ニッケル)、Ti(チタン)、Ag(銀)、Au(金)、Pt(白金)、Pd(パラジウム)、Ta(タンタル)およびW(タングステン)などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層4の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、50at%以上の割合で含まれていればよい。誘電体層4のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層5Aおよび上カバー層5Bの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層5Aおよび上カバー層5Bのセラミック材料の主成分は、誘電体層4のセラミック材料の主成分と同一であってもよい。
下カバー層5Aおよび上カバー層5Bの厚みTA、TBはそれぞれ、5μm以上30μm以下であるのが好ましい。下カバー層5Aおよび上カバー層5Bの厚みTA、TBをそれぞれ5μm以上とすることにより、積層セラミックコンデンサ1Aの製造時および実装時に加わる衝撃から内部電極層3A、3Bおよび誘電体層4を保護することができる。下カバー層5Aおよび上カバー層5Bの厚みTA、TBをそれぞれ30μm以下とすることにより、内部電極層3A、3Bおよび誘電体層4の積層数の低下を抑制しつつ、積層セラミックコンデンサ1Aの低背化を図ることができ、積層セラミックコンデンサ1Aの容量の低下を抑制しつつ、積層セラミックコンデンサ1AのLSC実装を可能とすることができる。
また、下カバー層5Aおよび上カバー層5Bの厚みTA、TBはそれぞれ、素体2の下面側の角部の曲面RDの曲率半径CDより大きくすることができる。これにより、素体2の角部に曲面を形成するために、素体2の面取りを実施した場合においても、内部電極層3A、3Bにダメージが及ぶのを防止することができ、内部電極層3A、3Bと誘電体層4との間の剥離を防止することができる。
素体2の上面は、端部領域S1A、S1Bおよび中間領域S2を備える。端部領域S1A、S1Bは、素体2の長さ方向DLにおける素体2の上面の2つの端部側に離れて位置する領域である。端部領域S1A、S1Bは、素体2の下面側の下地層7と対向する位置に設けることができる。端部領域S1A、S1Bは、素体2の上面側の下地層7を除去することで形成される。中間領域S2は、素体2の上面側において端部領域S1A、S1Bの間に位置する領域である。中間領域S2は、素体2の上面側の下地層7が形成されない領域である。
端部領域S1A、S1Bの素体2の表面粗さは、中間領域S2の素体2の表面粗さより大きい。素体2の表面粗さは、例えば、算術平均粗さSaで定義することができる。端部領域S1A、S1Bの表面粗さは、中間領域S2の表面粗さの2倍以上5倍以下であるのが好ましい。また、端部領域S1A、S1Bの表面粗さSaは、0.25μm以上0.8μm以下、中間領域S2の表面粗さSaは、0.05μm以上0.3μm以下であるのが好ましい。
また、中間領域S2の表面粗さは、素体2の下面側の下面領域S3の表面粗さよりも大きい。下面領域S3は、素体2の下面上の下地層7の間の領域である。中間領域S2は、素体2の上面側の下地層7を除去するときにイオン衝撃を受ける。下面領域S3は、素体2の上面側の下地層7を除去するときにイオン衝撃を受けない。ここで、中間領域S2の表面粗さは、下面領域S3の表面粗さの2倍以上であるのが好ましい。
このとき、端部領域S1A、S1Bおよび中間領域S2の表面粗さは、下面領域S3の表面粗さより大きくすることができる。これにより、積層セラミックコンデンサ1Aを樹脂封止したときの素体2の上面と樹脂との密着性を向上させることができる。このため、積層セラミックコンデンサ1Aの上面と樹脂との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂封止された積層セラミックコンデンサ1Aの信頼性を向上させることができる。
なお、中間領域S2の素体2の厚みT2は、端部領域S1A、S1Bの素体2の厚みT1よりも小さくてもよい。このとき、端部領域S1A、S1Bの素体2の厚みT1と中間領域S2の素体2の厚みT2との差は、2.2μm以上5.3μm以下であるのが好ましい。
各外部電極6A、6Bは、素体2上に形成された下地層7と、下地層7上に形成されためっき層9を備える。下地層7は、長さ方向DLに互いに分離された状態で互いに対向するように素体2に形成される。このとき、下地層7は、素体2の下面側から曲面RDを介して側面にかけて連続的に形成され、素体2の上面側には形成されない。素体2上に形成される下地層7の位置は、下地層7を覆うめっき層9が素体2の上面から突出しないように設定される。例えば、素体2の側面上における下地層7の境界の位置は、素体2の上面からめっき層9の厚みTMと同等以上だけ低くすることができる。また、素体2の側面上における下地層7の端部には、曲面7Rが設けられる。なお、下地層7は、素体2の下面側から前面側および後面側にかけて連続的に形成されてもよい。
下地層7の厚みD1は、3μm以上6μm以下であるのが好ましい。下地層7の厚みD1を3μm以上とすることにより、素体2の曲面RDが覆われるように素体2の下面側から側面にかけて下地層7を連続的に安定して形成することができる。下地層7の厚みD1を6μm以下とすることにより、素体2の上面側の下地層7の除去の効率化を図ることができる。
下地層7の導電性材料として用いられる金属は、例えば、Cu、Fe(鉄)、Zn(亜鉛)、Al(アルミニウム)、Ni、Pt、Pd、Ag、AuおよびSn(錫)から選択される少なくとも1つを含む金属または合金を主成分とすることができる。下地層7は、金属が混在された共材を含んでもよい。共材は、下地層7中に島状に混在することで素体2と下地層7との間の熱膨張率の差を低減し、下地層7にかかる応力を緩和することができる。共材は、例えば、誘電体層4の主成分であるセラミック成分である。下地層7は、ガラス成分を含んでいてもよい。ガラス成分は、下地層7に混在することで下地層7を緻密化することができる。このガラス成分は、例えば、Ba(バリウム)、Sr(ストロンチウム)、Ca(カルシウム)、Zn、Al、Si(ケイ素)またはB(ホウ素)などの酸化物である。
下地層7は、素体2に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Mg(Ni、Cr、Sr、Al、Na、Feが微量含まれていてもよい)である。このとき、下地層7は、下地層7の導電性材料として用いられる金属と素体2に含まれる金属と酸素との化合物として、例えば、Mg、NiおよびOを含む化合物を含むことができる。
ここで、下地層7は、誘電体材料を含む塗布膜の焼成体で構成するのが好ましい。これにより、素体2と下地層7との密着性を確保しつつ、下地層7の厚膜化を図ることが可能となり、各外部電極6A、6Bの強度を確保しつつ、内部電極層3A、3Bとの導通性を確保することができる。
めっき層9は、下地層7を覆うように外部電極6A、6Bごとに連続的に形成され、素体2の上面側には形成されない。このとき、素体2の上面側において、めっき層9の境界は、素体2の曲面RU上に位置することができる。また、素体2の下面側において、めっき層9の境界は、素体2の下面上に位置することができる。
めっき層9の材料は、例えば、Cu、Ni、Al、Zn、Snなどの金属またはこれらの2以上の合金を主成分とする。めっき層9は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層9は、例えば、下地層7上に形成されたCuめっき層と、Cuめっき層上に形成されたNiめっき層と、Niめっき層上に形成されたSnめっき層の3層構造とすることができる。Cuめっき層は、下地層7へのめっき層9の密着性を向上させることができる。Niめっき層は、はんだ付け時の各外部電極6A、6Bの耐熱性を向上させることができる。Snめっき層は、めっき層9に対するはんだの濡れ性を向上させることができる。
めっき層9は、下地層7を介して内部電極層3A、3Bと導通する。また、めっき層9は、はんだを介して実装基板の端子と導通する。各外部電極6A、6Bの強度を確保し、下地層7および実装基板の端子との導通の確実性を確保するために、めっき層9の厚みTMは、10μm以上であるのが好ましい。また、めっき層9が素体2の上面から突出するのを防止するために、めっき層9の厚みTMは、CU-TM>0という関係を満たすのが好ましい。
なお、積層セラミックコンデンサ1Aの外形サイズは、一例として、長さ>幅>高さであってもよく、または長さ>幅=高さであってもよい。このとき、積層セラミックコンデンサ1Aの低背化を図るため、積層セラミックコンデンサ1Aの高さは、150μm以下であることが好ましい。積層セラミックコンデンサ1Aの高さは、外部電極6A、6Bの下面から素体2の上面までの積層セラミックコンデンサ1Aの厚みに等しい。
積層セラミックコンデンサ1Aの高さを150μm以下とすることにより、積層セラミックコンデンサ1Aの高さを、はんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ1Aを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ1Aを配置することができ、半導体チップに近接させて積層セラミックコンデンサ1Aを実装することが可能となるとともに、半導体チップの実装面側の実装面積を増大させることができる。これにより、半導体チップの実装密度を向上させつつ、半導体チップに加わるノイズを効果的に除去することが可能となる。
なお、図1および図2Aでは、下地層7が最上層の内部電極3Aを覆っている例を示したが、はんだ層9のみが最上層の内部電極3Aを覆っていてもよい。
図3は、第1実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図4Aから図4Kは、第1実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図4Cから図4Kでは、誘電体層4を介して内部電極層3A、3Bが交互に3層分だけ積層される場合を例にとった。
図3のS1において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Mg、Mn、V、Cr、Y、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Co、Ni、Li、B、Na、KまたはSiの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図3のS2および図4Aに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート24を作製する。キャリアフィルムは、例えば、PET(ポリエチレンテレフタレート)フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図3のS3および図4Bに示すように、複数枚のグリーンシートのうち内部電極層3A、3Bを形成する層のグリーンシート24に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン23を形成する。このとき、1枚のグリーンシート24には、グリーンシート24の長手方向に分離された複数の内部電極パターン23を形成することができる。内部電極用導電ペーストは、内部電極層3A、3Bの材料として用いられる金属の粉末を含む。例えば、内部電極層3A、3Bの材料として用いられる金属がNiの場合、内部電極用導電ペーストは、Niの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層4の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図3のS4および図4Cに示すように、内部電極パターン23が形成されたグリーンシート24と、内部電極パターン23が形成されていない外層用のグリーンシート25A、25Bを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート25A、25Bの厚みは、内部電極パターン23が形成されたグリーンシート24の厚みより大きい。このとき、積層方向に隣接するグリーンシート24の内部電極パターン23A、23Bが、グリーンシート24の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン23Aのみが積層方向に積み重ねられる部分と、内部電極パターン23A、23Bが積層方向に交互に積み重ねられる部分と、内部電極パターン23Bのみが積層方向に積み重ねられる部分とができるようにする。
次に、図3のS5および図4Dに示すように、図3のS4の成型工程で得られた積層ブロックをプレスし、グリーンシート24、25A、25Bを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図3のS6および図4Eに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン23Aのみが積層方向に積み重ねられる部分と、内部電極パターン23Bのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図4Fに示すように、個片化された素体2´´には、誘電体層4を介して交互に積層された内部電極層3A、3Bが形成されるとともに、最下層および最上層にカバー層5A、5Bが形成される。内部電極層3Aは、素体2´´の一方の側面で誘電体層4の表面から引き出され、内部電極層3Bは、素体2´´の他方の側面で誘電体層4の表面から引き出される。なお、図4Fでは、図4Eの個片化された1つの素体を長さ方向に拡大して示した。
次に、図3のS7に示すように、図3のS6で個片化された素体2´´に含まれるバインダを除去する。バインダの除去では、例えば、約350℃のN2雰囲気中で素体2´´を加熱する。
次に、図3のS8および図4Gに示すように、素体2´´の面取りを行うことにより、素体2´´の下面側および上面側の角部に曲面RDが設けられた素体2´を形成する。素体2´´の面取りは、例えば、バレル研磨を用いることができる。このとき、素体2´の下面側および上面側の角部の曲面RDの曲率半径CDは互いに等しくなる。
次に、図3のS9に示すように、図3のS8で面取りされた素体2´の両側面と、各側面の周面の4つの面(上面、下面、前面および後面)に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層7の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層7の導電性材料として用いられる金属がNiの場合、下地層用導電ペーストは、Niの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層4の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子(例えば、D50粒子径で0.8μm~4μm)が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。このとき、素体2´に塗布された下地層用導電ペーストの厚みは、下地層用導電ペーストの端部を除いて均一化することができる。なお、積層セラミックコンデンサ1Aの実装時のはんだ等の導電材料との密着性を改善するための電極面積拡大を目的として、下地層用導電ペーストをディッピング法で塗布した後、下地層用導電ペーストに重ねて、スパッタ等の手法で第2下地層用導電膜を形成してもよい。第2下地層用導電膜の材料は、例えば、CuまたはNiなどである。
次に、図3のS10および図4Hに示すように、図3のS9で下地層用導電ペーストが塗布された素体2´を焼成し、内部電極層3A、3Bと誘電体層4を一体化するとともに、素体2´に一体化された下地層7を形成する。素体2´および下地層用導電ペーストの焼成は、例えば、焼成炉にて1000~1400℃で10分~2時間だけ行う。内部電極層3A、3BにNiまたはCuなどの卑金属を使用している場合は、内部電極層3A、3Bの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。
次に、図3のS11および図4Iに示すように、素体2´の上面側の下地層7へのイオン衝撃に基づいて、素体2´の上面側の下地層7を選択的に除去するとともに、素体2´の上面側の角部の曲面RD上の下地層7を後退させる。ここで、素体2´の曲面RDの曲率半径CDと同等以上だけ素体2´の上面から下地層7の境界の位置を低くしてもよい。例えば、素体2´の上面側の下地層7が除去されるまでのイオンミリング時間を調整することにより、素体2´の曲面RDの曲率半径CDと同等分だけ下地層7の境界の位置を低くすることができる。このとき、素体2´の上面側の角部の曲面RDにもイオン衝撃が加わることで、素体2´の上面側の角部の曲面RDの形状が変化した曲面RUを有する素体2が形成される。
ここで、素体2´の上面側の角部に曲面RDを形成することにより、素体2´の上面側の下地層7にイオン衝撃を与える際に、曲面RD上の下地層7にも効果的にイオン衝撃を及ぼすことができ、下地層7の境界の位置を効率よく低くすることができる。
下地層7へイオン衝撃を与える方法は、イオンミリングであってもよいし、異方性ドライエッチングであってもよい。なお、素体2の上面側の下地層7の間の領域にイオン衝撃が加わるのを防止するため、素体2の上面側の下地層7の間の領域をマスクで覆った状態でイオン衝撃を与えるようにしてもよい。このマスクは、素体2の上面側の下地層7の間の上方に離間して設置されたハードマスクであってもよいし、素体2の上面側の下地層7の間に塗布されたレジスト膜であってもよい。また、素体2の上面側の下地層7の除去は、下地層用導電ペーストが塗布された素体2の焼成後に実施してもよいが、下地層用導電ペーストが塗布された素体2の焼成前に実施してもよい。
なお、図4Jに示すように、素体2´の上面側の下地層7を選択的に除去する際に、素体2の上面側の下地層7の間の領域が厚みT3だけ除去された素体2Bを形成するようにしてもよい。誘電体層4にチタン酸バリウム、下地層7に共材を含むNiなどを用いた場合、厚みT3は、焼成前に下地層7を除去すれば1/1.12×D1、焼成後に下地層7を除去すれば1/1.32×D1程度である。このため、焼成後の下地層7を除去する方が素体2´の削れる量が小さく、積層セラミックコンデンサ1Aの強度に与える影響が小さい。下地層7の厚みD1が3μm以上6μm以下の場合、厚みT3は、2.2μm以上5.3μm以下であり、小さいほど積層体2Aと内部電極層3A、3Bの積層体2Aの厚みが確保され、積層セラミックコンデンサ1Aの強度に与える影響が小さくなる。
次に、図3のS12および図4Kに示すように、下地層7上にめっき層9を形成する。めっき層9の形成では、例えば、Cuめっき、NiめっきおよびSnめっきを順次行うことができる。このとき、下地層7が形成された素体2を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層9を形成することができる。このとき、めっき層9は、素体2の上面から突出しないようにして下地層7を覆うことができる。
(第2実施形態)
図5Aから図5Cは、第2実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、本実施形態では、図5Cの素体2Cの厚みは、図4Kの素体2の厚みより小さい。このとき、図5Cの素体2Cの厚みは、50μm以下に設定することができる。
図5Aから図5Cは、第2実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、本実施形態では、図5Cの素体2Cの厚みは、図4Kの素体2の厚みより小さい。このとき、図5Cの素体2Cの厚みは、50μm以下に設定することができる。
本実施形態においても、図3のS1~S9と同様に処理する。このとき、図3のS9において、素体2C´の両側面と、各側面の周面の4つの面(上面、下面、前面および後面)に下地層用導電ペーストを塗布すると、下地層用導電ペーストは、その表面張力によって、素体2C´の平坦面の形状に追従するが、素体2C´の曲面RDの形状には追従できず、曲面RDの位置での厚みが薄くなる。
次に、図3のS10および図5Aに示すように、図3のS9で下地層用導電ペーストが塗布された素体2C´を焼成し、内部電極層3A、3Bと誘電体層4を一体化するとともに、素体2C´に一体化された下地層7Cを形成する。このとき、図3のS9で塗布された下地層用導電ペーストの形状が反映されることで、素体2C´の曲面RD上の下地層7Cの厚みD1´は、素体2C´の平坦面上の下地層7Cの厚みD1より小さくなる。
次に、図3のS11および図5Bに示すように、素体2C´の上面側の下地層7Cへのイオン衝撃に基づいて、素体2C´の上面側の下地層7Cを選択的に除去するとともに、素体2C´の上面側の角部の曲面RD上の下地層7Cを後退させる。ここで、素体2C´の曲面RDの曲率半径CDと同等以上だけ素体2C´の上面から下地層7Cの境界の位置を低くしてもよい。
このとき、素体2C´の上面側の角部の曲面RDにもイオン衝撃が加わることで、素体2C´の上面側の角部の曲面RDの形状が変化した素体2Cが形成される。この素体2Cの上面側の角部の曲面REの形状は、素体2Cの下面側の角部の曲面RDの形状と異なる。この場合、素体2Cの上面側の角部の曲面REの曲率半径CEは、素体2Cの下面側の角部の曲面RDの曲率半径CDと異なっていてもよい。このとき、素体2Cの上面からの下地層7Cの境界の位置は、素体2Cの上面からCE+D1-D1´だけ低くてもよい。また、素体2Cの上面側の角部の曲面REは変曲点を有してもよい。曲面REの変曲点は、素体2C´の上面の下地層7Cを除去する前の下地層7Cの厚みがD1´の位置に形成されてもよい。
ここで、素体2C´の曲面RD上の下地層7Cの厚みD1´を素体2C´の平坦面上の下地層7Cの厚みD1より小さくすることにより、素体2C´の上面側の下地層7Cを除去する際に、曲面RD上の下地層7Cを効率よく除去することができる。
次に、図3のS12および図5Cに示すように、下地層7C上にめっき層9Cを形成する。これにより、素体2Cの側面に外部電極6A´、6B´が設けられた積層セラミックコンデンサ1Cが形成される。めっき層9Cの形成では、例えば、Cuめっき、NiめっきおよびSnめっきを順次行うことができる。このとき、下地層7Cが形成された素体2Cを、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層9Cを形成することができる。このとき、めっき層9Cは、素体2Cの上面から突出しないようにして下地層7Cを覆うことができる。ここで、めっき層9Cの厚みTMは、CE+D1-D1´-TM>0という条件を満たすことが好ましい。これにより、外部電極6A´、6B´が素体2Cの上面側に突出しないようにすることができ、積層セラミックコンデンサ1Cの低背化を図ることができる。
(第3実施形態)
図6は、第3実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図6において、実装基板41の裏面側には、ランド電極42A、42B、44A、44Bが形成されている。積層セラミックコンデンサ1Aは、各外部電極6A、6Bのめっき層9にそれぞれ付着されたはんだ層43A、43Bを介してランド電極42A、42Bに接続される。このとき、各はんだ層43A、43Bは、素体2の上面から離れた状態で各外部電極6A、6Bの側面へ濡れ上がる。このとき、各はんだ層43A、43Bは、素体2の上面よりも低い位置に保たれる。実装基板41の裏面側のランド電極44A、44B上には、はんだボール47A、47Bが形成される。
図6は、第3実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図6において、実装基板41の裏面側には、ランド電極42A、42B、44A、44Bが形成されている。積層セラミックコンデンサ1Aは、各外部電極6A、6Bのめっき層9にそれぞれ付着されたはんだ層43A、43Bを介してランド電極42A、42Bに接続される。このとき、各はんだ層43A、43Bは、素体2の上面から離れた状態で各外部電極6A、6Bの側面へ濡れ上がる。このとき、各はんだ層43A、43Bは、素体2の上面よりも低い位置に保たれる。実装基板41の裏面側のランド電極44A、44B上には、はんだボール47A、47Bが形成される。
一方、実装基板41の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、FPGA(Field-Programmable Gate Array)であってもよいし、ASIC(Application Specific Integrated Circuit))であってもよい。
実装基板45の裏面側には、ランド電極46A、46Bが形成されている。実装基板41、45は、はんだボール47A、47Bを介して互いに接続される。実装基板45は、実装基板41が実装されるマザーボードとして用いることができる。
実装基板41、45の間は、はんだボール47A、47Bを介して一定の間隔に維持される。このとき、実装基板41、45の間には、積層セラミックコンデンサ1Aを封止する樹脂48が設けられる。この樹脂48は、例えば、エポキシ樹脂である。この樹脂48は、はんだボール47A、47Bを介して実装基板41、45が互いに接続された後、実装基板41、45の間に注入し、硬化させてもよい。このとき、樹脂48は、積層セラミックコンデンサ1A、はんだ層43A、43Bおよびはんだボール47A、47Bを覆い、素体2の上面に密着する。
ここで、素体2の上面の表面粗さを素体2の下面の表面粗さより大きくすることにより、素体2の上面と樹脂48との密着性を向上させることができる。このため、素体2の上面と樹脂48との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂48で封止された積層セラミックコンデンサ1Aの信頼性を向上させることができる。
また、実装基板41の裏面側に積層セラミックコンデンサ1Aを実装することにより、実装基板41の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ1Aを配置することができる。このため、実装基板41の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ1Aを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、積層セラミックコンデンサ1Aの高さを150μm以下とすることにより、はんだボール47A、47Bを介して互いに接続された実装基板41、45間の隙間に積層セラミックコンデンサ1Aを収容することができ、実装基板41の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ1Aを配置することができる。
また、素体2の上面の下地層7を除去するとともに、めっき層9の厚みと同等以上だけ素体2の側面の下地層7を後退させることにより、素体2の上面にめっき層9が形成されるのを防止することができる。このため、はんだ層43A、43Bがめっき層9を介して積層セラミックコンデンサ1Aの上面に這い上がるのを抑制することが可能となり、はんだボール47A、47Bを介して互いに接続された実装基板41、45間の隙間に積層セラミックコンデンサ1Aを実装することが可能となる。
(第4実施形態)
図7は、第4実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図7では、セラミック電子部品としてチップインダクタを例にとった。
図7において、チップインダクタ61は、素体62および外部電極66A、66Bを備える。素体62は、コイルパターン63、内部電極層63A、63Bおよび磁性体材料64を備える。磁性体材料64は、内部電極層63A、63Bを絶縁する誘電体としても用いられる。素体62の形状は、略直方体形状とすることができる。外部電極66A、66Bは、素体62上に形成された下地層と、下地層上に形成されためっき層を備える。下地層は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料64の主成分であるフェライト成分である。
図7は、第4実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図7では、セラミック電子部品としてチップインダクタを例にとった。
図7において、チップインダクタ61は、素体62および外部電極66A、66Bを備える。素体62は、コイルパターン63、内部電極層63A、63Bおよび磁性体材料64を備える。磁性体材料64は、内部電極層63A、63Bを絶縁する誘電体としても用いられる。素体62の形状は、略直方体形状とすることができる。外部電極66A、66Bは、素体62上に形成された下地層と、下地層上に形成されためっき層を備える。下地層は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料64の主成分であるフェライト成分である。
素体62は、素体62の稜線に沿って面取りされる。このとき、素体62の下面側と側面側の間の角部には、曲面RDIが設けられる。また、素体62の下面側と対向する上面側と側面側の間の角部には、曲面RUIが設けられる。ここで、素体62の下面側の角部の曲面RDIの形状と、素体62の上面側の角部の曲面RUIの形状は、互いに異なる。このとき、素体62の上面側の角部の曲面RUIの曲率半径は、素体62の下面側の角部の曲面RDIの曲率半径と異なってもよい。
また、素体62の上面は、端部領域S4A、S4Bおよび中間領域S5を備える。端部領域S5A、S5Bは、素体62の長さ方向DLにおける素体62の上面の端部に位置する領域である。端部領域S4A、S4Bは、素体62の下面側の外部電極66A、66Bの下地層と対向する位置に設けることができる。端部領域S4A、S4Bは、素体62の上面側の外部電極66A、66Bの下地層を除去することで形成される。中間領域S5は、端部領域S4A、S4Bの間に位置する領域である。
端部領域S4A、S4Bの素体62の表面粗さは、中間領域S5の素体62の表面粗さより大きい。中間領域S5の表面粗さは、素体62の下面側の下面領域S6の表面粗さよりも大きい。下面領域S6は、素体62の下面上の外部電極66A、66Bの下地層の間の領域である。中間領域S5は、素体62の上面側の下地層を除去するときにイオン衝撃を受ける。下面領域S6は、素体62の上面側の下地層を除去するときにイオン衝撃を受けない。
コイルパターン63および内部電極層63A、63Bは、磁性体材料64にて覆われている。ただし、内部電極層63Aの端部は、素体62の一方の側面側で磁性体材料64から引き出され、外部電極66Aに接続される。内部電極層63Bの端部は、素体62の他方の側面側で磁性体材料64から引き出され、外部電極66Bに接続される。
コイルパターン63および内部電極層63A、63Bの材料は、例えば、Cu、Ni、Ti、Ag、Au、Pt、Pd、TaおよびWなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料64は、例えば、フェライトである。
外部電極66A、66Bは、素体62の長さ方向DLに互いに分離された状態で素体62の互いに対向する側面に位置する。各外部電極66A、66Bは、素体62の各側面から前後面および下面にかけて形成されている。ここで、各外部電極66A、66Bは、素体62の上面から離れた位置に形成される。この場合、各外部電極66A、66Bは、素体62の上面側より低い位置に形成される。このとき、各外部電極66A、66Bは、素体62の下面側から曲面RDIを介して下面に垂直に接続する側面にかけて連続的に形成され、素体62の上面側には形成されない。各外部電極66A、66Bは、素体62の下面および側面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。また、素体62の上面側において、各外部電極66A、66Bの境界は、素体62の曲面RUI上に位置する。素体62の下面側において、素体62の曲面RDIは各外部電極66A、66Bで覆われる。各外部電極66A、66Bの厚みは、例えば、10~40μmである。
なお、チップインダクタ61の外形サイズは、一例として、長さ>幅>高さであってもよく、または長さ>幅=高さであってもよい。このとき、チップインダクタ61の低背化を図るため、チップインダクタ61の高さは、150μm以下であることが好ましい。
(実施例)
実施例として、図5Cの素体2Cの厚みT1が50μmである背積層セラミックコンデンサ1Cを作製した。このとき、下カバー層5Aおよび上カバー層5Bの厚みはそれぞれ10μmとした。ここで、図5Aの素体2C´には、バレル研磨によって曲率半径CDが4μmの曲面RDを形成した。そして、ディッピング法によって素体2C´の両側面と、各側面の周面の4つの面(上面、下面、前面および後面)に下地層用導電ペーストを塗布し焼成することで、素体2C´に一体化された下地層7Cを形成した。
実施例として、図5Cの素体2Cの厚みT1が50μmである背積層セラミックコンデンサ1Cを作製した。このとき、下カバー層5Aおよび上カバー層5Bの厚みはそれぞれ10μmとした。ここで、図5Aの素体2C´には、バレル研磨によって曲率半径CDが4μmの曲面RDを形成した。そして、ディッピング法によって素体2C´の両側面と、各側面の周面の4つの面(上面、下面、前面および後面)に下地層用導電ペーストを塗布し焼成することで、素体2C´に一体化された下地層7Cを形成した。
下地層7Cの厚みD1は、素体2C´の両側面と、各側面の周面の4つの面に下地層用導電ペーストが十分濡れ広がり、かつイオン衝撃によって下地層7Cが効率よく除去できるように3μmとした。
素体2Cの厚みが50μm以下の場合、表面張力によって下地層用導電ペーストは素体2C´の両側面と、各側面の周面の4つの面に優先して濡れ広がり、素体2C´の曲面RD上の厚みが薄くなる。本実施例では、素体2C´の両側面と、各側面の周面の4つの面上の厚みd1は3μm、素体2C´の曲面RD上の厚みd1´は2μmだった。このとき、素体2C´の曲面RD上では、イオンミリングにより下地層7Cを効率よく除去することができる。
次に、Ar(アルゴン)などを用いたイオンミリングによって素体2C´の上面の下地層7Cを選択的に除去した。このとき、素体2C´の上面の下地層7Cが厚みD1分だけ除去されるようにイオンミリングの処理時間を調整することで、下地層7Cの高さは、素体2Cの上面に対してCE+D1-D1’だけ低くすることができる。本実施例では、RE=4μm、D1=3μm、D1’=2μmとなり、下地層7Cの高さは、素体2Cの上面に対して5μmだけ低くなった。なお、素体2Cの上面側の下地層7Cが除去されている場合、D1’は、素体2Cの下面側の下地層7Cで判断することができる。
素体2C´の曲面RD上の下地層7Cの厚みD1’は、素体2C´の上面の下地層7Cの厚みD1と比べて小さいため、下地層7Cが厚みD1分だけ除去されるようにイオンミリングを行うと、素体2C´の曲面RDもイオンミリングされ、カバー層5Bの一部が除去される。このため、素体2C´の曲面RDの形状が変化した曲面REが素体2Cの角部に形成される。
次に、めっき工程によって、下地層7C上にめっき層9Cを形成し、外部電極6A´、6B´を形成した。このとき、外部電極6A´、6B´の高さは、素体2Cの上面からCE+D1-D1’-TMだけ低くなる。めっき層9Cの厚みTMは、外部電極6A´、6B´が素体2Cの上面側に突出しないように、CE+D1-D1’-TM>0という条件を満たすのが好ましく、本実施例では、めっき層9Cの厚みTMは1μmとした。
本実施例では、CE=4μm、D1=3μm、D1’=2μm、TM=1μmなので、外部電極6A´、6B´の高さは、素体2Cの上面から4μmだけ低くなる。このため、外部電極6A´、6B´が素体2Cの上面側に突出することはなく、低背化された積層セラミックコンデンサ1Cを製造できた。
この積層セラミックコンデンサ1Cについて、素体2Cの上面の表面粗さを評価した。
図8Aは、実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域の一例を示す平面図、図9Aは、実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域のその他の例を示す平面図、図8Bは、実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域の一例を示す平面図、図9Bは、実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域のその他の例を示す平面図である。なお、図8Aおよび図8Bでは、評価領域のサイズは、50μm×50μmとした。図9Aおよび図9Bでは、評価領域のサイズは、素体上で可能な限り大きくした。
図8Aは、実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域の一例を示す平面図、図9Aは、実施例に係る素体の上面のイオンミリング前の下地層の表面粗さの評価領域のその他の例を示す平面図、図8Bは、実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域の一例を示す平面図、図9Bは、実施例に係る素体の上面の下地層のイオンミリング後の表面粗さの評価領域のその他の例を示す平面図である。なお、図8Aおよび図8Bでは、評価領域のサイズは、50μm×50μmとした。図9Aおよび図9Bでは、評価領域のサイズは、素体上で可能な限り大きくした。
図8Aにおいて、素体2C´の上面の下地層7Cのイオンミリング前に、下地層7C上に評価領域EA1を設定し、素体2C´の上面に評価領域EA2を設定した。このとき、評価領域EA1の表面粗さSaは0.280μm、評価領域EA2の表面粗さSaは0.038μmだった。
また、図9Aにおいて、素体2C´の上面の下地層7Cのイオンミリング前に、下地層7C上に評価領域EC1を設定し、素体2C´の上面に評価領域EC2を設定した。このとき、評価領域EC1の表面粗さSaは0.293μm、評価領域EC2の表面粗さSaは0.062μmだった。
なお、素体2Cの上面のイオンミリング前の表面粗さは、素体2Cの上面の下地層7Cのイオンミリング後の素体2Cの下面の表面粗さとほぼ等しい。このため、実際には、素体2Cの上面のイオンミリング前の表面粗さは、素体2Cの上面の下地層7Cのイオンミリング後の素体2Cの下面の表面粗さで評価した。
次に、図8Bにおいて、イオンミリングにより素体2C´の上面の下地層7Cを除去した。このとき、下地層7Cが除去された素体2C上には、下地跡2Eが形成される。そして、素体2Cの下地跡2E上に評価領域EB1を設定し、下地跡2Eの間の素体2C上に評価領域EB2を設定した。このとき、評価領域EB1の表面粗さSaは0.385μm、評価領域EB2の表面粗さSaは0.086μmだった。
また、図9Bにおいて、素体2Cの下地跡2E上に評価領域ED1を設定し、下地跡2Eの間の素体2C上に評価領域ED2を設定した。このとき、評価領域ED1の表面粗さSaは0.382μm、評価領域ED2の表面粗さSaは0.102μmだった。
以上の結果より、評価領域のサイズによって表面粗さSaにバラツキがあるが、下地跡2E上の表面粗さSaは、下地跡2Eの間の素体2C上の表面粗さSaの2倍以上であることが確認できた。また、素体2Cの上面側と下面側で表面粗さSaに0.04μm以上0.05μm以下の差があることが確認できた。
なお、素体2Cの上面のイオンミリング前の下地層7Cの表面粗さは、素体2Cの上面の下地層7Cのイオンミリング後の素体2Cの下面の下地層7Cの表面粗さで評価してもよいし、素体2Cの上面のイオンミリング前の表面粗さは、素体2Cの上面の下地層7Cのイオンミリング後の素体2Cの下面の表面粗さで評価してもよい。
図10Aは、実施例に係る積層セラミックコンデンサの素体の端部領域の表面粗さの観察例を示す平面図、図10Bは、実施例に係る積層セラミックコンデンサの素体の中間領域の表面粗さの観察例を示す平面図である。なお、素体の表面粗さの観察には、例えば、レーザ顕微鏡を用いることができる。
図10Aにおいて、積層セラミックコンデンサ1Cの素体2Cの上面側では、端部領域Z1の表面粗さは、中間領域Z2の表面粗さより粗いことが確認できた。なお、端部領域Z1は、例えば、図8Bの評価領域EB1、中間領域Z2は、例えば、図8Bの評価領域EB2である。
素体の表面粗さの評価には、例えば、レーザ顕微鏡による素体表面の画像を用いるようにしてもよい。素体表面の画像を用いて表面粗さを定量的に評価する場合、例えば、学習段階において、予め測定した表面粗さSaと画像とのデータセットをニューラルネットワークに学習させた学習済モデルを生成してもよい。そして、推論段階において、その学習済モデルに画像を入力した時の表面粗さSaを出力とすることで、素体表面の画像を用いて表面粗さを定量的に評価することができる。
1 積層セラミックコンデンサ
2 素体
2A 積層体
3A、3B 内部電極層
4 誘電体層
5A、5B カバー層
6A、6B 外部電極
7 下地層
9 めっき層
2 素体
2A 積層体
3A、3B 内部電極層
4 誘電体層
5A、5B カバー層
6A、6B 外部電極
7 下地層
9 めっき層
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、内部電極と、第1面と、前記第1面に対向する第2面と、前記第2面上の端部側に離れて設けられた2つの端部領域と、前記端部領域の間に位置し前記端部領域よりも表面粗さが小さい中間領域とを有する素体と、前記第2面から離れた位置に形成され、前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極とを備える。
Claims (20)
- 誘電体と、内部電極と、第1面と、前記第1面に対向する第2面と、前記第2面上の端部側に離れて設けられた2つの端部領域と、前記端部領域の間に位置し前記端部領域よりも表面粗さが大きい中間領域とを有する素体と、
前記第2面から離れた位置に形成され、前記内部電極と接続し金属を含む下地層と、前記下地層上に形成されためっき層とを有する外部電極とを備えることを特徴とするセラミック電子部品。 - 前記下地層は、前記素体の第2面側を除く複数の面に形成されることを特徴とする請求項1に記載のセラミック電子部品。
- 前記素体上に形成される前記下地層の位置は、前記めっき層が前記素体の第2面から前記第2面の法線方向に突出しないように設定されることを特徴とする請求項1または2に記載のセラミック電子部品。
- 前記中間領域の位置で切断した前記素体の厚みは、前記端部領域の位置で切断した前記素体の厚みよりも小さいことを特徴とする請求項1から3のいずれか1項に記載のセラミック電子部品。
- 前記下地層は、前記素体の第1面側から前記第1面に垂直に接続する第3面にかけて連続的に形成され、前記第1面側の角部の位置における前記下地層の厚みは、前記素体の第1面上および第3面上の前記下地層の厚みより小さいことを特徴とする請求項1から4のいずれか1項に記載のセラミック電子部品。
- 前記端部領域の表面粗さは、前記中間領域の表面粗さの2倍以上5倍以下であることを特徴とする請求項1から5のいずれか1項に記載のセラミック電子部品。
- 前記端部領域の表面粗さSaは、0.25μm以上0.8μm以下、前記中間領域の表面粗さSaは、0.05μm以上0.3μm以下であることを特徴とする請求項1から6のいずれか1項に記載のセラミック電子部品。
- 前記中間領域の表面粗さは、前記素体の第1面側の表面粗さよりも大きいことを特徴とする請求項1から7のいずれか1項に記載のセラミック電子部品。
- 前記中間領域の表面粗さは、前記素体の第1面側の表面粗さの2倍以上であることを特徴とする請求項8に記載のセラミック電子部品。
- 前記下地層は、前記金属と混在する共材を含み、
前記下地層に含まれる前記共材と、前記誘電体は、同一の主成分であることを特徴とする請求項1から9のいずれか1項に記載のセラミック電子部品。 - 前記共材は、前記誘電体を含む酸化物セラミックであることを特徴とする請求項10に記載のセラミック電子部品。
- 前記下地層は、誘電体材料を含む塗布膜の焼成体であることを特徴とする請求項1から11のいずれか1項に記載のセラミック電子部品。
- 前記素体の第2面から前記外部電極の下面までの厚みは、150μm以下であることを特徴とする請求項1から12のいずれか1項に記載のセラミック電子部品。
- 前記下地層の厚みは、3μm以上6μm以下であることを特徴とする請求項1から13のいずれか1項に記載のセラミック電子部品。
- 前記素体は、
前記誘電体を含む誘電体層と、
第1内部電極層と第2内部電極層が前記誘電体層を介して交互に積層された積層体を備え、
前記外部電極は、前記第1面および前記第2面の双方に垂直な互いに対向する側面に分離して設けられた第1外部電極および第2外部電極とを備え、
前記第1内部電極層は、前記第1外部電極に接続され、
前記第2内部電極層は、前記第2外部電極に接続されていることを特徴とする請求項1から14のいずれか1項に記載のセラミック電子部品。 - 前記素体は、前記誘電体を含み前記内部電極を覆うカバー層を備え、
前記カバー層の厚みは、5μm以上30μm以下であることを特徴とする請求項15に記載のセラミック電子部品。 - 請求項1から16のいずれか1項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、
前記はんだ層は、前記素体の第2面から離れた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする実装基板。 - 前記実装基板上で前記セラミック電子部品を封止する樹脂と、
前記実装基板上に形成されたはんだボールを備え、
前記セラミック電子部品は、前記はんだボールの形成面側に実装されることを特徴とする請求項17に記載の実装基板。 - 誘電体と内部電極が設けられた素体を形成する工程と、
前記素体の角部を面取りした曲面を形成する工程と、
前記素体の側面および前記側面から前記曲面を介して垂直に接続する4つの面に外部電極の下地材料を塗布する工程と、
前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
前記4つの面のうちの1つの面上の下地層を選択的に除去し、前記下地層が除去された領域の素体の表面粗さを、前記下地材料が塗布されていない領域の素体の表面粗さより大きくする工程と、
前記下地層上にめっき層を形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。 - 前記4つの面のうちの1つの面上の下地層へのイオン衝撃に基づいて、前記下地層を選択的に除去することを特徴とする請求項19に記載のセラミック電子部品の製造方法。
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