JP2000022040A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000022040A JP19162798A JP19162798A JP2000022040A JP 2000022040 A JP2000022040 A JP 2000022040A JP 19162798 A JP19162798 A JP 19162798A JP 19162798 A JP19162798 A JP 19162798A JP 2000022040 A JP2000022040 A JP 2000022040A
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semiconductor element
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semiconductor
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Yasumichi Hatanaka
康道 畑中
Hirofumi Fujioka
弘文 藤岡
Masanori Iwaki
賢典 岩木
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Abstract

(57)【要約】 【課題】 生産効率の向上と、一層の小形化を両立する
半導体装置の製造方法を得る。 【解決手段】 半導体素子1にバンプ2を形成し、半導
体素子1を実装する配線基板3として、半導体素子の実
装領域が2個以上連なったものを形成する。実装領域と
して、一方の面に被接続部31を含む配線を設け、他方
の面に上記被接続部31と電気的に接続した被接続部3
2を含む配線を設ける。次に、複数の実装領域にまたが
って接着フィルム4を貼り付け、各バンプ2を、接着フ
ィルム4を介して被接続部31と接合および電気的に接
続する。次に、被接続部32に導電性ボール5を接合
し、配線基板3を半導体素子に対応した単位毎に切削に
より切断分割する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するもので、特に切削による切断を利
用したものである。
【0002】
【従来の技術】近年の電子機器の小形薄形化や高密度化
に対応した実装技術の革新は目覚ましく、これに対応し
て半導体装置にも新しい技術が必要となっている。なか
でも、プリント配線基板に半導体素子を実装し、半導体
と反対側の面のプリント配線基板上に格子状にはんだボ
ールを形成したボールグリッドアレイ型の半導体装置、
即ちBGA(Ball Grid Array)パッケ
ージが大きな注目を集めている。BGAパッケージは配
線基板を利用した新しい表面実装型多端子半導体パッケ
ージで、これまでのリードフレームに半導体素子を実装
して樹脂封止した半導体パッケージより外形が小さく、
多端子化が容易で、しかもプリント配線基板に簡単には
んだ付けできるため、電子機器への採用が進んでいる。
【0003】また、さらなる半導体装置の小形化、軽量
化の要求から、BGAパッケージは半導体素子とほぼ同
一面積のチップサイズパッケージへと開発が進んでお
り、これに伴い、半導体素子の実装形態も大きく変化し
ている。半導体素子と配線基板を電気的に接続する方式
としては、(1)ワイヤ方式、(2)TAB(Tape
Automated Bonding)方式、(3)
バンプ方式に大別できる。ワイヤ方式は汎用性に、TA
B方式は検査性に優れているが、これら方法は小形化、
多端子化または高速化に課題を有する。
【0004】バンプ方式はウエハ上または半導体素子上
に突起電極であるバンプを形成し、このバンプを介して
配線基板と接続する方式で、小形化、多端子化または高
速化に有利で接合方式としては最も理想的な方式である
が、半導体素子と配線基板をバンプを介して接合してい
るため、半導体素子と配線基板の熱膨張係数の差に起因
する応力が半導体素子と配線基板の接続部に加わり接続
部の信頼性を損なうという問題がある。このため、バン
プで接続した半導体素子と配線基板の間隙にアンダーフ
ィルといわれる樹脂を介在させて半導体素子と配線基板
相互を機械的に固定した構造にすることにより信頼性を
確保している。しかし、上記間隙へのアンダーフィルの
充填は、半導体素子の側部にディスペンサで所定量のア
ンダーフィルを供給し、毛細管現象を利用して流し込む
ことにより行われており、上記間隙が100〜300μ
mであるため以下の問題がある。 (1)アンダーフィルが毛細管現象により流れ込むのに
かなりの時間を必要とし生産効率低下の原因となる。特
に今後の半導体素子の大形化または多端子化による半導
体素子と配線基板間の狭間隙化により一層、生産効率が
低下すると考えられる。 (2)アンダーフィルは半導体素子と配線基板との間に
充填する必要があるため低粘度の液状樹脂である必要か
ら、使用できる樹脂の種類に制約を受け、高品質および
高信頼性のアンダーフィルを得るのが困難である。
【0005】アンダーフィルを使用しないバンプ方式の
接合方法としては接着フィルムを用いる方法がある。接
着フィルムはフィルム状の接着剤であり、配線基板上に
接着フィルムを固定(仮圧着)し、バンプを形成した半
導体素子と接着フィルムを固定した配線基板を位置合わ
せして、加熱加圧してバンプと配線基板の配線間で電気
接続を行い、これと同時に接着フィルムの樹脂を溶融、
硬化させこの状態で固定する。このとき、バンプと配線
基板は両者が接触しフィルム接着剤で固定されることに
より導通が発現して半導体素子の配線基板へのバンプ接
続が可能となる。
【0006】また、上記接着フィルムに導電粒子を分散
させた異方導電フィルムも同様にして用いることができ
る。即ち、配線基板上に異方導電フィルムを固定(仮圧
着)し、バンプを形成した半導体素子と異方導電フィル
ムを固定した配線基板を位置合わせして、加圧してバン
プと配線基板の配線間で異方導電フィルム中の導電粒子
による電気接続を行い、これと同時に加熱により異方導
電フィルムの樹脂を硬化または溶融させこの状態で固定
する。このとき、隣接バンプ間は、導電粒子による導通
がないため、バンプと配線基板の上下方向には導通、バ
ンプ間の面方向には絶縁となり、導電性に異方性が発現
して半導体素子の配線基板へのバンプ接続が可能とな
る。
【0007】接着フィルムまたは異方導電フィルムによ
る接続は、半導体素子に形成した微細なバンプが一括で
配線基板に接続でき、かつ、フィルム上またはフィルム
中の接着剤が半導体素子と配線基板相互を機械的にも固
定するためアンダーフィルと同様の効果を発現し接続の
信頼性を確保するため、生産効率低下の原因であるアン
ダーフィル充填のプロセスが不要となる。
【0008】図5(a)〜(f)は従来の接着フィルム
を用いた半導体装置の製造方法を工程順に示す説明図で
ある。図中、1は半導体素子、2はバンプ、30は配線
基板、31および32は各々配線基板30の一方の面お
よび他方の面に設けた配線の被接続部で互いに電気的に
つながっており、4は接着フィルム、5は導電性ボー
ル、12はスリットである。まず、半導体素子1にバン
プ2を形成する{図5(a)}。また、半導体素子1を
実装する配線基板30として、複数の半導体素子の実装
領域と、この実装領域毎に分割するためのスリット12
を備えたものを形成する。上記実装領域として、一方の
面に半導体素子1のバンプ2を接続する被接続部31を
含む配線を設け、他方の面に上記被接続部31と電気的
に接続し、導電性ボール5を接続する被接続部32を含
む配線を設ける{図5(b)}。次に、所定の形状に切
断した接着フィルム4を配線基板30の所定の位置に貼
り付ける{図5(c)}。次に、半導体素子1のバンプ
2を上記接着フィルム4を介して配線基板30の被接続
部31と接合および電気的に接続する{図5(d)}。
次に、配線基板30に導電性ボール5を接合する{図5
(e)}。最後に配線基板30のスリット12を利用し
て半導体素子1に対応した単位毎に分割して半導体装置
を製造する{図5(f)}。
【0009】しかし、上記従来の接着フィルムを用いた
半導体装置の製造方法に関して以下の問題がある。 (1)接着フィルムを、実装する半導体素子の形状に切
断して配線基板の所定の位置に固定する必要があり生産
効率が低下する。 (2)半導体素子を実装した配線基板を半導体素子に対
応した単位毎に分割するために、半導体素子を実装する
周囲にスリットや切り込みの加工をする必要があり、配
線基板の加工が煩雑となり加工時間や加工費が増加す
る。 (3)スリットや切り込みの加工のために、半導体素子
を実装するための配線基板の有効面積が減少する。 (4)分割時に半導体素子や配線基板にダメージを与え
半導体装置の信頼性が低下する。 (5)分割時に半導体素子や配線基板にダメージを与え
ないために、分割位置と半導体素子との間隔を広くとる
必要があり、半導体装置の外形が半導体素子に比較して
大きくなる。
【0010】また、半導体素子を接着フィルムを用いて
実装後、半導体装置の信頼性を高めるために、半導体素
子を樹脂封止する場合がある。従来の樹脂封止の方法は
(1)ディスペンス法、(2)トランスファー成形法の
2種類に大別できる。図6(a)〜(c)は接着フィル
ムを用いかつディスペンス法により樹脂封止する従来の
半導体装置の製造方法を工程順に示す説明図である。図
中、13は封止樹脂が充填されたシリンジ、14は封止
樹脂で、半導体素子1の周囲に封止樹脂が流れ広がらな
いようにするためのダム材、15は封止樹脂で、半導体
素子1を封止するインナー材である。まず、図5(a)
〜(d)のようにして、半導体素子1のバンプ2を接着
フィルム4を介して接合した配線基板30をテーブル1
00に固定し{図6(a)}、封止樹脂が充填されたシ
リンジ13から封止樹脂を滴下して樹脂封止を行う。封
止樹脂は、まず半導体素子1の周囲に封止樹脂が流れ広
がらないようにダム材14を滴下塗布し、次に、半導体
素子1上にインナー材15を滴下塗布後、これらの樹脂
を硬化させる{図6(b)}。その後、配線基板30を
スリット12を利用して半導体素子1に対応した単位毎
に分割し、最後に配線基板30に導電性ボール5を接合
して半導体装置を製造する{図6(c)}。
【0011】しかし、ディスペンス法による樹脂封止に
関しては以下の問題がある。 (1)半導体素子を1つずつ順に封止していくために、
時間を要し生産効率が悪い。 (2)ダム材、インナー材と2種類の異なる封止樹脂を
用い半導体素子を2回に分けて封止する必要があり生産
効率が悪い。 (3)樹脂封止後の樹脂厚さ、樹脂形状の制御が困難。
【0012】図7(a)〜(c)は接着フィルムを用い
かつトランスファー成形法により樹脂封止する従来の半
導体装置の製造方法を工程順に示す説明図である。図
中、17は樹脂封止用の金型、18は金型17に設けた
キャビティ、19は封止樹脂である。まず、図5(a)
〜(d)のようにして、半導体素子1のバンプ2を接着
フィルム4を介して配線基板30に接合し、半導体素子
1毎にキャビティ18を形成した金型17を設置したト
ランスファー成形機を用い、金型17上に半導体素子1
を実装した配線基板30を固定後、封止樹脂を加熱加圧
してキャビティ18内に注入して樹脂封止する{図7
(a)}。金型17から樹脂封止された配線基板30を
取り出し、封止樹脂19の後硬化を行い、配線基板30
に導電性ボール5を接合する{図7(b)}。最後に、
配線基板30のスリット12を利用して半導体素子1に
対応した単位毎に分割して半導体装置を製造する{図7
(c)}。
【0013】しかし、トランスファー成形は、半導体装
置の形状毎に高価で製造工期が長い成形用の金型が必要
となるため、半導体装置の設計変更時に莫大な費用と時
間がかかる問題がある。
【0014】上記半導体装置の製造方法の改良として、
特開平9―69534号公報には、配線基板にワイヤボ
ンドで実装した半導体素子を設計や作製の容易なマスク
を用いた印刷法により封止し、半導体素子に対応した単
位毎に切断分離する半導体装置の製造方法が開示され、
生産効率を確保しながら設備費等製造コストの大幅な低
減を図ろうとしている。
【0015】また、特開平8―153739号公報に
は、バンプを形成した半導体素子を配線基板に実装し、
アンダーフィルを半導体素子と配線基板の間に充填、硬
化後、配線基板領域毎に分割する半導体装置の製造方法
が開示され、チップ外縁・基板外縁間の距離が微小の片
面樹脂封止型パッケージ構造を有する半導体装置が低い
コスト、高い信頼性で実現でき、片面樹脂封止型パッケ
ージの一層の小形化を図ろうとしている。
【0016】
【発明が解決しようとする課題】しかし、上記各公報の
半導体装置および製造方法において、実際には、樹脂封
止後の配線基板の反りを低減するために封止樹脂の低熱
膨張化が必要となり、封止樹脂にはシリカ充填材を80
重量パーセント以上充填する必要がある。印刷法では樹
脂封止を行うためには封止樹脂は液状である必要がある
ため、シリカ充填材を多量に充填すると封止樹脂の粘度
が増加し、印刷法による封止が不可能となったり、印刷
封止中に半導体素子と配線基板とを接続したワイヤが流
されることにより、隣接のワイヤ同士が短絡する問題が
あった。更に、ワイヤボンドを用いて製造する半導体装
置は実装した半導体素子の周囲の配線基板側にワイヤボ
ンド接続のための配線が必要であるため半導体装置の小
形化にも問題があった。
【0017】また、バンプを形成した半導体素子を用い
た半導体装置においても、ワイヤボンド方式ではなくバ
ンプ方式で製造するため小形化は可能であるが、アンダ
ーフィルを充填する製造工程があるため生産効率の観点
から問題があった。それに対し、上記図5に示したよう
に、アンダーフィルの充填にかえて、接着フィルム等を
用いる方法が考えられるが、配線基板に設けたスリット
により切断する工程を有するためBGA型の半導体装置
の一層の小形化には対応することが困難であり、一方、
BGA型の半導体装置の製造方法においても、より一層
の生産効率の向上が望まれている。
【0018】本発明は、かかる課題を解決するためにさ
なれたものであり、生産効率の向上と、一層の小形化を
両立する半導体装置およびその製造方法を提供すること
を目的とするものである。
【0019】
【課題を解決するための手段】本発明に係る第1の半導
体装置の製造方法は、半導体素子にバンプを形成する第
1の工程、一方の面に第1の被接続部を含む配線と他方
の面に上記第1の被接続部と電気的につながった第2の
被接続部を含む配線とを有する半導体素子の実装領域を
複数個備えた配線基板を得る第2の工程、接着フィルム
を上記複数の実装領域にまたがって接着する第3の工
程、上記各半導体素子のバンプと各上記第1の被接続部
とを上記接着フィルムを介して電気的に接続する第4の
工程、および上記配線基板を上記実装領域毎に切削によ
り切断分割する第5の工程を備えた方法である。
【0020】本発明に係る第2の半導体装置の製造方法
は、上記第1の半導体装置の製造方法における第5の工
程の後に、上記第2の被接続部に導電性ボールを接合す
る工程を施す方法である。
【0021】本発明に係る第3の半導体装置の製造方法
は、上記第1の半導体装置の製造方法における第4の工
程の後で第5の工程の前に、上記第2の被接続部に導電
性ボールを接合する工程を施す方法である。
【0022】本発明に係る第4の半導体装置の製造方法
は、上記第3の半導体装置の製造方法におけるボールを
形成する工程の後で第5の工程の前に、上記複数の実装
領域にまたがって半導体素子を樹脂封止し、硬化する工
程を施す方法である。
【0023】本発明に係る第5の半導体装置の製造方法
は、上記第3の半導体装置の製造方法における第4の工
程の後でボールを形成する工程の前に、上記複数の実装
領域にまたがって半導体素子を樹脂封止し、硬化する工
程を施す方法である。
【0024】本発明に係る第6の半導体装置の製造方法
は、ウエハ上にバンプを形成する第1の工程、上記バン
プを覆うように接着フィルムを接着する第2の工程、上
記ウエハを半導体素子に対応した単位毎に切断分割する
第3の工程、一方の面に第1の被接続部を含む配線と他
方の面に上記第1の被接続部と電気的につながった第2
の被接続部とを含む配線を有する半導体素子の実装領域
を複数個備えた配線基板を得る第4の工程、上記各半導
体素子のバンプと各上記第1の被接続部とを上記接着フ
ィルムを介して電気的に接続する第5の工程、および上
記配線基板を上記実装領域毎に切削により切断分割する
第6の工程を備えた方法である。
【0025】本発明に係る第7の半導体装置の製造方法
は、上記第6の半導体装置の製造方法における第6の工
程の後に、上記第2の被接続部に導電性ボールを接合す
る工程を施す方法である。
【0026】本発明に係る第8の半導体装置の製造方法
は、上記第6の半導体装置の製造方法における第5の工
程の後で第6の工程の前に、上記第2の被接続部に導電
性ボールを接合する工程を施す方法である。
【0027】本発明に係る第9の半導体装置の製造方法
は、上記第8の半導体装置の製造方法におけるボールを
形成する工程後で第6の工程の前に、上記複数の実装領
域にまたがって半導体素子を樹脂封止し、硬化する工程
を施す方法である。
【0028】本発明に係る第10の半導体装置の製造方
法は、上記第8の半導体装置の製造方法における第5の
工程の後でボールを形成する工程の前に、上記複数の実
装領域にまたがって半導体素子を樹脂封止し、硬化する
工程を施す方法である。
【0029】本発明に係る第11の半導体装置の製造方
法は、上記第1ないし第10のいずれかの半導体装置の
製造方法において、切削による切断分割をダイシングソ
ーにより行う方法である。
【0030】本発明に係る第1の半導体装置は、上記第
1ないし第11のいずれかの半導体装置の製造方法によ
り製造されたものである。
【0031】
【発明の実施の形態】実施の形態1.図1(a)〜
(f)は、本発明の第1の実施の形態の半導体装置の製
造方法を工程順に示す説明図である。図中、1は半導体
素子、2はバンプ、3は配線基板、31および32は各
々配線基板3の一方の面および他方の面に設けた配線の
被接続部でありこの接続部によって互いに電気的につな
がっている。4は接着フィルム、5は導電性ボールであ
る。まず、半導体素子1にバンプ2を形成する{図1
(a)}。また、半導体素子1を実装する配線基板3と
して、半導体素子の実装領域が2個以上連なったものを
形成する。上記実装領域として、一方の面に半導体素子
1のバンプ2を接続する被接続部31を含む配線を設
け、他方の面に上記被接続部31と電気的に接続し、導
電性ボール5を接続する被接続部32を含む配線を設け
る{図1(b)}。次に、上記複数の実装領域にまたが
って(図では配線基板全面に)接着フィルム4を配線基
板3に貼り付ける{図1(c)}。次に、2個以上の半
導体素子1の各バンプ2を、上記接着フィルム4を介し
て上記配線基板3の被接続部31と接合および電気的に
接続する{図1(d)}。次に、配線基板3の被接続部
32に導電性ボール5を接合する{図1(e)}。最後
に配線基板3を半導体素子に対応した単位毎に切削によ
り切断分割する{図1(f)}。
【0032】バンプ2は半導体素子1上のアルミパッド
上に金バンプをワイヤボンダを用いて形成する。バンプ
の材質としては、鉛―錫系はんだや金など各種の導電性
の金属が適用可能である。バンプ形成方法としてはウエ
ハを半導体素子に分割する前にウエハプロセスで形成す
る方法と図1に示すように半導体素子に分割後、金ワイ
ヤまたははんだワイヤを用いて製造する方法など各種の
形成方法が適用可能である。
【0033】配線基板3はガラスエポキシ銅張り基板を
用いて、一般の配線基板製造方法であるサブトラクティ
ブ法により、一面に半導体素子のバンプの被接続部31
を含む配線を、他面に上記被接続部31と電気的に接続
されている導電性ボールの被接続部32を含む配線を形
成する。なお、半導体素子1の実装領域は2個以上連な
った形で配線を形成し、半導体素子を実装する周囲に分
割のためのスリットや切り込みの加工は形成しない。こ
の場合、従来のように配線基板にスリットを設けないの
で、配線基板の加工が容易であり、また配線基板の有効
面積が大きくなり、生産効率が向上する。
【0034】配線基板の基板材料としてはガラスエポキ
シ基板以外の各種の基板材料が適用可能であり、特に、
ポリイミドフィルムを用いると、耐熱性を損なうことな
く配線基板3を薄くでき半導体装置の小形軽量化が可能
となる。また、配線基板の基板材料にガラスクロスを用
いると、安価で強度が高く、加工性の良い配線基板が得
られ半導体装置製造工程におけるハンドリング性や加工
性が向上する。また、不織布を用いると、ガラスクロス
を用いた場合に比べ平滑性の良い配線基板が得られ半導
体素子を実装したときの接続信頼性が向上する。
【0035】配線基板の製造方法に関してもサブトラク
ティブ法以外の各種の製造方法が適用可能である。特
に、所定の配線を施した配線基板を支持基板とし、この
支持基板に絶縁層と導体層をこの順に一層毎に多層積み
上げ、順次層間を接続するビルドアップ法では、高密度
に微細な配線が形成できるため、半導体素子の高集積ま
たは、多端子化が進展しても半導体装置の小形化が可能
となる。ビルドアップ法により製造する配線基板の層間
を接続するビアホールの形成方法としはフォトビア、レ
ーザビア、プラズマまたはサンドブラストによるもの等
いずれの形成手法をも用いることができる。なお、上記
ビアホールの層間接続には、めっきまたは導電性ペース
トによる方法を用いることができる。また、絶縁層には
熱硬化性や熱可塑性の樹脂が用いられ形態としては液
状、ペースト状またはフィルム状のものがあり各々の形
態に合わせ積層される。外層配線には、めっきまたは樹
脂付き銅箔を積層する方法や銅箔を加熱加圧成形して接
着する方法等が用いられる。いずれの製造方法や構成材
料を用いビルドアップ法により製造した配線基板も本発
明において使用が可能である。
【0036】半導体素子1の配線基板3への実装は、配
線基板3の複数の実装領域にまたがって接着フィルム4
を貼り付け、各半導体素子1のバンプ2を接着フィルム
4を介して配線基板3の被接続部31と接合および電気
的に接続することにより行う。この場合、接着フィルム
4を複数の実装領域にまたがって貼り付けることによ
り、生産性が向上する。接着フィルム4はフィルム状の
接着剤である。配線基板3上に接着フィルム4を固定
(仮圧着)し、半導体素子1のバンプ2と接着フィルム
4を固定した配線基板3を位置合わせして、加熱加圧し
てバンプ2と配線基板3の配線間で電気接続を行い、こ
れと同時に加熱により接着フィルム4の樹脂を溶融、硬
化させこの状態で固定する。このとき、バンプ2と配線
基板3は両者が接触しフィルム接着剤で固定されること
により導通が発現して半導体素子の配線基板3へのバン
プ2接続が可能となる。接着フィルム4の樹脂には、熱
可塑性樹脂、熱硬化性樹脂または熱可塑性樹脂と熱硬化
性樹脂の混合物が適用可能である。
【0037】また、接着フィルムのかわりに異方導電フ
ィルムを用いて同様にして半導体素子1と配線基板3を
接合および電気的に接続できる。異方導電フィルムとし
ては、接着剤樹脂中に導電粒子を分散させたフィルム状
の接着剤を用いる。配線基板3上に異方導電フィルム4
を固定(仮圧着)し、バンプ2を形成した半導体素子1
と異方導電フィルムを固定した配線基板を位置合わせし
て、加圧してバンプ2と配線基板3の配線間で異方導電
フィルム中の導電粒子による電気接続を行い、これと同
時に加熱により異方導電フィルムの樹脂を溶融、硬化さ
せこの状態で固定する。このとき、隣接バンプ間は、導
電粒子による導通がないため、バンプ2と配線基板3の
上下方向には導通、バンプ間の面方向には絶縁となり、
導電性に異方性が発現して半導体素子の配線基板とのバ
ンプ接続が可能となる。異方導電フィルムの導電粒子
は、例えば平均粒子径4〜6μmの平均金属(はんだ、
ニッケルなど)やプラスチック(スチレン系樹脂)等の
粒子を核とし、これにめっき等でニッケルや金の導電層
を設けたものが、また、接着剤樹脂には、熱可塑性樹
脂、熱硬化性樹脂または熱可塑性樹脂と熱硬化性樹脂の
混合物が適用可能である。
【0038】接着フィルム(異方導電フィルム)による
実装ではワイヤがないため、樹脂封止によって半導体素
子と配線基板とを接続したワイヤが流されることによる
隣接のワイヤ同士が短絡する問題や、ワイヤボンドを用
いて製造する半導体装置は実装した半導体素子の周囲の
配線基板側にワイヤボンド接続のための配線が必要であ
るため半導体装置の小形化ができないという問題が解決
できる。また、アンダーフィルも不要なため生産効率が
向上する。更に、配線基板3に配線基板とほぼ同一形状
の接着フィルム(異方導電フィルム)4を一括で貼り付
け、接着フィルム(異方導電フィルム)を介して複数の
半導体素子1を配線基板3と接合および電気的に接続す
ることにより、接着フィルム(異方導電フィルム)4を
配線基板3に貼る回数が低減でき、また、接着フィルム
(異方導電フィルム)4を半導体素子1の形状に切断す
る必要がないため生産効率が飛躍的に向上する。従来の
半導体素子に対応した単位毎に分割するためのスリット
や切り込みが形成された配線基板では、接着フィルム
(異方導フィルム)がスリットや切り込みから流れ出て
しまったり、スリットや切り込み上の接着フィルム(異
方導フィルム)が分割できないという問題があるため、
この方式を用いることができない。
【0039】配線基板3への導電性ボールの接合は、導
電性ボールにはんだボールを用いて行う。はんだボール
の接合は、フラックスを配線基板のはんだボールの搭載
位置に塗布し、はんだボールを配線基板に塗布したフラ
ックスで仮固定した後、はんだリフロー炉でリフローす
ることにより行う。導電性ボール材質としては、錫―鉛
系のはんだ、錫―銀系、錫―ビスマス系、錫―亜鉛系等
の鉛フリーはんだ等の各種導電性材料が使用可能である
が、融点が低く低温での配線基板への接合が可能であ
り、また接続信頼性も高いため、錫―鉛系のはんだが好
ましい。導電性ボールの接合方法としては、導電性ボー
ルまたは配線基板にフラックスを塗布し配線基板に仮固
定してリフローする方法または配線基板に印刷法により
導電ペースト塗布後リフローする方法など各種の製造方
法が適用可能である。
【0040】本実施の形態における半導体素子1に対応
した単位毎への切断分割は、配線基板3のはんだボール
側を粘着フィルムに貼り付け、配線基板3を固定してダ
イシングソーを用い切削により行ったが、粘着フィルム
による固定は、配線基板のはんだボール側、半導体素子
側どちらでも固定可能である。粘着フィルムは、配線基
板を切断時にしっかり固定するため、粘着力は400g
f/cm以上が好ましい。粘着力が400gf/cm未
満であると切断時に配線基板がずれ、加工精度が低下す
る。また、切断後は切断した半導体装置から粘着フィル
ムが取り外しやすいように、紫外線照射により粘着力が
低下するものが好ましい。上記切断分割に用いる装置
は、切削により配線基板と接着フィルムを切断分割でき
る装置であれば特に制限はないが、既存の装置では、加
工性、加工精度の観点からダイシングソーによる切断分
割が好ましい。ダイシングソーのブレード(材質、厚
さ)やブレードの回転速度および送り速度を最適化する
ことにより、半導体素子や配線基板へのダメージが少な
く切断分割が可能である。また、ダイシングソーは切削
位置精度が高いため、スリットや切り込みを利用して分
割する場合に比べ、切断位置と半導体素子との間隔を狭
くすることでき、半導体装置の外形を半導体素子の外形
とほぼ同一に切断分割が可能である。
【0041】半導体素子に対応した単位毎への分割を切
削により行うことには以下の効果がある。 (1)半導体素子を接着フィルムまたは異方導電フィル
ムで実装した配線基板を半導体素子に対応した単位毎に
分割するためのスリットや切り込みの加工が不要なた
め、配線基板の加工時間、加工費が減少する。 (2)スリットや切り込みの加工がないため、半導体実
装のための配線基板の有効面積が増加する。 (3)分割時に半導体素子や配線基板へのダメージが少
なく半導体装置の信頼性が向上する。 (4)切断位置と半導体素子との間隔を狭くすることで
き、半導体装置の外形を半導体素子の外形とほぼ同一に
でき半導体装置の小形化が可能となる。
【0042】実施の形態2.上記実施の形態1におい
て、導電性ボールを接合する前に、配線基板をダイシン
グソーにより切断する以外は実施の形態1と同様にして
半導体装置を製造する。本実施の形態においては、ダイ
シングソーによる切断時に、配線基板3の半導体素子1
が接合されていない側の平面を粘着フィルムで固定でき
るため、切削による加工精度が向上する。
【0043】実施の形態3.図2(a)〜(g)は、本
発明の第3の実施の形態の半導体装置の製造方法を工程
順に示す説明図であり、図中、6はウエハである。ま
ず、ウエハ6上にバンプ2を形成する{図2(a)}。
次に、ウエハ6のバンプ2上に接着フィルム4を貼り付
ける{図2(b)}。その後、上記ウエハ6を接着フィ
ルム4と共に半導体素子1に対応した単位毎に切断分割
する{図2(c)}。また、半導体素子1を実装する配
線基板3として、半導体素子1の実装領域が2個以上連
なったものを形成する。上記実装領域として、一方の面
に半導体素子1のバンプ2を接続する被接続部31を含
む配線を設け、他方の面に上記被接続部31と電気的に
接続し、導電性ボール5を接続する被接続部32を含む
配線を設ける{図2(d)}。次に、上記分割された2
個以上の半導体素子1のバンプ2を上記接着フィルムを
介して配線基板3の被接続部31と接合および電気的に
接続する{図2(e)}。次に、配線基板3の被接続部
32に導電性ボール5を接合し{図2(f)}、最後に
配線基板3を半導体素子に対応した単位毎に切削により
切断分割して半導体装置を製造する{図2(g)}。
【0044】本実施の形態ではバンプ2を金バンプをめ
っき法でウエハ上に形成する。バンプの材質としては、
鉛―錫系はんだや金など各種の導電性の金属が適用可能
である。ウエハ上へのバンプ形成はめっき法または蒸着
法等の各種の形成方法が適用可能である。
【0045】また、本実施の形態ではバンプ2が形成さ
れたウエハ6に接着フィルムを貼り付けているが、接着
フィルムのかわりに異方導電フィルムを用いて同様にウ
エハ上に貼り付けることができる。接着フィルムまたは
異方導電フィルムは第1の実施の形態と同様のものが使
用可能である。特に、ウエハ6にウエハとほぼ同一形状
の接着フィルム4を一括で貼り付け、図2(c)に示す
ように、接着フィルムを貼り付けたウエハ6を半導体素
子1に対応した単位毎に切断分割することにより、接着
フィルムの切断が半導体素子への分割と同時に行えるた
め、接着フィルムを配線基板に貼る回数が低減でき、接
着フィルムを半導体素子の形状に切断する必要がないた
め生産効率が飛躍的に向上する。
【0046】ウエハおよび接着フィルムの半導体素子に
対応した単位毎への切断分割はダイシングソーを用い行
う。ダイシングソーのブレード(材質、厚さ)やブレー
ドの回転速度および送り速度を最適化することにより通
常のウエハを半導体素子に分割するのと同様に分割が可
能である。
【0047】次に、接着フィルムとともに分割された半
導体素子1のバンプ2を、この接着フィルムを介して配
線基板の被接続部31に接合および電気的に接続する。
以後の製造工程は実施の形態1と同様にして半導体装置
を製造する。
【0048】実施の形態4.上記実施の形態3におい
て、導電性ボール5を接合する前に、配線基板をダイシ
ングソーにより切断する以外は実施の形態3と同様にし
て半導体装置を製造する。本実施の形態においては、ダ
イシングソーによる切断時に、配線基板3の半導体素子
1が接合されていない側の平面を粘着フィルムで固定で
きるため、切削による加工精度が向上する。
【0049】実施の形態5.図3(a)および(b)は
本発明の第5の実施の形態に係わる半導体装置の製造方
法における樹脂封止の工程を工程順に示す説明図で、半
導体素子を樹脂封止する場合である。この場合、半導体
素子が封止樹脂で保護されるため半導体装置の信頼性が
向上する。樹脂封止は、ディスペンス法、トランスファ
ー成形法または印刷法が適用可能であるが、特に、生産
効率、封止樹脂の種類の選択の自由度または樹脂封止後
の形状精度の観点からトランスファー成型法が好まし
く、生産効率、樹脂封止のための装置や印刷マスク等の
治具の製造コストや期間の観点から印刷法が好ましい。
図3はトランスファー成形法により樹脂封止を行った場
合である。図中、7は金型、8はキャビティである。
【0050】上記実施の形態1において、図1(a)〜
(d)のようにして、2個以上の半導体素子1のバンプ
2を接着フィルム4を介して配線基板3の被接続部31
と接合および電気的に接続する。その後、封止樹脂成型
用の金型7を設置したトランスファー成形機の金型7上
に、複数の半導体素子1を実装した上記配線基板3を固
定後、封止樹脂9を加熱加圧してキャビティ8内に注入
して複数の半導体素子1を一括で樹脂封止する{図3
(a)}。次に、金型7から樹脂封止された配線基板3
を取り出し、封止樹脂9の後硬化を行い{図3
(b)}、その後の工程は第1の実施の形態と同様にし
て半導体装置を製造する。
【0051】特に、図3に示すように、複数の半導体素
子1が金型7の同一キャビティ8に入る金型形状とする
ことにより、半導体素子形状に関係なく同一の金型で成
形が可能となり、従来の半導体素子形状毎での金型製造
や金型交換が不要となり、コストの大幅な低減と生産効
率の向上が可能となる。従来の半導体素子に対応した単
位毎に分割するためのスリットや切り込みが形成された
配線基板では、封止樹脂がスリットや切り込みから流れ
出てしまったり、半導体素子に対応した単位毎にを分割
できない問題があるため、この方式を用いることができ
なかった。
【0052】図4(a)および(b)は本発明の第5の
実施の形態に係わる半導体装置の製造方法における樹脂
封止を印刷法により行う樹脂封止の工程を工程順に示す
説明図である。図中、10は印刷用マスク、11はスキ
ージ、100は配線基板3を固定するためのテーブルで
ある。上記実施の形態1において、図1(a)〜(d)
のようにして、2個以上の半導体素子1のバンプ2を接
着フィルム4を介して配線基板3の被接続部31に接合
し電気的に接続する。この配線基板3をテーブル100
に固定し、所定形状の貫通穴が開設された印刷用マスク
10を配線基板3に固定して、封止樹脂9を貫通穴を充
填するようにスキージ11で印刷して樹脂封止する{図
3(a)}。次に、印刷用マスク10を除去した後、封
止樹脂9を硬化し{図3(b)}、その後の工程は第1
の実施の形態と同様にして半導体装置を製造する。
【0053】特に、図4に示すように、複数の半導体素
子が印刷用マスクの同一の貫通穴に入る形状とすること
により、半導体素子形状に関係なく同一の印刷用マスク
で印刷が可能となり、従来の半導体素子形状毎での印刷
用マスク製造や、また印刷用マスク交換が不要となり、
コストの大幅な低減と生産効率の向上が可能となる。従
来の半導体素子に対応した単位毎に分割するためのスリ
ットや切り込みが形成された配線基板では、封止樹脂が
スリットや切り込みから流れ出てしまったり、半導体素
子に対応した単位毎に分割できない問題があるため、こ
の方式を用いることができなかった。
【0054】封止樹脂は、主マトリクス樹脂としてエポ
キシ樹脂を含むことが好ましい。エポキシ樹脂は安価で
かつ成形性や加熱による硬化性が良好で生産効率や生産
歩留まりが向上する。また、エポキシ樹脂硬化物は耐環
境性も良好のため半導体装置の信頼性が向上する。エポ
キシ樹脂としてはテトラメチルビフェニル型エポキシ樹
脂、シクロペンタジエン型エポキシ樹脂、フェノールノ
ボラック型エポキシ樹脂、クレゾールノボラック型エポ
キシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェ
ノールF型エポキシ樹脂またはナフタレン型エポキシ樹
脂等があり、単独またはその混合物があげられる。エポ
キシ樹脂の硬化剤としては、トランスファー成形用の場
合は、フェノール樹脂系が半導体装置の耐湿信頼性の観
点から好ましい。印刷用の場合は、酸無水物系、アミン
系が低粘度化の観点から好ましい。また、封止樹脂は充
填材としてシリカを含むことが、封止樹脂硬化物の強度
向上や低熱膨張化の観点から好ましい。シリカを封止樹
脂に充填することにより封止樹脂硬化物と配線基板や半
導体素子との熱膨張係数の差が小さくでき、樹脂封止後
の配線基板の反りが低減できる。配線基板の反りが低減
できることにより、配線基板への導電性ボールの接合や
半導体装置への切削による分割において精度や生産歩留
まりが向上する。シリカ充填材の量は封止樹脂中の80
重量パーセント以上が反り低減の観点から好ましい。8
0重量パーセント未満では、配線基板の反り低減が十分
でなく、配線基板への導電性ボールの接合や半導体装置
への切削による分割において精度や生産歩留まりが低下
する。
【0055】実施の形態6.上記実施の形態5におい
て、導電性ボールを接合してから樹脂封止する以外は実
施の形態5と同様にして半導体装置を製造する。樹脂封
止前に導電性ボールを接合するため、樹脂封止による基
板反りがなく、導電性ボールの接合精度や生産歩留まり
が向上する。半導体素子が封止樹脂で保護されるため半
導体装置の信頼性が向上する。
【0056】実施の形態7.実施の形態3において、図
2(a)〜(e)のようにして、2個以上の半導体素子
1のバンプ2を接着フィルム4を介して配線基板3の被
接続部31と接合および電気的に接続する。その後、実
施の形態5と同様にして樹脂を封止して半導体装置を製
造する。この場合、半導体素子が封止樹脂で保護される
ため半導体装置の信頼性が向上する。
【0057】実施の形態8.実施の形態7において、導
電性ボールを接合してから樹脂封止する以外は実施の形
態7と同様にして半導体装置を製造する。樹脂封止前
に、導電性ボールを接合するため、樹脂封止による基板
反りがなく、導電性ボールの接合精度や生産歩留まりが
向上する。この場合、半導体素子が封止樹脂で保護され
るため半導体装置の信頼性が向上する。
【0058】
【実施例】実施例1.外形11.0mm×11.0m
m、厚さ0.3mmの半導体素子のアルミパッド上に金
バンプをワイヤボンダ装置を用いて形成した。配線基板
は耐熱ガラスエポキシ基板{商品名:HHR,三菱電機
(株)製}を用いサブトラクティブ法で配線を形成し
た。なお、半導体素子を実装する周囲に分割のためのス
リットや切り込みの加工は形成しなかった。外形60.
0mm×60.0mm、板厚は0.4mmとし、配線上
には金めっきを施し、半導体搭載個所を16個所設け
た。異方導電フィルム{(商品名:フリップタップ,日
立化成(株)製}を、57.0mm×57.0mmに切
断して上記配線基板に仮接着した。バンプを形成した半
導体素子を200℃―20秒の条件でチップマウンター
装置を用い、異方導電フィルムを介して配線基板と接合
および電気的に接続した。はんだボールは半導体素子を
異方導電フィルムで接合した配線基板にボールマウンタ
ー装置で搭載した。その後、リフロー炉を通過させ、は
んだボールを溶融させ配線基板と接合した。半導体素子
に対応した単位毎への切断分割は、ダイシングソー{商
品名:DAD690,(株)ディスコ製}を用い、配線
基板および異方導電フィルムを切削により行った。ダイ
シングソーのブレードはNBC―ZB―1100(商品
名:(株)ディスコ製}を用いた。加工条件は、送り速
度5.0mm/秒、回転速度20000回転/分とし
た。切断後の外形は11.2mm×11.2mmであ
り、ほぼ半導体素子と同等の外形に切断可能であった。
また、切断のダメージによる界面剥離等の不良発生は見
られなかった。
【0059】
【発明の効果】本発明の第1の半導体装置の製造方法
は、半導体素子にバンプを形成する第1の工程、一方の
面に第1の被接続部を含む配線と他方の面に上記第1の
被接続部と電気的につながった第2の被接続部を含む配
線とを有する半導体素子の実装領域を複数個備えた配線
基板を得る第2の工程、接着フィルムを上記複数の実装
領域にまたがって接着する第3の工程、上記各半導体素
子のバンプと各上記第1の被接続部とを上記接着フィル
ムを介して電気的に接続する第4の工程、および上記配
線基板を上記実装領域毎に切削により切断分割する第5
の工程を備えた方法であり、生産効率の向上と半導体装
置の小形化が可能であるという効果がある。
【0060】本発明の第2の半導体装置の製造方法は、
上記第1の半導体装置の製造方法における第5の工程の
後に、上記第2の被接続部に導電性ボールを接合する工
程を施す方法であり、生産効率の向上と半導体装置の小
形化が可能であるという効果がある。
【0061】本発明の第3の半導体装置の製造方法は、
上記第1の半導体装置の製造方法における第4の工程の
後で第5の工程の前に、上記第2の被接続部に導電性ボ
ールを接合する工程を施す方法であり、生産効率の向上
と半導体装置の小形化が可能であるという効果がある。
【0062】本発明の第4の半導体装置の製造方法は、
上記第3の半導体装置の製造方法におけるボールを形成
する工程後で第5の工程の前に、上記複数の実装領域に
またがって半導体素子を樹脂封止し、硬化する工程を施
す方法であり、生産効率の向上と半導体装置の小形化と
信頼性の向上という効果がある。
【0063】本発明の第5の半導体装置の製造方法は、
上記第3の半導体装置の製造方法における第4の工程の
後でボールを形成する工程の前に、上記複数の実装領域
にまたがって半導体素子を樹脂封止し、硬化する工程を
施す方法であり、生産効率の向上と半導体装置の小形化
と信頼性の向上という効果がある。
【0064】本発明に係る第6の半導体装置の製造方法
は、ウエハ上にバンプを形成する第1の工程、上記バン
プを覆うように接着フィルムを接着する第2の工程、上
記ウエハを半導体素子に対応した単位毎に切断分割する
第3の工程、一方の面に第1の被接続部を含む配線と他
方の面に上記第1の被接続部と電気的につながった第2
の被接続部とを含む配線を有する半導体素子の実装領域
を複数個備えた配線基板を得る第4の工程、上記各半導
体素子のバンプと各上記第1の被接続部とを上記接着フ
ィルムを介して電気的に接続する第5の工程、および上
記配線基板を上記実装領域毎に切削により切断分割する
第6の工程を備えた方法であり、生産効率のさらなる向
上と半導体装置の小形化という効果がある。
【0065】本発明に係る第7の半導体装置の製造方法
は、上記第6の半導体装置の製造方法における第6の工
程の後に、上記第2の被接続部に導電性ボールを接合す
る工程を施す方法であり、生産効率のさらなる向上と半
導体装置の小形化という効果がある。
【0066】本発明に係る第8の半導体装置の製造方法
は、上記第6の半導体装置の製造方法における第5の工
程の後で第6の工程の前に、上記第2の被接続部に導電
性ボールを接合する工程を施す方法であり、生産効率の
さらなる向上と半導体装置の小形化という効果がある。
【0067】本発明に係る第9の半導体装置の製造方法
は、上記第8の半導体装置の製造方法におけるボールを
形成する工程後で第6の工程の前に、上記複数の実装領
域にまたがって半導体素子を樹脂封止し、硬化する工程
を施す方法であり、生産効率のさらなる向上と半導体装
置の小形化と信頼性の向上という効果がある。
【0068】本発明に係る第10の半導体装置の製造方
法は、上記第8の半導体装置の製造方法における第5の
工程の後でボールを形成する工程の前に、上記複数の実
装領域にまたがって半導体素子を樹脂封止し、硬化する
工程を施す方法であり、生産効率のさらなる向上と半導
体装置の小形化と信頼性の向上という効果がある。
【0069】本発明に係る第11の半導体装置の製造方
法は、上記第1ないし第10のいずれかの半導体装置の
製造方法において、切削による切断分割をダイシングソ
ーにより行う方法であり、生産効率の向上と半導体装置
の小形化という効果がある。
【0070】本発明に係る第1の半導体装置は、上記第
1ないし第11のいずれかの半導体装置の製造方法によ
り製造されたもので、小形化が可能であるという効果が
ある。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態の半導体装置の製
造方法を工程順に示す説明図である。
【図2】 本発明の第3の実施の形態の半導体装置の製
造方法を工程順に示す説明図である。
【図3】 本発明の第5の実施の形態に係わる半導体装
置の製造方法における樹脂封止の工程を工程順に示す説
明図である。
【図4】 本発明の第5の実施の形態に係わる半導体装
置の製造方法における樹脂封止の工程を工程順に示す説
明図である。
【図5】 従来の半導体装置の製造方法を工程順に示す
説明図である。
【図6】 従来の半導体装置の製造方法を工程順に示す
説明図である。
【図7】 従来の半導体装置の製造方法を工程順に示す
説明図である。
【符号の説明】
1 半導体素子、2 バンプ、3 配線基板、4 接着
フィルム、5 導電性ボール、6 ウエハ、9 封止樹
脂。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩木 賢典 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 4M105 AA02 AA07 AA19 FF01 GG17 GG19 5F061 AA01 BA04 CA04 CA10 CA21 CA22 CB03 CB13

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子にバンプを形成する第1の工
    程、一方の面に第1の被接続部を含む配線と他方の面に
    上記第1の被接続部と電気的につながった第2の被接続
    部を含む配線とを有する半導体素子の実装領域を複数個
    備えた配線基板を得る第2の工程、接着フィルムを上記
    複数の実装領域にまたがって接着する第3の工程、上記
    各半導体素子のバンプと各上記第1の被接続部とを上記
    接着フィルムを介して電気的に接続する第4の工程、お
    よび上記配線基板を上記実装領域毎に切削により切断分
    割する第5の工程を備えた半導体装置の製造方法。
  2. 【請求項2】 第5の工程の後に、上記第2の被接続部
    に導電性ボールを接合する工程を施すことを特徴とする
    請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】 第4の工程の後で第5の工程の前に、上
    記第2の被接続部に導電性ボールを接合する工程を施す
    ことを特徴とする請求項1に記載の半導体装置の製造方
    法。
  4. 【請求項4】 ボールを形成する工程の後で第5の工程
    の前に、上記複数の実装領域にまたがって半導体素子を
    樹脂封止し、硬化する工程を施すことを特徴とする請求
    項3に記載の半導体装置の製造方法。
  5. 【請求項5】 第4の工程の後でボールを形成する工程
    の前に、上記複数の実装領域にまたがって半導体素子を
    樹脂封止し、硬化する工程を施すことを特徴とする請求
    項3に記載の半導体装置の製造方法。
  6. 【請求項6】 ウエハ上にバンプを形成する第1の工
    程、上記バンプを覆うように接着フィルムを接着する第
    2の工程、上記ウエハを半導体素子に対応した単位毎に
    切断分割する第3の工程、一方の面に第1の被接続部を
    含む配線と他方の面に上記第1の被接続部と電気的につ
    ながった第2の被接続部とを含む配線を有する半導体素
    子の実装領域を複数個備えた配線基板を得る第4の工
    程、上記各半導体素子のバンプと各上記第1の被接続部
    とを上記接着フィルムを介して電気的に接続する第5の
    工程、および上記配線基板を上記実装領域毎に切削によ
    り切断分割する第6の工程を備えた半導体装置の製造方
    法。
  7. 【請求項7】 第6の工程の後に、上記第2の被接続部
    に導電性ボールを接合する工程を施すことを特徴とする
    請求項6に記載の半導体装置の製造方法。
  8. 【請求項8】 第5の工程の後で第6の工程の前に、上
    記第2の被接続部に導電性ボールを接合する工程を施す
    ことを特徴とする請求項6に記載の半導体装置の製造方
    法。
  9. 【請求項9】 ボールを形成する工程の後で第6の工程
    の前に、上記複数の実装領域にまたがって半導体素子を
    樹脂封止し、硬化する工程を施すことを特徴とする請求
    項8に記載の半導体装置の製造方法。
  10. 【請求項10】 第5の工程の後でボールを形成する工
    程の前に、上記複数の実装領域にまたがって半導体素子
    を樹脂封止し、硬化する工程を施すことを特徴とする請
    求項8に記載の半導体装置の製造方法。
  11. 【請求項11】 切削による切断分割はダイシングソー
    により行うことを特徴とする請求項1ないし請求項10
    のいずれかに記載の半導体装置の製造方法。
  12. 【請求項12】 請求項1ないし請求項11のいずれか
    に記載の半導体装置の製造方法により製造された半導体
    装置。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001237268A (ja) * 2000-02-22 2001-08-31 Nec Corp 半導体素子の実装方法及び製造装置
JP2001267458A (ja) * 2000-03-22 2001-09-28 New Japan Radio Co Ltd セラミック集合基板、これを用いた半導体装置及びその製造方法
JP2001326304A (ja) * 2000-05-15 2001-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2002026250A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法
JP2002170901A (ja) * 2000-11-16 2002-06-14 Texas Instruments Inc 半導体集積回路デバイスおよびその組立て方法
JP2002252303A (ja) * 2001-02-02 2002-09-06 Texas Instruments Inc 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
WO2002069401A1 (fr) * 2001-02-28 2002-09-06 Sony Corporation Appareil semi-conducteur, procede de fabrication et appareil electronique
JP2003318234A (ja) * 2002-02-25 2003-11-07 Sony Corp 電子部品および電子部品の製造方法
JP2005050881A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板およびその製造方法、電気装置、並びにその実装構造
JP2005101507A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品実装体の製造方法及び電気光学装置の製造方法
JP2007115774A (ja) * 2005-10-18 2007-05-10 Nec Electronics Corp 半導体装置の製造方法
US7521799B2 (en) 2005-04-19 2009-04-21 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
JP2010251346A (ja) * 2009-04-10 2010-11-04 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2011044747A (ja) * 2010-11-29 2011-03-03 Renesas Electronics Corp 半導体装置の製造方法
JP2021007141A (ja) * 2019-06-27 2021-01-21 立昌先進科技股▲分▼有限公司 パッチ式で単粒小サイズ、及び配列型のチップ半導体ユニットに用いる封入方法
CN112911810A (zh) * 2021-01-19 2021-06-04 潍坊歌尔微电子有限公司 Pcb的切割方法及传感器封装结构

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001237268A (ja) * 2000-02-22 2001-08-31 Nec Corp 半導体素子の実装方法及び製造装置
JP2001267458A (ja) * 2000-03-22 2001-09-28 New Japan Radio Co Ltd セラミック集合基板、これを用いた半導体装置及びその製造方法
JP2001326304A (ja) * 2000-05-15 2001-11-22 Toshiba Corp 半導体装置及びその製造方法
JP2002026250A (ja) * 2000-07-12 2002-01-25 Denso Corp 積層回路モジュールの製造方法
JP2002170901A (ja) * 2000-11-16 2002-06-14 Texas Instruments Inc 半導体集積回路デバイスおよびその組立て方法
JP2002252303A (ja) * 2001-02-02 2002-09-06 Texas Instruments Inc 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
EP1229577A3 (en) * 2001-02-02 2005-02-02 Texas Instruments Incorporated Flip chip semiconductor device in a moulded chip scale package (csp) and method of assembly
WO2002069401A1 (fr) * 2001-02-28 2002-09-06 Sony Corporation Appareil semi-conducteur, procede de fabrication et appareil electronique
JP2002261190A (ja) * 2001-02-28 2002-09-13 Sony Corp 半導体装置、その製造方法及び電子機器
US6794739B2 (en) 2001-02-28 2004-09-21 Sony Corporation Semiconductor device, process for production thereof, and electronic equipment
JP2003318234A (ja) * 2002-02-25 2003-11-07 Sony Corp 電子部品および電子部品の製造方法
JP2005050881A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板およびその製造方法、電気装置、並びにその実装構造
JP2005101507A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品実装体の製造方法及び電気光学装置の製造方法
CN100374912C (zh) * 2003-08-21 2008-03-12 精工爱普生株式会社 电子部件安装体的制造方法
US9496153B2 (en) 2005-04-19 2016-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9299681B2 (en) 2005-04-19 2016-03-29 Renesas Electronics Corporation Semiconductor device and method of manufacturing
US7791204B2 (en) 2005-04-19 2010-09-07 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US10714415B2 (en) 2005-04-19 2020-07-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10283444B2 (en) 2005-04-19 2019-05-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8018066B2 (en) 2005-04-19 2011-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8314495B2 (en) 2005-04-19 2012-11-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8575757B2 (en) 2005-04-19 2013-11-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8581410B2 (en) 2005-04-19 2013-11-12 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8822269B2 (en) 2005-04-19 2014-09-02 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8928147B2 (en) 2005-04-19 2015-01-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US7521799B2 (en) 2005-04-19 2009-04-21 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US9831166B2 (en) 2005-04-19 2017-11-28 Renesas Electronics Corporation Semiconductor device
US9576890B2 (en) 2005-04-19 2017-02-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2007115774A (ja) * 2005-10-18 2007-05-10 Nec Electronics Corp 半導体装置の製造方法
JP2010251346A (ja) * 2009-04-10 2010-11-04 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2011044747A (ja) * 2010-11-29 2011-03-03 Renesas Electronics Corp 半導体装置の製造方法
JP2021007141A (ja) * 2019-06-27 2021-01-21 立昌先進科技股▲分▼有限公司 パッチ式で単粒小サイズ、及び配列型のチップ半導体ユニットに用いる封入方法
JP7017192B2 (ja) 2019-06-27 2022-02-08 立昌先進科技股▲分▼有限公司 パッチ式で単粒小サイズ、及び配列型のチップ半導体ユニットに用いる封入方法
CN112911810A (zh) * 2021-01-19 2021-06-04 潍坊歌尔微电子有限公司 Pcb的切割方法及传感器封装结构
CN112911810B (zh) * 2021-01-19 2023-04-25 潍坊歌尔微电子有限公司 Pcb的切割方法及传感器封装结构

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