JP2010251346A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010251346A JP2010251346A JP2009095790A JP2009095790A JP2010251346A JP 2010251346 A JP2010251346 A JP 2010251346A JP 2009095790 A JP2009095790 A JP 2009095790A JP 2009095790 A JP2009095790 A JP 2009095790A JP 2010251346 A JP2010251346 A JP 2010251346A
- Authority
- JP
- Japan
- Prior art keywords
- sealing resin
- wiring board
- chip
- semiconductor device
- chip mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
Abstract
【解決手段】チップ実装領域Aを備えた配線基板10の上に、チップ実装領域Aの上にマスク材30の開口部30が配置された該マスク材30を形成する工程と、配線基板10上のうち少なくともチップ実装領域Aに封止用樹脂材50を形成する工程と、封止用樹脂材50を配線基板10に熱圧着することにより、未硬化の封止樹脂53を得る工程と、マスク材30を配線基板10から剥離することにより、チップ実装領域Aに封止樹脂53を残す工程とを含む。封止樹脂53を介して半導体チップ60がフリップチップ実装される。
【選択図】図6
Description
図1〜図9は本発明の第1実施形態の半導体装置の製造方法を示す図である。図1〜図9において、上側図が平面図であり、下側図が上側図のI−Iに沿った断面図である。
図11及び図12には本発明の第2実施形態の半導体装置の製造方法を示す断面図である。第2実施形態の特徴は、マスキングテープ30の開口部30aより小さな面積の封止用樹脂材50を使用することにある。
図13及び図14は本発明の第3実施形態の半導体装置の製造方法を示す断面図である。第3実施形態の特徴は、配線基板にマスキングテープを貼付した後に、配線基板の全面に封止用樹脂材を形成する点にある。第2実施形態では、第1実施形態と同一工程についてはその詳しい説明を省略する。また、第3実施形態では断面図のみを参照して説明する。平面イメージは第1実施形態と同様である。
図15は本発明の第4実施形態の半導体装置の製造方法を示す断面図である。第4実施形態の特徴は、封止用樹脂材として液状樹脂を使用することにある。第4実施形態では、第1実施形態と同一工程については、その詳しい説明を省略する。また、第4実施形態では断面図のみを参照して説明する。平面イメージは第1実施形態と同様である。
Claims (9)
- チップ実装領域を備えた配線基板の上に、前記チップ実装領域の上にマスク材の開口部が配置された前記マスク材を形成する工程と、
前記配線基板上のうち少なくとも前記チップ実装領域に封止用樹脂材を形成する工程と、
前記封止用樹脂材を前記配線基板に熱圧着することにより、未硬化の封止樹脂を得る工程と、
前記マスク材を前記配線基板から剥離することにより、前記チップ実装領域に前記封止樹脂を残す工程とを有し、
前記チップ実装領域内の前記未硬化の封止樹脂に半導体チップがフリップチップ実装されることを特徴とする半導体装置の製造方法。 - 前記マスク材を前記配線基板から剥離する工程において、
前記マスク材上に延在して設けられた前記封止樹脂が引き裂かれて除去されることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記マスク材を前記配線基板から剥離する工程の後に、
前記半導体チップの接続パンプを前記封止樹脂に押し込むことにより、前記半導体チップを前記配線基板に前記フリップチップ実装すると共に、前記半導体チップの下側に前記封止樹脂を充填する工程と、
熱処理することにより、前記未硬化の封止樹脂を硬化させる工程とを有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記未硬化の封止樹脂を得る工程の後であって、前記マスク材を前記配線基板から剥離する工程の前に、
前記半導体チップの接続パンプを前記封止樹脂に押し込むことにより、前記半導体チップを前記配線基板に前記フリップチップ実装すると共に、前記半導体チップの下側に前記封止樹脂を充填する工程をさらに有し、
前記マスク材を前記配線基板から剥離する工程の後に、
熱処理することにより、前記未硬化の封止樹脂を硬化させる工程をさらに有することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記未硬化の封止樹脂を得る工程において、
真空雰囲気で行うことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。 - 前記封止用樹脂材は、樹脂フィルムとその上に形成されたベースフィルムとから構成されて、前記チップ実装領域に対応する大きさに切断されており、
前記マスク材を前記配線基板から剥離する工程において、
前記マスク材上に延在して設けられた前記封止樹脂が引き裂かれて除去されると共に、前記引き裂かれた封止樹脂に接着した前記ベースフィルムが前記チップ実装領域の前記封止樹脂から剥離されることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。 - 前記封止用樹脂材は、樹脂フィルムとその上に形成されたベースフィルムとから構成され、
前記封止用樹脂材を形成する工程において、
前記封止用樹脂材を前記配線基板の上に、少なくとも複数の前記チップ実装領域を連続して覆うように形成し、
前記マスク材を前記配線基板から剥離する工程において、
前記マスク材上の前記封止樹脂が引き裂かれて除去されると共に、前記引き裂かれた封止樹脂に接着した前記ベースフィルムが前記チップ実装領域の前記封止樹脂から剥離されることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。 - 前記封止用樹脂材を形成する工程において、
液状樹脂を前記配線基板の上に、少なくとも複数の前記チップ実装領域を連続して覆うように形成するか、あるいは、前記マスク材の開口部に選択的に形成することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。 - 前記マスク材を形成する工程において、
前記マスク材はマスキングテープであり、
前記開口部が設けられた前記マスキングテープが前記配線基板に貼付されるか、あるいは、前記マスキングテープが前記配線基板に貼付された後に、前記開口部が形成されることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009095790A JP5180137B2 (ja) | 2009-04-10 | 2009-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009095790A JP5180137B2 (ja) | 2009-04-10 | 2009-04-10 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010251346A true JP2010251346A (ja) | 2010-11-04 |
JP2010251346A5 JP2010251346A5 (ja) | 2012-04-05 |
JP5180137B2 JP5180137B2 (ja) | 2013-04-10 |
Family
ID=43313408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009095790A Active JP5180137B2 (ja) | 2009-04-10 | 2009-04-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5180137B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013140965A (ja) * | 2011-12-28 | 2013-07-18 | Led Engin Inc | ステンシル印刷によるダイ上部への蛍光体の堆積 |
JP2014042748A (ja) * | 2012-08-28 | 2014-03-13 | Glory Ltd | 各台装置、遊技システム及び遊技媒体管理方法 |
US20140170810A1 (en) * | 2012-12-18 | 2014-06-19 | Shinko Electric Industries Co., Ltd. | Method of manufacturing semiconductor device |
JP6232633B1 (ja) * | 2017-03-03 | 2017-11-22 | 山栄化学株式会社 | 部品の実装方法 |
JP2018148198A (ja) * | 2017-09-29 | 2018-09-20 | 山栄化学株式会社 | 活性樹脂組成物及びクリーム半田、並びにプリント配線板 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000022040A (ja) * | 1998-07-07 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000100875A (ja) * | 1998-09-24 | 2000-04-07 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法並びに製造装置 |
JP2007250573A (ja) * | 2006-03-13 | 2007-09-27 | Seiko Epson Corp | 半導体装置の製造方法 |
-
2009
- 2009-04-10 JP JP2009095790A patent/JP5180137B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000022040A (ja) * | 1998-07-07 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000100875A (ja) * | 1998-09-24 | 2000-04-07 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法並びに製造装置 |
JP2007250573A (ja) * | 2006-03-13 | 2007-09-27 | Seiko Epson Corp | 半導体装置の製造方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013140965A (ja) * | 2011-12-28 | 2013-07-18 | Led Engin Inc | ステンシル印刷によるダイ上部への蛍光体の堆積 |
JP2014042748A (ja) * | 2012-08-28 | 2014-03-13 | Glory Ltd | 各台装置、遊技システム及び遊技媒体管理方法 |
US20140170810A1 (en) * | 2012-12-18 | 2014-06-19 | Shinko Electric Industries Co., Ltd. | Method of manufacturing semiconductor device |
JP2014140021A (ja) * | 2012-12-18 | 2014-07-31 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
US9048331B2 (en) | 2012-12-18 | 2015-06-02 | Shinko Electric Industries Co., Ltd. | Method of manufacturing semiconductor device |
JP6232633B1 (ja) * | 2017-03-03 | 2017-11-22 | 山栄化学株式会社 | 部品の実装方法 |
JP2018144101A (ja) * | 2017-03-03 | 2018-09-20 | 山栄化学株式会社 | 部品の実装方法 |
JP2018148198A (ja) * | 2017-09-29 | 2018-09-20 | 山栄化学株式会社 | 活性樹脂組成物及びクリーム半田、並びにプリント配線板 |
Also Published As
Publication number | Publication date |
---|---|
JP5180137B2 (ja) | 2013-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5410660B2 (ja) | 配線基板及びその製造方法と電子部品装置及びその製造方法 | |
JP4866268B2 (ja) | 配線基板の製造方法及び電子部品装置の製造方法 | |
TWI413223B (zh) | 嵌埋有半導體元件之封裝基板及其製法 | |
JP5064288B2 (ja) | 半導体装置の製造方法 | |
US7790515B2 (en) | Semiconductor device with no base member and method of manufacturing the same | |
US8334174B2 (en) | Chip scale package and fabrication method thereof | |
JP2011082287A (ja) | 半導体装置及びその製造方法 | |
JP2010118373A (ja) | 半導体装置の製造方法 | |
US7936061B2 (en) | Semiconductor device and method of manufacturing the same | |
JP5180137B2 (ja) | 半導体装置の製造方法 | |
TW201413841A (zh) | 晶片封裝基板和結構及其製作方法 | |
JPWO2011030542A1 (ja) | 電子部品モジュールおよびその製造方法 | |
JP6196893B2 (ja) | 半導体装置の製造方法 | |
JP2009182202A (ja) | 半導体装置の製造方法 | |
JP2005340450A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2020004926A (ja) | 配線基板及び配線基板の製造方法 | |
JP2013030808A (ja) | 配線基板製造用の仮基板及びその製造方法 | |
TWI512924B (zh) | 基板結構及其製作方法 | |
JP2003133366A (ja) | 半導体装置及びその製造方法 | |
JP2011082404A (ja) | 半導体装置の製造方法 | |
JP5238593B2 (ja) | 半導体パッケージの製造方法 | |
JP2013165157A (ja) | 半導体装置の製造方法 | |
JP5794853B2 (ja) | 半導体装置の製造方法 | |
JP2010021392A (ja) | 半導体装置及びその製造方法 | |
JP7163162B2 (ja) | 半導体パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110606 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120220 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121225 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130110 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5180137 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |