JP6196893B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
従来、配線基板と、その配線基板にフリップチップ実装された半導体チップとを有する半導体装置が知られている。このような半導体装置では、半導体チップが配線基板にフリップチップ実装された後に、半導体チップの周囲に樹脂が塗布され、毛細管現象を利用して半導体チップと配線基板との隙間に封止樹脂が充填される。
また、近年では、工程削減などを目的として、半導体チップを実装する前に配線基板の上に未硬化の封止樹脂を予め形成しておき、半導体チップの接続バンプを封止樹脂に押し込むことにより、半導体チップをフリップチップ実装して封止する先封止技術が提案されている（例えば、特許文献１参照）。以下に、先封止技術を利用した半導体装置の製造方法の一例を説明する。
まず、図１７（ａ）に示すような配線基板９０を準備する。配線基板９０の基板本体９１の上面には、半導体チップが実装されるチップ実装領域Ａ１に配線パターン９２が形成されるとともに、配線パターン９２を露出させる開口部９３Ｘを有するソルダレジスト層９３が形成されている。次に、図１７（ｂ）に示す工程では、チップ実装領域Ａ１に対応する部分に開口部９４Ｘが形成されたマスキングテープ９４をソルダレジスト層９３上に貼付する。
続いて、図１７（ｃ）に示す工程では、マスキングテープ９４の開口部９４Ｘよりも一回り大きい開口部９５Ｘを有する振込治具９５をマスキングテープ９４上に仮接着する。また、図１７（ｃ）に示す工程では、未硬化の樹脂フィルム９６Ａと、その樹脂フィルム９６Ａ上に形成された支持フィルム９６Ｂとを有する封止用樹脂材９６を準備する。次いで、チップ実装領域Ａ１に概ね対応する大きさに切断された複数の封止用樹脂材９６を振込治具９５の上に配置し、配線基板９０を振動させることにより、封止用樹脂材９６を振込治具９５の開口部９５Ｘに振り込んで配置する。
次に、図１７（ｄ）に示す工程では、各封止用樹脂材９６を配線基板９０に熱圧着し、各チップ実装領域Ａ１に形成された配線パターン９２及び基板本体９１を被覆する未硬化の封止樹脂９６Ｃを形成する。続いて、図１８（ａ）に示す工程では、マスキングテープ９４を配線基板９０から引き剥がす。このとき、マスキングテープ９４の上に形成された封止樹脂９６Ｃが引き裂かれて除去され、その封止樹脂９６Ｃに接着された支持フィルム９６Ｂがチップ実装領域Ａ１の封止樹脂９６Ｃから剥離される。
次いで、図１８（ｂ）及び図１８（ｃ）に示す工程では、半導体チップ９７の接続バンプ９８を封止樹脂９６Ｃに押し込み、接続バンプ９８を配線基板９０の配線パターン９２にフリップチップ接合し、封止樹脂９６Ｃを硬化させる。これにより、配線基板９０上に半導体チップ９７がフリップチップ実装され、半導体チップ９７と配線基板９０との間に封止樹脂９６Ｃが充填された半導体装置を製造することができる。
特開２０１０−２５１３４６号公報
ところが、上記製造方法では、マスキングテープ９４を配線基板９０から引き剥がす際に、チップ実装領域Ａ１に残される封止樹脂９６Ｃが損傷してしまう場合がある。例えば、マスキングテープ９４を室温で引き剥がした場合には、封止樹脂９６Ｃが硬く脆いため、マスキングテープ３０の剥離に伴って一部が引き裂かれた封止樹脂９６Ｃの切断面に欠けが生じることがある。また、封止樹脂９６Ｃを加温した状態でマスキングテープ９４を引き剥がした場合には、封止樹脂９６Ｃと支持フィルム９６Ｂとの接着力が高まってしまうため、チップ実装領域Ａ１に配置された封止樹脂９６Ｃが支持フィルム９６Ｂに貼り付いた状態でマスキングテープ９４等が引き剥がされてしまうことがある。
本発明の一観点によれば、チップ実装領域を有する配線基板の上に、前記チップ実装領域の上に開口部が配置されたマスク材を形成する工程と、前記配線基板上のうち少なくとも前記チップ実装領域に、未硬化の封止樹脂を形成するとともに、前記未硬化の封止樹脂上に支持フィルムを形成する工程と、前記未硬化の封止樹脂から前記支持フィルムを剥離する工程と、前記配線基板から前記マスク材を剥離することにより、前記チップ実装領域に前記未硬化の封止樹脂を残す工程と、を有し、前記チップ実装領域内の前記未硬化の封止樹脂に半導体チップがフリップチップ実装され、前記支持フィルムを剥離する工程は、室温で実施され、前記マスク材を剥離する工程は、前記封止樹脂が軟化するまで前記配線基板を加熱した状態で実施される。
本発明の一観点によれば、封止樹脂の損傷を抑制することができるという効果を奏する。
（ａ）は、第１実施形態の半導体装置の製造方法を示す概略平面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図（図１（ａ）における１−１断面図）。 （ａ）は、第１実施形態の半導体装置の製造方法を示す概略平面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図（図２（ａ）における２−２断面図）。 （ａ）〜（ｃ）は、第１実施形態の半導体装置の製造方法を示す概略断面図。 （ａ）は、第１実施形態の半導体装置の製造方法を示す概略平面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図（図４（ａ）における４−４断面図）。 （ａ）は、第１実施形態の半導体装置の製造方法を示す概略平面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図（図５（ａ）における５−５断面図）。 （ａ）は、第１実施形態の半導体装置の製造方法を示す概略平面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図（図６（ａ）における６−６断面図）。 （ａ）は、第１実施形態の半導体装置の製造方法を示す概略平面図、（ｂ）は、第１実施形態の半導体装置の製造方法を示す概略断面図（図７（ａ）における７−７断面図）。 第１実施形態の半導体装置の製造方法を示す概略断面図。 （ａ）は、第２実施形態の半導体装置の製造方法を示す概略平面図、（ｂ）は、第２実施形態の半導体装置の製造方法を示す概略断面図（図９（ａ）における９−９断面図）。 （ａ）〜（ｃ）は、第２実施形態の半導体装置の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、第２実施形態の半導体装置の製造方法を示す概略断面図。 （ａ）は、変形例の半導体装置の製造方法を示す概略平面図、（ｂ）は、変形例の半導体装置の製造方法を示す概略断面図（図１２（ａ）における１２−１２断面図）。 （ａ）は、変形例の半導体装置の製造方法を示す概略平面図、（ｂ）は、変形例の半導体装置の製造方法を示す概略断面図（図１３（ａ）における１３−１３断面図）。 （ａ）は、変形例の半導体装置の製造方法を示す概略平面図、（ｂ）は、変形例の半導体装置の製造方法を示す概略断面図（図１４（ａ）における１４−１４断面図）。 変形例の半導体装置の製造方法を示す概略平面図。 変形例の半導体装置の製造方法を示す概略平面図。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを省略している。
（第１実施形態）
以下、第１実施形態を図１〜図８に従って説明する。
本実施形態の半導体装置の製造方法では、まず、図１に示すような配線基板２０を用意する。配線基板２０は、多面取り用基板であり、半導体装置に対応する構造体が形成される領域Ｒ１を複数有している。この配線基板２０は、領域Ｒ１に半導体装置に対応する構造体が形成された後、切断線Ｃ１に沿ってダイシングブレード等によって切断される。これにより、半導体装置に対応する構造体が個片化され、複数の半導体装置が製造されることになる。配線基板２０の各領域Ｒ１には、半導体チップをフリップチップ実装するための複数のチップ実装領域Ａが画定されている。
配線基板２０は、基板本体２１と、最上層の配線パターン２２と、最下層の配線パターン２３と、ソルダレジスト層２４，２５とを有している。基板本体２１としては、最表層に配線パターン２２，２３が形成され、それら配線パターン２２，２３が基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体２１の内部には配線層が形成されていてもよく、配線層が形成されていなくてもよい。本例では、ガラスエポキシ樹脂などからなる絶縁基板にその厚さ方向に貫通する貫通孔２１Ｘが形成され、その貫通孔２１Ｘに充填された貫通電極２６を介して配線パターン２２，２３が相互に電気的に接続されている。これに限らず、例えば貫通孔２１Ｘの内壁に設けられたスルーホールめっき層（貫通電極）を介して配線パターン２２，２３を相互に電気的に接続し、上記スルーホールめっき層よりも内側に形成された貫通孔２１Ｘの孔を樹脂で充填するようにしてもよい。
なお、配線パターン２２，２３及び貫通電極２６の材料としては、例えば銅や銅合金を用いることができる。
また、基板本体２１の上面には、配線パターン２２を露出させる開口部２４Ｘを有するソルダレジスト層２４が形成されている。図１（ａ）に示すように、ソルダレジスト層２４の開口部２４Ｘは、リング状に繋がって形成されている。このリング状の開口部２４Ｘ内に複数の配線パターン２２がペリフェラル状に並んで配置されている。このため、配線パターン２２の上面は接続パッドＰ１として開口部２４Ｘから露出されている。なお、必要に応じて、開口部２４Ｘから露出された配線パターン２２の表面に、はんだ層や金属層を形成するようにしてもよい。金属層の例としては、金（Ａｕ）層や、ニッケル（Ｎｉ）／Ａｕ層（配線パターン２２上にＮｉ層とＡｕ層をこの順番で積層した金属層）や、Ｎｉ／パラジウム（Ｐｄ）／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。
なお、図１の例では、配線パターン２２（接続パッドＰ１）をチップ実装領域Ａの周縁部にペリフェラル状に配置するようにしたが、チップ実装領域Ａの全体に配線パターン２２（接続パッドＰ１）を格子状に配置するようにしてもよい。また、各配線パターン２２の上にソルダレジスト層２４の開口部をそれぞれ配置するようにしてもよい。
図１（ｂ）に示すように、基板本体２１の下面には、配線パターン２３の一部を外部接続用パッドＰ２として露出させる開口部２５Ｘを有するソルダレジスト層２５が形成されている。外部接続用パッドＰ２には、当該配線基板２０をマザーボード等の実装基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子が接続される。なお、必要に応じて、上記開口部２５Ｘから露出する配線パターン２３上にＯＳＰ（Organic Solderability Preservative）処理を施してＯＳＰ膜を形成し、そのＯＳＰ膜に上記外部接続端子を接続するようにしてもよい。また、上記開口部２５Ｘから露出する配線パターン２３上に金属層を形成し、その金属層に上記外部接続端子等を接続するようにしてもよい。金属層の例としては、例えばＡｕ層、Ｎｉ層／Ａｕ層（配線パターン２３上にＮｉ層とＡｕ層をこの順番で積層した金属層）や、Ｎｉ層／Ｐｄ層／Ａｕ層（配線パターン２３上にＮｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。また、開口部２５Ｘから露出する配線パターン２３（あるいは、配線パターン２３上にＯＳＰ膜や金属層が形成されている場合には、それらＯＳＰ膜又は金属層）自体を、外部接続端子としてもよい。
また、図１に示す工程では、配線基板２０の表面のうち少なくとも、後工程で封止樹脂４３（図３参照）が接着される面を粗面化する。具体的には、基板本体２１の上面及びソルダレジスト層２４の表面（上面及び側面）を粗面化する。これにより、封止樹脂４３に対する濡れ性を向上させることができる。上記粗面化処理は、例えばプラズマ処理やデスミア処理により行うことができる。プラズマ処理では、例えばアルゴンガスを反応ガスとして使用することができ、供給電力を５００Ｗ程度とすることができる。
次に、図２（ａ）及び図２（ｂ）に示す工程では、基板本体２１のチップ実装領域Ａに対応する部分に開口部３０Ｘが形成されたマスキングテープ（マスク材）３０をソルダレジスト層２４上に貼付する。開口部３０Ｘは、ソルダレジスト層２４の開口部２４Ｘと平面視で重なる位置に形成され、その開口部２４Ｘよりも一回り大きく形成されている。このため、各チップ実装領域Ａでは、開口部２４Ｘの近傍に形成されたソルダレジスト層２４がマスキングテープ３０から内側にリング状（枠状）にはみ出し、そのはみ出した部分（突出部２４Ａ）が開口部３０Ｘから露出した状態となる。
上記開口部３０Ｘは、例えばマスキングテープ３０がソルダレジスト層２４上に貼付される前に金型により打ち抜かれて形成される。すなわち、開口部３０Ｘが形成された状態のマスキングテープ３０をソルダレジスト層２４上に貼付する。
マスキングテープ３０の貼付は、例えば貼付装置（図示略）によって行うことができる。例えば、配線基板２０に設けられたアライメントマーク（図示略）を貼付装置で検出することにより、配線基板２０のチップ実装領域Ａに開口部３０Ｘを位置合わせした状態でマスキングテープ３０をソルダレジスト層２４上に貼付することができる。貼付装置を使用することにより、±０．２ｍｍ程度の高度な位置合わせ精度でマスキングテープ３０を貼付することができる。このようにして、格子状のマスキングテープ３０がソルダレジスト層２４（配線基板２０）上に形成される。ここで、マスキングテープ３０の開口部３０Ｘには、後工程で半導体チップの下側に形成される封止樹脂が充填される。このため、本工程において、マスキングテープ３０の開口部３０Ｘを位置精度良くチップ実装領域Ａ上に配置することにより、上記封止樹脂が半導体チップから不必要にはみ出すことを抑制することができる。
マスキングテープ３０の厚さは、例えば２０〜５０μｍ程度とすることができる。マスキングテープ３０の材料としては、例えば塩化ビニル又はＰＥＴフィルムを用いることができる。なお、マスキングテープ３０の下面にはアクリル樹脂などからなる粘着剤（図示略）が設けられており、マスキングテープ３０は後工程でソルダレジスト層２４から容易に剥離できる状態でソルダレジスト層２４上に仮接着されている。
なお、上記開口部３０Ｘをレーザ加工法により形成するようにしてもよい。すなわち、基板本体２１の上面全体にマスキングテープ３０を貼付した後に、レーザ加工によって開口部３０Ｘの外形を形取るようにマスキングテープ３０を切断し、その部分のマスキングテープ３０を除去して開口部３０Ｘを形成するようにしてもよい。
次に、図３（ａ）に示す工程では、配線基板２０の上面側を全体的に被覆する封止用樹脂材４０をマスキングテープ３０上に配置する。封止用樹脂材４０は、配線基板２０の上面側の全体にわたって一体的に形成されている。すなわち、封止用樹脂材４０は、複数のチップ実装領域Ａを連続して被覆するように形成されている。
封止用樹脂材４０は、樹脂フィルム４１と、その樹脂フィルム４１上に形成された支持フィルム４２とを有している。樹脂フィルム４１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂からなる半硬化状態（Ｂ−ステージ状態）の絶縁性樹脂を用いることができる。例えば、樹脂フィルム４１の材料としては、粘着性を有するＢ−ステージ状態のシート状の絶縁性樹脂（例えば、ＮＣＦ（Non Conductive Film））を用いることができる。支持フィルム４２は、半硬化状態、つまり未硬化の樹脂フィルム４１の剛性を補強する支持体として機能する。支持フィルム４２の下面には離型処理が施されており、支持フィルム４２は樹脂フィルム４１から容易に剥離できるようになっている。
樹脂フィルム４１の厚さは例えば２０〜５０μｍ程度とすることができ、支持フィルム４２の厚さは例えば５０〜１００μｍ程度とすることができる。
本工程により、封止用樹脂材４０がマスキングテープ３０上に配置されると、封止用樹脂材４０の下側に、封止用樹脂材４０とマスキングテープ３０とソルダレジスト層２４と基板本体２１とによって囲まれた空洞部Ｂが形成された状態となる。
次に、図３（ｂ）に示す工程では、図３（ａ）に示した構造体を６０〜１００℃程度の温度で加熱した状態で押圧部材（図示略）により封止用樹脂材４０を下側に押圧することによって、樹脂フィルム４１を配線基板２０に熱圧着する。これにより、流動化した樹脂フィルム４１が空洞部Ｂに充填され、図３（ｂ）に示すように、空洞部Ｂ内に未硬化の封止樹脂４３が形成されると同時に、封止樹脂４３が配線基板２０に接着される。この封止樹脂４３は、チップ実装領域Ａからマスキングテープ３０の上面に延在するように形成され、複数のチップ実装領域Ａにわたって連続的に形成される。すなわち、封止樹脂４３は、基板本体２１の上面と、配線パターン２２の上面及び側面と、突出部２４Ａの側面及び上面と、マスキングテープ３０の側面及び上面とを被覆するように形成される。このとき、封止樹脂４３は、ソルダレジスト層２４及びマスキングテープ３０の上に形成された部分がそれ以外の部分よりも盛り上がって形成される。すなわち、基板本体２１の上面にソルダレジスト層２４及びマスキングテープ３０が存在する分だけ、それらソルダレジスト層２４及びマスキングテープ３０の上に形成された封止樹脂４３の上面４３Ａは、開口部２４Ｘの上に形成された封止樹脂４３の上面４３Ｂよりも高い位置に形成される。換言すると、封止樹脂４３において、ソルダレジスト層２４及びマスキングテープ３０の上には、上面４３Ｂから上方に盛り上がった盛り上がり部４４が形成されている。この盛り上がり部４４は、断面視略台形状に形成されている。具体的には、盛り上がり部４４は、下側（配線基板２０側）から上側に向かうに連れて幅が小さくなるテーパ状に形成されている。また、封止樹脂４３は下側に押圧されて形成されるため、その封止樹脂４３の上面４３Ａ，４３Ｂが平坦に形成される。なお、支持フィルム４２は、封止樹脂４３の形状に沿って形成され、複数のチップ実装領域Ａにわたって連続的に形成される。
上記熱圧着は、例えば真空雰囲気下において、封止用樹脂材４０（未硬化の樹脂フィルム４１）をダイアフラム式ラミネート装置に設けられたダイアフラム（図示略）を用いて加熱及び加圧することにより行うことができる。このような熱圧着の処理条件としては、例えば処理室（図３（ａ）に示した構造体が載置されるエリア）の真空度が１００ＭＰａ、ダイアフラムが封止用樹脂材４０を押圧するときの圧力が０．３ＭＰａ、封止用樹脂材４０の加熱温度が１００℃という条件を用いることができる。ここで、ダイアフラムは、ゴム風船のようなものであり、例えばエアーにより膨らまされる。ダイアフラムは、圧力及び加熱温度等を調整することにより、該ダイアフラムと接触する封止用樹脂材４０の各部分に対して所望の圧力を印加することができる。なお、ダイアフラムの材料としては、例えばシリコーンゴムを用いることができる。
次に、図３（ｃ）に示す工程では、封止樹脂４３から支持フィルム４２を室温（例えば、２０〜３０℃程度）で引き剥がす。室温の場合には、支持フィルム４２の下面に施された離型処理によって支持フィルム４２と封止樹脂４３との接着力が弱い状態であるため、支持フィルム４２側に封止樹脂４３が貼り付くことなく、支持フィルム４２を封止樹脂４３から容易に剥離することができる。このため、封止樹脂４３の上面４３Ａ，４３Ｂに凹凸が形成されることが抑制され、封止樹脂４３の上面４３Ａ，４３Ｂが平坦な状態に維持される。
次に、図４（ａ）及び図４（ｂ）に示す工程では、図３（ｃ）に示した構造体を１００〜１２０℃程度に加温した状態で、マスキングテープ３０を配線基板２０から引き剥がす。すなわち、図３（ｃ）に示した構造体を１００〜１２０℃程度に加熱して封止樹脂４３を軟化させた状態で、マスキングテープ３０を配線基板２０から引き剥がす。マスキングテープ３０は、格子状に繋がっているため、配線基板２０の全体にわたってマスキングテープ３０が連続して剥離される。このとき、マスキングテープ３０上に配置された封止樹脂４３（具体的には、盛り上がり部４４の一部）が引き裂かれて除去される。本工程では、封止樹脂４３が加温されて軟化した状態であるため、マスキングテープ３０を引き剥がすことで容易に封止樹脂４３を厚み方向に引き裂くことができ、その一部が引き裂かれた切断面に欠けが生じることを抑制できる。但し、図４（ｂ）に示すように、盛り上がり部４４のうち突出部２４Ａ上に配置された部分が残るため、その残った盛り上がり部４４Ａによって各封止樹脂４３の周縁部が盛り上がった形状となる。
また、封止樹脂４３は、流動化することで配線基板２０に接着しているため、マスキングテープ３０を引き剥がす際に剥離することなく配線基板２０上に残される。このようにして、マスキングテープ３０の開口部３０Ｘよりも内側に形成されていた封止樹脂４３が配線基板２０上に残され、配線基板２０の各チップ実装領域Ａに位置精度良く封止樹脂４３がそれぞれ残される。すなわち、マスキングテープ３０の開口部３０Ｘの平面形状によって、封止樹脂４３の平面形状が設定されている。そして、各封止樹脂４３は、各チップ実装領域Ａに配置された基板本体２１の上面、配線パターン２２及びソルダレジスト層２４を被覆するように形成されている。
次に、図５（ａ）及び図５（ｂ）に示す工程では、図４（ｂ）に示した封止樹脂４３の周縁部に形成された盛り上がり部４４Ａを除去する。具体的には、封止樹脂４３の周縁部の厚さが、該周縁部よりも内側における封止樹脂４３の厚さと同じ厚さに、又は上記周縁部よりも内側における封止樹脂４３よりも薄くなるように、未硬化の封止樹脂４３を加工する。例えば、本例では、封止樹脂４３をプレス成型することにより、盛り上がり部４４Ａを除去するとともに、周縁部から中央部に向かうに連れて上方に盛り上がった凸構造の封止樹脂４３を形成する。すなわち、本例では、チップ実装領域Ａ上に配置された封止樹脂４３が山なりに形成される。
上記プレス成型は、例えば真空雰囲気下において、未硬化の封止樹脂４３をダイアフラム（図示略）を用いて加熱及び加圧することにより行うことができる。このようなプレス成型の処理条件としては、例えば、処理室（図４に示した構造体が載置されるエリア）の真空度が１００Ｐａ、ダイアフラムが封止樹脂４３を押圧するときの圧力が０．７ＭＰａ、未硬化とされた封止樹脂４３の加熱温度が７０℃という条件を用いることができる。ダイアフラムは、上述したように、圧力及び加熱温度等を調整することにより、該ダイアフラムと接触する封止樹脂４３の各部分に対して所望の圧力を印加することができ、封止樹脂４３を所望の形状（ここでは、山なり）に形成することができる。
なお、本工程において、盛り上がり部４４Ａを除去するとともに、封止樹脂４３の上面を平坦化するようにしてもよい。このような封止樹脂４３の上面の平坦化は、例えば上記同様に、真空雰囲気下において、未硬化の封止樹脂４３をダイアフラムを用いて加熱及び加圧することにより行うことができる。このときの処理条件としては、例えば、処理室の真空度が１００Ｐａ、ダイアフラムが封止樹脂４３を押圧するときの圧力が０．３ＭＰａ、未硬化とされた封止樹脂４３の加熱温度が１００℃という条件を用いることができる。
このように、未硬化とされた封止樹脂４３の周縁部に形成されていた盛り上がり部４４Ａを除去することにより、封止樹脂４３に半導体チップを押圧して半導体チップを接続パッドＰ１にフリップチップ接合する際に、封止樹脂４３に気泡が形成されにくくなる。
次に、図６（ａ）及び図６（ｂ）に示す工程では、一方の面（ここでは、下面）側に接続バンプ５１が形成された半導体チップ５０を準備する。ここで、半導体チップ５０としては、例えばＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることができる。また、半導体チップ５０としては、例えばＤＲＡＭ（Dynamic Random Access Memory）チップ、ＳＲＡＭ（Static Random Access Memory）チップやフラッシュメモリチップなどのメモリチップを用いることができる。また、接続バンプ５１としては、例えば金バンプやはんだバンプを用いることができる。はんだバンプの材料としては、例えば鉛（Ｐｂ）を含む合金、錫（Ｓｎ）とＡｕの合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金やＳｎとＡｇとＣｕの合金を用いることができる。
続いて、図７（ａ）及び図７（ｂ）に示す工程では、配線基板２０を１００℃程度に加熱して封止樹脂４３を軟化させた状態とし、その封止樹脂４３に半導体チップ５０の接続バンプ５１を押し込むことにより、接続バンプ５１を配線基板２０の接続パッドＰ１に圧接してフリップチップ実装する。これにより、接続パッドＰ１と接続バンプ５１とが電気的に接続される。このとき、接続バンプ５１にはんだが用いられている場合、又は接続パッドＰ１上にはんだが形成されている場合、又はそれらの両方の場合には、上記はんだを２５０℃程度の温度でリフロー加熱することにより、接続パッドＰ１と接続バンプ５１との接続が行われる。このリフロー加熱の際に、未硬化の封止樹脂４３が硬化し、半導体チップ５０と配線基板２０との間に硬化した封止樹脂４３が充填される。
本工程において、半導体チップ５０を封止樹脂４３に押し込む際には、未硬化の封止樹脂４３の上面が山なりに形成されている。このため、未硬化の封止樹脂４３は、中央部で盛り上がった部分が半導体チップ５０の下面によって押圧されて平面方向に広がる。このとき、未硬化の封止樹脂４３を平面方向に均一に広げることができるため、封止樹脂４３へのボイドの巻き込みを好適に抑制することができる。
なお、上記リフロー加熱だけでは封止樹脂４３の硬化が不十分である場合は、リフロー加熱の後に１７０〜１９０℃程度の温度でキュア（熱硬化処理）を実施することにより封止樹脂４３を完全に硬化させるようにしてもよい。また、接続パッドＰ１と接続バンプ５１との接続の際にリフロー加熱を行わない場合には、接続パッドＰ１と接続バンプ５１とを接続した後に、１７０〜１９０℃程度の温度でキュアを実施することにより封止樹脂４３を硬化させるようにしてもよい。
その後、図７に示した構造体を切断線Ｃ１に沿って切断する。これにより、図８に示すように、本実施形態の半導体装置６０が得られる。
以上説明したように、本実施形態によれば、以下の効果を奏することができる。
（１）封止樹脂４３から支持フィルム４２を室温（例えば、２０〜３０℃程度）で引き剥がし、封止樹脂４３を加温した状態でマスキングテープ３０を配線基板２０から引き剥がすようにした。ここで、室温の場合には、支持フィルム４２の下面に施された離型処理によって支持フィルム４２と封止樹脂４３との接着力が弱い状態である。このため、室温で支持フィルム４２を封止樹脂４３から引き剥がすことにより、チップ実装領域Ａに配置された封止樹脂４３が支持フィルム４２側に貼り付くことなく、支持フィルム４２を封止樹脂４３から容易に剥離することができる。これにより、配線基板２０に残された封止樹脂４３の上面４３Ａ，４３Ｂに凹凸が形成されることが抑制され、封止樹脂４３の上面４３Ａ，４３Ｂが平坦な状態に維持される。さらに、加温により封止樹脂４３が軟化した状態でマスキングテープ３０が引き剥がされるため、マスキングテープ３０を引き剥がすことで容易に封止樹脂４３を厚み方向に引き裂くことができる。このため、チップ実装領域Ａに残された封止樹脂４３の切断面に欠けが生じることを好適に抑制することができる。
（２）チップ実装領域Ａに配置された封止樹脂４３の周縁部の盛り上がり部４４Ａを解消して封止樹脂４３の上面を山なり又は平坦に形成した後に、その封止樹脂４３上に半導体チップ５０をフリップチップ実装するようにした。このように、未硬化とされた封止樹脂４３の周縁部に形成されていた盛り上がり部４４Ａを除去することにより、封止樹脂４３に半導体チップ５０を押圧して該半導体チップ５０をフリップチップ実装する際に、封止樹脂４３に気泡が巻き込まれることを好適に抑制することができる。
（３）山なりに形成された未硬化の封止樹脂４３に半導体チップ５０を押圧して該半導体チップ５０をフリップチップ実装するようにした。このため、未硬化の封止樹脂４３は、中央部で盛り上がった部分が半導体チップ５０の下面によって押圧されて平面方向に広がる。このとき、未硬化の封止樹脂４３を平面方向に均一に広げることができるため、封止樹脂４３へボイドが巻き込まれることを好適に抑制することができる。
（４）基板本体２１の上面及びソルダレジスト層２４の上面を粗面化した後に、それら基板本体２１及びソルダレジスト層２４上に封止樹脂４３を形成するようにした。粗面化により基板本体２１及びソルダレジスト層２４における封止樹脂４３に対する濡れ性が向上するため、熱圧着により配線基板２０上に封止樹脂４３を形成する際に、その封止樹脂４３へボイドが巻き込まれることを好適に抑制することができる。
（第２実施形態）
以下、第２実施形態を図９〜図１１に従って説明する。以下、第１実施形態との相違点を中心に説明する。
まず、図９（ａ）及び図９（ｂ）に示す工程では、先の図１及び図２に示す工程と同様の製造工程により、配線基板２０のソルダレジスト層２４上に、チップ実装領域Ａに対応する部分に開口部３０Ｘが形成されたマスキングテープ３０を貼付する。続いて、マスキングテープ３０の上に振込治具７０を粘着剤で仮接着する。この振込治具７０の外面にはテフロン（登録商標）などの離型剤が設けられており、容易に取り外しができるようになっている。
振込治具７０には、マスキングテープ３０の開口部３０Ｘと平面視で重なる位置に、その開口部３０Ｘよりも一回り大きい開口部７０Ｘが形成されている。このため、領域Ｒ１では、開口部７０Ｘの近傍に形成されたマスキングテープ３０が振込治具７０から内側にリング状（枠状）にはみ出し、そのはみ出した部分（突出部３０Ａ）が開口部７０Ｘから露出した状態となる。
また、図９（ｂ）に示すように、チップ実装領域Ａに概ね対応する大きさに切断された複数の封止用樹脂材８０を準備する。本例では、封止用樹脂材８０の大きさはマスキングテープ３０の開口部３０Ｘの面積よりも多少大きく設定され、上記突出部３０Ａに封止用樹脂材８０の周縁部が配置されるようになっている。各封止用樹脂材８０は、上記封止用樹脂材４０と同様に、樹脂フィルム８１と、その樹脂フィルム８１上に形成された支持フィルム８２とを有している。
そして、図９及び図１０（ａ）に示す工程では、多数の封止用樹脂材８０を振込治具７０の上に配置し、配線基板２０を振動させることにより、封止用樹脂材８０を振込治具７０の開口部７０Ｘに振り込んで配置する。このとき、図１０（ａ）に示すように、封止用樹脂材８０はマスキングテープ３０の突出部３０Ａの上に配置される。すると、封止用樹脂材８０の下側に、封止用樹脂材８０とマスキングテープ３０とソルダレジスト層２４と基板本体２１とによって囲まれた空洞部Ｂ１が形成された状態となる。なお、図９（ａ）に示した平面図では、封止用樹脂材８０の図示が省略されている。
次に、図１０（ｂ）に示す工程では、先の図３（ｂ）に示した工程と同様の製造方法により、各樹脂フィルム８１を配線基板２０に熱圧着し、各樹脂フィルム８１を配線基板２０に貼付する。これにより、流動化した樹脂フィルム８１が空洞部Ｂ１に充填され、図１０（ｂ）に示すように、空洞部Ｂ１内に未硬化の封止樹脂８３が形成されると同時に、封止樹脂８３が配線基板２０に接着される。この封止樹脂８３は、チップ実装領域Ａからマスキングテープ３０の突出部３０Ａの上面まで延びて形成される。すなわち、封止樹脂８３は、基板本体２１の上面と、配線パターン２２の上面及び側面と、突出部２４Ａ，３０Ａの側面及び上面とを被覆するように形成される。このとき、封止樹脂８３の周縁部、つまりソルダレジスト層２４及びマスキングテープ３０の上には、それ以外の部分よりも上方に盛り上がった盛り上がり部８４が形成されている。
次に、図１０（ｃ）に示す工程では、封止樹脂８３から支持フィルム８２を室温（例えば、２０〜３０℃程度）で引き剥がす。これにより、支持フィルム８２側に封止樹脂８３が貼り付くことなく、支持フィルム８２を封止樹脂８３から剥離することができる。その後、振込治具７０を配線基板２０から取り外してマスキングテープ３０の上面を露出させる。
続いて、図１１（ａ）に示す工程では、図１０（ｃ）に示した構造体を１００〜１２０℃程度に加温した状態で、マスキングテープ３０を配線基板２０から引き剥がす。マスキングテープ３０は、格子状に繋がっているため、配線基板２０の全体にわたってマスキングテープ３０が連続して剥離される。このとき、マスキングテープ３０の上（具体的には、突出部３０Ａ）に配置された封止樹脂８３（具体的には、盛り上がり部８４の一部）が引き裂かれて除去される。また、封止樹脂８３は、流動化することで配線基板２０に接着しているため、マスキングテープ３０を引き剥がす際に剥離することなく配線基板２０上に残される。このとき、盛り上がり部８４のうち突出部２４Ａ上に配置された部分が残るため、その残った盛り上がり部８４Ａによって各封止樹脂８３の周縁部が盛り上がった形状となる。
次に、図１１（ｂ）に示す工程では、先の図５に示した工程と同様の製造方法により、封止樹脂８３の周縁部の厚さが、該周縁部よりも内側における封止樹脂８３の厚さと同じ厚さに、又は上記周縁部よりも内側における封止樹脂８３よりも薄くなるように、未硬化の封止樹脂８３を加工する。例えば、封止樹脂８３をプレス成型することにより、盛り上がり部８４Ａを除去するとともに、周縁部から中央部に向かうに連れて上方に盛り上がった凸構造の封止樹脂８３を形成する。以上の製造工程により、先の図５に示した構造体と同様の構造体を得ることができる。
続いて、図１１（ｃ）に示す工程では、先の図６及び図７に示した工程と同様の製造方法により、半導体チップ５０の接続バンプ５１を封止樹脂８３に押し込み、接続バンプ５１を配線基板２０の接続パッドＰ１にフリップチップ接合し、封止樹脂８３を硬化させる。その後、図１１（ｃ）に示した構造体を切断線Ｃ１に沿って切断することにより、本実施形態の半導体装置を得る。
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態において、マスキングテープ３０のチップ実装領域Ａに対応する部分には、半導体チップ５０の平面形状と同様の形状（ここでは、矩形状）の開口部３０Ｘを形成するようにした。しかし、マスキングテープ３０の開口部の平面形状はこれに限定されない。
例えば図１２（ａ）に示すように、マスキングテープ３０に、全体的には平面視略矩形状であって、且つ上記矩形の四隅のコーナー部Ｃにおいて局所的に広く開口される開口部３０Ｙを形成するようにしてもよい。すなわち、局所的に広く開口されたコーナー部Ｃは、上記矩形の辺よりも外側に飛び出るように形成されている。図１２（ａ）に示した例では、コーナー部Ｃは、例えば平面視略矩形状に形成されている。このように開口部３０Ｘを開口部３０Ｙに変更した場合の半導体装置６０の製造方法を以下に簡単に説明する。
まず、図１２（ａ）及び図１２（ｂ）に示すように、上記開口部３０Ｙを有するマスキングテープ３０をソルダレジスト層２４上に貼付する。すると、ソルダレジスト層２４の一部がコーナー部Ｃから露出した状態となる。
続いて、先の図３〜図５（または、図９〜図１１（ｂ））に示した工程と同様の製造方法により、図１３（ａ）及び図１３（ｂ）に示した構造体を得る。すなわち、図１３（ｂ）に示すように、基板本体２１上に、その基板本体２１の上面、配線パターン２２及びソルダレジスト層２４の上面の一部を被覆する、未硬化の封止樹脂４３を形成する。このときの封止樹脂４３の平面形状は、上記マスキングテープ３０の開口部３０Ｙの平面形状によって設定される。具体的には、封止樹脂４３の平面形状は、開口部３０Ｙの平面形状と略同様の形状となる。このため、図１３（ａ）に示すように、封止樹脂４３は、全体的には平面視略矩形状に形成され、且つ、上記矩形の四隅のコーナー部４３Ｃにおいて局所的に形成領域が広がるように形成されている。本例のコーナー部４３Ｃの平面形状は略矩形状に形成されている。
次いで、図１４（ａ）及び図１４（ｂ）に示す工程では、先の図６及び図７に示した工程と同様の製造方法により、半導体チップ５０を封止樹脂４３に押し込み、その半導体チップ５０の接続バンプ５１を配線基板２０の接続パッドＰ１にフリップチップ接合し、封止樹脂４３を硬化させる。本工程において、半導体チップ５０を封止樹脂４３に押し込む際には、未硬化の封止樹脂４３が半導体チップ５０の下面によって押圧されて平面方向に広がる。そして、平面方向に広がった封止樹脂４３の一部が半導体チップ５０の側面に延在され、封止樹脂４３の周縁部にフィレット４３Ｆが形成される。図１４（ｂ）に示すように、本例の半導体チップ５０は、その下面及び側面が封止樹脂４３に被覆されるように封止樹脂４３内に埋め込まれている。また、本例のフィレット４３Ｆは、半導体チップ５０の側面全面を被覆するように形成され、さらに上面が半導体チップ５０の上面と略面一に形成されている。このようなフィレット４３Ｆは、図１４（ａ）に示すように、半導体チップ５０の四隅の側面を含む外周全周を被覆するように形成されている。
ここで、未硬化の封止樹脂に半導体チップを押し込んで、その半導体チップの側面に延在するフィレットを形成する場合には、半導体チップの四隅では樹脂量が不足する傾向にあるため、半導体チップの四隅の側面には樹脂が回り込み難い。このため、半導体チップの四隅に十分なフィレットを形成できない場合がある。これに対し、本例では、半導体チップ５０の四隅に対応する部分に、封止樹脂４３の形成領域が局所的に広がるように（樹脂量が局所的に増加するように）コーナー部４３Ｃが形成されている。このため、コーナー部４３Ｃによる樹脂量の増加によって、半導体チップ５０の四隅の側面にも樹脂を十分に回り込ませることができるようになる。これにより、半導体チップ５０の四隅にもフィレット４３Ｆを好適に形成することができる。
また、封止樹脂４３の樹脂量を全体的に増加させた場合には、半導体チップ５０の各辺の中央部に形成されるフィレット４３Ｆが他の部分よりも外側に突出するという問題がある。これに対し、本例では、封止樹脂４３の四隅にのみ形成領域を広げるコーナー部４３Ｃを設けるようにしたため、半導体チップ５０の各辺の中央部においてフィレット４３Ｆが外側に突出することを好適に抑制することができ、フィレット４３Ｆを含む封止樹脂４３の平面形状を矩形状に近づけることができる。すなわち、半導体チップ５０実装前の封止樹脂４３の平面形状を調整することにより、半導体チップ５０実装後の封止樹脂４３の広がり形状を調整することができる。換言すると、半導体チップ５０実装前の封止樹脂４３の平面形状を設定するマスキングテープ３０の開口部３０Ｙの形状を調整することにより、半導体チップ５０実装後の封止樹脂４３の広がり形状を調整することができる。
・図１２〜図１４に示した変形例において、半導体チップ５０実装前の封止樹脂４３の平面形状は、封止樹脂４３の四隅において局所的に樹脂量を増加させることのできる形状であれば特に限定されない。
例えば、図１５に示すように、封止樹脂４３のコーナー部４３Ｃの平面形状を略円形状に変更してもよい。また、封止樹脂４３のコーナー部４３Ｃの平面形状を、例えば三角形や五角形などの多角形状に変更してもよい。
また、図１６に示すように、平面視矩形状の封止樹脂４３の各辺を窪ませた形状としてもよい。
・上記各実施形態では、配線基板２０上に未硬化の封止樹脂４３，８３を形成する前に、基板本体２１の上面を粗面化するようにしたが、この粗面化処理を省略してもよい。
・上記各実施形態では、封止樹脂４３，８３の周縁部に形成された盛り上がり部４４Ａ，８４Ａがなくなるように封止樹脂４３，８３を加工した後に、半導体チップ５０をフリップチップ実装するようにした。これに限らず、盛り上がり部４４Ａ，８４Ａを除去するために封止樹脂４３，８３を加工する工程を省略してもよい。
・上記各実施形態では、プレス成型により封止樹脂４３，８３を加工することにより、その封止樹脂４３，８３の周縁部の盛り上がり部４４Ａ，８４Ａを解消するようにした。これに限らず、例えばエッチング加工により封止樹脂４３，８３の周縁部の少なくとも一部を除去することにより、封止樹脂４３，８３の周縁部の盛り上がり部４４Ａ，８４Ａを解消するようにしてもよい。
・上記第２実施形態では、マスキングテープ３０の開口部３０Ｘに振込治具７０を利用して封止用樹脂材８０を配置しているが、マスキングテープ３０の代わりにマスク治具を粘着剤などで配線基板２０に仮接着するようにしてもよい。例えば、マスク治具はその外面にテフロン（登録商標）などの離型剤がコーティングされており、配線基板２０から容易に剥離することができる。マスク治具を使用する場合には、マスク治具が振込治具７０の機能を兼ねることができるため、振込治具７０を省略することができる。
・上記各実施形態では、マスク材としてマスキングテープ３０を挙げた。これに限らず、マスキングテープ３０の代わりに、ソルダレジスト層２４（配線基板２０）に容易に仮接着でき、且つ容易に剥離できる各種のマスク材を用いることができる。
・上記各実施形態では、多数個取りの製造方法に具体化したが、単数個取り（一個取り）の製造方法に具体化してもよい。すなわち、多数個取り用の配線基板２０の代わりに、１個の半導体装置６０となるサイズの配線基板を用いて、半導体装置６０の製造を行うようにしてもよい。
２０ 配線基板
２１ 基板本体
２２ 配線パターン
２４ ソルダレジスト層
３０ マスキングテープ（マスク材）
３０Ｘ 開口部
４０，８０ 封止用樹脂材
４１，８１ 樹脂フィルム
４２，８２ 支持フィルム
４３，８３ 封止樹脂
４４，８４ 盛り上がり部
４４Ａ，８４Ａ 盛り上がり部
５０ 半導体チップ
５１ 接続バンプ
６０ 半導体装置
Ｐ１ 接続パッド

Claims (8)

  1. チップ実装領域を有する配線基板の上に、前記チップ実装領域の上に開口部が配置されたマスク材を形成する工程と、
    前記配線基板上のうち少なくとも前記チップ実装領域に、未硬化の封止樹脂を形成するとともに、前記未硬化の封止樹脂上に支持フィルムを形成する工程と、
    前記未硬化の封止樹脂から前記支持フィルムを剥離する工程と、
    前記配線基板から前記マスク材を剥離することにより、前記チップ実装領域に前記未硬化の封止樹脂を残す工程と、を有し、
    前記チップ実装領域内の前記未硬化の封止樹脂に半導体チップがフリップチップ実装され、
    前記支持フィルムを剥離する工程は、室温で実施され、
    前記マスク材を剥離する工程は、前記封止樹脂が軟化するまで前記配線基板を加熱した状態で実施されることを特徴とする半導体装置の製造方法。
  2. 前記チップ実装領域に前記未硬化の封止樹脂を残す工程の後に、
    前記未硬化の封止樹脂の周縁部の厚さが、該周縁部よりも内側に形成された前記未硬化の封止樹脂の厚さと同じ厚さに、又は前記周縁部よりも内側に形成された前記未硬化の封止樹脂よりも薄くなるように、前記未硬化の封止樹脂を加工する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記未硬化の封止樹脂を加工する工程は、
    前記未硬化の封止樹脂をプレス成型することにより、前記未硬化の封止樹脂を、周縁部から中央部に向かうに連れて上方に盛り上がった構造に加工することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記未硬化の封止樹脂を加工する工程は、
    前記未硬化の封止樹脂を、真空雰囲気下でダイアフラムを用いて加熱及び加圧することにより実施されることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記マスク材を形成する工程の前に、
    前記配線基板の表面のうち少なくとも前記未硬化の封止樹脂が接着される表面を粗面化する工程を有することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記マスク材を前記配線基板から剥離する工程では、
    前記マスク材上に延在して設けられた前記未硬化の封止樹脂が引き裂かれて除去されることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記マスク材を前記配線基板から剥離する工程の後に、
    前記半導体チップの接続バンプを前記未硬化の封止樹脂に押し込むことにより、前記半導体チップを前記配線基板にフリップチップ実装するとともに、前記半導体チップの下側に前記未硬化の封止樹脂を充填する工程と、
    前記未硬化の封止樹脂を熱処理により硬化させる工程と、
    を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記未硬化の封止樹脂及び前記支持フィルムを形成する工程は、
    前記未硬化の封止樹脂となる樹脂フィルムと前記樹脂フィルム上に形成された前記支持フィルムとを有する封止用樹脂材を準備する工程と、
    前記配線基板上に、前記樹脂フィルムを前記配線基板側に向けた状態で前記封止用樹脂材を、複数の前記チップ実装領域を連続して被覆するように形成する工程と、
    前記封止用樹脂材を前記配線基板に熱圧着することにより、複数の前記チップ実装領域を連続して被覆する前記未硬化の封止樹脂を形成する工程と、を有し、
    前記マスク材を前記配線基板から剥離する工程では、
    前記マスク材上に形成された前記未硬化の封止樹脂が引き裂かれて除去されることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI533421B (zh) * 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
US20150318254A1 (en) * 2013-12-17 2015-11-05 Oracle International Corporation Electroplated solder with eutectic chemical composition
US10177265B2 (en) * 2016-01-04 2019-01-08 The Boeing Company Bonding using conductive particles in conducting adhesives

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273141A (ja) * 2002-03-12 2003-09-26 Fujikura Ltd 半導体装置の製造方法
JP2004103928A (ja) * 2002-09-11 2004-04-02 Fujitsu Ltd 基板及びハンダボールの形成方法及びその実装構造
KR100690960B1 (ko) * 2004-06-24 2007-03-09 삼성전자주식회사 스크린 프린팅 공정을 갖는 반도체 칩 패키지 제조 방법
JP3987521B2 (ja) * 2004-11-08 2007-10-10 新光電気工業株式会社 基板の製造方法
JP4905352B2 (ja) * 2006-05-09 2012-03-28 日立化成工業株式会社 接着シート、これを用いた回路部材の接続構造及び半導体装置
JP2008084959A (ja) * 2006-09-26 2008-04-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP5180137B2 (ja) * 2009-04-10 2013-04-10 新光電気工業株式会社 半導体装置の製造方法
JP5445169B2 (ja) * 2010-01-25 2014-03-19 住友ベークライト株式会社 接着フィルム、半導体装置、多層回路基板および電子部品
JP2013157435A (ja) 2012-01-30 2013-08-15 Toray Ind Inc 実装用接着シート、これを用いた実装用接着シート付配線基板ならびに積層体および半導体装置の製造方法

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