JP6394021B2 - 電子装置、電子装置の製造方法及び電子部品の製造方法 - Google Patents

電子装置、電子装置の製造方法及び電子部品の製造方法 Download PDF

Info

Publication number
JP6394021B2
JP6394021B2 JP2014058163A JP2014058163A JP6394021B2 JP 6394021 B2 JP6394021 B2 JP 6394021B2 JP 2014058163 A JP2014058163 A JP 2014058163A JP 2014058163 A JP2014058163 A JP 2014058163A JP 6394021 B2 JP6394021 B2 JP 6394021B2
Authority
JP
Japan
Prior art keywords
electronic component
conductor
protrusions
protrusion
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014058163A
Other languages
English (en)
Other versions
JP2015185567A (ja
Inventor
今泉 延弘
延弘 今泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2014058163A priority Critical patent/JP6394021B2/ja
Publication of JP2015185567A publication Critical patent/JP2015185567A/ja
Application granted granted Critical
Publication of JP6394021B2 publication Critical patent/JP6394021B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、電子装置及び電子装置の製造方法、並びに電子部品の製造方法に関する。
半導体素子と回路基板や、半導体素子同士といった電子部品間を、バンプを用いた接続部で電気的に接続し、接続後の電子部品間に樹脂(アンダーフィル樹脂等とも称される)を充填する技術が知られている。また、接続する電子部品の少なくとも一方に、他方に当接しない高さの突起を設け、その突起を、充填時に電子部品間を流動する樹脂の抵抗として作用させる技術が知られている。
特開2008−192815号公報
電子部品間に樹脂を充填する際、電子部品間に供給した樹脂は、電子部品間の領域外にはみ出すことがある。電子部品間の領域外にはみ出した樹脂が、その領域外に設けられた端子にまで広がることで、得られた電子装置のその後の取り扱いに不具合が生じる場合があった。
本発明の一観点によれば、第1電子部品と、前記第1電子部品と対向する第2電子部品と、前記第1電子部品と前記第2電子部品の間に配設され、前記第1電子部品と前記第2電子部品とを電気的に接続する接続部と、前記接続部よりも外側で、前記第1電子部品の、前記第2電子部品との対向領域の縁部に並設され、球状又は略球状であって前記接続部よりも大径であり、前記第2電子部品に接触する複数の突起部と、前記第1電子部品と前記第2電子部品の間に配設された樹脂とを含み、前記第2電子部品は、前記複数の突起部に対応する位置に絶縁部を有し、前記複数の突起部は、前記絶縁部に接触する電子装置が提供される。
また、本発明の一観点によれば、基板と、前記基板上に突設された端子と、前記端子よりも外側にあって、前記基板の縁部に並設され、球状又は略球状であって前記端子よりも大径である複数の突起部とを含む第1電子部品を準備する工程と、前記端子に対応する位置に配設された電極を含み、前記複数の突起部に対応する位置に絶縁部を有する第2電子部品を準備する工程と、前記第1電子部品と前記第2電子部品とを対向させ、前記複数の突起部を前記第2電子部品の前記絶縁部に接触させて、前記端子を前記電極に電気的に接続する工程と、前記第1電子部品と前記第2電子部品の間に樹脂を供給する工程とを含む電子装置の製造方法が提供される。
また、本発明の一観点によれば、上記のような電子装置に用いられる電子部品の製造方法が提供される。
開示の技術によれば、対向させて電気的に接続した電子部品間に設ける樹脂のはみ出しを抑えた電子装置を実現することが可能になる。
第1の実施の形態に係る電子装置の一例を示す図である。 第1の実施の形態に係る電子部品の一例を示す図(その1)である。 第1の実施の形態に係る電子部品の一例を示す図(その2)である。 第1の実施の形態に係る電子装置の製造方法の一例を示す図(その1)である。 第1の実施の形態に係る電子装置の製造方法の一例を示す図(その2)である。 別形態に係る電子装置の例を示す図(その1)である。 別形態に係る電子装置の例を示す図(その2)である。 第1の実施の形態に係る電子装置の構成例を示す図(その1)である。 第1の実施の形態に係る電子装置の構成例を示す図(その2)である。 第1の実施の形態に係る電子装置の製造方法の別例を示す図である。 第2の実施の形態に係る電子部品の一例を示す図である。 第2の実施の形態に係る電子装置の製造方法の一例を示す図である。 第3の実施の形態に係る電子部品の一例を示す図である。 第3の実施の形態に係る電子部品の製造方法の一例を示す図である。 第3の実施の形態に係る電子装置の製造方法の一例を示す図である。 変形例の説明図(その1)である。 変形例の説明図(その2)である。 第4の実施の形態に係る突起部の形成方法の一例を示す図(その1)である。 第4の実施の形態に係る突起部の形成方法の一例を示す図(その2)である。 第4の実施の形態に係る突起部の形成方法の一例を示す図(その3)である。 第4の実施の形態に係る突起部の調整方法の一例を示す図(その1)である。 第4の実施の形態に係る突起部の調整方法の一例を示す図(その2)である。 第4の実施の形態に係る突起部の形成方法の別例を示す図(その1)である。 第4の実施の形態に係る突起部の形成方法の別例を示す図(その2)である。 第4の実施の形態に係る突起部の形成方法の別例を示す図(その3)である。 第4の実施の形態に係る電子部品の製造方法の一例を示す図(その1)である。 第4の実施の形態に係る電子部品の製造方法の一例を示す図(その2)である。 半導体素子の一例を示す図である。 半導体パッケージの一例を示す図である。 回路基板の一例を示す図である。
まず、第1の実施の形態について説明する。
図1は第1の実施の形態に係る電子装置の一例を示す図である。図1(A)は第1の実施の形態に係る電子装置の一例の要部平面模式図、図1(B)は第1の実施の形態に係る電子装置の一例の要部断面模式図である。尚、図1(B)は図1(A)のL1−L1断面模式図である。
図1に示す電子装置1は、電子部品10、電子部品20、接続部30及び樹脂40を有している。
電子部品10及び電子部品20は、例えば、半導体素子(半導体チップ)、半導体素子を用いた半導体装置(半導体パッケージ)、回路基板である。尚、電子部品10及び電子部品20の構成例については後述する(図28〜図30)。
電子部品10と電子部品20は、対向して配置されている。電子部品10は、電子部品20と対向する表面10aに、電極11を有している。ここでは一例として、縦横に整列して配置された複数の電極11を図示している。電子部品20は、電子部品10と対向する表面20aの、電子部品10の電極11に対応する位置に、電極21を有している。電子部品10と電子部品20は、互いの表面10a及び表面20aが対向するように配置され、電極11と電極21が接続部30で電気的に接続されている。接続部30には、例えば、半田等の導体材料が用いられる。
電子部品10と電子部品20の間には、接続部30が配置されている領域(端子エリア)10bの外側であって、電子部品10と電子部品20の対向領域の縁部50に、互いの表面10a及び表面20aに接触する複数の突起部12が設けられている。例えば、一方の電子部品10の表面10aに設けられた突起部12が、他方の電子部品20の表面20aに接触するように、電子部品10と電子部品20が接続部30によって電気的に接続される。突起部12には、例えば、所定の温度で溶融可能な材料、所定の荷重で変形可能な材料を用いることができる。突起部12に用いる材料としては、例えば、半田、半田や銀(Ag)等の導体材料を含む樹脂、絶縁性の樹脂、導電性又は絶縁性のフィラーを含む樹脂等を挙げることができる。突起部12に用いる樹脂には、例えば、熱可塑性樹脂が用いられる。
電子部品10と電子部品20の間には、樹脂40が設けられている。樹脂40には、アンダーフィル樹脂と称される材料を用いることができる。樹脂40には、例えば、エポキシ樹脂等の樹脂材料を用いることができ、このような樹脂材料に、更にシリカ、アルミナ等の絶縁性フィラーが含有されてもよい。樹脂40は、接続部30で接続された電子部品10と電子部品20の間に、突起部12が設けられている縁部50とは異なる側(例えば縁部50に対向する縁部の側)から、流動性を示す樹脂40を供給することで、設けられる。電子部品10と電子部品20の間に樹脂40を設けることで、接続部30の保護、電子部品10と電子部品20の接続強度の向上が図られる。
上記のような電子装置1において、電子部品10と電子部品20の対向領域の縁部50に設けられた突起部12は、電子部品10と電子部品20の間に設けられる樹脂40の流出を抑えるダムとして機能している。突起部12により、電子部品10と電子部品20の対向領域の縁部50より外側への樹脂40のはみ出しを抑えることが可能になっている。尚、電子部品10と電子部品20の間の、突起部12を設けていない縁部には、フィレット部41が形成され得る。
続いて、上記のような電子装置1に用いる電子部品10及び電子部品20の構成の一例、並びに、電子部品10及び電子部品20を用いた電子装置1の製造方法の一例について、図2〜図5を参照して更に説明する。
図2及び図3は第1の実施の形態に係る電子部品の例を示す図である。図2(A)は第1の実施の形態に係る一方の電子部品の一例の要部平面模式図、図2(B)は図2(A)のL2−L2断面模式図、図2(C)は図2(A)のL3−L3断面模式図である。図3(A)は第1の実施の形態に係る他方の電子部品の一例の要部平面模式図、図3(B)は図3(A)のL4−L4断面模式図である。また、図4及び図5は第1の実施の形態に係る電子装置の製造方法の一例を示す図である。図4(A)は第1の実施の形態に係る電子部品配置工程の一例の要部断面模式図、図4(B)は第1の実施の形態に係る電子部品接続工程における第1工程の一例の要部断面模式図、図4(C)は第1の実施の形態に係る電子部品接続工程における第2工程の一例の要部断面模式図である。図5(A)は第1の実施の形態に係る樹脂配置工程における第1工程の一例の要部断面模式図、図5(B)は第1の実施の形態に係る樹脂配置工程における第2工程の一例の要部断面模式図である。
図2(A)〜図2(C)には、上記電子部品10の一例を示している。電子部品10は、上記のように、その表面10aに設けられた複数の電極11を有し、各電極11上には、図2(A)及び図2(B)に示すように、表面10aから突出する突起状の端子13が設けられている。電極11には、銅(Cu)、アルミニウム(Al)、ニッケル(Ni)、金(Au)等、各種導体材料が用いられる。端子13には、例えば、その全体又は一部に、半田(半田バンプ)が用いられる。半田としては、例えば、スズ(Sn)、又はSnを含む半田を用いることができる。Snを含む半田としては、SnとAgを含むSn−Ag系半田や、更にCuを含むSn−Ag−Cu系半田、ビスマス(Bi)、アンチモン(Sb)、インジウム(In)を含むSn−Bi系半田、Sn−Sb系半田、Sn−In系半田等が挙げられる。
図2(A)〜図2(C)に示すように、この電子部品10の表面10aの、電極11及び端子13が配置されている領域(端子エリア)10bの外側の縁部51aに、複数の突起部12が並んで設けられている。ここでは、電子部品10の縁部51aに一列に並んで設けられた突起部12を例示している。突起部12は、例えば、電子部品10に電極11及び端子13とは電気的に独立して設けられた導体パターン上に設けることができる。電子部品10には、例えば、球状或いは略球状の突起部12が設けられる。電子部品10には、例えば、端子13の高さよりも高く、端子13の径よりも大径の突起部12が設けられる。突起部12には、例えば、半田等、所定の温度で溶融可能な材料、所定の荷重で変形可能な材料が用いられる。この場合、突起部12には、電子装置1に含まれる電子部品10及び電子部品20等を機械的、性能的に劣化させないような温度、例えば350℃といった温度での加熱で溶融、変形させることが可能な材料を選択することが望ましい。
図3(A)及び図3(B)には、上記電子部品20の一例を示している。電子部品20は、上記のように、その表面20aの、電子部品10の電極11(及び端子13)に対応する位置に設けられた複数の電極21を有している。電極21には、Cu、Al、Ni、Au等、各種導体材料が用いられる。電子部品20の縁部52a内の、突起部12が設けられる電子部品10の縁部51aに対応する領域には、電子部品10との電気的な接続に用いられるような電極等の導体は形成されない。
このような電子部品10及び電子部品20を、図4(A)に示すように、互いの表面10a及び表面20aが対向するように、電極11(及び端子13)と電極21の位置合わせを行って、配置する。例えば、チップマウンター等の装置を用いて、電子部品10を電子部品20の上に配置する。
次いで、所定の温度で加熱を行いながら、一方の電子部品を他方の電子部品側に、例えば電子部品10を電子部品20側に、押圧する。
この加熱及び押圧の際、電子部品10の端子13と突起部12に同種材料を用いている場合には、端子13及び突起部12の融点以上の温度まで加熱を行う。このような温度で加熱を行いながら、電子部品10の電子部品20側への押圧を行うと、まず図4(B)に示すように、溶融した突起部12が電子部品20に接触する。そして、更に押圧を行うと、図4(C)に示すように、溶融した突起部12が潰されながら、溶融した端子13が電極21に近付いて接触し、接続部30が形成される。尚、接続部30には、端子13の成分のほか、端子13と電極11、電極21との間の反応(成分拡散)により、電極11、電極21の成分が含まれ得る。その後、冷却を行うことで、接続部30及び突起部12を凝固させる。これにより、電子部品10の突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態が得られる。
また、加熱及び押圧の際、電子部品10の端子13と突起部12に異種材料を用いている場合であって、端子13の融点よりも突起部12の融点が高い場合には、端子13の融点以上で、且つ、突起部12の融点に近い温度まで加熱を行う。尚、この時の加熱温度は、電子部品10及び電子部品20の機械的、性能的な劣化を引き起こさないような温度を上限とし、また、そのような温度で加熱が行えるように、突起部12の材料が選択される。このような温度で加熱を行いながら、電子部品10の電子部品20側への押圧を行うと、図4(B)に示すように、突起部12が電子部品20に接触する。そして、更に押圧を行うと、図4(C)に示すように、加熱により変形し易くなっている突起部12が潰されながら、溶融した端子13が電極21に近付いて接触し、接続部30が形成される。その後、冷却を行うことで、接続部30を凝固させ、突起部12を硬化させる。これにより、電子部品10の突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態が得られる。
また、加熱及び押圧の際、電子部品10の端子13と突起部12に異種材料を用いている場合であって、端子13の融点よりも突起部12の融点が低い場合には、端子13の融点以上の温度まで加熱を行う。このような温度で加熱を行いながら、電子部品10の電子部品20側への押圧を行うと、図4(B)及び図4(C)に示すように、溶融した突起部12が電子部品20に接触し、潰されながら、溶融した端子13が電極21に接触し、接続部30が形成される。その後、冷却を行うことで、接続部30及び突起部12を凝固させる。これにより、電子部品10の突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態が得られる。
上記のようにして電子部品10と電子部品20を接続した後、図5(A)に示すように、接続した電子部品10と電子部品20の間に樹脂40を供給する。その際は、電子部品10と電子部品20の間に、突起部12が設けられている縁部50(51a,52a)とは異なる側から、ディスペンサ等の供給装置45を用いて、流動性を示す樹脂40を供給する。供給された樹脂40は、接続部30で接続された電子部品10と電子部品20の間に、毛細管現象によって進入していく。尚、電子部品10と電子部品20の間に樹脂40が進入する際には、このような毛細管現象のほか、供給装置45から吐出される樹脂40の圧力も寄与し得る。
電子部品10と電子部品20の間に供給された樹脂40は、接続部30を覆いながら進入していき、図5(B)に示すように、接続部30の外側の縁部50に設けられた突起部12に達する。突起部12は、ダムとして機能し、電子部品10と電子部品20の間を進入する樹脂40を堰き止め、縁部50から外側への樹脂40の流出を抑える。
突起部12は、電子部品10と電子部品20の双方と接触した状態で配置されるため、縁部50に到達した樹脂40を効果的に堰き止めることができる。突起部12を端子13よりも大径としておくと、樹脂40の高い流出抑制効果を得ることができる。突起部12は、隣接する突起部12間に隙間を有する。隣接する突起部12間に隙間が存在することで、縁部50まで到達した樹脂40と突起部12の間の空気が隙間から排出され、突起部12で樹脂40の流出を抑えながら、樹脂40内のボイドの発生を抑え、更に、毛細管現象を継続させることができる。
以上のような工程により、電子装置1が得られる。
ここで比較のため、上記のような突起部12を用いない電子装置の例について述べる。
図6及び図7は別形態に係る電子装置の例を示す図である。図6(A)、図6(B)及び図7はそれぞれ、別形態に係る電子装置の一例の要部断面模式図である。
図6(A)に示す電子装置100Aは、回路基板120上に搭載された半導体素子110及びチップ部品160を有している。半導体素子110の電極111と、回路基板120の電極121が、半田等の接続部130で電気的に接続されている。チップ部品160は、例えば、チップコンデンサであり、回路基板120の、半導体素子110の搭載領域よりも外側に設けられた電極122に、半田等の接合材170を用いて電気的に接続されている。半導体素子110と回路基板120の間には、樹脂140が設けられる。
このような電子装置100Aを製造する方法として、回路基板120上に半導体素子110を搭載した後であって、チップ部品160を搭載する前に、半導体素子110と回路基板120の間に樹脂140を供給する方法を採用する場合を想定する。この方法の場合、半導体素子110と回路基板120の間に供給した樹脂140が、チップ部品160を搭載する電極122まで流出して硬化すると、その後、チップ部品160を電極122に接続することができないことが起こり得る。
また、電子装置100Aを製造する方法として、回路基板120上に半導体素子110及びチップ部品160を搭載した後に、半導体素子110と回路基板120の間に樹脂140を供給する方法を採用する場合を想定する。この方法の場合、半導体素子110と回路基板120の間に供給した樹脂140が、チップ部品160まで流出して硬化すると、そのチップ部品160のリワークが行えなくなることが起こり得る。チップ部品160に不良が生じた場合、その不良のチップ部品160を取り外し、良品のチップ部品を再搭載するリワークを行うことは、コスト上のメリットを生み出せることがある。しかし、上記のようにチップ部品160まで樹脂140が流出して硬化してしまうと、チップ部品160に不良が生じても、それを取り外すことは必ずしも容易でない。
このようなチップ部品160の搭載領域に達するような樹脂40の流出を抑える手法として、図6(B)に示す電子装置100Bのように、回路基板120上の半導体素子110の搭載領域とチップ部品160の搭載領域の間にダム180を設ける手法がある。しかし、この手法では、半導体素子110の搭載領域とチップ部品160の搭載領域の間に、ダム180を設けるためのスペースが必要になる。そのため、回路基板120上の電子部品実装密度の低下、或いは、回路基板120更には電子装置100Bの大型化を招いてしまう場合がある。
また、図7に示す電子装置200Aは、部品面積の差が比較的小さい電子部品210と電子部品220を接続したものの一例である。このような電子装置200Aの例としては、半導体素子をシリコンインターポーザと呼ばれる回路基板に搭載するものや、半導体素子同士を積層するもの等が挙げられる。このような半導体素子等の電子部品210の電極211と、シリコンインターポーザや半導体素子等の電子部品220の電極221が、半田等の接続部230で電気的に接続される。この例では、電子部品220の、電極221の配設面と反対側の面にも、電極222が設けられている。このような電子部品210と電子部品220の間に、樹脂240が設けられる。
電子装置200Aでは、電子部品210と電子部品220の面積の差が比較的小さいため、上記のダム180のような部材を設けることが難しい。電子部品210と電子部品220を接続部230で接続した後、電子部品210と電子部品220の間に樹脂240を供給した場合、その樹脂240が電子部品210と電子部品220の間から流出することがある。このように流出した樹脂240が、電子部品220の裏面側に設けた電極222まで広がり、硬化されてしまうと、電子装置200Aの、その電極222を用いた他の電子部品(半導体素子や回路基板等)との接続が行えなくなることが起こり得る。
このように電子装置100A,100B,200Aでは、樹脂140,240を供給後の取り扱いに不具合が生じる場合があった。
これに対し、上記の電子装置1では、電子部品10と電子部品20を電気的に接続する接続部30の外側の縁部50に、電子部品10と電子部品20の双方に接触する高さの複数の突起部12を設ける。この突起部12を、電子部品10と電子部品20の間に供給される樹脂40の不用な流出を抑えるダムとして機能させる。このような突起部12を採用することで、例えば、次の図8及び図9に示すような電子装置を実現することが可能になる。
図8及び図9は第1の実施の形態に係る電子装置の構成例を示す図である。図8及び図9はそれぞれ、突起部を設けた電子装置の構成例の要部断面模式図である。
図8に示す電子装置100は、半導体素子110と回路基板120を電気的に接続する接続部130の外側の、チップ部品160側の縁部50に、半導体素子110と回路基板120の双方に接触する高さの複数の突起部12を設けた構造を有している。この突起部12により、チップ部品160の搭載領域に達するような樹脂140の流出(図6(A))を抑えることができる。更に、チップ部品160の搭載領域に達するような樹脂140の流出を抑えるために、回路基板120上に別途ダム180(図6(B))を設けることを要せず、回路基板120、電子装置100の大型化を抑えることができる。
また、図9に示す電子装置200は、面積の差が比較的小さい電子部品210と電子部品220を接続した一例であって、接続部230の外側の縁部50に、電子部品210と電子部品220の双方に接触する高さの複数の突起部12を設けた構造を有している。この突起部12により、電子部品220の裏面に設けられる電極222まで広がるような樹脂240の流出(図7)を抑えることができ、電子装置200の、他の電子部品との接続不良を抑えることが可能になる。
ところで、上記電子装置1の製造方法として、図4には、所定の温度で加熱を行って電子部品10を電子部品20側に押圧し、電子部品10の突起部12を潰しながら電子部品20に接触させ、電子部品10と電子部品20を接続部30で接続する方法を例示した。このほか、次の図10に示すような方法を用いることもできる。
図10は第1の実施の形態に係る電子装置の製造方法の別例を示す図である。図10(A)は突起部調整工程における第1工程の一例の要部断面模式図、図10(B)は突起部調整工程における第2工程の一例の要部断面模式図、図10(C)は電子部品接続工程における第1工程の一例の要部断面模式図、図10(D)は電子部品接続工程における第2工程の一例の要部断面模式図である。
この方法では、準備した電子部品10(図2)を、まず図10(A)に示すように、平坦な表面60aを有する基板60の、その表面60aに端子13及び突起部12の配設面(表面10a)を対向させて、配置する。そして、その電子部品10を基板60側に押圧し、図10(B)に示すように、突起部12を、端子13と高さが揃うように押し潰す。その際、押圧の程度によっては、突起部12と共に、端子13にも多少の潰れが生じる場合がある。押圧の際には、加熱により突起部12を溶融又は軟化させ、端子13と高さが揃うように押し潰してもよい。
このようにして端子13と突起部12の高さが揃えられた電子部品10を、図10(C)に示すように、準備した電子部品20(図3)と対向させて配置し、位置合わせを行う。そして、所定の温度で加熱を行いながら電子部品10を電子部品20側に押圧し、上記のようにして潰した突起部12を電子部品20に接触させ、端子13を電極21に接続し、その後、冷却を行う。これにより、図10(D)に示すような、電子部品10の突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態を得る。
電子部品10と電子部品20の接続後は、上記図5の例に従い、電子部品10と電子部品20の間に樹脂40を設ける。
このような方法によっても、電子装置1を得ることができる。
尚、図10の例では、平坦な表面60aを有する基板60を用いたが、端子13を押し付ける領域と、突起部12を押し付ける領域との間に段差(高低差)のある表面を有する基板を用い、そのような基板に端子13及び突起部12を押し付けてもよい。このような段差のある基板を用いることで、端子13及び突起部12の高さを、それぞれ所定の高さに調整することが可能になる。例えば、電子部品20の、電極21の上面の高さ(突起部12が接触する表面20aに対する位置)に応じて、電子部品10を押し付ける基板の段差を調整し、押し付け後の端子13及び突起部12の高さをそれぞれ調整することも可能になる。
次に、第2の実施の形態について説明する。
以上説明した電子装置1において、電子部品20の縁部52a内の、突起部12が接触する領域は、例えば、絶縁部とすることができる。電子部品20は、前述のように、例えば、半導体素子、半導体パッケージ、回路基板とすることができる。このような電子部品20の表面20aには、窒化シリコン(SiN)、酸化シリコン(SiO)、ポリイミド(PI)等の絶縁性保護膜が設けられ、この絶縁性保護膜から露出するように電極21が設けられる。このような電子部品20の表面20aに設けられる絶縁性保護膜の領域を、上記絶縁部とし、電子部品10の突起部12を接触させることができる。
電子部品20の縁部52a内の、突起部12が接触する領域は、例えば、導体部とすることもできる。電子部品20の、突起部12が接触する領域を導体部とする形態について、第2の実施の形態として説明する。
図11は第2の実施の形態に係る電子部品の一例を示す図である。図11(A)は第2の実施の形態に係る電子部品の第1例の要部平面模式図、図11(B)は第2の実施の形態に係る電子部品の第2例の要部平面模式図である。
電子部品20の縁部52aの、電子部品10の複数の突起部12が接触する領域には、例えば、図11(A)に示すように、各突起部12に対応する位置にそれぞれ、導体部71を設けることができる。導体部71は、所謂ダミーの導体パターンであり、電極21とは電気的に独立して設けられ、電子部品10と電子部品20の電気的な接続には用いられない。導体部71は、電極21と同様に、表面20aの絶縁性保護膜から露出するように設けられる。導体部71には、電極21と同様の導体材料を用いることができ、例えば、接触される突起部12と反応(成分拡散)する導体材料が用いられる。
また、電子部品20の縁部52aの、電子部品10の複数の突起部12が接触する領域には、例えば、図11(B)に示すように、突起部12の配列方向に沿って、ライン状の導体部72を設けることもできる。この導体部72も、電極21とは電気的に独立して設けられ、電極21と同様に、表面20aの絶縁性保護膜から露出するように設けられる。導体部72には、電極21と同様の導体材料を用いることができ、例えば、接触される突起部12と反応(成分拡散)する導体材料が用いられる。
図12は第2の実施の形態に係る電子装置の製造方法の一例を示す図である。図12(A)は第2の実施の形態に係る電子部品配置工程の一例の要部断面模式図、図12(B)は第2の実施の形態に係る電子部品接続工程における第1工程の一例の要部断面模式図、図12(C)は第2の実施の形態に係る電子部品接続工程における第2工程の一例の要部断面模式図である。
この方法では、準備した電子部品10(図2)を、図12(A)に示すように、準備した電子部品20(図11(A)又は図11(B))と対向させて配置し、位置合わせを行う。次いで、所定の温度で加熱を行いながら電子部品10を電子部品20側に押圧し、図12(B)に示すように、突起部12を、電子部品20に設けた導体部71(図11(A))又は導体部72(図11(B))に接触させる。そして、突起部12を潰しながら、端子13を電極21に接続し、その後、冷却を行う。これにより、図12(C)に示すような、電子部品10の突起部12が電子部品20の導体部71又は導体部72に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態を得る。
電子部品10と電子部品20の接続後は、上記図5の例に従い、電子部品10と電子部品20の間に樹脂40を設け、電子装置を得る。
導体部71又は導体部72を設けることで、電子部品20の、突起部12で押圧される領域の内部構造(導体部71又は導体部72よりも下層に設けられる配線やビア等)の荷重による損傷の発生を抑えることが可能になる。また、導体部71又は導体部72を設け、これに突起部12を接続することで、突起部12を電子部品20に強固に接続し、電子部品10と電子部品20の接続強度の向上を図ることが可能になる。
尚、このような導体部71又は導体部72を設ける場合にも、上記図10の例に従い、電子部品10側の突起部12を予め所定の高さまで潰しておいて、電子部品20側の導体部71又は導体部72に接続させるようにしてもよい。
次に、第3の実施の形態について説明する。
図13は第3の実施の形態に係る電子部品の一例を示す図である。図13(A)は第3の実施の形態に係る電子部品の一例の要部平面模式図、図13(B)は第3の実施の形態に係る電子装置の一例の要部断面模式図である。尚、図13(B)は図13(A)のL5−L5断面模式図である。また、図14は第3の実施の形態に係る電子部品の製造方法の一例を示す図である。図14(A)は第3の実施の形態に係る溝形成工程の一例の要部断面模式図、図14(B)は第3の実施の形態に係る切断工程の一例の要部断面模式図である。
電子部品20の縁部52aの、電子部品10の複数の突起部12が接触する領域には、図13(A)及び図13(B)に示すような凹部80を設けることができる。凹部80は、例えば、接触する突起部12の配列方向に沿って、ライン状に設けることができる。
このような凹部80を有する電子部品20は、例えば、図14に示すような方法を用いて形成することができる。
図14に示す例では、半導体素子、半導体パッケージ、回路基板といった電子部品20が複数連なって形成された、個片化前の電子部品20の集合体(基板)81が準備される。例えば、複数の半導体素子を形成したウェハ、切断前の大判タイプの回路基板上に複数の半導体素子を搭載して樹脂封止したもの、樹脂内に半導体素子を埋設してウェハ状態とした所謂擬似ウェハ、切断前の大判タイプの回路基板等である。
このような基板81を、図14(A)に示すように、ダイシング用テープ82に貼付した後、ダイシングブレード83aを用い、基板81に含まれる電子部品20の、隣接する電子部品20間の境界(ダイシングストリート)に、溝80aを形成する。溝80aの幅は、電子部品20に形成する上記凹部80の幅に基づいて設定され、その幅に相当する幅のダイシングブレード83aが用いられて溝80aが形成される。溝80aの深さは、電子部品20に形成する上記凹部80の深さに基づいて設定される。
溝80aの形成後、図14(B)に示すように、溝80aの形成に用いたダイシングブレード83aよりも幅狭のダイシングブレード83bを用い、溝80aの位置で基板81を切断する。これにより、基板81を、個々の電子部品20に個片化する。各電子部品20の縁部52aの溝80aが、凹部80となる。ダイシング用テープ82上の各電子部品20は、例えば、ピックアップ装置等を用いてピックアップされ、後続の工程に搬送される。
この図14に示すような方法を用いることで、縁部52aの、電子部品10の突起部12に対応する領域に、凹部80を有する電子部品20を得ることができる。
尚、この図14に示すような方法のほか、例えば、上記図3に示したような電子部品20を準備した後に、その縁部52aに、エッチング技術を用いて凹部80を形成することも可能である。
続いて、上記のような凹部80を有する電子部品20を用いた電子装置の製造方法について述べる。
図15は第3の実施の形態に係る電子装置の製造方法の一例を示す図である。図15(A)は第3の実施の形態に係る電子部品配置工程の一例の要部断面模式図、図15(B)は第3の実施の形態に係る電子部品接続工程における第1工程の一例の要部断面模式図、図15(C)は第3の実施の形態に係る電子部品接続工程における第2工程の一例の要部断面模式図である。
この方法では、準備した電子部品10(図2)を、図15(A)に示すように、準備した電子部品20(図13)と対向させて配置し、位置合わせを行う。次いで、所定の温度で加熱を行いながら電子部品10を電子部品20側に押圧し、図15(B)に示すように、突起部12を、電子部品20に設けた凹部80の底に接触させ、端子13を電極21に接続し、その後、冷却を行う。これにより、図15(C)に示すような、電子部品10の突起部12が電子部品20の凹部80の底に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態を得る。
図15(B)の工程で、端子13と電極21が接続された時に、突起部12が凹部80の底に接触しているように、予め電子部品20に設ける凹部80のサイズ(深さ及び幅)が設定される。尚、図15(B)の工程では、突起部12が、凹部80の底に接触した後、必ずしも潰されることを要しない。
電子部品10と電子部品20の接続後は、上記図5の例に従い、電子部品10と電子部品20の間に樹脂40を設け、電子装置を得る。
電子部品20に凹部80を設けることで、電子部品10を押圧して突起部12を電子部品20に接触させる際の、電子部品10に対して加える荷重、更に、その電子部品10を介して電子部品20に加えられる荷重を低減することが可能になる。電子部品20に加えられる荷重が低減されることで、突起部12で押圧される領域の内部構造(凹部80よりも下層に設けられる配線やビア等)の損傷の発生を抑えることが可能になる。また、電子部品20に凹部80を設ける場合には、必ずしも突起部12に、加熱により溶融、変形可能な材料を用いることを要しないため、突起部12に用いる材料の選択自由度を高めることが可能になる。
凹部80は、電子部品20の絶縁性保護膜等の絶縁部に設けることができる。また、凹部80に、上記図11の例に従い、導体部を設けることもできる。
以上説明した突起部12の構成(形状、配置)の変形例を、図16及び図17を参照して説明する。
図16及び図17は変形例の説明図である。図16(A)は第1変形例に係る電子部品の要部断面模式図、図16(B)は第2変形例に係る電子部品の要部断面模式図である。図17(A)は第3変形例に係る電子部品の要部平面模式図、図17(B)は第4変形例に係る電子部品の要部平面模式図、図17(C)は第5変形例に係る電子部品の要部平面模式図である。
以上の説明では、端子13よりも高さの高い突起部12を設けた電子部品10を準備し、これを用いて電子装置1等を製造する場合を例示した。このほか、電子部品10には、図16(A)に示すように、端子13と同じか或いは同等の高さの突起部12を設けることもできる。このような高さの突起部12を設けた電子部品10を用いても、突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態を得ることが可能である。
また、以上の説明では、球状或いは略球状の突起部12を設けた電子部品10を準備し、これを用いて電子装置1等を製造する場合を例示した。このほか、電子部品10には、図16(B)に示すように、柱状の突起部12を設けることもできる。柱状の突起部12としては、円柱状、四角柱状、三角柱状といった各種柱状の突起部を設けることができる。また、柱状の突起部12として、突出方向に向かって先細となる錐状又は錐台状の突起部を設けることもできる。柱状の突起部12を設けた電子部品10を用いても、突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態を得ることが可能である。
また、以上の説明では、電子部品10の一辺に沿った縁部51aに突起部12を並設した電子部品10を準備し、これを用いて電子装置1等を製造する場合を例示した。このほか、電子部品10には、図17(A)に示すように、電子部品10の二辺に沿った縁部51a及び縁部51bにそれぞれ突起部12を並設することもできる。また、図17(B)に示すように、電子部品10の三辺に沿った縁部51a、縁部51b及び縁部51cにそれぞれ突起部12を並設することもできる。このような突起部12を設けた電子部品10を用いても、突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態を得ることが可能である。
接続した電子部品10と電子部品20の間に樹脂40を供給する際には、突起部12を設けていない縁部の側から樹脂40を供給する。例えば、図17(A)の例では、縁部51c、縁部51dの側から樹脂40を供給する。図17(B)の例では、縁部51dの側から樹脂40を供給する。電子部品10と電子部品20の間に供給されて進入する樹脂40の、突起部12を設けた縁部51a,51b或いは縁部51a,51b,51cより外側への不用な流出を、突起部12によって効果的に抑えることができる。
その結果、例えば、電子部品10を接続した電子部品20上に、電子部品10の縁部51aのほか、電子部品10の縁部51bや縁部51cの外側にも、チップ部品等の他の電子部品を近接させて配置することが可能になる。従って、高密度実装化を図ったり、電子部品20や電子装置1等の大型化の抑制を図ったりすることが可能になる。また、電子部品20の裏面に他の電子部品との接続に用いる電極が設けられるような場合でも、そのような電極が電子部品10と電子部品20の間から流出する樹脂40で被覆されてしまうような状況を回避することが可能になる。従って、電子部品10と電子部品20を接続した電子装置1等を、更に別の電子部品と接続する際の、接続不良の発生を抑制することが可能になる。
また、以上の説明では、電子部品10の一の縁部51aに突起部12を一列で並設した電子部品10を準備し、これを用いて電子装置1等を製造する場合を例示した。このほか、電子部品10には、図17(C)に示すように、一の縁部51aに突起部12を複数列(ここでは一例として二列)で並設することもできる。このように複数列で突起部12を設けた電子部品10を用いても、突起部12が電子部品20に接触し、且つ、電子部品10の電極11と電子部品20の電極21が接続部30で電気的に接続された状態を得ることが可能である。また、電子部品10と電子部品20の間に供給されて進入する樹脂40の、電子部品10と電子部品20の対向領域より外側への不用な流出を、複数列の突起部12によって効果的に抑えることができる。
尚、電子部品10の二辺に沿った縁部51a及び縁部51bにそれぞれ複数列の突起部12を並設したり、電子部品10の三辺に沿った縁部51a、縁部51b及び縁部51cにそれぞれ複数列の突起部12を並設したりすることもできる。
また、電子部品10の三辺に沿った縁部51a、縁部51b及び縁部51c、更に、残りの一辺に沿った縁部51dにも、一列又は複数列の突起部12を設けることも可能である。但し、この場合は、接続部30で接続した電子部品10と電子部品20の間に樹脂40を供給する際の、その樹脂40の供給口には突起部12を設けない配置とする。このような配置とすることで、突起部12を設けていない供給口から樹脂40を供給し、電子部品10と電子部品20の対向領域より外側への流出を効果的に抑えることが可能になる。
次に、第4の実施の形態について説明する。
以上説明したような突起部12について、その形成方法の一例を、第4の実施の形態として説明する。
図18〜図20は第4の実施の形態に係る突起部の形成方法の一例を示す図である。図18(A)は第4の実施の形態に係る導体部形成工程の一例の要部平面模式図、図18(B)は図18(A)のL6−L6断面模式図である。図19(A)は第4の実施の形態に係る導体部溶融工程の一例の要部平面模式図、図19(B)は図19(A)のL7−L7断面模式図である。図20(A)は第4の実施の形態に係る電子部品切断工程の一例の要部平面模式図、図20(B)は図20(A)のL8−L8断面模式図である。
ここで例示する方法では、まず、図18(A)及び図18(B)に示すような、電子部品10が複数連なって形成された、個片化前の電子部品10(ここでは突起部12を形成する前の電子部品)の集合体(基板)90を準備する。そして、このような基板90の、隣接する電子部品10間の境界(ダイシングストリート)91(鎖線で図示)を跨ぐように、平面つづら折り形状の導体パターン92を形成し、その導体パターン92上に、突起部12に用いる導体材料(導体部)93を形成する。導体パターン92は、電極11及び端子13とは電気的に独立して設けられる。導体パターン92には、その上に形成される導体部93よりも高融点の材料を用いることが望ましい。例えば、導体パターン92にCuを用い、導体部93にSn−Ag半田等の半田を用いる。
ここでは、要部平面模式図において、導体部93の下に導体パターン92が存在していることを示すため、便宜上、導体部93よりも小さな平面サイズで導体パターン92を点線で図示するが、導体パターン92と導体部93は、同じ平面サイズとすることができる。ここで説明する図18〜図20のほか、以下に示す図21〜図25についても同様である。
導体パターン92及び導体部93の形成後、導体部93の融点以上の温度で加熱を行い、導体部93を溶融する。溶融した導体部93は、その表面張力により、図19(A)及び図19(B)に示すように、つづら折り形状の導体パターン92の、そのつづら折りの折り返し部92aに凝集する。即ち、折り返し方向の異なる折り返し部92a(ダイシングストリート91を挟んで右側の折り返し部92aと左側の折り返し部92a)に、それらの折り返し部92a間に形成されていた導体部93が凝集する。この結果、各折り返し部92aの位置に凝集した導体部93が、上記の突起部12として形成される。
尚、このように加熱により溶融した導体部93が凝集した際、折り返し部92a間の導体パターン92上には、導体部93が残存し得る。図19には、折り返し部92a間の導体パターン92上に導体部93が残存している場合を例示している。このほか、導体部93の凝集により、折り返し部92a間の導体パターン92が露出する場合もある。
上記のようにつづら折り形状の導体パターン92の折り返し部92aに導体部93を凝集させて突起部12を形成した後は、図20(A)及び図20(B)に示すように、ダイシングストリート91の位置で基板90を切断し、個々の電子部品10に個片化する。これにより、ダイシングストリート91側の縁部に突起部12が並設された電子部品10が得られる。
上記のような突起部12の形成方法において、導体パターン92及びその上に形成される導体部93の形状を調整することで、得られる突起部12の高さや径を調整することができる。
図21及び図22は第4の実施の形態に係る突起部の調整方法の例を示す図である。図21(A)は第4の実施の形態に係る導体部形成工程の第1例の要部平面模式図、図21(B)は第4の実施の形態に係る導体部溶融工程の第1例の要部平面模式図、図21(C)は図21(B)のL9−L9断面模式図である。図22(A)は第4の実施の形態に係る導体部形成工程の第2例の要部平面模式図、図22(B)は第4の実施の形態に係る導体部溶融工程の第2例の要部平面模式図、図22(C)は図22(B)のL10−L10断面模式図である。
図21に示す方法では、図21(A)に示すように、つづら折り形状の導体パターン92及びその上に形成される導体部93の、つづら折りの間隔を広げる。即ち、ダイシングストリート91に対して一方側に並ぶ折り返し部92aの間隔、他方側に並ぶ折り返し部92aの間隔を広げる。このように導体パターン92のつづら折りの間隔を広げると、折り返し方向の異なる折り返し部92a間(ダイシングストリート91を挟んだ左右の折り返し部92a間)の距離が長くなる。その結果、導体パターン92上に形成される導体部93の、導体パターン92の折り返し方向の異なる折り返し部92a間に存在する導体部93の量が多くなる。これにより、図21(B)及び図21(C)に示すように、導体部93の融点以上の温度で加熱を行って導体部93を溶融させ折り返し部92aに凝集させると、つづら折りの間隔を広げていないものに比べて、より大きな突起部12が形成されるようになる。
図22に示す方法では、図22(A)に示すように、つづら折り形状の導体パターン92及びその上に形成される導体部93の幅を太くする。このように導体パターン92の幅を太くした場合も、導体パターン92上に形成される導体部93の、導体パターン92の折り返し方向の異なる折り返し部92a間に存在する導体部93の量が多くなる。これにより、図22(B)及び図22(C)に示すように、導体部93の融点以上の温度で加熱を行って導体部93を溶融させ折り返し部92aに凝集させると、導体パターン92の幅を太くしていないものに比べて、より大きな突起部12が形成されるようになる。
図21のように導体パターン92及び導体部93のつづら折りの間隔を広げ、且つ、その導体パターン92及び導体部93の幅を太くすることも可能である。
接続部30で電気的に接続する電子部品10と電子部品20の間のギャップ(クリアランス)に応じて、例えば、この図21や図22に示すような方法を用い、電子部品20に接触するような高さの突起部12を、電子部品10に形成することができる。
また、図23及び図24は第4の実施の形態に係る突起部の形成方法の別例を示す図である。図23(A)は第4の実施の形態に係る導体部形成工程の第3例の要部平面模式図、図23(B)は第4の実施の形態に係る導体部溶融工程の第3例の要部平面模式図、図23(C)は図23(B)のL11−L11断面模式図である。図24(A)は第4の実施の形態に係る導体部形成工程の第4例の要部平面模式図、図24(B)は第4の実施の形態に係る導体部溶融工程の第4例の要部平面模式図、図24(C)は図24(B)のL12−L12断面模式図である。
図23に示す方法では、図23(A)に示すように、つづら折り形状の導体パターン92の折り返し部92aに幅広部92aaを設け、そのような導体パターン92の上に導体部93を形成する。ここでは一例として、平面円形状の幅広部92aaを折り返し部92aに設けた場合を図示するが、幅広部92aaは、平面四角形状、平面三角形状等、各種平面形状とすることが可能である。幅広部92aaを設けることで、図23(B)及び図23(C)に示すように、導体部93の融点以上の温度で加熱を行った時に、溶融した導体部93が折り返し部92aの幅広部92aaに凝集し易くなり、突起部12の高さの均一化が図られるようになる。
図24に示す方法では、図24(A)に示すように、折り返し方向の異なる折り返し部92a間の位置(中間点)に切り込み92bを設け、そのような導体パターン92の上に導体部93を形成する。切り込み92bは、導体パターン92の幅を狭くするような方向に設ける。ここでは一例として、平面三角形状の切り込み92bを、導体パターン92の幅方向両側のエッジから内側に向かって設けた場合を図示している。切り込み92bは、平面三角形状のほか、平面四角形状や平面半円形状等、各種平面形状とすることができる。切り込み92bは、導体パターン92の幅方向片側のエッジからもう片側のエッジに向かって設けることもできる。導体パターン92の幅方向両側のエッジから内側に向かって切り込み92bを設ける場合、互いの切り込み92bは、図示するように連通していなくてもよいし、或いはここでは図示を省略するが、連通していてもよい。このような切り込み92bを設けた導体パターン92の上に、導体部93が形成される。切り込み92bを設けることで、図24(B)及び図24(C)に示すように、導体部93の融点以上の温度で加熱を行った時に、溶融した導体部93が折り返し部92aの切り込み92bを境にして両側の折り返し部92bに凝集し易くなる。これにより、突起部12の高さの均一化が図られるようになる。
尚、図23のような幅広部92aaは、図24のような切り込み92bを設けた場合にも、同様に適用可能である。また、図23のような幅広部92aa、図24のような切り込み92bは、上記図21のように導体パターン92(及びその上の導体部93)のつづら折りの間隔を広げた場合や幅を太くした場合にも、同様に適用可能である。
また、図25は第4の実施の形態に係る突起部の形成方法の更に別例を示す図である。図25(A)は第4の実施の形態に係る導体部形成工程の第5例の要部平面模式図、図25(B)は第4の実施の形態に係る導体部溶融工程の第5例の要部平面模式図、図25(C)は第4の実施の形態に係る電子部品切断工程の第5例の要部平面模式図である。
上記図18〜図20の例では、個片化前の電子部品10の集合体である基板90を準備し、そのダイシングストリート91を跨ぐように、つづら折り形状の導体パターン92を形成し、その導体パターン92上に導体部93を形成する場合を例示した。このほか、つづら折り形状の導体パターン92及びその上の導体部93は、ダイシングストリート91を跨がず、図25(A)に示すように、ダイシングストリート91に対して一方側の電子部品10に設けることもできる。
このようにつづら折り形状の導体パターン92及び導体部93を、基板90の一方側の電子部品10に設け、導体部93の融点以上の温度で加熱を行う。これにより、溶融した導体部93が、図25(B)に示すように、基板90の、一の電子部品10に設けられた導体パターン92の、そのつづら折りの折り返し部92aに凝集する。その後、図25(C)に示すように、ダイシングストリート91の位置で基板90を切断し、個々の電子部品10に個片化することで、ダイシングストリート91側の縁部に沿って2列に並んだ突起部12が形成された電子部品10(図17(C))が得られる。このように2列並べて突起部12を設けた電子部品10によれば、電子部品10と電子部品20を接続部30で接続し、それらの間に樹脂40を供給した際、それらの対向領域より外側への不用な流出が効果的に抑えられるようになる。
尚、電子部品10の複数辺に沿った縁部にそれぞれ一列又は複数列の突起部12を並設する場合(図17(A)〜図17(C)等)も、上記同様の方法が適用可能である。
図18〜図25に示したような上記の方法を用いることで、電子部品10に、所定の高さ、即ち、端子13よりも高い、或いは、端子13と同じか又は同等の高さの突起部12を形成することができる。
上記のような導体パターン92及び導体部93並びに突起部12を有する電子部品10は、例えば、次の図26及び図27に示すような方法で製造することができる。
図26及び図27は第4の実施の形態に係る電子部品の製造方法の一例を示す図である。図26(A)は第4の実施の形態に係るシード層形成工程の一例の要部断面模式図、図26(B)は第4の実施の形態に係るレジスト形成工程の一例の要部断面模式図、図26(C)は第4の実施の形態に係る第1メッキ工程の一例の要部断面模式図、図26(D)は第4の実施の形態に係る第2メッキ工程の一例の要部断面模式図である。図27(A)は第4の実施の形態に係るレジスト除去工程の一例の要部断面模式図、図27(B)は第4の実施の形態に係るシード層エッチング工程の一例の要部断面模式図、図27(C)は第4の実施の形態に係る加熱工程の一例の要部断面模式図である。
まず、図26及び図27に示す、突起部12の形成領域AR1に着目し、電子部品10の製造方法の一例を説明する。
図26(A)に示すように、個片化前の電子部品10の集合体である基板90を準備し、その上にシード層92cを形成する。シード層92cの形成後、レジスト材料を塗布し、露光、現像を行い、図26(B)に示すように、所定の開口部94aを有するレジスト94を形成する。レジスト94の開口部94aは、上記のような平面つづら折り形状の開口部である。このような開口部94aを有するレジスト94の形成後、シード層92cを給電層に用いた電解メッキにより、図26(C)に示すように、開口部94a内のシード層92c上に、例えばCuを堆積し、導体パターン92を形成する。更に、シード層92c(及び導体パターン92)を給電層に用いた電解メッキにより、図26(D)に示すように、開口部94a内の導体パターン92上に、半田、例えばSn−Ag半田を堆積し、導体部93を形成する。
導体部93の形成後は、図27(A)に示すように、レジスト94を、剥離液等を用いて除去する。次いで、図27(B)に示すように、レジスト94の除去後に露出するシード層92cを、導体パターン92及び導体部93をマスクにして、エッチングにより除去する。これにより、基板90上に、平面つづら折り形状の導体パターン92及び導体部93が形成される。その後、導体部93の融点以上の温度で加熱(ウェットバック)を行うことで、上記のように、溶融した導体部93を、導体パターン92のつづら折りの折り返し部92aに凝集させ、図27(C)に示すような突起部12を形成する。
このようにして突起部12の形成まで行った基板90を、所定の位置(ダイシングストリート)で切断し、個々の電子部品10を得る。
このような電子部品10の突起部12の形成は、電子部品20との電気的な接続に用いる端子13と同時に形成することができる。この場合は、図26及び図27に示す、端子13の形成領域AR2のように、端子13の下地となる電極11まで形成した基板90上に、図26(A)のようにシード層92cを形成する。そして、図26(B)のレジスト94の形成時に、形成領域AR1の開口部94aのほか、形成領域AR2にも開口部94bを形成し、以後、図26(C)、図26(D)及び図27(A)〜図27(C)の工程を実施する。これにより、形成領域AR2の電極11上に、突起部12と同様に、シード層92c、導体パターン92及び導体部93を有する端子13が形成される。
突起部12は、端子13とは別の工程で形成することも可能である。この場合は、例えば、先に形成領域AR2に適当な端子13を形成した基板90の、その形成領域AR2をレジストでマスクし、突起部12の形成領域AR1について、上記図26(A)〜図26(D)及び図27(A)〜図27(C)の工程を実施する。また、例えば、上記図26(A)〜図26(D)及び図27(A)〜図27(C)の工程を実施して先に形成領域AR1に突起部12を形成した後、その突起部12やその下の導体パターン92をレジストでマスクし、形成領域AR2に適当な端子13を形成してもよい。これらの方法では、端子13と突起部12を、同種材料を用いて形成することができるほか、異種材料を用いて形成することもできる。
尚、図27(B)の工程後、ウェットバックを行うことなく、導体パターン92及び導体部93の形成まで行った基板90を、所定の位置(ダイシングストリート)で切断し、個々の電子部品10を得ることも可能である。この場合は、電子部品10と電子部品20の接続時の加熱を利用して、電子部品10に設けた導体部93をその下の導体パターン92の折り返し部92aに凝集させ、接続相手の電子部品20に接触させるようにする。
以上、第4の実施の形態では、Cu等で導体パターン92を形成し、その上にSn−Ag半田等の半田で導体部93を形成し、その導体部93の、溶融時の表面張力による凝集を利用して、突起部12を形成する方法を例示した。
このほか、突起部12は、半田やAg等の導体材料を含む樹脂(半田ペーストや導電性ペースト)、絶縁性の樹脂、導電性又は絶縁性のフィラーを含む樹脂等を用いて形成することもできる。このような材料を用いて突起部12を形成する場合は、例えば、突起部12を形成する領域に開口部を有するマスクを形成し、その開口部に、印刷法等を用いて、半田ペースト、導電性ペースト、樹脂といった材料を充填し、その後、マスクを除去する。このような方法を用いる場合には、柱状の突起部12(図16(B))を形成することができる。
充填する半田ペースト、導電性ペースト、樹脂に、熱可塑性樹脂を用いて突起部12を形成すると、上記図4の例に従い、電子部品10と電子部品20を加熱及び押圧して接続部30で電気的に接続する際、その加熱で突起部12を変形可能な状態にすることができる。これにより、突起部12を潰しながら押圧し、突起部12を電子部品20に接触させて、電子部品10と電子部品20を接続部30で接続することができる。また、上記図10の例に従い、電子部品10と電子部品20の接続前に、電子部品10を予め平坦な又は所定の段差を有する基板に押し付ける際、加熱により突起部12を変形可能な状態にし、突起部12を押し潰し易くすることができる。
また、予め準備された球状や柱状の突起部12を、電子部品10に接合材を用いる等して取り付け、突起部12を有する電子部品を得てもよい。この場合、予め準備する突起部12としては、その突起部12を電子部品10と電子部品20の接続の際に上記図4や図10の例のように潰す場合は、所定の温度で溶融可能な各種材料、所定の荷重で変形可能な各種材料を用いることができる。また、例えば上記図15の例のように接続相手の電子部品20に凹部80を設けて突起部12を潰さない場合は、上記のような材料に限らず、金属、半導体、ガラス等、各種材料を用いることができる。
以上の説明では、突起部12を設けた電子部品10の突起状の端子13を、電子部品20の電極21と電気的に接続する場合を例示した。このほか、電子部品20の電極21上にも突起状の端子を設けてもよい。この場合は、電子部品10の突起状の端子13と、電子部品20の突起状の端子とを接続した時に得られる接続部30の高さに基づき、突起部12の高さを調整する。
以上説明した電子部品10及び電子部品20には、各種電子部品を用いることができる。例えば、電子部品には、前述のように、半導体素子、半導体パッケージ、回路基板を用いることができる。
図28は半導体素子の一例を示す図である。図28は半導体素子の一例の要部断面模式図である。
図28に例示する半導体素子300は、トランジスタ等の素子が設けられた半導体基板310と、半導体基板310上に設けられた配線層320とを有する。
半導体基板310には、シリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)等の基板が用いられる。このような半導体基板310に、トランジスタ、容量、抵抗等の素子が設けられる。図28には素子の一例として、MOS(Metal Oxide Semiconductor)トランジスタ330を図示している。
MOSトランジスタ330は、半導体基板310に設けられた素子分離領域310aにより画定された素子領域に設けられる。MOSトランジスタ330は、半導体基板310上にゲート絶縁膜331を介して形成されたゲート電極332と、ゲート電極332の両側の半導体基板310内に形成されたソース領域333及びドレイン領域334とを有する。ゲート電極332の側壁には、絶縁膜のスペーサ335が設けられる。
このようなMOSトランジスタ330等が設けられた半導体基板310上に、配線層320が設けられる。配線層320は、半導体基板310に設けられたMOSトランジスタ330等に電気的に接続された導体部321(配線及びビア)と、導体部321を覆う絶縁部322とを有する。図28には一例として、MOSトランジスタ330のソース領域333及びドレイン領域334に電気的に接続された導体部321を図示している。導体部321には、Cu、Al等の各種導体材料が用いられる。絶縁部322には、酸化シリコン等の無機絶縁材料や、樹脂等の有機絶縁材料が用いられる。配線層320には、内部の導体部321に電気的に接続された電極323(上記の電極11又は電極21に相当)が設けられる。
電極323上には、上記電子部品10について述べたような端子13等の突起状の端子が設けられ得る。電極323の配設領域の外側で、半導体素子300の縁部には、上記電子部品10について述べたような導体パターン92、突起部12(又は加熱による凝集前の導体部93)が設けられ得る。また、電極323の配設領域の外側で、半導体素子300の縁部には、上記電子部品20について述べたような導体部71、導体部72、凹部80が設けられ得る。
図29は半導体パッケージの一例を示す図である。図29は半導体パッケージの一例の要部断面模式図である。
図29に例示する半導体パッケージ400は、パッケージ基板(回路基板)500と、パッケージ基板500上に搭載された半導体素子600と、半導体素子600を封止する封止層700とを有する。
パッケージ基板500には、例えば、プリント基板が用いられる。パッケージ基板500は、Cu、Al等の導体部510(配線及びビア)と、導体部510を覆う樹脂材料等の絶縁部520とを有する。
このようなパッケージ基板500上に、半導体素子600が、それに設けられた半田のバンプ等の接続部610で電気的に接続(フリップチップボンディング)される。パッケージ基板500と半導体素子600の間には、樹脂(アンダーフィル樹脂)710が充填される。パッケージ基板500上の半導体素子600は、封止層700で封止される。封止層700には、エポキシ樹脂等の樹脂材料、そのような樹脂材料に絶縁性フィラーを含有させた材料等が用いられる。パッケージ基板500の、半導体素子600の搭載面と反対側の表面には、内部の導体部510に電気的に接続された電極511(上記の電極11又は電極21に相当)が設けられる。
電極511上には、上記電子部品10について述べたような端子13等の突起状の端子が設けられ得る。電極511の配設領域の外側で、半導体パッケージ400の縁部には、上記電子部品10について述べたような導体パターン92、突起部12(又は加熱による凝集前の導体部93)が設けられ得る。また、電極511の配設領域の外側で、半導体パッケージ400の縁部には、上記電子部品20について述べたような導体部71、導体部72、凹部80が設けられ得る。
尚、半導体素子600は、パッケージ基板500にワイヤボンディングで電気的に接続されてもよい。更にまた、パッケージ基板500上には、複数の半導体素子600が搭載されてもよく、半導体素子600のほか、チップコンデンサ等の他の電子部品が搭載されてもよい。
図30は回路基板の一例を示す図である。図30は回路基板の一例の要部断面模式図である。
ここでは回路基板として、複数の配線層を含む多層プリント基板を例にする。図30に例示する回路基板800は、導体部810(配線及びビア)と、導体部810を覆う絶縁部820とを有する。導体部810には、Cu、Al等の各種導体材料が用いられる。絶縁部820には、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂等の樹脂材料、そのような樹脂材料をガラス繊維や炭素繊維に含浸した複合樹脂材料等が用いられる。回路基板800には、内部の導体部810に電気的に接続された電極811(上記の電極11又は電極21に相当)が設けられる。
電極811上には、上記電子部品10について述べたような端子13等の突起状の端子が設けられ得る。電極811の配設領域の外側で、回路基板800の縁部には、上記電子部品10について述べたような導体パターン92、突起部12(又は加熱による凝集前の導体部93)が設けられ得る。また、電極811の配設領域の外側で、回路基板800の縁部には、上記電子部品20について述べたような導体部71、導体部72、凹部80が設けられ得る。
以下、実施例について述べる。
平面サイズ8.5mm×8.5mmの半導体素子が形成されたウェハ(ダイシング前のウェハ)上に、シード層として、DCスパッタ装置を用い、厚さ100nmのチタン(Ti)膜を形成し、そのTi膜上に厚さ250nmのCu膜を形成した。次いで、ポジ型液状レジストをスピンコートにより塗布し、140℃で6分間のプリベークを行って、厚さ15μmのレジスト膜を形成した。次いで、形成したレジスト膜に対し、露光機を用いて、波長355nm、100mJ/cm2の条件で露光し、現像及びリンスを行い、平面つづら折り形状の開口部を有するレジストを形成した。つづら折りのレジストの開口部は、ウェハに形成された半導体素子のダイシングストリートを跨ぐように形成した。つづら折りのレジストの開口部は、幅を20μm、長さを500μm、折り返し部(折り返し方向が同じ折り返し部)の間隔を60μmとした。
次いで、先に形成したシード層を給電層に用いてCuの電解メッキを行い、つづら折りのレジストの開口部内に、Cuの導体パターンを形成した。電解メッキは、電流密度8A/dm2、温度30℃で6分間の条件で行った。更に、シード層(及び導体パターン)を給電層に用いてSn−Ag半田の電解メッキを行い、つづら折りのレジストの開口部内に形成した導体パターン上に、Sn−Ag半田の導体部を形成した。導体パターンの形成後、レジスト剥離液を用いて、レジストを剥離した。
レジストの剥離後、それによって露出したCu膜及びTi膜をエッチングにより除去し、ピーク温度250℃の条件でウェットバックを行った。これにより、つづら折りの導体パターンの、その折り返し部にSn−Ag半田の導体部を凝集させ、高さ15μmの略球状の突起部を形成した。尚、導体パターン及びその上の導体部のつづら折り形状(幅、間隔等)を調整することで、高さ40μmまでの突起部の形成が可能であることを確認した。
ウェハには、突起部の形成と同時に、半導体素子の端子を形成した。突起部を形成した領域より内側の、端子の形成領域に、突起部同様、Ti膜、Cu膜、Cuの導体パターン及びSn−Ag半田の導体部の積層構造を有する400個の端子を形成した。上記ウェットバック後には、高さ10μmの半田バンプが端子として形成された。
突起部及び端子の形成後、ダイシングブレードを用いてウェハを切断し、個片化された半導体素子を得た。
得られた半導体素子を、フリップチップボンダを用い、突起部及び端子の形成面側を回路基板の電極形成面側に対向させ、位置合わせを行い、半導体素子側から温度300℃/5秒、1端子あたり0.1gの荷重で押圧し、回路基板に接続した。その後、アンダーフィル樹脂を、80℃の温度にしたディスペンサを用いて、接続した半導体素子と回路基板の間に、半導体素子の突起部を設けた縁部とは反対の側から供給した。アンダーフィル樹脂は、毛細管現象によって半導体素子と回路基板の間に進入した。このようにしてアンダーフィル樹脂を供給した後、150℃の恒温槽に2時間配置し、アンダーフィル樹脂を硬化させ、半導体装置を得た。
比較のため、突起部を設けずに形成した半導体素子と、回路基板とを接続し、それらの間に上記同様の条件でアンダーフィル樹脂を供給した半導体装置も形成した。
突起部を有する半導体装置と、突起部を有しない半導体装置について、アンダーフィル樹脂の、半導体素子と回路基板との対向領域からのはみ出し量を計測した。その結果、突起部を有する半導体装置では、半導体素子の、突起部を設けた縁部の端面より外側には、アンダーフィル樹脂がはみ出さなかった。一方、突起部を有しない半導体装置では、半導体素子の端面(アンダーフィル樹脂供給側と反対側の端面)より外側に、その端面から0.5mmの位置までアンダーフィル樹脂がはみ出した。突起部を設けることで、それをダムとして機能させ、アンダーフィル樹脂の、半導体素子と回路基板との対向領域より外側へのはみ出しが抑制できることを確認した。
以上説明した実施の形態に関し、更に以下の付記を開示する。
(付記1) 第1電子部品と、
前記第1電子部品と対向する第2電子部品と、
前記第1電子部品と前記第2電子部品の間に配設され、前記第1電子部品と前記第2電子部品とを電気的に接続する接続部と、
前記接続部よりも外側で、前記第1電子部品の、前記第2電子部品との対向領域の縁部に並設され、前記第2電子部品に接触する複数の突起部と、
前記第1電子部品と前記第2電子部品の間に配設された樹脂と
を含むことを特徴とする電子装置。
(付記2) 前記第2電子部品は、前記複数の突起部に対応する位置に絶縁部を有し、
前記複数の突起部は、前記絶縁部に接触することを特徴とする付記1に記載の電子装置。
(付記3) 前記第2電子部品は、前記複数の突起部に対応する位置に、前記接続部から電気的に独立した導体部を有し、
前記複数の突起部は、前記導体部に接触することを特徴とする付記1に記載の電子装置。
(付記4) 前記第2電子部品は、前記複数の突起部に対応する位置に凹部を有し、
前記複数の突起部は、その高さが前記接続部よりも高く、前記凹部に接触することを特徴とする付記1に記載の電子装置。
(付記5) 前記複数の突起部は、前記接続部よりも大径であることを特徴とする付記1乃至4のいずれかに記載の電子装置。
(付記6) 前記複数の突起部の、前記第1電子部品と前記第2電子部品の対向領域の外側に面した表面の少なくとも一部が、前記樹脂から露出することを特徴とする付記1乃至5のいずれかに記載の電子装置。
(付記7) 基板と、前記基板上に突設された端子と、前記端子よりも外側にあって、前記基板の縁部に並設された複数の突起部とを含む第1電子部品を準備する工程と、
前記端子に対応する位置に配設された電極を含む第2電子部品を準備する工程と、
前記第1電子部品と前記第2電子部品とを対向させ、前記複数の突起部を前記第2電子部品に接触させて、前記端子を前記電極に電気的に接続する工程と、
前記第1電子部品と前記第2電子部品の間に樹脂を供給する工程と
を含むことを特徴とする電子装置の製造方法。
(付記8) 前記端子を前記電極に電気的に接続する工程は、前記第1電子部品に当接した前記複数の突起部を潰しながら前記端子を前記電極に電気的に接続する工程を含むことを特徴とする付記7に記載の電子装置の製造方法。
(付記9) 前記第1電子部品を準備する工程は、前記複数の突起部を前記端子の高さに揃える工程を含むことを特徴とする付記7に記載の電子装置の製造方法。
(付記10) 前記第2電子部品を準備する工程は、前記複数の突起部に対応する位置に凹部を形成する工程を含み、
前記端子を前記電極に電気的に接続する工程は、前記複数の突起部を前記凹部に接触させて、前記端子を前記電極に電気的に接続する工程を含むことを特徴とする付記7に記載の電子装置の製造方法。
(付記11) 基板と、
前記基板上に突設された端子と、
前記端子よりも外側にあって、前記基板の縁部に並設され、前記端子の高さ以上の高さを有する複数の突起部と
を含むことを特徴とする電子部品。
(付記12) 基板を準備する工程と、
前記基板上に突出する端子を形成する工程と、
前記基板上の、前記端子よりも外側の領域に、平面形状がつづら折りの導体部を形成する工程と、
前記導体部を、加熱により溶融し、つづら折りの各折り返し部に凝集させて、複数の突起部を形成する工程と
を含むことを特徴とする電子部品の製造方法。
(付記13) 前記複数の突起部を形成する工程後に、前記複数の突起部の、つづら折りの折り返し方向が異なる前記折り返し部に形成された突起部間の位置で、前記基板を切断する工程を更に含むことを特徴とする付記12に記載の電子部品の製造方法。
(付記14) 前記導体部を形成する工程は、前記折り返し部に、その他の部分よりも幅の広い幅広部を有する前記導体部を形成する工程を含むことを特徴とする付記12又は13に記載の電子部品の製造方法。
(付記15) 前記導体部を形成する工程は、つづら折りの折り返し方向が異なる前記折り返し部間の位置に切り込みを有する前記導体部を形成する工程を含むことを特徴とする付記12乃至14のいずれかに記載の電子部品の製造方法。
(付記16) 前記基板上に前記端子と前記導体部とを同時に形成することを特徴とする付記12乃至15のいずれかに記載の電子部品の製造方法。
1,100,100A,100B,200,200A 電子装置
10,20,210,220 電子部品
10a,20a,60a 表面
10b 端子エリア
11,21,111,121,122,211,221,222,323,511,811 電極
12 突起部
13 端子
30,130,230,610 接続部
40,140,240,710 樹脂
41 フィレット部
45 供給装置
50,51a,51b,51c,51d,52a 縁部
60,81,90 基板
71,72,93,321,510,810 導体部
80 凹部
80a 溝
82 ダイシング用テープ
83a,83b ダイシングブレード
91 ダイシングストリート
92 導体パターン
92a 折り返し部
92aa 幅広部
92b 切り込み
92c シード層
94 レジスト
94a,94b 開口部
110,300,600 半導体素子
120,800 回路基板
160 チップ部品
170 接合材
180 ダム
310 半導体基板
310a 素子分離領域
320 配線層
322,520,820 絶縁部
330 MOSトランジスタ
331 ゲート絶縁膜
332 ゲート電極
333 ソース領域
334 ドレイン領域
335 スペーサ
400 半導体パッケージ
500 パッケージ基板
700 封止層
AR1,AR2 形成領域

Claims (7)

  1. 第1電子部品と、
    前記第1電子部品と対向する第2電子部品と、
    前記第1電子部品と前記第2電子部品の間に配設され、前記第1電子部品と前記第2電子部品とを電気的に接続する接続部と、
    前記接続部よりも外側で、前記第1電子部品の、前記第2電子部品との対向領域の縁部に並設され、球状又は略球状であって前記接続部よりも大径であり、前記第2電子部品に接触する複数の突起部と、
    前記第1電子部品と前記第2電子部品の間に配設された樹脂と
    を含み、
    前記第2電子部品は、前記複数の突起部に対応する位置に絶縁部を有し、
    前記複数の突起部は、前記絶縁部に接触することを特徴とする電子装置。
  2. 前記第2電子部品は、前記絶縁部に凹部を有し、
    前記複数の突起部は、その高さが前記接続部よりも高く、前記凹部に接触することを特徴とする請求項1に記載の電子装置。
  3. 基板と、前記基板上に突設された端子と、前記端子よりも外側にあって、前記基板の縁部に並設され、球状又は略球状であって前記端子よりも大径である複数の突起部とを含む第1電子部品を準備する工程と、
    前記端子に対応する位置に配設された電極を含み、前記複数の突起部に対応する位置に絶縁部を有する第2電子部品を準備する工程と、
    前記第1電子部品と前記第2電子部品とを対向させ、前記複数の突起部を前記第2電子部品の前記絶縁部に接触させて、前記端子を前記電極に電気的に接続する工程と、
    前記第1電子部品と前記第2電子部品の間に樹脂を供給する工程と
    を含むことを特徴とする電子装置の製造方法。
  4. 基板を準備する工程と、
    前記基板上に突出する端子を形成する工程と、
    前記基板上の、前記端子よりも外側の領域に、平面形状がつづら折りの導体部を形成する工程と、
    前記導体部を、加熱により溶融し、つづら折りの各折り返し部に凝集させて、複数の突起部を形成する工程と
    を含むことを特徴とする電子部品の製造方法。
  5. 前記複数の突起部を形成する工程後に、前記複数の突起部の、つづら折りの折り返し方向が異なる前記折り返し部に形成された突起部間の位置で、前記基板を切断する工程を更に含むことを特徴とする請求項に記載の電子部品の製造方法。
  6. 前記導体部を形成する工程は、前記折り返し部に、その他の部分よりも幅の広い幅広部を有する前記導体部を形成する工程を含むことを特徴とする請求項又はに記載の電子部品の製造方法。
  7. 前記導体部を形成する工程は、つづら折りの折り返し方向が異なる前記折り返し部間の位置に切り込みを有する前記導体部を形成する工程を含むことを特徴とする請求項乃至のいずれかに記載の電子部品の製造方法。
JP2014058163A 2014-03-20 2014-03-20 電子装置、電子装置の製造方法及び電子部品の製造方法 Expired - Fee Related JP6394021B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014058163A JP6394021B2 (ja) 2014-03-20 2014-03-20 電子装置、電子装置の製造方法及び電子部品の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014058163A JP6394021B2 (ja) 2014-03-20 2014-03-20 電子装置、電子装置の製造方法及び電子部品の製造方法

Publications (2)

Publication Number Publication Date
JP2015185567A JP2015185567A (ja) 2015-10-22
JP6394021B2 true JP6394021B2 (ja) 2018-09-26

Family

ID=54351828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014058163A Expired - Fee Related JP6394021B2 (ja) 2014-03-20 2014-03-20 電子装置、電子装置の製造方法及び電子部品の製造方法

Country Status (1)

Country Link
JP (1) JP6394021B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017123446A (ja) * 2016-01-08 2017-07-13 株式会社日立製作所 半導体装置および半導体パッケージ装置
JP7236807B2 (ja) * 2018-01-25 2023-03-10 浜松ホトニクス株式会社 半導体装置、及び半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093645A (ja) * 2003-09-17 2005-04-07 Sony Corp 電子デバイス装置及び電子デバイス装置の製造方法
JP2008218758A (ja) * 2007-03-06 2008-09-18 Matsushita Electric Ind Co Ltd 電子回路実装構造体
JP2011165872A (ja) * 2010-02-09 2011-08-25 Renesas Electronics Corp Bgaタイプ半導体装置の接続構造
US8710654B2 (en) * 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2015185567A (ja) 2015-10-22

Similar Documents

Publication Publication Date Title
US10580749B2 (en) Semiconductor device and method of forming high routing density interconnect sites on substrate
US20170250153A1 (en) Electronic part, electronic device, and electronic apparatus
US8922011B2 (en) Mounting structure of electronic component with joining portions and method of manufacturing the same
JP6132769B2 (ja) 半導体装置
US8119451B2 (en) Method of manufacturing semiconductor package and method of manufacturing substrate for the semiconductor package
US20110193223A1 (en) Semiconductor device, chip-on-chip mounting structure, method of manufacturing the semiconductor device, and method of forming the chip-on-chip mounting structure
WO2012137714A1 (ja) 半導体装置および半導体装置の製造方法
US9093393B2 (en) Semiconductor device and method for producing the same
US8274153B2 (en) Electronic component built-in wiring substrate
JP6064705B2 (ja) 半導体装置の製造方法および半導体実装基板
KR20080030897A (ko) 반도체 장치, 반도체 패키지 및 이들의 제조 방법
JP2015149459A (ja) 半導体装置及びその製造方法
US8723313B2 (en) Semiconductor package structure and method for manufacturing the same
JP2000022040A (ja) 半導体装置およびその製造方法
KR20170025414A (ko) 인쇄 회로 기판 및 이를 포함하는 반도체 패키지
JP6394021B2 (ja) 電子装置、電子装置の製造方法及び電子部品の製造方法
JP2004281540A (ja) 電子装置及びその製造方法、チップキャリア、回路基板並びに電子機器
US9153541B2 (en) Semiconductor device having a semiconductor chip mounted on an insulator film and coupled with a wiring layer, and method for manufacturing the same
JP6311407B2 (ja) モジュール部品及びその製造方法
US8168525B2 (en) Electronic part mounting board and method of mounting the same
KR100927773B1 (ko) 반도체 패키지 및 그 제조 방법
JP6985599B2 (ja) 電子装置及び電子装置の製造方法
JP5685807B2 (ja) 電子装置
JP2011151109A (ja) 半導体装置およびその製造方法
JP2013251350A (ja) 電子部品の実装構造体およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180502

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180731

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180813

R150 Certificate of patent or registration of utility model

Ref document number: 6394021

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees