KR20170025414A - 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

인쇄 회로 기판은 상면에 칩 실장 영역을 구비하는 베이스 기판; 상기 칩 실장 영역에 배치되는 복수의 접속 패드 구조물; 상기 베이스 기판 상에 배치되며, 상기 복수의 접속 패드 구조물 중 서로 인접하는 2개의 접속 패드 구조물 사이를 따라 상기 서로 인접하는 2개의 접속 패드 구조물 각각과 이격되며 연장되는 연장 패턴을 포함하며, 상기 복수의 접속 패드 구조물의 상면은 상기 연장 패턴 상면보다 높은 레벨 상에 위치한다.

Description

인쇄 회로 기판 및 이를 포함하는 반도체 패키지{Printed circuit board and semiconductor package including the same}
본 발명의 기술적 사상은 인쇄 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는, 미세 피치의 접속 단자를 가지는 반도체 칩에 대응하는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 소자의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이에 따라, 미세 피치의 접속 단자를 가지는 반도체 칩이 요구되나, 반도체 칩과 인쇄 회로 기판의 연결 과정에서 전기적 불량이 발생하는 문제점이 발생하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세 피치의 연결 단자를 가지는 반도체 칩에 대응하는 인쇄 회로 기판 및 이를 이용한 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 인쇄 회로 기판은, 상면에 칩 실장 영역을 구비하는 베이스 기판; 상기 칩 실장 영역에 배치되는 복수의 접속 패드 구조물; 상기 베이스 기판 상에 배치되며, 상기 복수의 접속 패드 구조물 중 서로 인접하는 2개의 접속 패드 구조물 사이를 따라 상기 서로 인접하는 2개의 접속 패드 구조물 각각과 이격되며 연장되는 연장 패턴을 포함하며, 상기 복수의 접속 패드 구조물의 상면은 상기 연장 패턴 상면보다 높은 레벨 상에 위치한다.
예시적인 실시예들에 있어서, 상기 복수의 접속 패드 구조물 중 서로 인접하는 2개의 접속 패드 구조물 각각과 상기 서로 인접하는 2개의 접속 패드 구조물 사이에 배치되는 연장 패턴과의 사이에 솔더레지스트층이 배치되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 연장 패턴은 상기 베이스 기판에 부분적으로 매립될(embedded) 수 있다.
예시적인 실시예들에 있어서, 상기 연장 패턴의 상면은 상기 베이스 기판의 상면과 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 연장 패턴의 상면은 상기 베이스 기판의 상면보다 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 연장 패턴은 상측에 리세스부(recessed portion)를 구비하며, 상기 연장 패턴의 연장 방향을 따라 연장하는 상기 연장 패턴의 두 측벽들의 제1 높이는 상기 두 측벽들 사이의 상기 연장 패턴 부분의 제2 높이보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 접속 패턴 구조물은, 상기 베이스 기판에 부분적으로 매립되는 복수의 하부 접속 패턴과, 상기 복수의 하부 접속 패턴 각각 상에 각각 배치되는 복수의 접속 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 접속 패턴 각각의 상면은 상기 베이스 기판의 상면과 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 연장 패턴의 상면이 상기 복수의 하부 접속 패턴 각각의 상면보다 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 접속 패턴 각각의 상면 전체가 상기 복수의 접속 패드 각각에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 접속 패턴 각각의 수평 방향에 따른 제1 폭이 상기 복수의 접속 패드 각각의 수평 방향에 따른 제2 폭보다 크거나 같을 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 접속 패턴 각각의 수평 방향에 따른 제1 폭이 상기 복수의 접속 패드 각각의 수평 방향에 따른 제2 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 접속 패턴 중 적어도 하나의 하부 접속 패턴의 상면 일부분이 상기 복수의 접속 패드에 의해 커버되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 접속 패턴 중 적어도 하나의 하부 접속 패턴의 상기 상면 일부분이 상기 베이스 기판 상면보다 낮은 레벨 상에 위치할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 인쇄 회로 기판은, 상면에 칩 실장 영역을 구비하는 베이스 기판; 상기 칩 실장 영역에 서로 이격되어 배치되는 제1 접속 패드 구조물 및 제2 접속 패드 구조물; 상기 베이스 기판 상에 배치되며, 상기 제1 및 제2 접속 패드 구조물 사이를 따라 상기 제1 및 제2 접속 패드 구조물 각각과 이격되며 연장되는 연장 패턴을 포함하며, 상기 제1 및 제2 접속 패드 구조물은 상기 베이스 기판 내에 부분적으로 매립되고, 상기 제1 및 제2 접속 패드 구조물 상면들은 상기 베이스 기판 상면보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 접속 패드 구조물은, 각각 상기 베이스 기판 내에 부분적으로 매립된 제1 및 제2 하부 접속 패턴, 및 제1 및 제2 접속 패턴 상에 각각 배치되는 제1 및 제2 접속 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 하부 접속 패턴의 상면은 상기 베이스 기판의 상면과 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 연장 패턴의 상면은 상기 제1 및 제2 하부 접속 패턴의 상면보다 낮거나 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 하부 접속 패턴과 상기 연장 패턴 사이의 제1 피치는 상기 제1 하부 접속 패턴과 상기 제2 하부 접속 패턴 사이의 제2 피치의 약 20 내지 약 50%일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 상면에 칩 실장 영역을 구비하는 베이스 기판, 상기 칩 실장 영역에 배치되는 복수의 접속 패드 구조물, 상기 베이스 기판 상에 배치되며, 상기 복수의 접속 패드 구조물 중 서로 인접하는 2개의 접속 패드 구조물 사이를 따라 상기 서로 인접하는 2개의 접속 패드 구조물 각각과 이격되며 연장되는 연장 패턴을 포함하며, 상기 복수의 접속 패드 구조물의 상면은 상기 연장 패턴 상면보다 높은 레벨 상에 위치하는 인쇄 회로 기판; 활성면에 반도체 소자가 형성된 반도체 기판 및 상기 반도체 기판의 활성면에 부착되며 상기 복수의 접속 패드에 대응되는 복수의 접속 단자를 포함하며, 상기 활성면이 상기 베이스 기판의 상면을 향하도록 상기 인쇄 회로 기판의 상기 칩 실장 영역에 부착되는 반도체 칩; 및 상기 인쇄 회로 기판 상에 형성되며, 상기 반도체 칩의 적어도 일부분을 감싸는 몰딩 부재를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 인쇄 회로 기판의 제조 방법은, 도전 필름(conductive film) 상에 연장 패턴과 하부 접속 패턴을 형성하는 단계; 상기 도전 필름 상에 반경화성 절연 물질을 부착하고 상기 절연 물질을 경화시킴으로써 내부에 상기 연장 패턴과 상기 하부 접속 패턴이 부분적으로 매립된 베이스 기판을 형성하는 단계; 및 상기 하부 접속 패턴과 연결된 상기 도전 필름 부분을 남기도록 상기 도전 필름의 일부분을 제거함으로써 상기 하부 접속 패턴과 연결되는 접속 패드를 형성하는 단계를 포함한다.
예시적인 실시예들에 있어서, 상기 접속 패드를 형성하는 단계는, 상기 접속 패드가 상기 하부 접속 패턴 상면 전체를 커버하도록 상기 도전 필름의 일부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 패드를 형성하는 단계에서 상기 도전 필름과 접하던 상기 연장 패턴의 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 연장 패턴의 상기 상면이 상기 베이스 기판의 상면보다 낮은 레벨 상에 위치하도록 상기 연장 패턴 상측 일부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 패드를 형성하는 단계는, 상기 접속 패드가 상기 하부 접속 패턴 상면 일부분을 커버하고 상기 하부 접속 패턴 상면의 다른 일부분을 커버하지 않도록 상기 도전 필름의 일부분을 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 필름의 일부분을 제거하는 단계에서 상기 접속 패드에 의해 커버되지 않는 상기 하부 접속 패턴의 상측 일부분이 제거될 수 있다.
본 발명의 기술적 사상에 의한 인쇄 회로 기판에 따르면, 접속 패드 상면이 베이스 기판 상면으로부터 돌출하고, 상기 접속 패드에 인접한 연장 패턴 상면이 베이스 기판 상면과 동일한 레벨 상에 위치함에 따라, 상기 접속 패드와 상기 연장 패턴 사이의 이격 거리가 증가될 수 있다. 따라서, 상기 접속 패드 상에 솔더 범프를 부착하는 공정에서 솔더 범프가 상기 접속 패드 상에 중심을 벗어나(off-centered) 놓여지거나 소정 거리만큼 쉬프트되더라도 상기 연장 패턴과 상기 솔더 범프 사이의 접촉이 방지될 수 있고, 상기 접촉에 의한 쇼트 불량이 방지될 수 있다. 상기 인쇄 회로 기판을 포함하는 반도체 패키지는 신뢰성이 우수할 수 있다.
도 1은 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 사시도이다.
도 2는 도 1의 II-II' 선을 따른 단면도이다.
도 3은 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 4는 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 7은 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 사시도이다.
도 11은 예시적인 실시예들에 따른 반도체 패키지의 요부를 나타내는 단면도이다.
도 12 내지 도 14는 도 11의 A 부분을 확대하여 나타낸 확대 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지의 요부를 나타내는 단면도이다.
도 16은 도 15의 B 부분을 확대하여 나타낸 확대 단면도이다.
도 17 내지 도 22는 예시적인 실시예들에 따른 인쇄 회로 기판의 제조 방법을 나타내는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 인쇄 회로 기판(10)을 나타내는 개략도들이다. 구체적으로, 도 1은 예시적인 실시예들에 따른 인쇄 회로 기판(10)의 사시도이고, 도 2는 도 1의 II-II' 선을 따른 단면도이다.
도 1 및 도 2를 참조하면, 인쇄 회로 기판(10)은 칩 실장 영역(CR)과 주변 영역(BR)이 구비된 베이스 기판(12), 베이스 기판(12) 상에 배치되는 접속 패드 구조물(20), 도전 구조물(30) 및 솔더 레지스트층(40)을 포함할 수 있다.
베이스 기판(12)은 절연 물질로 이루어져 있으며, 경성(rigid) 물질이거나, 연성(flexible) 물질일 수 있다. 베이스 기판(12)은 예를 들면, 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 기판(12)은 BT(Bismaleimide Triazine) 수지, FR4(Frame Retardant 4), 폴리이미드(polyimide), 폴리에스테르(polyester), 사관능성 에폭시(tetrafunctional epoxy), 폴레페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), 써마운트(Thermount), 시아네이트 에스터(cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
베이스 기판(12)은 단일층으로 이루어진 절연 물질일 수 있다. 또는 베이스 기판(12)은 복수의 절연 물질층이 접합되어 이루어질 수 있다.
복수의 접속 패드 구조물(20)은 베이스 기판(12)의 상면에 형성될 수 있다. 복수의 접속 패드 구조물(20)은 베이스 기판(12) 상의 칩 실장 영역(CR)에 배치될 수 있고, 인쇄 회로 기판(10) 상부에 실장될 반도체 칩(도 11의 110 참조)의 칩 접속 단자(도 11의 120 참조)에 대응되는 위치에 배치될 수 있다.
복수의 접속 패드 구조물(20)은 복수의 접속 패드(22) 및 복수의 하부 접속 패턴(24)을 포함할 수 있다. 복수의 하부 접속 패턴(24)은 베이스 기판(12)에 부분적으로 매립될 수 있고, 복수의 하부 접속 패턴(24)의 상면이 베이스 기판(12) 상면과 실질적으로 동일한 레벨 상에 위치할 수 있다. 복수의 접속 패드(22) 각각은 복수의 하부 접속 패턴(24) 각각 상부에 배치되며, 이에 따라 베이스 기판(12) 상부로 돌출한 구조를 가질 수 있다.
여기서 복수의 하부 접속 패턴(24)이 베이스 기판(12)에 부분적으로 매립된다(embedded)는 것은 복수의 하부 접속 패턴(24)의 상면, 측면들 또는 바닥면 중 적어도 일부분이 베이스 기판(12)과 접촉하며, 복수의 하부 접속 패턴(24)의 상면, 측면들 또는 바닥면 중 적어도 일부분이 베이스 기판(12)과 접촉하지 않는 것을 의미할 수 있다. 구체적으로, 복수의 하부 접속 패턴(24)의 측벽과 바닥면은 베이스 기판(12)과 접하며, 복수의 하부 접속 패턴(24)의 상면은 베이스 기판(12)과 접하지 않을 수 있다.
예시적인 실시예들에 있어서, 복수의 접속 패드(22) 각각이 복수의 하부 접속 패턴(24) 각각의 상면을 전체적으로 커버할 수 있다. 예를 들어, 복수의 접속 패드(22)는 수평 방향, 또는 베이스 기판(12) 상면에 평행한 방향을 따라 제1 폭(W1)을 가질 수 있고, 복수의 하부 접속 패턴(24)은 수평 방향을 따라 제2 폭(W2)을 가질 수 있다. 이때, 복수의 접속 패드(22)의 제1 폭(W1)은 복수의 하부 접속 패턴(24)의 제2 폭(W2)보다 크거나 같을 수 있다. 도 2에 예시적으로 도시된 것과 같이, 복수의 접속 패드(22)의 제1 폭(W1)은 복수의 하부 접속 패턴(24)의 제2 폭(W2)과 실질적으로 동일할 수 있고, 이와는 달리, 복수의 접속 패드(22)의 제1 폭(W1)이 복수의 하부 접속 패턴(24)의 제2 폭(W2)보다 클 수도 있다. 예시적인 실시예들에 있어서, 복수의 접속 패드(22)의 제1 폭(W1)은 10 내지 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다. 또한, 복수의 하부 접속 패턴(24)의 제2 폭(W2)은 10 내지 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다.
도 2에 예시적으로 도시된 것과 같이, 복수의 접속 패드 구조물(20)은 인접한 접속 패드 구조물(20)과 제1 피치(pitch)(P1)로 이격되어 배열될 수 있다. 여기서, 제1 피치(P1)는 인접한 2개의 접속 패드 구조물(20)의 중심들 사이의 거리를 의미하는 것으로 이해될 수 있다. 구체적으로, 제1 피치(P1)는 복수의 접속 패드(22) 중 인접한 2개의 접속 패드(22)의 중심들 사이의 수평 방향에 따른 거리를 지칭할 수 있다. 예시적인 실시예들에 있어서, 제1 피치(P1)는 약 20 마이크로미터 내지 약 200 마이크로미터일 수 있다. 예를 들어, 제1 피치(P1)가 약 50 내지 120 마이크로미터일 수 있다. 그러나, 제1 피치(P1)가 이에 한정되는 것은 아니다.
제1 피치(P1)는 복수의 접속 패드 구조물(20) 상에 부착될 반도체 칩(도 11의 110 참조)의 활성면(도 11의 112 참조) 상에 배치된 도전 필라(도 11의 122 참조)의 피치, 도전 필라(122)의 높이 및/또는 폭, 도전 필라(122)에 연결되는 솔더 범프(도 11의 124 참조)의 높이 및/또는 폭, 반도체 칩(110)의 사이즈, 및 접속 패드 구조물(20)의 면적 및/또는 개수 등에 따라 달라질 수 있다. 예를 들어, 제1 피치(P1)가 너무 작은 경우, 솔더 범프(124)의 위치가 소정의 거리만큼 쉬프트될 때 인접한 접속 패드 구조물(20) 상면 상에 솔더 범프(124)가 연결되거나 접촉되어 쇼트 불량이 발생할 수 있다. 또한, 제1 피치(P1)가 너무 큰 경우, 정해진 개수의 접속 패드 구조물(20)의 배치를 위하여 필요한 베이스 기판(12) 면적이 증가되므로 콤팩트한 사이즈의 반도체 패키지를 구현하기 어려울 수 있다.
베이스 기판(12) 하면 상에는 외부 접속 패드(도 11의 52 참조)가 배치될 수 있고, 외부 접속 패드(52)에는 외부 접속 단자(도 11의 54 참조)가 연결될 수 있다.
베이스 기판(12) 상면에는 도전 패턴 구조물(30)이 형성될 수 있다. 또한, 도시되지는 않았으나, 베이스 기판(12)의 하면에는 외부 접속 패드(52)와 연결되거나, 이격되는 하면 도전 패턴 구조물(미도시)이 형성될 수 있다.
베이스 기판(12)의 내부에는 베이스 기판(12)의 상면과 하면을 전기적으로 연결하는 관통 전극(미도시)이 형성될 수 있다. 상기 관통 전극에 의해 접속 패드(22)가 외부 접속 패드(52)에 전기적으로 연결될 수 있다.
베이스 기판(12)이 복수 개의 절연 물질층으로 이루어지는 경우, 서로 접하는 2개의 상기 절연 물질층 사이에는 내부 도전 패턴 구조물이 형성될 수 있다. 베이스 기판(12)이 복수개의 절연 물질층으로 이루어지는 경우, 상기 관통 전극은 하나 또는 그 이상의 절연 물질층을 관통할 수 있으며, 상기 관통 전극은 상기 내부 도전 패턴 구조물과 전기적으로 연결될 수 있다.
도전 패턴 구조물(30)은 베이스 기판(12)의 칩 실장 영역(CR) 상에 배치될 수 있고, 도전 패턴 구조물(30)의 일부분은 주변 영역(BR)까지 연장될 수도 있다. 도전 패턴 구조물(30)은 복수의 접속 패드 구조물(20)과 전기적으로 연결되며, 상기 관통 전극에 의해 상기 하면 도전 패턴 구조물과 전기적으로 연결되거나, 상기 내부 도전 패턴 구조물과 전기적으로 연결될 수 있다. 이와는 달리, 도전 패턴 구조물(30)은 상기 관통 전극에 의해 베이스 기판(12) 하면 상에 배치되는 외부 접속 패드(52)에 전기적으로 연결될 수도 있다. 그러나, 도전 패턴 구조물(30)의 배치가 이에 한정되는 것은 아니며, 복수의 접속 패드 구조물(20)의 개수, 배치, 인쇄 회로 기판(10)의 전기적 특성 등에 따라 다양하게 달라질 수 있다.
도전 패턴 구조물(30)은 베이스 기판(12) 내에 부분적으로 매립될 수 있다. 도전 패턴 구조물(30)의 상면은 베이스 기판(12) 상면과 실질적으로 동일한 레벨 상에 위치할 수 있다.
도전 패턴 구조물(30)은 하부 접속 패턴(24)에 전기적으로 연결되는 연장 패턴(32)을 포함할 수 있다. 연장 패턴(32)은 복수의 접속 패드 구조물들(20) 중 인접한 2개의 접속 패드 구조물(20) 사이에서, 상기 인접한 2개의 접속 패드 구조물들(20) 각각과 이격되어 연장될 수 있다. 연장 패턴(32)은 연장 패턴(32)이 연장되는 방향에 수직한 방향으로 제3 폭(W3)을 가질 수 있다. 예시적인 실시예들에 있어서, 제3 폭(W3)은 2 내지 50 마이크로미터일 수 있다. 예를 들어, 제3 폭(W3)은 5 내지 20 마이크로미터일 수 있다. 그러나, 제3 폭(W3)이 이에 한정되는 것은 아니다. 제3 폭(W3)이 너무 작으면, 도전 패턴 구조물(30)의 저항이 감소되어 패키지 성능이 저하될 수 있다. 반면, 제3 폭(W3)이 너무 크면, 정해진 개수의 연장 패턴(32)의 배치를 위하여 필요한 베이스 기판(12) 면적이 증가되므로 콤팩트한 사이즈의 반도체 패키지를 구현하기 어렵다.
도 2에 예시적으로 도시된 것과 같이, 연장 패턴(32)은 베이스 기판(12) 내에 부분적으로 매립되고, 연장 패턴(32)의 상면이 베이스 기판(12)의 상면과 실질적으로 동일한 레벨 상에 위치할 수 있다. 반면, 복수의 접속 패드 구조물(20)의 상면은 베이스 기판(12) 상면보다 높은 레벨 상에 위치한다. 따라서, 복수의 접속 패드 구조물(20)의 상면이 연장 패턴(32) 상면보다 높은 레벨 상에 위치할 수 있고, 복수의 접속 패드 구조물(20) 상면과 연장 패턴(32) 상면 사이의 이격거리는, 복수의 접속 패드 구조물(20)과 연장 패턴(32)이 동일한 레벨 상에 위치하는 경우와 비교할 때 더욱 증가될 수 있다.
복수의 접속 패드 구조물(20)과 이에 인접한 연장 패턴(32)은 제2 피치(P2)로 이격되어 배치될 수 있다. 여기서 제2 피치(P2)는 복수의 접속 패드 구조물(20)과 이에 인접한 연장 패턴(32)의 중심들 사이의 거리를 의미하는 것으로 이해될 수 있고, 구체적으로 복수의 접속 패드(22)와 이에 인접한 연장 패턴(32)의 중심들 사이의 수평 방향에 따른 거리를 지칭할 수 있다. 예시적인 실시예들에 있어서, 제2 피치(P2)는 약 10 마이크로미터 내지 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 복수의 접속 패드 구조물(20) 및 도전 패턴 구조물(30)은 구리(Cu), 니켈, 스테인레스 스틸, 또는 베릴륨 구리(beryllium copper)와 같은 구리를 포함하는 금속 물질로 이루어지거나, 구리 또는 구리를 포함하는 금속 물질로 이루어진 패턴 상에 니켈(Ni) 또는 금(Au)과 같은 다른 물질을 일부 도금하여 형성할 수 있다.
복수의 접속 패드(22)는 베이스 기판(12)의 상면에 대하여 돌출되도록 형성되며, 복수의 하부 접속 패턴(24) 및 도전 패턴 구조물(30)은 베이스 기판(12)과 동일한 레벨에 위치하는 상면을 가질 수 있다. 복수의 접속 패드(22)는 베이스 기판(12)의 상면에 동박(Cu foil)을 입힌 후 패터닝되어 형성된 동박 패턴일 수 있다. 또한, 복수의 하부 접속 패턴(24) 및 도전 패턴 구조물(30)은 동박(Cu foil) 상에 전해도금 등을 사용하여 성장시킨 구리 금속층을 포함할 수 있다. 또는, 복수의 접속 패드(22)는 상기 동박 패턴 상에 형성된 금속층(미도시)을 더 포함할 수 있다. 상기 금속층은 인쇄 회로 기판(10)에 부착될 반도체 칩의 솔더 범프와의 접촉력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
베이스 기판(12) 상면에는 솔더 레지스트층(40)이 형성될 수 있다. 솔더 레지스트층(40)은 에폭시(epoxy) 성분의 솔더 마스크(solder mask) 절연 잉크를 이용하여 형성할 수 있다. 솔더 레지스트층(40)은 예를 들면 실크 스크린 인쇄 방식 또는 잉크 젯 방식에 의하여 열경화성 잉크를 직접 도포한 후 열경화하여 형성할 수 있다. 솔더 레지스트층(40)은 예를 들면, 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린법 또는 스프레이 코팅법으로 전체 도포 후, 불필요한 부분을 노광 및 현상으로 제거한 후 열경화하여 형성할 수 있다. 솔더 레지스트층(40)은 예를 들면, 필름형 솔더 레지스트 물질을 베이스 기판(12) 상에 접착하는 라미네이팅(laminating) 방법으로 형성할 수 있다.
솔더 레지스트층(40)은 주변 영역(BR)의 적어도 일부분에 배치될 수 있다. 도 1에 예시적으로 도시된 것과 같이, 솔더 레지스트층(40)은 베이스 기판(12)의 주변 영역(BR)을 둘러싸도록 배치될 수 있다. 또한, 솔더 레지스트층(40)은 칩 실장 영역(CR)의 일부분에도 배치될 수 있다.
솔더 레지스트층(40)은 주변 영역(BR) 또는 칩 실장 영역(CR)에서 도전 패턴 구조물(30)의 일부를 커버하도록 배치될 수 있다. 한편, 솔더 레지스트층(40)은 복수의 접속 패드 구조물(20) 중 인접한 2개의 접속 패드 구조물(20) 사이의 영역에는 배치되지 않을 수 있다. 또한 복수의 접속 패드 구조물(20) 중 서로 인접한 2개의 접속 패드 구조물(20) 각각과 상기 서로 인접한 2개의 접속 패드 구조물(20) 사이에 배치되는 연장 패턴(32)과의 사이 영역에 솔더 레지스트층(40)이 배치되지 않을 수 있다. 또한, 도 1에 예시적으로 도시된 것과 같이, 두 개의 연장 패턴(32) 사이에 하나의 접속 패드 구조물(20)이 좁은 이격거리로 두 개의 연장 패턴(32) 각각과 이격되어 배치될 때, 두 개의 연장 패턴(32) 상부에도 솔더 레지스트층(40)이 배치되지 않을 수 있다.
전술한 바와 같이, 솔더 레지스트층(40)은 감광성 솔더 레지스트를 노광 및 현상 공정에 의해 패터닝하여 형성될 수 있고, 이러한 경우 솔더 레지스트층(40)의 최소 폭이 상기 노광 공정에서의 공정 능력 또는 분해능(resolution)에 따라 결정될 수 있다. 만약 상기 노광 공정에서 구현 가능한 솔더 레지스트층(40)의 최소 폭이 복수의 접속 패드 구조물(20) 중 서로 인접한 2개의 접속 패드 구조물(20) 사이의 이격거리보다 크다면, 상기 인접한 2개의 접속 패드 구조물(20) 사이에 위치하는 연장 패턴(32) 상부만을 커버하는 솔더 레지스트층(40)을 형성하기 어려울 수 있다. 이 경우 솔더 레지스트층(40)이 인접한 접속 패드 구조물(20) 상면 일부를 커버할 수 있고, 노출된 접속 패드 구조물(20) 상면 면적이 감소할 수 있다. 따라서, 노출된 접속 패드 구조물(20) 상면 위에 솔더 범프(미도시)가 부착될 때 상기 솔더 범프의 불충분한 젖음성(wetting) 등에 의하여 상기 솔더 범프의 접촉 불량 또는 접촉 저항의 증가 등이 발생할 수 있다.
도 2에 예시적으로 도시된 것과 같이, 복수의 접속 패드 구조물(20)과 연장 패턴(32)은 상대적으로 좁은 이격 거리로 이격되어 배치되며, 연장 패턴(32) 상에는 솔더 레지스트층(40)이 배치되지 않을 수 있다. 그러나, 접속 패드 구조물(20)의 상면이 연장 패턴(32)의 상면보다 높은 레벨 상에 위치하고, 이에 따라 접속 패드 구조물(20) 상면과 연장 패턴(32) 상면 사이의 이격 거리가, 접속 패드 구조물(20)의 상면이 연장 패턴(32)의 상면과 동일한 레벨 상에 위치하는 경우에 비하여 더욱 증가될 수 있다. 즉, 접속 패드 구조물(20)과 이에 인접한 연장 패턴(32) 사이에 충분한 이격 거리가 확보될 수 있다. 따라서, 인쇄 회로 기판(10) 상에 반도체 칩을 실장하기 위한 공정에서, 상기 솔더 범프가 접속 패드 구조물(20) 상면 상에 수평 방향으로 소정의 거리만큼 쉬프트되어 놓아지더라도(또는 중심부에서 벗어난 채 놓아지더라도), 접속 패드 구조물(20)과 연장 패턴(32) 사이의 충분한 이격 거리에 의해 상기 솔더 범프가 연장 패턴(32)에 연결되거나 접촉되지 않을 수 있다. 특히, 접속 패드 구조물(20)과 연장 패턴(32) 사이의 이격 거리가 작더라도(또는 접속 패드 구조물(20)과 연장 패턴(32) 사이의 제2 피치(P2)가 작더라도), 상기 솔더 범프 접촉에 의한 불량을 방지할 수 있다. 따라서, 상기 솔더 범프와 연장 패턴(32) 상측과의 접촉 불량을 방지하기 위하여 연장 패턴(32)을 커버하는 솔더 레지스트층을 형성할 필요가 없다.
또한, 도 2에 예시적으로 도시된 것과 같이, 복수의 접속 패드 구조물(20)은 일부분이 베이스 기판(12) 내에 부분적으로 매립되고 일부분이 베이스 기판(12) 기준으로 상부로 돌출된 구조를 가질 수 있다. 따라서, 베이스 기판(12) 상에 접속 패드가 형성되는 경우에 비하여, 베이스 기판(12)과 복수의 접속 패드 구조물(20) 사이의 접촉 면적이 증가할 수 있고, 이에 따라 복수의 접속 패드 구조물(20)이 베이스 기판(12) 상에 강건하게 부착될 수 있다.
도 3 내지 도 9에서는 예시적인 실시예들에 따른 인쇄 회로 기판을 나타내는 단면도들이 개시된다. 도 3 내지 도 9에서 도시되는 인쇄 회로 기판(10A, 10B, 10C, 10D, 10E, 10F, 10G)은 각각 그 요부가 도 1 및 도 2을 참조로 설명한 인쇄 회로 기판(10)과 유사할 수 있다. 따라서, 도 3 내지 도 9에 대한 설명 중, 도 1 및 도 2에 대한 설명과 중복되는 내용은 생략될 수 있다. 또한 도 3 내지 도 9 각각에 대한 설명 중 중복되는 내용은 생략될 수 있다.
도 3은 예시적인 실시예들에 따른 인쇄 회로 기판(10A)을 나타내는 단면도이다.
도 3을 참조하면, 연장 패턴(32A)은 베이스 기판(12)에 부분적으로 매립될 수 있다. 구체적으로, 연장 패턴(32A)의 연장 방향(예를 들어, 도 3의 Y 방향)을 따라 연장되는 2개의 측벽과 연장 패턴(32A)의 바닥면은 베이스 기판(12)과 접하며, 연장 패턴(32A)의 상면은 베이스 기판(12)과 접하지 않을 수 있다.
다시 말하면, 베이스 기판(12)에 Y 방향을 따라 연장되는 트렌치(12H)가 형성되고, 연장 패턴(32A)이 트렌치(12H) 내부를 채우며, 트렌치(12H) 상측 일부분은 채워지지 않은 채 잔류할 수 있다. 이에 따라, 연장 패턴(32A)의 상면은 베이스 기판(12)의 상면보다 낮은 레벨 상에 위치할 수 있다. 또한, 도 3에 예시적으로 도시된 것과 같이, 연장 패턴(32A)의 상면은 편평할 수 있고, 베이스 기판(12)의 상면과 실질적으로 평행하게 연장될 수 있다.
한편, 복수의 하부 접속 패턴(24A) 상면은 베이스 기판(12) 상면과 동일한 레벨 상에 위치할 수 있고, 복수의 접속 패드(22A) 상면은 베이스 기판(12) 상면보다 높은 레벨 상에 위치할 수 있다. 도 3에는 연장 패턴(32A)의 상면 레벨(LV2)이 베이스 기판(12)의 상면 레벨(LV1)보다 낮고, 복수의 접속 패드(22A)의 상면 레벨(LV3)이 베이스 기판(12)의 상면 레벨(LV1)보다 높은 것이 도시되었다. 그러나, 도 3에서는 상기 상면 레벨들(LV1, LV2, LV3)은 각각의 상대적인 위치를 예시적으로 보여주기 위하여 상기 상면 레벨들(LV1, LV2, LV3)의 차이를 과장되게 표시한 것이다. 따라서, 도 3에서 도시된 것과 달리 상기 상면 레벨들(LV1, LV2, LV3)의 상대적인 차이들은 달라질 수 있다.
예시적인 실시예들에 있어서, 베이스 기판(12) 상에 부착된 동박을 패터닝하여 복수의 접속 패드(22A)를 형성하기 위한 패터닝 공정에서, 연장 패턴(32A) 상부의 상기 동박 부분이 제거되고 연장 패턴(32A) 상면이 노출될 있다. 이 때, 연장 패턴(32A) 상측 일부를 소정 두께 제거하기 위한 과식각(over-etching)이 추가적으로 수행될 수 있고, 이에 따라 연장 패턴(32A) 상면이 베이스 기판(12) 상면보다 낮은 레벨 상에 위치하도록 연장 패턴(32A) 상부에 리세스부(R1)가 형성될 수 있다. 또한, 연장 패턴(32A)의 수직 방향 두께(T2)는 복수의 하부 접속 패턴(24A)의 수직 방향 두께(T1)보다 작을 수 있다.
연장 패턴(32A) 상부에 리세스부(R1)가 형성됨에 따라 복수의 접속 패드(22A) 상면과 연장 패턴(32A) 상면 사이에는 더욱 큰 이격 거리가 확보될 수 있다. 따라서, 반도체 칩(미도시)의 실장 공정에서 솔더 범프(미도시)가 쉬프트되어 복수의 접속 패드(22A) 상에 놓이더라도 인접한 연장 패턴(32A)과의 접촉 또는 이에 의한 쇼트 발생이 방지될 수 있다.
특히, 상기 실장 공정에서 발생할 수 있는 설비의 공차(tolerance)에 의해 솔더 범프가 상대적으로 큰 제1 이동 거리만큼 쉬프트되더라도, 복수의 접속 패드(22A) 상면과 연장 패턴(32A) 상면 사이의 큰 이격 거리에 의해 인접한 연장 패턴(32A)과 접촉되지 않을 수 있다. 이후, 리플로우 공정에서 상기 솔더 범프 표면에 작용되는 표면 장력에 의해 상기 솔더 범프가 자기 정렬될(self-aligned) 수 있고, 리플로우 공정 이후 실장된 상기 솔더 범프는 제1 이동 거리보다 작은 제2 이동 거리만큼 쉬프트될 수 있다. 따라서 상기 실장 공정에서의 설비 공차가 다소 크더라도 상기 솔더 범프들의 정렬 위치를 더욱 정밀하게 조절할 수 있다.
만약, 접속 패드 상면과 연장 패턴 상면이 동일한 레벨 상에 위치한다면(또는 접속 패드와 연장 패턴 사이의 이격 거리가 작다면), 리플로우 공정 이전에 솔더 범프가 인접한 연장 패턴 일부분에 접촉되기 쉽고, 이러한 경우 전술한 리플로우 공정에서의 자기 정렬이 발생하기 어려울 수 있다.
도 3에 예시적으로 도시된 실시예에 따르면, 복수의 접속 패드(22A) 상면과 연장 패턴(32A) 상면 사이에는 큰 이격 거리가 확보됨에 따라 솔더 범프와 인접한 연장 패턴(32A)과의 접촉 또는 이에 의한 쇼트 발생이 방지될 수 있다. 또한 자기 정렬 효과에 의해 솔더 범프들의 정렬 위치를 더욱 정밀하게 조절할 수 있다.
도 4는 예시적인 실시예들에 따른 인쇄 회로 기판(10B)을 나타내는 단면도이다.
도 4를 참조하면, 연장 패턴(32B)은 상부에 라운드진 리세스부(R2)를 포함할 수 있다. 연장 패턴(32B)은 Y 방향을 따라 연장될 수 있고, 리세스부(R2) 또한 연장 패턴(32B)의 연장 방향(즉, Y 방향)을 따라 연장될 수 있다. 연장 패턴(32B) 중앙부의 수직 두께(T22)는 연장 패턴(32B) 일 측벽에서의 수직 두께(T21)보다 작을 수 있다. 이에 따라, 연장 패턴(32B) 중앙부의 상면 레벨(LV2)은 베이스 기판(12)의 상면 레벨(LV1)보다 낮을 수 있다.
예시적인 실시예들에 있어서, 베이스 기판(12) 상에 부착된 동박을 패터닝하여 복수의 접속 패드(22B)를 형성하기 위한 패터닝 공정에서, 연장 패턴(32B) 상부의 상기 동박 부분이 제거되고 연장 패턴(32B) 상면이 노출될 수 있다. 이 때, 연장 패턴(32B) 상측 일부가 과식각되는 경우 연장 패턴(32B) 상부에 라운드진 리세스부(R2)가 형성될 수 있다.
복수의 접속 패드 구조물(20B)은 베이스 기판(12) 상면과 동일한 상면 레벨을 갖는 복수의 하부 접속 패턴(24B) 및 복수의 하부 접속 패턴(24B) 각각 상에 각각 위치하는 복수의 접속 패드(22B)를 포함할 수 있다. 복수의 접속 패드(22B)가 복수의 하부 접속 패턴(24B) 상면 전체를 커버할 수 있다. 따라서, 복수의 접속 패드(22B)를 형성하기 위한 패터닝 공정에서 상기 연장 패턴(32B) 상측 일부가 과식각되더라도 복수의 하부 접속 패턴(24B) 상면은 손상되지 않을 수 있고, 복수의 하부 접속 패턴(24B)는 리세스부가 형성되지 않은 편평한 상면을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 인쇄 회로 기판(10C)을 나타내는 단면도이다.
도 5를 참조하면, 복수의 접속 패드 구조물(20C)은 베이스 기판(12)에 부분적으로 매립된 복수의 하부 접속 패턴(24C) 및 복수의 하부 접속 패턴(24C) 각각 상에 각각 배치되며 복수의 하부 접속 패턴(24C)의 제2 폭(W2A)보다 큰 제1 폭(W1A)을 갖는 복수의 접속 패드(22C)를 포함할 수 있다.
예시적인 실시예들에 있어서, 복수의 접속 패드(22C)의 제1 폭(W1A)은 10 내지 150 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다. 또한, 복수의 하부 접속 패턴(24C)의 제2 폭(W2A)은 10 내지 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다.
복수의 접속 패드(22C)의 제1 폭(W1A)이 복수의 하부 접속 패턴(24C)의 제2 폭(W2A)보다 크므로, 복수의 접속 패드(22C)가 복수의 하부 접속 패턴(24C) 상면을 완전히 커버할 수 있다. 복수의 접속 패드(22C)가 상대적으로 큰 면적(또는 폭)으로 형성될 수 있으므로, 상부에 솔더 범프가 부착될 때 솔더 범프의 젖음성(wettability)이 향상될 수 있고, 솔더 범프와 복수의 접속 패드(22C) 사이의 접착 특성이 향상될 수 있다. 또한, 복수의 접속 패드 구조물(20C)의 일부분, 즉 하부 접속 패턴(24C)은 베이스 기판(12) 내에 부분적으로 매립되고, 복수의 접속 패드 구조물(20C)의 다른 일부분은 베이스 기판(12) 상에 배치됨에 따라 베이스 기판(12)과 복수의 접속 패드 구조물(20C) 사이의 접촉 면적이 증가될 수 있다. 따라서, 복수의 접속 패드 구조물(20C)이 베이스 기판(12) 상에 강건하게 부착될 수 있다. 그러므로, 상기 인쇄 회로 기판(10C)을 포함하는 반도체 패키지는 우수한 신뢰성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 인쇄 회로 기판(10D)을 나타내는 단면도이다.
도 6을 참조하면, 복수의 접속 패드 구조물(20D)은 베이스 기판(12)에 부분적으로 매립된 복수의 하부 접속 패턴(24D) 및 복수의 하부 접속 패턴(24D) 각각 상에 각각 배치되며 복수의 하부 접속 패턴(24D)의 제2 폭(W2B)보다 작은 제1 폭(W1B)을 갖는 복수의 접속 패드(22D)를 포함할 수 있다.
예시적인 실시예들에 있어서, 복수의 접속 패드(22D)의 제1 폭(W1B)은 10 내지 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다. 또한, 복수의 하부 접속 패턴(24D)의 제2 폭(W2B)은 10 내지 150 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다.
복수의 접속 패드(22D)의 제1 폭(W1B)이 복수의 하부 접속 패턴(24D)의 제2 폭(W2B)보다 작으므로, 복수의 하부 접속 패턴(24D) 상면 일부가 복수의 접속 패드(22D)에 의해 커버되지 않을 수 있다.
복수의 접속 패드 구조물(20D) 중 인접한 2개의 접속 패드 구조물(20D)은 제1 피치(P1A)로 이격되어 배치될 수 있다. 여기서는, 편의상 복수의 접속 패드 구조물(20D) 중 복수의 접속 패드(22D) 중 인접한 2개의 복수의 접속 패드(22D)의 중심들 사이의 거리를 제1 피치(P1A)로 지칭하도록 한다. 이 때, 상부에 배치되는 반도체 칩(미도시)의 솔더 범프 사이의 피치에 따라 제1 피치(P1A)가 결정될 수 있다. 특히, 상기 반도체 칩이 미세 피치의 솔더 범프들을 구비하는 경우에, 복수의 접속 패드(22D)의 제1 피치(P1A)를 더욱 작게 형성할 수 있으므로 인쇄 회로 기판(10D) 상에 미세 피치의 상기 반도체 칩을 실장할 수 있다.
도 7은 예시적인 실시예들에 따른 인쇄 회로 기판(10E)을 나타내는 단면도이다.
도 7을 참조하면, 복수의 접속 패드 구조물(20E)은 베이스 기판(12)에 부분적으로 매립된 복수의 하부 접속 패턴(24E) 및 복수의 하부 접속 패턴(24E) 각각 상에 각각 배치되며 복수의 하부 접속 패턴(24E)의 제2 폭(W2B)보다 작은 제1 폭(W1B)을 갖는 복수의 접속 패드(22E)를 포함할 수 있다.
연장 패턴(32E)은 상부에 라운드진 제1 리세스부(R3)를 포함할 수 있다. 예시적인 실시예들에 있어서, 베이스 기판(12) 상에 부착된 동박을 패터닝하여 복수의 접속 패드(22E)를 형성하기 위한 패터닝 공정에서, 이 때, 연장 패턴(32E) 상측 일부가 과식각되는 경우 연장 패턴(32E) 상부에 라운드진 제1 리세스부(R3)가 형성될 수 있다.
복수의 접속 패드(22E)의 제1 폭(W1B)이 복수의 하부 접속 패턴(24E)의 제2 폭(W2B)보다 작으므로, 복수의 하부 접속 패턴(24E) 상면 일부가 복수의 접속 패드(22E)에 의해 커버되지 않을 수 있다. 복수의 접속 패드(22E)에 의해 커버되지 않는 복수의 하부 접속 패턴(24E) 부분 상부에 라운드진 제2 리세스부(R4)가 형성될 수 있다. 복수의 접속 패드(22E)를 형성하기 위한 패터닝 공정에서, 복수의 접속 패드(22E)에 의해 커버되지 않는 복수의 하부 접속 패턴(24E) 부분의 상측 일부가 과식각되는 경우 복수의 하부 접속 패턴(24E) 부분 상부에 라운드진 제2 리세스부(R4)가 형성될 수 있다.
도 8은 예시적인 실시예들에 따른 인쇄 회로 기판(10F)을 나타내는 단면도이다.
도 8을 참조하면, 복수의 접속 패드 구조물(20F)은 베이스 기판(12)에 부분적으로 매립된 복수의 하부 접속 패턴(24F) 및 복수의 하부 접속 패턴(24F) 각각 상에 각각 배치되며 복수의 하부 접속 패턴(24F)의 제2 폭(W2B)보다 작은 제1 폭(W1B)을 갖는 복수의 접속 패드(22F)를 포함할 수 있다.
연장 패턴(32F)은 상부에 편평한 바닥면을 갖는 제1 리세스부(R5)를 포함할 수 있다. 예시적인 실시예들에 있어서, 베이스 기판(12) 상에 부착된 동박을 패터닝하여 복수의 접속 패드(22F)를 형성하기 위한 패터닝 공정에서, 이 때, 연장 패턴(32F) 상측 일부가 과식각되는 경우 연장 패턴(32F) 상부에 편평한 바닥면을 갖는 제1 리세스부(R5)가 형성될 수 있다.
또한, 복수의 하부 접속 패턴(24F) 상면 일부가 복수의 접속 패드(22F)에 의해 커버되지 않을 수 있고, 복수의 접속 패드(22F)에 의해 커버되지 않는 복수의 하부 접속 패턴(24F) 부분 상부에 편평한 바닥면을 갖는 제2 리세스부(R6)가 형성될 수 있다. 복수의 접속 패드(22F)를 형성하기 위한 패터닝 공정에서, 복수의 접속 패드(22F)에 의해 커버되지 않는 복수의 하부 접속 패턴(24F) 부분의 상측 일부가 과식각되는 경우 복수의 하부 접속 패턴(24F) 부분 상부에 제2 리세스부(R6)가 형성될 수 있다.
도 9는 예시적인 실시예들에 따른 인쇄 회로 기판(10G)을 나타내는 단면도이다.
도 9를 참조하면, 복수의 접속 패드 구조물(20G) 중 인접한 2개의 접속 패드 구조물(20G) 사이에 적어도 2개의 연장 패턴(32G)이 서로 이격되어 배치될 수 있다. 예시적인 실시예들에 있어서, 연장 패턴(32G)의 수평 방향을 따른 제3 폭(W31)은 2 내지 50 마이크로미터일 수 있다. 예를 들어, 제3 폭(W31)은 5 내지 20 마이크로미터일 수 있다. 그러나, 제3 폭(W31)이 이에 한정되는 것은 아니다.
여기서는 편의상 복수의 접속 패드(22G)와 이에 인접한 연장 패턴(32G)의 중심들 사이의 거리를 제3 피치(P3)로 지칭하고, 인접한 2개의 연장 패턴(32G)의 중심들 사이의 거리를 제4 피치(P4)로 지칭하도록 한다. 예시적인 실시예들에 있어서, 제3 피치(P3)는 약 10 마이크로미터 내지 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다. 또한, 제4 피치(P4)는 약 2 내지 50 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다.
복수의 접속 패드 구조물(20G) 중 인접한 2개의 접속 패드 구조물(20G) 사이에 상대적으로 작은 피치의 적어도 2개의 연장 패턴(32G)이 서로 이격되어 배치되는 경우에도 복수의 접속 패드 구조물(20G) 상면과 연장 패턴(32G) 상면 사이의 충분한 이격 거리가 확보될 수 있으므로, 반도체 칩(미도시)의 실장 공정에서 솔더 범프(미도시)가 쉬프트되어 복수의 접속 패드(22G) 상에 놓이더라도 인접한 연장 패턴(32G)과의 접촉 또는 이에 의한 쇼트 발생이 방지될 수 있다.
도 10은 예시적인 실시예들에 따른 인쇄 회로 기판(10H)을 나타내는 사시도이다.
도 10을 참조하면, 칩 실장 영역(CR) 외부에 복수의 접속 패드 구조물(20H) 및 연장 패턴(32H)이 배치될 수 있다. 도 10에는 복수의 접속 패드 구조물(20H)이 칩 실장 영역(CR)의 일 측 상에 배치된 것이 예시적으로 도시되었으나, 이와는 달리 복수의 접속 패드 구조물(20H)이 칩 실장 영역(CR) 양 측 상에 형성되어, 복수의 접속 패드 구조물(20H) 사이에 칩 실장 영역(CR)이 배치될 수도 있다.
솔더 레지스트층(40)은 베이스 기판(12)의 주변 영역(BR) 상에 배치될 수 있고, 베이스 기판(12)의 상면 상에서 베이스 기판(12)의 가장자리를 둘러싸도록 배치될 수 있다. 연장 패턴(32H)의 일부분은 솔더 레지스트층(40)에 의해 커버될 수 있다.
인쇄 회로 기판(10H)은 상부에 반도체 칩(미도시)이 본딩 와이어에 의해 복수의 접속 패드 구조물(20H)과 전기적으로 연결되는 와이어 방식의 패키지에 이용될 수 있다.
도 11 내지 도 14에서는 예시적인 실시예들에 따른 반도체 패키지의 요부를 나타내는 단면도들이 개시된다. 도 11 내지 도 14에서 도시되는 반도체 패키지(100)에 포함되는 인쇄 회로 기판(10I)은 도 1 및 도 2에 도시한 인쇄 회로 기판(10)으로 대체가 가능하다. 또한 도 11 내지 도 14에서 도시되는 반도체 패키지(100)에 포함되는 인쇄 회로 기판(10I)은 각각 도 3 내지 도 9에서 보인 인쇄 회로 기판(10A, 10B, 10C, 10D, 10E, 10F, 10G)에 대응하는 구성을 가질 수 있다. 따라서, 도 11 내지 도 14에 대한 설명 중, 도 1 내지 도 9에 대한 설명과 중복되는 내용은 생략될 수 있다. 또한 도 11 내지 도 14 각각에 대한 설명 중 중복되는 내용은 생략될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 패키지(100)의 요부를 나타내는 단면도이다.
도 11을 참조하면, 반도체 패키지(100)는 인쇄 회로 기판(10I) 및 인쇄 회로 기판(10I) 상에 부착되는 반도체 칩(110)을 포함한다
인쇄 회로 기판(10I)은 상면에 칩 실장 영역(CR)과 주변 영역(BR)을 가지는 베이스 기판(12) 및 복수의 접속 패드 구조물(20)를 포함한다. 복수의 접속 패드 구조물(20)는 베이스 기판(12) 상면의 칩 실장 영역(CR)에 배치될 수 있다. 베이스 기판(12) 하면 상에는 외부 접속 패드(52)가 배치될 수 있다. 외부 접속 패드(52) 상에는 외부 접속 단자(54)가 배치될 수 있다.
복수의 접속 패드 구조물(20)은 베이스 기판(12)에 부분적으로 매립된 복수의 하부 접속 패턴(24) 및 복수의 하부 접속 패턴(24) 각각 상에 각각 배치되며 베이스 기판(12) 상면보다 높은 레벨의 상면을 구비하는 복수의 접속 패드(22)를 포함할 수 있다.
베이스 기판(12)의 상면에는 도전 패턴 구조물(30)이 형성될 수 있다. 도전 패턴 구조물(30)은 베이스 기판(12) 내에 부분적으로 매립된 연장 패턴(32)을 포함할 수 있다. 연장 패턴(32)은 서로 인접하는 2개의 접속 패드 구조물(20) 사이를 따라서, 서로 인접하는 2개의 접속 패드 구조물(20) 각각과 이격되며, 연장될 수 있다. 연장 패턴(32)의 상면은 베이스 기판(12) 상면보다 낮거나 동일한 레벨 상에 위치할 수 있다.
베이스 기판(12)의 상면에는 솔더 레지스트층(40)이 형성될 수 있다. 솔더 레지스트층(40)은, 도 1에 예시적으로 도시된 것과 같이 연장 패턴(32)의 일부분을 덮으며, 복수의 접속 패드 구조물(20)과 이격되도록 형성될 수 있다. 베이스 기판(12)의 상면의 일부분은 솔더 레지스트층(40)에 의하여 노출될 수 있다. 솔더 레지스트층(40)은 주변 영역(BR)의 일부분 및/또는 칩 실장 영역(CR)의 일부분을 덮을 수 있다.
도시되지는 않았지만, 베이스 기판(12) 하면 상에 외부 접속 패드(52)의 일부분을 노출시키는 하면 솔더 레지스트층(미도시)이 형성될 수 있다.
반도체 칩(110)은 반도체 기판에 형성된 반도체 소자를 포함한다. 상기 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 기판은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 상기 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 상기 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 반도체 소자는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 반도체 소자는 상기 복수의 개별 소자들을 활성면(112)에 형성한 패드와 연결시키기 위한 배선 구조들을 포함할 수 있다. 상기 배선 구조는 금속 배선층 및 비어 플러그를 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 서로 동일한 재료로 구성될 수 있다. 또는 상기 금속 배선층 및 상기 비어 플러그 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 상기 금속 배선층 및/또는 상기 비어 플러그는 복수개가 다층 구조를 이룰 수 있다. 즉, 상기 배선 구조는 2개 이상의 상기 금속 배선층 또는 2개 이상의 상기 비어 플러그가 번갈아서 적층되는 다층 구조일 수 있다. 상기 반도체 소자 상에는 상기 반도체 소자를 외부 충격이나 습기로부터 보호하기 위한 보호층(passivation layer)이 형성될 수 있으며, 상기 패드는 상기 보호층에 의하여 활성면(112) 상에 노출될 수 있다.
반도체 칩(110)은 도시된 것과 같이 1개일 수 있으나, 복수의 반도체 칩이 관통 전극에 의하여 적층될 수도 있다. 상기 관통 전극은 복수의 상기 반도체 칩 중 최상단의 반도체 칩을 제외한 나머지 반도체 칩을 이루는 반도체 기판을 관통하는 기둥 형상일 수 있다.
상기 관통 전극은 TSV(Through Silicon Via)로 형성될 수 있다. 상기 관통 전극은 배선 금속층 및 이를 둘러싸는 장벽 금속층을 포함할 수 있다. 상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 그러나 상기 관통 전극의 재질이 상기의 물질에 한정되는 것은 아니다. 상기 장벽 금속층 및 배선 금속층은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 관통 전극과 상기 관통 전극이 형성된 반도체 칩을 이루는 반도체 기판 사이에는 스페이서 절연층이 개재될 수 있다. 상기 스페이서 절연층은 상기 관통 전극이 형성된 반도체 기판에 포함되는 반도체 소자와 상기 관통 전극이 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
상기 관통 전극에 의하여 적층되는 복수의 반도체 칩의 사이에는 서로 다른 반도체 칩에 형성된 상기 관통 전극들을 전기적으로 연결하는 연결 범프가 형성될 수 있다.
반도체 칩(110)은 상기 반도체 소자가 형성되는 활성면(112)이 인쇄 회로 기판(10I), 즉 베이스 기판(12)의 상면을 향하도록 인쇄 회로 기판(10I) 상에 부착될 수 있다.
반도체 칩(110)에는 활성면(112)에 부착되는 복수의 칩 접속 단자(120)가 형성될 수 있다. 복수의 칩 접속 단자(120)는 복수의 접속 패드 구조물(20)에 대응되도록 배치될 수 있다.
복수의 칩 접속 단자(120)는, 각각 도전 필라(122) 및 도전 필라(122) 상에 형성되며 접속 패드 구조물(20)과 접하는 솔더 범프(124)를 포함할 수 있다. 도전 필라(122)은 예를 들면, 구리, 니켈, 금, 주석 및 이들의 합금과 같은 금속 물질로 이루어질 수 있다. 솔더 범프(124)는 열, 초음파 등을 통하여 에너지를 공급받아 리플로우될 수 있는 금속 물질로 이루어질 수 있다.
도 12 내지 도 14에는 복수의 칩 접속 단자(120)가 복수의 접속 패드 구조물(20)에 연결된 형상들을 확대하여 도시하였다. 도 12 내지 도 14는 도 11의 A 부분의 확대 단면도이다.
도 12 내지 도 14를 참조하면, 솔더 범프(124)는 외측으로 돌출된 라운드진 측벽을 가질 수 있다. 도 12에 예시적으로 도시된 것과 같이, 솔더 범프(124)의 바닥면은 접속 패드(22)의 상면 상에 접할 수 있다. 접속 패드(22)의 상면이 베이스 기판(12) 상면보다 높은 레벨 상에 위치할 수 있고, 따라서, 솔더 범프(124) 최하면과 베이스 기판(12) 사이의 제2 이격 거리(D2)와 베이스 기판(12)과 연장 패턴(32) 사이의 제1 이격 거리(D1)에 의해, 솔더 범프(124)와 연장 패턴(32) 상면 사이에 상대적으로 큰 이격 거리가 확보될 수 있다. 따라서, 연장 패턴(32) 상부에 쇼트 발생 방지를 위한 솔더 레지스트층이 형성되지 않더라도 솔더 범프(124)와 연장 패턴(32) 사이의 전기적 연결 또는 접촉이 방지될 수 있다.
한편, 도 13에 예시적으로 도시된 것과 같이, 솔더 범프(124) 바닥부가 접속 패드(22) 측벽 상측과 접할 수 있다. 이러한 경우에, 솔더 범프(124)의 최하면과 베이스 기판(12) 사이의 제3 이격 거리(D3)는 도 12에서 도시된 솔더 범프(124) 최하면과 베이스 기판(12) 사이의 제2 이격 거리(D2)보다는 작을 수 있다. 그러나, 여전히 제1 솔더 범프(124) 최하면과 베이스 기판(12) 사이의 제3 이격 거리(D3)와, 베이스 기판(12)과 연장 패턴(32) 사이의 제1 이격 거리(D1)에 의해, 솔더 범프(124)와 연장 패턴(32) 상면 사이에 상대적으로 큰 이격 거리가 확보될 수 있다. 따라서, 연장 패턴(32) 상부에 쇼트 발생 방지를 위한 솔더 레지스트층이 형성되지 않더라도 솔더 범프(124)와 연장 패턴(32) 사이의 전기적 연결 또는 접촉이 방지될 수 있다.
도 14에 예시적으로 도시된 것과 같이, 솔더 범프(124) 바닥부가 접속 패드(22)의 측벽 거의 전체를 커버하도록 하측으로 연장될 수 있다. 솔더 범프(124) 바닥면은 베이스 기판(12)과 접속 패드(22)가 접하는 지점까지 연장될 수 있다. 한편, 솔더 범프(124) 일부분에서 솔더 범프(124) 바닥면은 베이스 기판(12)와 접하지 않고 베이스 기판(12)으로부터 제4 이격 거리(D4)로 이격될 수도 있다. 접속 패드(22)와 연장 패턴(32)이 수직 방향으로 서로 다른 레벨 상에 위치하여 접속 패드(22)로부터 연장 패턴(32) 상면까지의 이격 거리가 충분히 확보될 수 있기 때문에, 리플로우 공정 이전에 접속 패드(22) 상에 놓여지는 솔더 범프(124)의 양이 많거나, 접속 패드(22) 상에 솔더 범프(124)가 중심부로부터 벗어나서 놓여지거나 소정 거리만큼 쉬프트되어 놓여지더라도, 솔더 범프(124)는 접속 패드(22) 측벽을 따라 하방으로 연장될 수 있다. 또한, 이 때 인접한 연장 패턴(32)과의 충분한 이격 거리에 의해 인접한 연장 패턴(32) 상부와의 접촉 또는 연결이 방지될 수 있다. 따라서, 반도체 패키지(100)는 반도체 칩(110)과 인쇄 회로 기판(10I) 사이의 안정적인 전기적 연결이 제공될 수 있다.
다시 도 11을 참조하면, 반도체 패키지(100)는 인쇄 회로 기판(10I) 상에 형성되어 반도체 칩(110)의 적어도 일부분을 감싸는 몰딩 부재(130)를 더 포함할 수 있다. 몰딩 부재(130)는 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
몰딩 부재(130)는, 베이스 기판(12)의 칩 실장 영역(CR)을 모두 덮도록 형성할 수 있다. 즉, 몰딩 부재(130)는, 솔더 레지스트층(40) 및 복수의 칩 접속 단자(120)에 의하여 노출되는 베이스 기판(12)의 상면의 부분과 도전 패턴 구조물(30)의 부분을 모두 덮도록 MUF(Molded Under-Fill)로 형성될 수 있다.
도 15 및 도 16에서는 예시적인 실시예들에 따른 반도체 패키지의 요부를 나타내는 단면도들이 개시된다. 도 15 및 도 16에서 도시되는 반도체 패키지(100A)에 포함되는 인쇄 회로 기판(10J)은 도 10에 도시한 인쇄 회로 기판(10H)으로 대체가 가능하다. 따라서, 도 15 및 도 16에 대한 설명 중, 도 1 내지 도 14에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 패키지(100A)의 요부를 나타내는 단면도이다. 도 16은 도 15의 B 부분을 확대하여 나타낸 확대 단면도이다.
도 15 및 도 16을 참조하면, 반도체 패키지(100A)는 인쇄 회로 기판(10J) 및 인쇄 회로 기판(10J) 상에 부착되는 반도체 칩(110A)을 포함한다.
반도체 칩(110A)은 도 11을 참조로 설명한 반도체 칩(110)과 유사한 구성을 가질 수 있다. 반도체 칩(110A)은 반도체 소자가 형성되는 활성면(112A)에 칩 접속 단자(120A)가 배치될 수 있다. 반도체 칩(110A)의 활성면(112A)에 반대되는 면이 인쇄 회로 기판(10J)과 마주보도록 반도체 칩(110A)이 인쇄 회로 기판(10J)의 칩 실장 영역(CR) 상에 실장될 수 있다.
연결 부재(126)가 칩 접속 단자(120A)와 접속 패드 구조물(20H) 사이를 전기적으로 연결시킬 수 있다. 연결 부재(126)는 접속 패드(22H) 상면 상에 배치되는 접착부(126A) 및 접착부(126A)에 연결되는 배선(126B)을 포함할 수 있다.
접속 패드(22H)의 상면이 베이스 기판(12) 상면보다 높은 레벨 상에 위치할 수 있고, 접착부(126A) 최하면과 베이스 기판(12) 사이의 제6 이격 거리(D6)와, 베이스 기판(12)과 연장 패턴(32H) 사이의 제5 이격 거리(D5)에 의해, 접착부(126A)와 연장 패턴(32H) 상면 사이에 상대적으로 큰 이격 거리가 확보될 수 있다.
접착부(126A)를 접속 패드(22H) 상부에 부착시키기 위한 공정에서, 접착부(126A)가 접속 패드(22H) 상부에서 소정의 거리만큼 쉬프트되거나 중심에서 벗어나 놓여지더라도, 인접한 연장 패턴(32H) 사이의 이격 거리가 충분히 확보될 수 있으므로, 접착부(126A)와 인접한 연장 패턴(32H) 사이의 접촉 또는 이에 의한 쇼트 발생이 방지될 수 있다.
도 17 내지 도 22는 예시적인 실시예들에 따른 인쇄 회로 기판의 제조 방법을 나타내는 단면도들이다.
도 17 내지 도 22는 도 1 및 도 2를 참조로 설명한 인쇄 회로 기판(10)의 제조 방법일 수 있다. 도 17 내지 도 22에는 도 1의 II-II' 선을 따른 단면에 대응하는 단면들을 공정 순서에 따라 도시하였다.
도 17을 참조하면, 서로 반대되는 제1 면(F1) 및 제2 면(F2)을 구비하는 도전 필름(conductive film)(22P)이 제공될 수 있다. 도전 필름은 예를 들어 동박(Cu foil)일 수 있으나, 이에 한정되는 것은 아니다.
도전 필름(22P)의 제1 면(F1) 상에 도전 필름(22P) 상면 일부분을 노출하는 제1 개구부(310A) 및 제2 개구부(310B)를 구비하는 마스크층(310)을 형성할 수 있다. 마스크층(310)은 포토레지스트 마스크일 수 있다. 제1 개구부(310A)는 후속 공정에서 하부 접속 패턴(도 1의 24 참조)을 형성하기 위한 개구부이며, 제2 폭(W2)을 가질 수 있다. 제2 개구부(310B)는 후속 공정에서 연장 패턴(도 1의 32 참조)을 형성하기 위한 개구부이며, 제3 폭(W3)을 가질 수 있다.
도 18을 참조하면, 도전 필름(22P)의 제1 면(F1) 상에 제1 개구부(310A) 및 제2 개구부(310B)를 각각 채우는 하부 접속 패턴(24) 및 연장 패턴(32)을 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 접속 패턴(24) 및 연장 패턴(32)은 구리, 금, 니켈 또는 이들의 조합을 사용하여 전해 도금 공정, 무전해 도금 공정, 스퍼터링 공정 등에 의해 형성될 수 있다.
도 19를 참조하면, 마스크층(310)(도 18 참조)이 제거될 수 있다.
도전 필름(22P)의 제1 면(F1) 상에는 하부 접속 패턴(24) 및 연장 패턴(32)이 도전 필름(22P) 상면으로부터 소정의 높이로 돌출하도록 형성될 수 있다.
도 20을 참조하면, 하부 접속 패턴(24) 및 연장 패턴(32)이 형성된 도전 필름(22P)의 제1 면(F1) 상에 예비 기판 물질층(미도시)을 부착하고, 상기 예비 기판 물질층을 경화시킴으로써 하부 접속 패턴(24) 및 연장 패턴(32)이 형성된 도전 필름(22P) 상에 베이스 기판(12)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 기판 물질층은 B-스테이지 에폭시(B-stage Bismaleimide Triazine, BT) 물질을 포함할 수 있으나, 상기 예비 기판 물질층이 이에 한정되는 것은 아니다. 상기 예비 기판 물질층은 점성이 낮은 반경화성 절연 물질을 포함할 수 있고, 따라서, 하부 접속 패턴(24) 및 연장 패턴(32)이 형성된 도전 필름(22P) 상에 상기 예비 기판 물질층이 콘포말하게 부착될 수 있다.
상기 예비 기판 물질층을 경화시키기 위한 공정은 열처리 공정일 수 있고, 상기 열처리 공정의 온도는 약 30℃ 내지 200℃일 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 예비 기판 물질층은 도 1을 참조로 설명한 베이스 기판(12) 물질들의 예시들을 포함할 수 있다.
한편, 도전 필름(22P)과 접촉하는 베이스 기판(12)의 표면을 제3 면(F3)으로, 제3 면(F3)에 반대되는 표면을 제4 면(F4)으로 지칭할 수 있다.
도 21을 참조하면, 도전 필름(22P)의 제2 면(F2)이 위를 향하도록 도전 필름(22P) 및 베이스 기판(12)의 접착 구조물을 위치시킬 수 있다.
상기 예비 기판 물질층이 도전 필름(22P) 상면 상에 보이드 없이 접촉할 수 있고, 이에 따라 베이스 기판(12), 하부 접속 패턴(24) 및 연장 패턴(32)이 동일한 레벨 상에 위치하는 상면들(즉, 도전 필름(22P)과 접촉하는 상면들)을 가질 수 있다. 즉, 하부 접속 패턴(24) 및 연장 패턴(32)의 상면들은 베이스 기판(12)의 제3 면(F3)과 동일한 레벨 상에 위치할 수 있다.
도 22를 참조하면, 도전 필름(22P)(도 21 참조)을 패터닝하여 하부 접속 패턴(24)을 커버하는 접속 패드(22)를 형성할 수 있다. 도 22에 도시된 것과 같이, 접속 패드(22)는 하부 접속 패턴(24)의 제2 폭(W2)과 동일한 제1 폭(W1)을 가질 수 있다. 이와는 달리, 도 5에 도시된 것과 같이, 접속 패드(22)는 하부 접속 패턴(24)의 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수도 있다.
다른 실시예들에 있어서, 도 6 내지 도 8에 예시적으로 도시된 것과 같이, 접속 패드(22)는 하부 접속 패턴(24)의 제2 폭(W2)보다 작은 제1 폭(W1)을 가질 수 있다. 이때, 상기 패터닝 공정에서 하부 접속 패턴(24) 및 연장 패턴(32)의 상측 일부가 과식각되는 경우, 도 7 및 도 8에 예시적으로 도시된 것과 같이 리세스부들(R3, R4, R5, R6)이 형성될 수 있다.
도 2를 다시 참조하면, 베이스 기판(12) 상면 상에 솔더 레지스트층(40)을 형성할 수 있다. 솔더 레지스트층(40)은 에폭시(epoxy) 성분의 솔더 마스크(solder mask) 절연 잉크를 이용하여 형성할 수 있다. 솔더 레지스트층(40)은 예를 들면 실크 스크린 인쇄 방식 또는 잉크 젯 방식에 의하여 열경화성 잉크를 직접 도포한 후 열경화하여 형성할 수 있다. 솔더 레지스트층(40)은 예를 들면, 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린법 또는 스프레이 코팅법으로 전체 도포 후, 불필요한 부분을 노광 및 현상으로 제거한 후 열경화하여 형성할 수 있다. 솔더 레지스트층(40)은 예를 들면, 필름형 솔더 레지스트 물질을 베이스 기판(12) 상에 접착하는 라미네이팅(laminating) 방법으로 형성할 수 있다.
전술한 공정들을 수행하여 인쇄 회로 기판(10)이 완성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 인쇄 회로 기판 12: 베이스 기판
20: 접속 패드 구조물 22: 접속 패드
24: 하부 접속 패턴 30: 도전 패턴 구조물
32: 연장 패턴 40: 솔더 레지스트층
52: 외부 접속 패드 54: 외부 접속 단자
100: 반도체 패키지 110: 반도체 칩
122: 도전 필라 124: 솔더 범프

Claims (20)

  1. 상면에 칩 실장 영역을 구비하는 베이스 기판;
    상기 칩 실장 영역에 배치되는 복수의 접속 패드 구조물;
    상기 베이스 기판 상에 배치되며, 상기 복수의 접속 패드 구조물 중 서로 인접하는 2개의 접속 패드 구조물 사이를 따라 상기 서로 인접하는 2개의 접속 패드 구조물 각각과 이격되며 연장되는 연장 패턴을 포함하며,
    상기 복수의 접속 패드 구조물의 상면은 상기 연장 패턴 상면보다 높은 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  2. 제1항에 있어서,
    상기 복수의 접속 패드 구조물 중 서로 인접하는 2개의 접속 패드 구조물 각각과 상기 서로 인접하는 2개의 접속 패드 구조물 사이에 배치되는 연장 패턴과의 사이에 솔더레지스트층이 배치되지 않는 것을 특징으로 하는 인쇄 회로 기판.
  3. 제1항에 있어서,
    상기 연장 패턴은 상기 베이스 기판에 부분적으로 매립된 것을 특징으로 하는 인쇄 회로 기판.
  4. 제1항에 있어서,
    상기 연장 패턴의 상면은 상기 베이스 기판의 상면과 동일한 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  5. 제1항에 있어서,
    상기 연장 패턴의 상면은 상기 베이스 기판의 상면보다 낮은 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  6. 제1항에 있어서,
    상기 연장 패턴은 상측에 리세스부(recessed portion)를 구비하며, 상기 연장 패턴의 연장 방향을 따라 연장하는 상기 연장 패턴의 두 측벽들의 제1 높이는 상기 두 측벽들 사이의 상기 연장 패턴 부분의 제2 높이보다 큰 것을 특징으로 하는 인쇄 회로 기판.
  7. 제1항에 있어서,
    상기 복수의 접속 패턴 구조물은,
    상기 베이스 기판에 부분적으로 매립되는 복수의 하부 접속 패턴과,
    상기 복수의 하부 접속 패턴 각각 상에 각각 배치되는 복수의 접속 패드를 포함하는 것을 특징으로 하는 인쇄 회로 기판.
  8. 제7항에 있어서,
    상기 복수의 하부 접속 패턴 각각의 상면은 상기 베이스 기판의 상면과 동일한 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  9. 제7항에 있어서,
    상기 연장 패턴의 상면이 상기 복수의 하부 접속 패턴 각각의 상면보다 낮은 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  10. 제7항에 있어서,
    상기 복수의 하부 접속 패턴 각각의 상면 전체가 상기 복수의 접속 패드 각각에 의해 커버되는 것을 특징으로 하는 인쇄 회로 기판.
  11. 제7항에 있어서,
    상기 복수의 하부 접속 패턴 각각의 수평 방향에 따른 제1 폭이 상기 복수의 접속 패드 각각의 수평 방향에 따른 제2 폭보다 크거나 같은 것을 특징으로 하는 인쇄 회로 기판.
  12. 제7항에 있어서,
    상기 복수의 하부 접속 패턴 각각의 수평 방향에 따른 제1 폭이 상기 복수의 접속 패드 각각의 수평 방향에 따른 제2 폭보다 작은 것을 특징으로 하는 인쇄 회로 기판.
  13. 제7항에 있어서,
    상기 복수의 하부 접속 패턴 중 적어도 하나의 하부 접속 패턴의 상면 일부분이 상기 복수의 접속 패드에 의해 커버되지 않는 것을 특징으로 하는 인쇄 회로 기판.
  14. 제13항에 있어서,
    상기 복수의 하부 접속 패턴 중 적어도 하나의 하부 접속 패턴의 상기 상면 일부분이 상기 베이스 기판 상면보다 낮은 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  15. 상면에 칩 실장 영역을 구비하는 베이스 기판;
    상기 칩 실장 영역에 서로 이격되어 배치되는 제1 접속 패드 구조물 및 제2 접속 패드 구조물;
    상기 베이스 기판 상에 배치되며, 상기 제1 및 제2 접속 패드 구조물 사이를 따라 상기 제1 및 제2 접속 패드 구조물 각각과 이격되며 연장되는 연장 패턴을 포함하며,
    상기 제1 및 제2 접속 패드 구조물은 상기 베이스 기판 내에 부분적으로 매립되고, 상기 제1 및 제2 접속 패드 구조물 상면들은 상기 베이스 기판 상면보다 높은 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  16. 제15항에 있어서,
    상기 제1 및 제2 접속 패드 구조물은, 각각
    상기 베이스 기판 내에 부분적으로 매립된 제1 및 제2 하부 접속 패턴, 및
    제1 및 제2 접속 패턴 상에 각각 배치되는 제1 및 제2 접속 패드를 포함하는 것을 특징으로 하는 인쇄 회로 기판.
  17. 제15항에 있어서,
    상기 제1 및 제2 하부 접속 패턴의 상면은 상기 베이스 기판의 상면과 동일한 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  18. 제15항에 있어서,
    상기 연장 패턴의 상면은 상기 제1 및 제2 하부 접속 패턴의 상면보다 낮거나 동일한 레벨 상에 위치하는 것을 특징으로 하는 인쇄 회로 기판.
  19. 제15항에 있어서,
    상기 제1 하부 접속 패턴과 상기 연장 패턴 사이의 제1 피치는 상기 제1 하부 접속 패턴과 상기 제2 하부 접속 패턴 사이의 제2 피치의 약 20 내지 약 50%인 것을 특징으로 하는 인쇄 회로 기판.
  20. 상면에 칩 실장 영역을 구비하는 베이스 기판, 상기 칩 실장 영역에 배치되는 복수의 접속 패드 구조물, 상기 베이스 기판 상에 배치되며, 상기 복수의 접속 패드 구조물 중 서로 인접하는 2개의 접속 패드 구조물 사이를 따라 상기 서로 인접하는 2개의 접속 패드 구조물 각각과 이격되며 연장되는 연장 패턴을 포함하며, 상기 복수의 접속 패드 구조물의 상면은 상기 연장 패턴 상면보다 높은 레벨 상에 위치하는 인쇄 회로 기판;
    활성면에 반도체 소자가 형성된 반도체 기판 및 상기 반도체 기판의 활성면에 부착되며 상기 복수의 접속 패드에 대응되는 복수의 접속 단자를 포함하며, 상기 활성면이 상기 베이스 기판의 상면을 향하도록 상기 인쇄 회로 기판의 상기 칩 실장 영역에 부착되는 반도체 칩; 및
    상기 인쇄 회로 기판 상에 형성되며, 상기 반도체 칩의 적어도 일부분을 감싸는 몰딩 부재를 포함하는 반도체 패키지.
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