KR20070041359A - 실장 기판 및 반도체 장치 - Google Patents

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KR20070041359A
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하루오 소리마치
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신꼬오덴기 고교 가부시키가이샤
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Abstract

다수의 접속 범프를 갖는 반도체 칩이 플립-칩 본딩에 의해 실장되는 실장 기판이 개시된다. 실장 기판은 접속 범프에 대응하여 전기적으로 접속된, 솔더로 코팅된 표면의 각각을 갖는 다수의 접속 패드와, 접속 패드를 둘러싸서 서로 분리시키도록 구성된 절연층을 포함한다. 접속 패드의 각각은 제 1 영역과 접속 범프 중 하나에 대응하여 접속되는 하나 이상의 제 2 영역을 갖는다. 제 1 영역은 절연층의 표면과 실질적으로 같은 높이의 표면을 갖고, 제 2 영역은 제 1 영역의 표면보다 낮은 표면을 가진다.
반도체 칩, 실장 기판, 접속 패드, 접속 범프, 제 1 영역, 제 2 영역

Description

실장 기판 및 반도체 장치{MOUNTING BOARD AND SEMICONDUCTOR DEVICE}
도 1a 내지 1e는 종래의 반도체 장치의 실장 방법을 나타내는 도면.
도 2a는 종래의 제 1 실장 기판을 나타내는 도면.
도 2b는 A-A' 라인을 따라 절단된 도 2a의 종래의 제 1 실장 기판의 단면도.
도 3a는 종래의 제 2 실장 기판을 나타내는 도면.
도 3b는 B-B' 라인을 따라 절단된 도 3a의 종래의 제 2 실장 기판의 단면도.
도 4a는 본 발명의 제 1 실시예에 따른 실장 기판의 사시도.
도 4b는 본 발명의 제 1 실시예에 따른 C-C' 라인을 따라 절단된 도 4a의 실장 기판의 단면도.
도 5는 본 발명의 제 1 실시예에 따른 도 4a의 전체 실장 기판의 개략적인 단면도.
도 6은 본 발명의 제 1 실시예에 따른 실장 기판에 실장된 반도체 칩을 갖는 반도체 장치의 개략적인 단면도.
도 7a 내지 7l은 본 발명의 제 1 실시예에 따른 실장 기판을 제조하는 방법을 나타내는 도면.
도 8a 내지 8e는 본 발명의 제 1 실시예에 따른 도 6의 반도체 장치를 제조하는 방법을 나타내는 도면.
도 9는 본 발명의 제 1 실시예에 따른 도 6의 반도체 장치의 사시도.
도 10은 본 발명의 제 2 실시예에 따른 실장 기판의 사시도.
도 11은 본 발명의 제 2 실시예에 따른 도 10의 실장 기판에 실장되어 있는 반도체 칩의 범프의 설치 패턴을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 100A : 실장 기판 103 : 절연층
104 : 접속 패드 104A : 제 1 영역
104B : 제 2 영역 105, 110 : 코팅층
107, 109 : 솔더 마스크층 108 : 배선부
108A : 비아 플러그 108B : 패턴 배선
111 : 지지 기판 112 : 에치 스톱층
113, 114 : 레지스트 패턴 115 : 레지스트층
200 : 반도체 장치 201 : 반도체 칩
202 : 접속 범프 203 : 언더필층
본 발명은 일반적으로 반도체 칩이 플립-칩 본딩에 의해 실장되어 있는 실장 기판 및 그 실장 기판에 실장된 반도체 칩을 갖는 반도체 장치에 관한 것이다.
최근 반도체 칩 회로의 미세화에 의한 반도체 칩의 고성능화에 있어, 반도체 칩을 실장하기 위한 실장 기판은 배선의 미세화가 요구되고 있다. 따라서, 반도체 칩이 접속되어 있는 실장 기판의 부분인, 접속 패드 구조의 소형화에 대한 다양한 제안이 이루어져 왔다. 이하에서, 우선, 실장 기판에 반도체 칩을 실장하는 종래의 통상적인 예가 제시되고, 다음, 실장 기판의 부분에 반도체 칩의 집적화에 대응하는 구조가 기술된다.
도 1a 내지 1e는 실장 기판에 반도체 칩을 플립-칩 본딩에 의해 실장하는 종래의 방법의 절차를 순차적으로 나타내는 도면이다. 도 1a는 실장 기판에 실장되어 있는, 접속 범프(Au 범프)(2)가 형성된 반도체 칩(1)을 나타낸다. 예를 들어, 접속 범프(2)는 Au 와이어 본딩에 의해 형성되어 있다.
도 1b에 나타낸 공정에서는, 평판을 사용하는 접속 범프(2)를 프레스(press)하고, 그로 인해 접속 범프(2)의 높이를 균등화한다.
다음, 도 1c에 나타낸 공정에서는, 반도체 칩(1)은 접속 패드(4)가 형성된 실장 기판(3)에 실장된다. 이 경우, 반도체 칩(1)은 접속 범프(2)가 접속 패드(4)에 접촉되도록 실장 기판(3)에 실장된다. 솔더로 형성된 접속부(5)가 제공되어, 접속 범프(2)와 접속 패드(4)가 그것들 사이의 전기적 접속을 확보하도록 서로 접촉된다.
다음, 도 1d에 나타낸 공정에서는, 언더필(underfill)(6)이 실장 기판(3)과 그것에 실장된 반도체 칩(1) 사이의 공간으로 침투된다. 또한, 도 1e에 나타낸 공정에서는, 언더필(6)이 실장 기판(3)과 반도체 칩(1) 사이의 공간을 통해 완전히 침투된다. 이후, 언더필(6)이 경화된다. 따라서, 반도체 칩(1)의 실장이 완료된 다.
상술한 반도체 칩(1)의 실장에서는, 반도체 칩(1)의 회로가 더 미세화될 경우(접속 범프(2)의 피치(pitch)가 미세화될 경우), 이는 실장 기판(3)(접속 패드(4))의 부분에 수용되어야 한다.
예를 들어, 반도체 칩의 회로의 미세화는 반도체 칩과 실장 기판의 접속부에 사용되는 솔더가 인근 접속부에 사용되는 솔더와 접촉하고, 그로 인해 반도체 칩의 회로에서 단락 회로의 발생 가능성을 상승시키는 문제가 있다. 따라서, 예를 들어, 이하에 나타낸 바와 같이 반도체 칩의 집적화를 수용하는 실장 기판 구조가 제안되어 있다.
도 2a는 반도체 칩의 집적화를 수용하는 실장 기판의 일례로서, 실장 기판(10)의 부분의 개략적인 사시도이다. 도 2b는 A-A' 라인을 따라 절단된 도 2a의 실장 기판(10)의 단면도이다.
도 2a를 참조하면, 실장 기판(10)에서, 반도체 칩이 플립-칩 본딩에 의해 접속되는 접속 패드(4A)는 절연층(3A) 상에 형성된, 솔더 마스크층(7)의 개구를 통해 노출되도록 절연층(3A)에 형성된다.
반도체 칩은 플립-칩 본딩에 의해 접속 패드(4A)에 접속된다. 접속 패드(4A)의 각각은 폭이 좁은 제 1 영역(4a)과 반도체 칩에 접속 범프가 대응하여 접속되어 있는 제 2 영역(4b)으로 구성된다. 제 2 영역(4b)은 제 1 영역(4a)보다 폭이 더 크다.
각 접속 패드(4A)의 표면은 솔더로 코팅되어 있다. 솔더가 용융될 경우, 용 융된 솔더는 그 표면 장력 때문에 제 1 영역(4a)으로부터 제 2 영역(4b)으로 응집한다.
따라서, 접속 패드(4A)에서 제 2 영역(4b) 상의 솔더 코팅 층의 필요한 두께를 확보하는 동시에 제 1 영역(4a) 상에 형성된 솔더 코팅층의 두께를 감소시키는 것이 가능하다. 따라서, 솔더를 인근 접속부의 단락으로부터 방지하는 것이 가능하다(특허 문헌 1 참조).
도 3a는 상술한 실장 기판(10)의 변형인, 실장 기판(10A)의 부분의 개략적인 사시도다. 도 3a에서, 상술한 바와 같이 동일한 요소는 동일한 참조 번호에 의해 참조되고, 그에 관한 상세한 설명이 생략된다.
도 3a를 참조하면, 도 2a에 나타낸 실장 기판(10)에서는, 절연층(3a)에 접속 패드(4a)를 매설함으로써 구축된다. 각 접속 패드(4a)의 표면은 절연층(3a)의 표면과 실질적으로 동일한 높이이다.
상술한 구조에 의해, 용융된 솔더는 절연층 측으로의 확산으로부터 방지된다. 도 3b는 B-B' 라인을 따라 절단된 도 3a의 실장 기판(10A)의 단면도이다. 도 3b에 나타낸 바와 같이, 절연층(3A)과 접속 패드(4A) 사이의 솔더에 관한 습윤성(wettability)의 차이는 실장 기판(10A)에서 용융된 솔더를 절연층 측으로의 확산으로부터 억제한다.
도 2b를 다시 참조하면, 도 2b는 솔더가 실장 기판(10A)의 경우(도 3b)와 비교해 옆으로 확산하는 것을 나타낸다. 한편, 솔더는 도 3a와 도 3b에 나타낸 실장 기판(10A)의 경우에 옆으로의 확산으로부터 방지되고, 따라서 인근 접속부 사이의 단락의 발생을 방지한다(특허 문헌 2 참조).
참조 문서는 종래 기술에 대한 3개의 특허 문서가 있다.
[특허 문서 1] 일본국 공개 특허 공보 제 2000-77471호
[특허 문서 2] 일본국 공개 특허 공보 제 2001-284783호
[특허 문서 3] 일본국 공개 특허 공보 제 2002-329744호
하지만, 반도체 칩의 회로의 집적화를 더욱 달성하고, 실장 패드와 폭이 좁은 피치의 소형화를 더욱 수반하는 경우에는, 실장 기판(10, 10A)에서 인근하는 솔더 코팅의 접촉에 의한 단락의 발생을 방지하기가 어렵다.
특히, 접속 패드의 피치가 50 ㎛ 이하인 경우, 상술한 방법에 따른 솔더 접촉에 의한 단락의 발생을 방지하기가 어렵다.
본 발명의 실시예는 상술한 과제를 해결 또는 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 상술한 과제가 해결된 실장 기판과 실장 기판에 실장된 반도체 칩을 갖는 반도체 장치가 제공된다.
본 발명의 일 실시예에 따르면, 반도체 칩의 회로의 미세화를 수용하는 실장 기판과 실장 기판에 실장된 반도체 칩을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따르면, 복수의 접속 범프를 갖는 반도체 칩은 플립-칩 본딩에 의해 실장되는 실장 기판이 제공되고, 실장 기판은 접속 범프에 대응하여 전기적으로 접속된 솔더로 코팅된 표면의 각각을 갖는 복수의 접속 패드와, 접 속 패드를 둘러싸서 서로로부터 분리시키도록 구성된 절연층을 포함하고, 접속 패드의 각각은 제 1 영역과 접속 범프 중 하나에 대응하여 접속되는 하나 이상의 제 2 영역을 가지며, 제 1 영역은 절연층의 표면과 실질적으로 같은 높이의 표면을 갖고, 하나 이상의 제 2 영역은 1 영역의 표면보다 낮은 표면을 갖는다.
상술한 실장 기판은 미세화된 회로를 실장하는 반도체 칩을 허용한다.
본 발명의 일 실시예에 따르면, 복수의 접속 범프를 갖는 반도체 칩과, 반도체 칩이 플립-칩 본딩에 의해 실장되는 실장 기판을 포함하는 반도체 장치를 제공하고, 실장 기판은 접속 범프에 대응하여 전기적으로 접속된, 솔더로 코팅된 표면의 각각을 갖는 접속 패드와, 접속 패드를 둘러싸서 서로로부터 분리시키도록 구성된 절연층을 포함하고, 접속 패드의 각각은 제 1 영역과 접속 범프 중 하나에 대응하도록 접속되는 하나 이상의 제 2 영역을 갖고, 제 1 영역은 절연층의 표면과 실질적으로 같은 높이의 표면을 갖고, 하나 이상의 제 2 영역은 제 1 영역의 표면보다 낮은 표면을 갖는다.
상술한 반도체 장치는 그곳에 실장되는 미세화된 회로를 갖는 반도체 칩을 허용한다.
따라서, 본 발명의 실시예에 따르면, 반도체 칩의 회로의 미세화를 수용하는 실장 기판과 실장 기판에 실장된 반도체 칩을 갖는 반도체 장치를 제공한다.
본 발명의 다른 목적, 특징, 이점들은 첨부한 도면과 관련하여 해석할 경우, 이하 상세한 설명으로부터 더욱 명백해질 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예가 상세하게 기술된다.
[제 1 실시예]
도 4a는 본 발명의 제 1 실시예에 따른 실장 기판(100)의 부분의 개략적인 사시도이다. 도 4a를 참조하면, 본 실시예에 따른 실장 기판(100)은 플립-칩 본딩에 의해 형성된 접속 범프를 갖는 반도체 칩을 실장하는(접속하는) 배선 기판이다. 실장 기판(100)은 접속 패드(104)와 절연층(103)을 포함한다. 각 접속 패드(104)의 표면은 솔더로 코팅되어 있다. 접속 패드(104)가 실장되는 반도체 칩의 접속 범프에 전기적으로 접속된다. 절연층(103)은 접속 패드(104)를 서로 분리시키도록 접속 패드(104)의 각각을 둘러싼다. 도 4a에서는, 솔더가 도시되어 있지 않다.
접속 패드(104)의 각각은 제 1 영역(104A)과 제 2 영역(104B)을 포함한다. 제 2 영역(104B)은 실장되는 반도체 칩의 접속 범프 중 하나에 대응하여 접속된다. 제 1 영역(104A)의 표면은 절연층(103)의 표면과 실질적으로 같은 높이로 위치한다. 즉, 제 1 영역(104A)의 표면과 절연층(103)의 표면은 실질적으로 동일한 평면이다. 제 2 영역(104B)의 표면은 제 1 영역(104A)의 표면보다 낮다. 즉, 제 2 영역(104B)의 표면은 절연층(103)의 표면보다 낮다. 바꿔 말하면, 제 2 영역(104B)의 표면은 제 1 영역(104A)의 표면보다 절연층(103)의 대향하는 면에 가깝게 위치한다. 다시 말해서, 제 2 영역(104B)의 표면은 제 1 영역(104A)의 표면과 실질적으로 동일한(실질적으로 동등한) 평면에 형성된 절연층(103)의 제 1 표면과 제 1 표면에 대향하는 절연층(103)의 제 2 표면 사이에, 수직으로 위치하거나 또는 실장되는 반도체 칩을 향하는 방향으로 위치한다. 또한, 제 1 영역(104A)과 제 2 영역(104B)은 실질적으로 동일한 폭을 가진다. 따라서, 접속 패드(104)는 벨트 형상 을 갖는다.
평면도에서, 접속 패드(104)는 실질적으로 직사각형의 형상을 갖는다. 또한, 요면(凹面)의 제 2 영역(104B)은 접속 패드(104)의 실질적인 중심부에 형성된다. 대안으로, 요면의 제 2 영역(104B)은 그 중심부와 다른 쪽의 접속 패드(104)의 부분에 형성될 수도 있다. 제 1 영역(104A)은 제 2 영역(104B)의 각 측에 형성된다.
따라서, 접속 패드(104)를 코팅하는 솔더가 용융되는 경우, 반도체 칩의 접속 범프에 접속되는 제 2 영역(104B)에, 용융된 솔더의 효과적인 응집이 가능하다. 따라서, 상술한 실장 기판(10, 10A)과 다르게, 반도체 칩에 접속되는 접속 패드의 부분의 폭을 증가시킬 필요가 없다.
따라서, 본 발명의 실장 기판(100)에 따르면, 통상적인 것보다 접속 패드의 폭을 작게 하고, 접속 패드를 배치하기 위한 피치를 폭이 좁게 하는 것이 가능하다. 따라서, 반도체 칩의 집적화된 회로를 수용하는 접속 패드와 반도체 칩의 접속 범프의 폭이 좁은 피치를 형성함으로써 실장 기판(100)에 미세화된 회로를 갖는 반도체 칩의 실장이 가능하다.
또한, 개구를 갖는 솔더 마스크층(107)은 절연층(103) 상에 형성되고, 접속 패드(104)의 각각은 개구를 통해 노출된 제 2 영역(104B)을 포함하는 부분을 갖도록 형성된다.
도 4b는 C-C' 라인을 따라 절단된 도 4a의 실장 기판(100)의 단면도이다. 도 4b에서는, 상술한 바와 같이 동일한 요소는 동일한 참조 번호에 의해 참조되고, 그 상세한 설명을 생략한다. 도 4b를 참조하면, 솔더의 코팅층(105)은 접속 패드(104) 상에 형성된다. 코팅층(105)은 예를 들어, 대략 5 ㎛의 실질적으로 균일한 두께를 갖도록 예를 들어, 도금에 의해 접속 패드(104) 상에 우선 형성된다.
코팅층(105)을 형성한 이후에, 접속 패드(104)(실장 기판(100))는 (리플로잉(reflowing)에 의해) 코팅층(105)을 용융하도록 가열되어, 코팅층(105)은 제 1 영역(104A)에서 두께가 감소되고, 제 1 영역(104A)보다 제 2 영역(104B)에서 더 두껍다. 즉, 코팅층(105)은 제 2 영역(104B)에서 반도체 칩을 실장(접속 범프를 접속)하기 위한 적당한 두께를 갖는다.
실장 기판(100)에 따르면, 예를 들어, 각 접속 패드(104)가 대략 10 내지 15 ㎛의 폭을 갖고 대략 20 내지 35 ㎛의 피치에 배치되는 미세 패턴의 형성이 가능하여, 솔더를 통한 인접하는 패턴과의 단락 없이 플립-칩 본딩에 의한 반도체 칩의 실장이 가능하다.
바람직하게는, 예를 들어, 제 1 영역(104A)은 대략 50 내지 100 ㎛의 길이이고, 예를 들어, 제 2 영역(104B)은 대략 50 ㎛의 길이이다.
예를 들어, 접속 패드(104)는 Cu와 같은 금속 재료로 형성될 수도 있고, 절연층(103)은 소위 빌드-업 수지(에폭시 수지, 폴리이미드 수지, 등)로 형성될 수도 있다. 하지만, 접속 패드(104)와 절연층(103)은 이들 재료로 제한되지는 않는다.
또한, 도 4a는 접속 패드(104A)가 형성된 실장 기판(100)의 부분의 확대도를 나타낸다. 접속 패드(104)는 반도체 칩의 접속 범프에 대응하여 형성된다. 예를 들어, 접속 패드(104)는 측 패드가 형성된 직육면체 반도체 칩의 네 개의 측에 대 응하여 형성된다.
도 5는 전체 실장 기판(100)의 개략적인 단면도이다. 도 5에서는, 상술한 바와 같이 동일한 요소는 동일한 참조 번호에 의해 참조되고, 그 상세한 설명을 부분적으로 생략한다.
도 5를 참조하면, 본 발명에 따른 실장 기판(100)은 접속 패드(104)에 전기적으로 접속된 배선부(108A)를 포함한다. 배선부(108)는 접속 패드(104)가 형성된(이하 "상부 측") 실장 기판(100)의 일 측 상에 실장되는 반도체 칩이 실장 기판(100)의 대향하는 측(이하 "하부 측") 상의 접속의 타겟(마더보드 등)에 접속가능하도록 배치된다.
배선부(108)의 각각은 접속 패드(104) 중 하나에 대응하여 접속되는 비아 프러그(108A)와, 절연층의 하부 측 표면 상에 형성되어 비아 프러그(108A)에 일치되는 패턴 배선(108B)을 포함한다. 또한, 솔더 마스크층(109)은 절연층(103)의 하부 측 표면과, 패턴 배선(108B)의 부분과, 비아 플러그(108A)를 덮도록 형성된다.
솔더의 코팅층(110)은 솔더 마스크층(109)의 개구를 통해 노출된 패턴 배선(108B)의 부분에 대응하여 형성된다. 배선부(108)는 코팅층(110)을 통해 마더보드 등과 같은 접속의 타겟에 접속가능하게 된다.
또한, 도 6은 플립-칩 본딩에 의해 실장 기판(100) 상에 실장되는 반도체 칩(201)을 갖는 반도체 장치(200)의 개략적인 단면도이다. 도 6에서는, 상술한 바와 같이 동일한 요소는 동일한 참조 번호에 의해 참조되고, 그 상세한 설명이 생략된다.
도 6을 참조하면, 반도체 장치(200)는 실장 기판(100) 상에 실장된 접속 범프(Au 범프)(202)가 형성되어 있는 반도체 칩(201)을 갖는다. 예를 들어, 접속 범프(202)는 Au 와이어 본딩에 의해 형성된다. 제 2 영역(104B)에서는, 코팅층(105)이 접속 범프(202) 측을 향해 올라가도록 형성된다. 이것은 용융된 솔더가 표면 장력 때문에 접속 범프(202) 측에 응집하도록 접속 범프(202)를 적시기(접촉시키기) 때문이다. 이하, 그와 같은 반도체 장치 실장 방법이 상세하게 기술된다.
반도체 장치(200)에서는, 반도체 칩(201)에 접속된 접속 패드(104)의 각각의 폭을 통상적인 것보다 작게 하고, 접속 패드가 설치되는 피치의 소형화가 가능하다. 따라서, 반도체 칩(201)의 미세화된 회로를 수용하는 접속 패드(104)와 반도체 칩(201)의 접속 범프(202)의 피치의 소형화를 형성함으로써 실장 기판(200)에 미세화된 회로를 갖는 반도체 칩(201)의 실장이 가능하다.
다음, 도 7a 내지 7l을 참조하여 실장 기판(100)을 제조하는 방법이 상세하게 기술된다. 이하의 도면에서는, 상술한 바와 같이 동일한 요소는 동일한 참조 번호에 의해 참조되고, 그 상세한 설명이 부분적으로 생략된다.
우선, 도 7a에 나타낸 공정에서는, 예를 들어, Ni 또는 Sn 도금층의 에치 스톱층(etch stop layer)(112)은 Cu로 형성된 지지 기판(111) 상에 형성된다.
다음, 도 7b에 나타낸 공정에서는, 레지스트층은 드라이 필름 레지스트를 적층함으로써 에치 스톱층(112) 상에 형성되고, 레지스트층은 포토리소그래피법에 의해 패턴화되어, 개구(113A)를 갖는 레지스트 패턴(113)을 형성한다.
다음, 도 7c에 나타낸 공정에서는, Cu의 접속 패드(104)는 예를 들어, 도금 법에 의해 각각의 개구(113A) 내의 에치 스톱층(112) 상에 형성된다.
다음, 도 7d에 나타낸 공정에서는, 레지스트 패턴(113)을 제거한 이후에, 에폭시 수지 또는 폴리이미드 수지와 같은 소위 빌드-업 수지의 절연층(103)이 접속 패드(104)를 덮도록 적층에 의해 형성된다.
다음, 도 7e에 나타낸 공정에서는, 비아홀(103A)은 접속 패드(104)에 도달하도록 예를 들어, 야그 레이저(YAG 레이저)로 절연층(103)에 형성된다.
다음, 도 7f에 나타낸 공정에서는, 접속 패드(104)에 대응하여 접속된 비아 플러그(108A)는 비아홀(103A)의 각각의 내벽에 형성되고, 비아 플러그(108A)에 접속되는 패턴 배선(108B)은 예를 들어, Cu 도금법에 의해 절연층(103) 상에 형성된다. 그 결과, 배선부(108)가 형성된다.
다음, 도 7g에 나타낸 공정에서는, 지지 기판(111)과 에치 스톱층(112)이 에칭에 의해 제거되어, 접속 패드(104)가 노출된다.
다음, 도 7h에 나타낸 공정에서는, 레지스트층은 드라이 필름 레지스트를 적층함으로써 접속 패드(104)를 덮도록 절연층(103)의 하부 표면에 형성되고, 레지스트층은 포토리소그래피법에 의해 패턴화되어, 개구(114A)를 갖는 레지스트 패턴(114)을 형성한다. 또한, 각 접속 패드(104)의 부분은 대응하는 개구(114A)를 통해 노출된다.
또한, 배선부(108)를 보호하도록 배선부(108) 상에 드라이 필름 레지스트의 레지스트층(115)을 형성하는 것이 바람직하다.
다음, 도 7i에 나타낸 공정에서는, 대응하는 개구(114A)를 통해 노출된 접속 패드(104)의 각각의 부분은 습식 에칭(하프 에칭)에 의해 에칭되어, 접속 패드(104)의 제 2 영역(104B)이 형성된다. 따라서, 제 1 및 제 2 영역(104A, 104B)으로 대응하여 각각 형성된 접속 패드(104)가 형성된다.
다음, 도 7j에 나타낸 공정에서는, 레지스트 패턴(114)과 레지스트층(115)이 제거된다.
다음, 도 7k에 나타낸 공정에서는, 개구(107A)를 갖는 솔더 마스크층(107)이 접속 패드(104)를 덮도록 형성된다. 대응하는 제 2 영역(104B)을 포함하는 각 접속 패드(104)의 부분은 대응하는 개구(107A)를 통해 노출된다.
마찬가지로, 개구(109A)를 갖는 솔더 마스크층(109)은 배선부(108)를 덮도록 형성된다. 패턴 배선(108B)의 각각의 부분은 대응하는 개구(109A)를 통해 노출된다.
다음, 도 7l에 나타낸 공정에서는, 솔더의 코팅층(105)은 솔더 마스크층(107)을 통해 노출된 접속 패드(104)의 각각의 부분의 표면에 예를 들어, 도금법에 의해 형성된다. 마찬가지로, 솔더의 솔더 코팅층(110)은 솔더 마스크층(109)을 통해 노출된 각 패턴 배선(108B)의 부분의 표면에 예를 들어, 도금에 의해 형성된다. 또한, 요구된 바와 같이 코팅층(105)에 리플로잉을 수행함으로써, 도 5를 참조하여 상술한 실장 기판(100)의 형성이 가능하다.
도 7a 내지 7l에 나타낸 제조 방법에 따르면, 절연층(103)과 접속 패드(104)는 편평한 지지 기판(111)에 형성되고, 지지 기판(111)은 차후 공정에서 제거된다. 따라서, 실질적으로 동일한 평면에 절연층(103)의 표면과 접속 패드(104)의 제 1 영역(104A)의 표면을 용이하게 형성하는 것이 바람직하고 적당하다.
다음, 도 8a 내지 8e를 참조하여, 도 6에 나타낸 반도체 장치(200)를 형성하는 방법을 상세하게 기술한다. 이하의 도면에서는, 상술한 바와 같이 동일한 요소는 동일한 참조 번호에 의해 참조되고, 그 상세한 설명이 부분적으로 생략된다.
우선, 도 8a는 도 7k에 나타낸 상술한 공정에서 접속 패드(104)의 근방의 부분의 확대도다. 도 8a에 나타낸 바와 같이, 표면이 절연층(103)의 표면과 실질적으로 같은 높이의 제 1 영역(104A)과 반도체 칩의 접속 범프에 대응하여 접속되는, 표면이 제 1 영역(104A)보다 낮은 제 2 영역(104B)이 접속 패드(104)에 형성된다. 또한, 제 1 영역(104A)은 예를 들어, 대략 15 ㎛의 높이(두께)를 갖도록 형성되고, 제 2 영역(104B)은 예를 들어, 대략 6 내지 8 ㎛의 높이(두께)를 갖도록 형성된다. 또한, 하술하는 도 8b 내지 도 8c의 공정은 상술한 도 7l의 공정에 대응한다.
도 8b에 나타낸 공정에서는, 솔더의 코팅층(105)이 접속 패드(104)의 표면에 형성된다. 도 8b에 나타낸 상태에서는, 코팅층(105)이 제 1 영역(104A)과 제 2 영역(104B)에서 실질적으로 동일한 두께(예를 들어, 대략 5 ㎛)를 갖도록 형성된다.
다음, 도 8c에 나타낸 공정에서는, 접속 패드(104)(실장 기판(100))가 솔더를 용융하도록(리플로잉을 수행하도록) 가열되고, 따라서, 용융된 솔더가 제 2 영역(104B)에 응집하도록 야기시켜서, 코팅층(105)은 제 1 영역(104A)에서 얇고 제 1 영역(104A)에서보다 제 2 영역(104B)에서 두껍다.
다음, 도 8d에 나타낸 공정에서는, 반도체 칩(201)이 제 2 영역(104B)과 대응하여 접촉하고 있는 접속 범프(202)를 갖는 실장 기판(100)에 실장된다. 이 경 우에는, 용융된 솔더가 접속 범프(202)를 적신다(접촉시킨다). 그 결과, 용융된 솔더는 표면 장력 때문에 제 2 영역(104B)의 접속 범프(202) 측에 응집한다.
다음, 도 8e에 나타낸 공정에서는, 언더필층(203)이 반도체 칩(201)과 실장 기판(100) 사이에 형성되고, 도 6에 나타낸 상술한 반도체 장치(200)가 형성될 수 있다.
도 9는 도 6에 나타낸 반도체 장치(200)의 개략적인 사시도이다. 도 9에서는, 상술한 바와 같이 동일한 요소는 동일한 참조 번호에 의해 참조되고, 그 상세한 설명은 생략된다. 또한, 도 9는 일부의 접속 패드(104)가 접속 범프(202)에 대응하여 접속되는 반도체 장치(200)의 부분만의 확대도를 나타낸다. 접속 패드(104)와 접속 범프(202)가 접속되는 구조는 예를 들어, 반도체 칩(201)의 네 변 측에 대응하여 형성된다.
반도체 장치(200)에 따르면, 접속 패드(104)의 각각의 폭(W)은 예를 들어, 10 ㎛이고, 접속 패드(104)(접속 범프(202))의 피치(P)는 예를 들어, 30 ㎛이므로, 미세화된 반도체 회로에 대응하는 반도체 칩(201)이 실장될 수 있다.
[제 2 실시예]
도 10은 본 발명의 제 2 실시예에 따른 실장 기판(100A)의 개략적인 사시도이다. 도 10에서는, 상술한 바와 같이 동일한 요소가 동일한 참조 번호에 의해 참조되고, 그 상세한 설명이 생략된다. 도 10은 제 1 실시예의 도 4a에 대응한다. 특히 설명하지 않은 경우는, 제 2 실시예는 제 1 실시예와 동일하다.
도 10을 참조하여, 본 실시예의 실장 기판(100A)에 따르면, 접속 패드(104) 의 각각은 인접하여 형성된 두 개의 제 2 영역(104B)을 갖는다.
이것은 실장되는 반도체 칩의 접속 범프가 소위 스태거 방식(staggered manner)으로 다른 열에 교대로 배치되는 경우에 대응한다. 상술한 바와 같은 반도체 칩의 접속 범프의 교대 배치는 이러한 배치가 접속 범프의 피치의 소형화를 가능하게 하기 때문에 바람직하다. 이 경우에는, 스태거 방식에 대응하게 접속 패드(104)의 제 2 영역(104B)을 교대로 배치하는 것이 또한 가능하다. 하지만, 이 경우에는 마스크의 위치가 난해하다. 따라서, 상술한 바와 같이 접속 패드의 각각에 인근하게 교대로 제 2 영역(104B)을 형성하는 것이 바람직하다.
도 11은 도 10의 실장 기판(100A) 상에 실장되는 반도체 칩에 형성된 패드(204)와 접속 범프(202)의 형성 패턴을 나타내는 도면이다. 도 11에 나타낸 바와 같이 접속 범프가 반도체 칩에 교대로 형성되는 경우에도, 상술한 실장 기판(100A)을 사용함으로써 반도체 칩의 실장이 가능하다. 이러한 경우에는, 제 1 실시예의 경우처럼 도 7a 내지 7l에 나타낸 방법과 도 8a 내지 8e에 나타낸 방법을 사용하는 실장 기판(100A)과 반도체 장치의 형성이 가능하다.
상술한 실시예에서 나타낸 접속 패드와, 절연층과, 접속 범프를 형성하는 재료 및 방법은 단지 예시에 불과하고, 상술한 실시예에 따른 실장 기판과 반도체 장치는 다른 재료와 방법을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 다수의 접속 범프를 갖는 반도체 칩이 플립-칩 본딩에 의해 실장되는 실장 기판을 제공하고, 실장 기판은 접속 범프에 대응하여 전기적으로 접속된, 솔더로 코팅된 표면의 각각을 갖는 다수의 접속 패드와, 접 속 패드를 둘러싸서 서로로부터 분리시키도록 구성된 절연층을 포함하고, 접속 패드의 각각은 제 1 영역과 접속 범프 중 하나에 대응하여 접속되는 하나 이상의 제 2 영역을 갖고, 제 1 영역은 절연층의 표면과 실질적으로 같은 높이의 표면을 갖고, 하나 이상의 제 2 영역은 제 1 영역의 표면보다 낮은 표면을 가진다.
상술한 실장 기판은 미세화되어 실장된 반도체 칩을 허용한다.
또한, 실장 기판에서는 접속 패드의 각각이 형성되어 있는 다수의 제 2 영역을 갖는 것이 바람직하고, 이는 미세화된 회로를 갖는 반도체 칩의 실장을 돕는다.
본 발명의 일 실시예에 따르면, 다수의 접속 범프를 갖는 반도체 칩과, 반도체 칩이 플립-칩 본딩에 의해 실장되는 실장 기판을 제공하고, 실장 기판은 접속 범프에 대응하여 전기적으로 접속된, 솔더로 코팅된 표면의 각각을 갖는 다수의 접속 패드와, 접속 패드를 둘러싸서 서로로부터 분리시키도록 구성된 절연층을 포함하고, 접속 패드의 각각은 제 1 영역과 접속 범프 중 하나에 대응하여 접속되는 하나 이상의 제 2 영역을 갖고, 제 1 영역은 절연층의 표면과 실질적으로 같은 높이의 표면을 갖고, 하나 이상의 제 2 영역은 제 1 영역의 표면보다 낮은 표면을 가진다.
상술한 반도체 장치는 미세화되어 실장된 회로를 갖는 반도체 칩을 허용한다.
또한, 반도체 장치에서는, 접속 패드의 각각이 다수의 제 2 영역에 형성되는 것이 바람직하고, 이는 미세화된 회로를 갖는 반도체 칩의 실장을 돕는다.
또한, 반도체 장치에서는, 솔더가 제 1 영역보다 제 2 영역에서 두껍게 형성 되는 것이 바람직하고, 이는 전기적이고 기계적인 접속을 확보하도록 반도체 칩과 실장 기판의 접속 부분에 솔더의 양을 증가시키기 때문이다.
따라서, 본 발명의 실시예에 따르면, 반도체 칩의 회로의 미세화를 수용하는 실장 기판과 실장 기판에 실장된 반도체 칩을 갖는 반도체 장치를 제공하는 것이 가능하다.
본 발명은 특정하게 개시된 실시예에 제한받지 않으며, 본 발명의 범주로부터 벗어나지 않고 변형 및 수정을 할 수 있다.
본 출원은 2005년 10월 13일에 출원된 일본국 우선권 출원 제 2005-299206호에 기초하며, 전체 목록이 참조에 의해 여기에 일체화되어 있다.
따라서, 본 발명의 실시예에 따르면, 반도체 칩의 회로의 미세화를 수용하는 실장 기판과 실장 기판에 실장된 반도체 칩을 갖는 반도체 장치를 제공하는 것이 가능하다.

Claims (5)

  1. 복수의 접속 범프를 갖는 반도체 칩이 플립-칩 본딩에 의해 실장되는 실장 기판으로서,
    상기 접속 범프에 대응하여 전기적으로 접속되며, 솔더로 코팅된 표면의 각각을 갖는 복수의 접속 패드, 및
    상기 접속 패드를 둘러싸서 서로로부터 분리시키도록 구성된 절연층을 포함하고,
    상기 접속 패드의 각각은 제 1 영역과 상기 접속 범프 중 하나에 대응하여 접속되는 하나 이상의 제 2 영역을 갖고, 상기 제 1 영역은 상기 절연층의 표면과 실질적으로 같은 높이의 표면을 갖고 상기 하나 이상의 제 2 영역은 제 1 영역의 표면보다 낮은 표면을 갖는 실장 기판.
  2. 제 1 항에 있어서,
    상기 접속 패드의 각각에 복수의 상기 제 2 영역이 형성되어 있는 실장 기판.
  3. 복수의 접속 범프를 갖는 반도체 칩, 및
    상기 반도체 칩이 플립-칩 본딩에 의해 실장되는 실장 기판을 포함하는 반도체 장치로서,
    상기 실장 기판은 상기 접속 범프에 대응하여 전기적으로 접속된, 솔더로 코팅된 표면의 각각을 갖는 복수의 접속 패드, 및
    상기 접속 패드를 둘러싸서 서로로부터 분리시키도록 구성된 절연층을 포함하고,
    상기 접속 패드의 각각은 제 1 영역과 상기 접속 범프 중 하나에 대응하여 접속되는 하나 이상의 제 2 영역을 갖고, 상기 제 1 영역은 상기 절연층의 표면과 실질적으로 같은 높이의 표면을 갖고, 상기 하나 이상의 제 2 영역은 제 1 영역의 표면보다 낮은 표면을 갖는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 접속 패드의 각각에 복수의 상기 제 2 영역이 형성되어 있는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 솔더는 상기 제 1 영역보다 상기 하나 이상의 제 2 영역에서 두껍게 형성되는 반도체 장치.
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