JP2001284783A - 表面実装用基板及び表面実装構造 - Google Patents

表面実装用基板及び表面実装構造

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layer
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Yoshihiro Yoneda
吉弘 米田
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Shinko Electric Industries Co Ltd
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Abstract

(57)【要約】 【課題】 接続端子を高密度で配置した場合でも接続端
子に融着するはんだによって接続端子が互いに短絡した
り、はんだの厚さがばらついたりすることを防止し表面
実装基板の多ピン化及び高密度配置を可能にする。 【解決手段】 コア基板２０上に電気的絶縁層３２ａ〜
３２ｇを介して複数の配線層が形成され、半導体素子等
の表面実装部品を実装する複数の接続端子１０ａが基板
表面に形成された表面実装用基板であって、前記基板表
面に露出する接続端子１０ａの上面と、該接続端子の側
面を埋没させて接続端子の側面間に形成された電気的絶
縁層３２ｇの表面とが略同一平面に形成され、前記接続
端子１０ａの表面に接続媒体であるはんだ１４が形成さ
れている。接続端子１０ａとその下層に形成された配線
層の配線パターン１２ｃとが、電気的絶縁層３２ｆに厚
さ方向に貫通して設けられたビア穴に導電材が充填され
て形成されたビア３０ｃを介して電気的に接続されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子等を実装
する表面実装用基板及び半導体素子等を実装した表面実
装構造に関する。
【０００２】
【従来の技術】半導体素子を実装する実装用基板とし
て、コア基板の表面に電気的絶縁層を介して配線パター
ンを複数層に積層して形成した製品が提供されている。
図２０は、フリップチップ接続によって半導体素子を実
装する実装基板の表面に形成されている接続端子１０の
平面配置を拡大して示す平面図である。この例では、所
定間隔をあけて接続端子１０を一列状に配置している。
【０００３】図２１はコア基板２０上に形成されている
配線層の構成を示す断面図である。コア基板２０上に電
気的絶縁層２２ａ、２２ｂを介して内層の配線パターン
１２ａ、１２ｂが積層して形成され、ビア２４ａ、２４
ｂを介して配線パターン１２、１２ａ、１２ｂが層間で
電気的に接続されている。２６は内層の配線パターン１
２ａに電気的に接続してコア基板２０に埋設して形成し
たスルーホールである。ビルドアップ層（電気的絶縁
層）の表面には配線パターン１２が露出するから、接続
端子１０が露出するようにソルダーレジスト１６によっ
て表面を被覆し、接続端子１０にはんだ１４を融着させ
る。接続端子１０の膜厚は２０μｍ程度、ソルダーレジ
スト１６の厚さは４０μｍ程度であり、配線パターン１
２を被覆する部位でのソルダーレジスト１６の厚さは２
０μｍ程度となる。
【０００４】図２１は、接続端子１０の表面にはんだ１
４を融着させた状態である。接続端子１０は細長の形状
に形成しているが、実際に半導体素子の電極端子が接合
される部位は接続端子１０の先端部側（Ｘ−Ｘ’線上）
である。接続端子１０を細長形状に形成しているのは、
接続端子１０に融着するはんだ量のばらつきを抑えて電
極端子と接続端子１０とが確実に接合されるようにする
ためである。
【０００５】
【発明が解決しようとする課題】接続端子１０の表面に
はんだ１４を融着させる方法として、接続端子１０の表
面にはんだの微粉を粘着させ、フラックスを塗布した
後、リフロー工程によってはんだを融着させる方法があ
る。はんだの微粉を使用して接続端子１０にはんだを融
着させる方法は、接続端子１０の配置ピッチが１００μ
ｍ以下といったようにきわめて狭い製品の場合に有効に
用いられる。しかしながら、隣接する接続端子１０の間
隔が３０μｍ程度にまで狭まってくると、リフロー工程
ではんだの微粉を溶融する際に、隣接する接続端子１０
に融着するはんだがブリッジ状に連結して接続端子１０
が電気的に短絡するという問題がある。
【０００６】図２２は、接続端子１０に融着したはんだ
１４が隣接する接続端子１０の間でブリッジ状に連結し
た状態を示す。従来の表面実装用基板では、接続端子１
０の側面が電気的絶縁層２２ｂの表面から露出している
から、リフロー工程ではんだの微粉を溶融させた際に、
接続端子１０の側面部分にもはんだ１４が融着し、隣接
する接続端子１０のはんだ１４が一体化してしまうこと
が起こり得る。このようなはんだ１４によって接続端子
１０が電気的に短絡する問題は、接続端子１０の配置間
隔がさらに狭くなるとより起こりやすくなる。また、接
続端子１０の膜厚がばらつくことによってはんだの量が
ばらつき、これによって接続端子１０に融着したはんだ
１４の高さがばらつくという問題がある。これらの問題
は半導体製品の多ピン化及び小型化を図る上で避けられ
ない問題である。
【０００７】また、上記表面実装用基板の他の問題とし
て、従来の表面実装用基板ではビルドアップ層の内層に
形成する配線パターンは、結線情報、配線幅、配線ギャ
ップのみに基づいて設計され、各層における配線密度の
粗密については配慮されていないことから、配線が密に
なる部位と配線が粗くなる部位とで電気的絶縁層の厚さ
がばらつき、結果として、基板表面の平坦性が悪くなる
という問題がある。フリップチップ接続によって半導体
素子を実装する場合には、半導体素子を実装する領域で
基板表面の平坦性が悪いと、半導体素子と接続端子との
電気的接続が不確実になるという問題があった。
【０００８】本発明は、これらの問題点を解消すべくな
されたものであり、その目的とするところは、接続端子
をきわめて微少間隔で配置する場合であっても、接続端
子に融着するはんだによって接続端子が互いに電気的に
短絡したり、接続端子の膜厚のばらつきによってはんだ
の厚さがばらついたりすることを防止して、半導体素子
を実装した際の電気的接続の信頼性を向上させることが
でき、また、基板表面の平坦性を良好に形成することに
よって半導体素子の実装信頼性を向上させることができ
る表面実装用基板及びこれを用いた表面実装構造を提供
するにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は次の構成を備える。すなわち、コア基板上
に電気的絶縁層を介して複数の配線層が形成され、半導
体素子等の表面実装部品を実装する複数の接続端子が基
板表面に形成された表面実装用基板であって、前記基板
表面に露出する接続端子の上面と、該接続端子の側面を
埋没させて接続端子の側面間に形成された電気的絶縁層
の表面とが略同一平面に形成され、前記接続端子の表面
に接続媒体であるはんだが形成されていることを特徴と
する。また、前記接続端子とその下層に形成された配線
層の配線パターンとが、電気的絶縁層に厚さ方向に貫通
して設けられたビア穴に導電材が充填されて形成された
ビアを介して電気的に接続されていることにより、接続
端子と下層の配線層の配線パターンとの電気的接続が確
実になされ、基板表面の平坦性が確保される。また、前
記接続端子とその下層に形成された配線層の配線パター
ンとが、電気的絶縁層に厚さ方向に貫通して設けられた
パターン穴に導電材が充填されて形成された配線パター
ンを介して電気的に接続されていることを特徴とする。
【００１０】また、コア基板上に電気的絶縁層を介して
複数の配線層が形成され、半導体素子等の表面実装部品
を実装する複数の接続端子が基板表面に形成された表面
実装用基板であって、前記基板表面に露出する接続端子
の上面及び該接続端子に接続されて形成された引き出し
用の配線パターンの上面と、前記接続端子及び引き出し
用の配線パターンの側面を埋没させて接続端子及び引き
出し用の配線パターンの側面間に形成された電気的絶縁
層の表面とが略同一平面に形成され、前記接続端子の表
面を露出させてソルダーレジストにより基板表面が被覆
され、前記接続端子の表面に接続媒体であるはんだが形
成されていることを特徴とする。また、前記接続端子の
配置ピッチが１００μｍ以下、隣接間隔が２０μｍ以上
に形成されていることを特徴とする。
【００１１】また、コア基板上に電気的絶縁層を介して
複数の配線層が形成され、半導体素子等の表面実装部品
を実装する複数の接続端子が基板表面に形成された表面
実装用基板であって、前記基板表面の表面実装部品を搭
載する領域内の前記接続端子が接続された配線層の配線
パターン等の導体部の配置密度が均一となるように形成
されていることを特徴とする。また、前記接続端子が接
続された配線層よりも内層のすべての配線層の導体部の
配置密度が、各配線層の面内において略均一となるよう
に形成されていることを特徴とする。また、配線層の配
線パターンとして電気的に接続されていないダミーパタ
ーンが形成されて、導体部の配置密度が均一となるよう
に形成されていることを特徴とする。また、内層の配線
層に電源用、接地用等の共通プレーンが設けられ、該共
通プレーンが、メッシュ状あるいは多数本のスリットを
形成した形状に形成されて、導体部の配置密度が均一と
なるように形成されていることを特徴とする。また、前
記接続端子が接続された配線層と少なくともその下層の
配線層を含む、隣接する配線層の導体部が相互に略均一
となるように配置されていることを特徴とする。また、
配線層の配線パターンの配線ピッチが６０〜３００μ
ｍ、配線幅が２０〜２００μｍに形成されていることを
特徴とする。また、前記内層の配線層の配線パターン
が、前記コア基板に径が０．２〜０．６ｍｍ、配線ピッ
チが０．５〜１．５ｍｍに形成されたスルーホールの間
を電気的に接続する配線幅が５０〜２００μｍに形成さ
れていることを特徴とする。
【００１２】また、コア基板上に電気的絶縁層を介して
複数の配線層が形成され、半導体素子等の表面実装部品
を実装する複数の接続端子が基板表面に形成された表面
実装用基板に、金バンプを電極端子として備えた表面実
装部品が実装され、表面実装部品と基板表面との間にア
ンダーフィル樹脂を介在させて成る表面実装構造におい
て、前記表面実装基板は、該基板表面に露出する接続端
子の上面と、該接続端子の側面を埋没させて接続端子の
側面間に形成された電気的絶縁層の表面とが略同一平面
に形成されているとともに、前記表面実装部品が実装さ
れる領域の内層に形成される配線層の配線パターン等の
導体部の配置密度が均一となるように形成されて基板表
面が平坦面に形成され、前記接続端子の表面に融着され
た接合金属を介して前記表面実装部品がフェイスダウン
実装されていることを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて添付図面に基づき詳細に説明する。図１は、本発
明に係る表面実装用基板の第１実施形態の構成を示す断
面図である。同図で２０はコア基板、３２ａ、３２ｂ、
３２ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇは電気的絶縁
層、１２ａ、１２ｂ、１２ｃは電気的絶縁層を介して積
層して形成した内層の配線パターン、３０ａ、３０ｂ、
３０ｃは層間で配線パターン１２ａ、１２ｂ、１２ｃを
電気的に接続するビアである。
【００１４】本実施形態の表面実装用基板において特徴
的な構成は、ビルドアップ層の内層の配線パターン１２
ａ、１２ｂ、１２ｃとビア３０ａ、３０ｂ、３０ｃと表
面層に形成する接続端子１０ａとをフルアディティブ法
によって形成した点にある。フルアディティブ法は無電
解めっきのみによって導体部を形成する方法であり、め
っき時間等を制御することによって導体部の膜厚を正確
に管理できるという特徴がある。フルアディティブ法に
よって導体パターンを形成する方法は、まず、コア基板
上に、電気的絶縁層となる感光性レジスト（感光性樹
脂）を所定の厚さに塗布し、感光性レジストを露光・現
像して感光性レジストを貫通するパターン穴を形成し、
無電解めっきを施してパターン穴内にめっきを盛り上げ
て導体パターンを形成する。
【００１５】図１に示すビルドアップ層は、このフルア
ディティブ法によって順次導体パターンを積層して形成
したものである。配線パターン１２ａ、１２ｂ、１２
ｃ、ビア３０ａ、３０ｂ、３０ｃ及び接続端子１０ａ
は、パターン穴にめっきが形成されて各々電気的絶縁層
３２ａ〜３２ｇと同厚に形成され、電気的絶縁層３２ａ
〜３２ｇに埋設された形態となっている。ビア３０ａ、
３０ｂ、３０ｃは電気的絶縁層に形成したビア穴内にめ
っきが充填されることにより配線パターン１２ａ、１２
ｂ、１２ｃ及び接続端子１０ａと確実に電気的に接続可
能になるとともに、上端面が平坦面に形成され、ビアを
形成した部位が陥没したりすることがなく、電気的絶縁
層にうねりが生じるといったことを防止することが可能
となる。
【００１６】図２は、図１に示すビルドアップ層に形成
された導体パターンの配置を立体的に示したものであ
る。最上層の接続端子１０ａがビア３０ｃを介してその
下層の配線パターン１２ｃに電気的に接続し、配線パタ
ーン１２ｃがビア３０ｂを介してその下層の配線パター
ン１２ｂに電気的に接続する様子を示す。なお、電気的
絶縁層はこれらの導体パターンの間を埋めるように形成
されているが、図では説明上、電気的絶縁層を示してい
ない。接続端子１０ａは、図２０に示す従来例と同様
に、長手方向を互いに平行にして配置されている。
【００１７】本実施形態の表面実装用基板では、半導体
素子を実装する面で表面に露出するのは接続端子１０ａ
の上面のみであり、接続端子１０ａの表面と電気的絶縁
層３２ｇの表面が略同一平面に形成されて、接続端子１
０ａの側面は電気的絶縁層３２ｇ内に埋没している。し
たがって、接続端子１０ａの表面にはんだの微粉を粘着
して、リフロー工程ではんだ１４を融着する場合に、接
続端子１０ａの側面にはんだの微粉が融着することがな
く、したがって接続端子１０ａの側面に融着したはんだ
によって隣接する接続端子１０ａ同士が電気的に短絡す
ることを効果的に防止することができる。
【００１８】図１は、接続端子１０ａにはんだの微粉を
粘着させ、フラックスを塗布し、リフローして接続端子
１０ａにはんだ１４を融着させた状態である。図４は、
リフローによって接続端子１０ａの表面にはんだ１４が
融着した状態の断面図である。接続端子１０ａの露出す
る上面にのみはんだ１４が融着することによって、はん
だ１４が側方に張り出すことを防止し、接続端子１０ａ
がはんだ１４によって電気的に短絡することを防止して
いる。このように、接続端子１０ａの側面を電気的絶縁
層３２ｇに埋没させ、接続端子１０ａの上面のみを露出
させた場合は、隣接する接続端子１０ａの配置ピッチが
１００μｍ以下、接続端子１０ａの隣接間隔が１０〜２
０μｍ程度となっても十分に電気的短絡を防止すること
が可能になる。また、接続端子１０ａの表面にのみはん
だ１４を融着させるから、接続端子１０ａの膜厚のばら
つきがまったく問題とならず、接続端子１０ａの厚さの
ばらつきによってはんだ１４の融着量がばらつくといっ
た問題を解消することができる。
【００１９】図５は、表面実装用基板の第２実施形態の
構成を示す断面図である。上記実施形態では表面層に形
成する接続端子１０ａとその下層の配線パターン１２ｃ
とをビア３０ｃを介して電気的に接続していたが、本実
施形態では接続端子１０ａとその下層の配線パターン１
２ｃについてはビア３０ｃを介することなく、直接接続
したことを特徴とする。なお、本実施形態においても上
記第１実施形態と同様に、配線パターン１２ａ、１２
ｂ、１２ｃ、ビア３０ａ、３０ｂ及び接続端子１０ａは
フルアディティブ法によって形成している。これによっ
て、配線パターン１２ａ、１２ｂ、１２ｃ、ビア３０
ａ、３０ｂ及び接続端子１０ａは、電気的絶縁層３２ａ
〜３２ｆと同厚に形成される。
【００２０】図６は、本実施形態における接続端子１０
ａ、配線パターン１２ｃ等の構成を立体的に示す説明図
である。図６においても図２と同様に、電気的絶縁層に
ついては記載を省略している。接続端子１０ａの平面配
置は第１実施形態と同様である。接続端子１０ａとその
下層の配線パターン１２ｃとがビアを介さずに直接接続
されている様子を示す。本実施形態の場合も、接続端子
１０ａの上面と電気的絶縁層３２ｆの表面とが同一平面
に形成され、接続端子１０ａは上面のみが露出して接続
端子１０ａの側面は電気的絶縁層３２ｆに埋没してい
る。これによって、第１実施形態と同様の作用効果を得
ることができる。また、本実施形態では接続端子１０ａ
とその下層の配線パターン１２ｃを直接接続しているか
ら、ビア３０ｃを形成する電気的絶縁層が不要となり、
フルアディティブ法によって配線層を形成する作業工程
を容易にすることができる。
【００２１】図７は、本発明に係る表面実装用基板の第
３実施形態の構成を示す断面図である。本実施形態の表
面実装用基板は表面層に形成する接続端子１０と接続端
子１０から引き出される配線パターン１２ｃとを同一層
に形成したことを特徴とする。フルアディティブ法によ
って電気的絶縁層３２ｅに側面を埋没させるように導体
パターンを形成する方法は上記第１、第２実施形態と同
様である。しかしながら、基板の表面に接続端子１０と
配線パターン１２ｃが露出して形成されるから、ソルダ
ーレジスト１６を用いて配線パターン１２ｃを被覆し、
接続端子１０の上面を露出させてはんだ１４が融着でき
るようにする。図８はソルダーレジスト１６によって配
線パターン１２ｃを被覆した状態を示す平面図である。
ソルダーレジスト１６は配線パターン１２ｃを配置した
部位を被覆する。
【００２２】本実施形態では、接続端子１０及び配線パ
ターン１２ｃの上面と電気的絶縁層３２ｅの表面とは略
同一平面に形成されているから、ソルダーレジスト１６
は配線パターン１２ｃを被覆するだけでよく、１０μｍ
程度の厚さに被覆すれば十分である。従来の表面実装用
基板の場合は接続端子１０の膜厚を考慮してソルダーレ
ジストの厚さを４０μｍ程度の厚さとしていたから、本
実施形態の場合ははるかに薄くすることができる。もち
ろん、接続端子１０は上面のみが露出しているから、接
続端子１０ａにはんだ１４を融着させた際に、はんだ１
４同士が連結して接続端子１０ａ同士が電気的に短絡す
ることを防止する効果も有している。図９は、接続端子
１０にはんだ１４を融着させた状態の断面図である。図
４に示すと同様に接続端子１０ａの上面にのみはんだ１
４が融着されている。
【００２３】なお、本実施形態では、内層の配線パター
ン１２ｂ、１２ｃ及びビア３０ａ、３０ｂを形成する際
に、ビアの形成層と配線パターンの形成層を別個に１層
ずつ形成せずに、ビア穴と配線パターン用のパターン穴
を連通して形成した後、ビアと配線パターンとを連続的
に形成するようにした。このため、ビア３０ａ、３０ｂ
の上面にへこみが形成されている。
【００２４】本発明に係る表面実装用基板は基板表面に
露出する接続端子１０、１０ａの上面と隣接する接続端
子１０、１０ａ間を埋める電気的絶縁層の表面とを略同
一平面として、接続端子１０、１０ａの側面が電気的絶
縁層に埋没するように形成したことを最も特徴とするも
のである。したがって、接続端子１０、１０ａが形成さ
れる層よりも下層の配線パターンを形成する方法はとく
に限定されるものではなく、フルアディティブ法以外の
方法によることももちろん可能である。
【００２５】図１０、１１、１２は上述した各実施形態
の表面実装用基板に半導体素子４０を実装した表面実装
構造を示す。図１０は第１の実施形態の表面実装用基板
に半導体素子４０を実装した状態、図１１は第２の実施
形態の表面実装用基板に半導体素子４０を実装した状
態、図１２は第３の実施形態の表面実装用基板に半導体
素子４０を実装した状態を示す。各々の実装構造におけ
る表面実装用基板の構成は上述した構成と変わるもので
はないので説明は省略する。同図で３０はビア、３２は
ビルドアップ層の電気的絶縁層、４２は半導体素子４０
の金バンプ、５０はアンダーフィル樹脂である。
【００２６】なお、図１３に表面実装構造の比較例とし
て、従来の表面実装用基板に半導体素子４０を実装した
例を示す。この表面実装構造に使用している表面実装用
基板は基板表面から接続端子１０が膜厚分だけ突出した
形態に形成されているため、接続端子１０の配置間隔が
狭くなると接続端子１０に融着するはんだ１４によって
相互に電気的に短絡しやすくなるという課題と、電気的
絶縁層の表面から膜厚分だけ突出して接続端子１０が形
成されているためソルダーレジスト１６を厚く形成せざ
るを得ず、この結果ソルダーレジスト１６と半導体素子
４０との間隔が狭まり、半導体素子４０を配置する領域
にアンダーフィル樹脂５０を充填しにくくなるという課
題を有している。
【００２７】これらの表面実装構造では半導体素子を確
実に電気的に接続して基板に実装する必要があるが、フ
リップチップ接続によって半導体素子を実装する場合
は、とくに基板表面の平坦性が半導体素子と表面実装用
基板との電気的接続を確実にする上で重要となる。図１
４は従来の表面実装用基板に半導体素子４０を実装した
状態を示すもので、基板表面にうねりが生じて平坦性が
悪くなっている様子を示す。このように、基板表面にう
ねりが生じて平坦性が悪くなるのは、コア基板２０に積
層して形成する配線層の導体パターンの配置密度にむら
があって、配線が密になる部分と配線が粗くなる部分と
で電気的絶縁層３２ａ、３２ｂの厚さに差が生じること
による。
【００２８】図１５は、図１４に示す表面実装構造での
各層の配線パターン１２ａ、１２ｂ、１２ｃの配置を示
す。４４は半導体素子４０の実装領域である。従来の表
面実装用基板では、結線情報、配線幅、配線ギャップを
考慮して配線を設計するのみであるから、配線の粗密が
生じ、結果として基板表面のうねり等が生じる結果とな
る。これに対して、図１６は配線層に形成する配線パタ
ーンの粗密を考慮し、電気的絶縁層の厚さが略均一にな
るように設計した表面実装構造を示す。図１７は図１６
に示す表面実装構造での各層の配線パターン１２ａ、１
２ｂ、１２ｃの配置を示す。この実施形態では、コア基
板２０の表面に信号ライン等の配線パターンとは電気的
に接続しないダミーパターン４６を形成して配線の粗密
を均等化している。
【００２９】なお、実際の表面実装基板でコア基板２０
に形成するスルーホール２６は径寸法０．２〜０．６ｍ
ｍに形成されてピッチ０．５〜１．５ｍｍに配置され、
各電気的絶縁層３２ａ、３２ｂに設けるビア３０は、径
寸法０．０５〜０．６ｍｍに形成されるものである。ま
た、これらスルーホール２６とビア３０等を電気的に接
続する配線パターン１２ｂ、１２ｃは幅２０〜２００μ
ｍ、配線ピッチ６０〜３００μｍに形成される。
【００３０】このように、表面実装用基板に形成する導
体パターンの配置の粗密をなくして導体パターンの配置
密度をできるだけ均一にすることによって、電気的絶縁
層の厚さを均一にすることができ、基板表面を平坦面に
形成することができる。導体パターンの配置密度を均一
にする方法としては、上記のようにダミーパターンを形
成する方法の他に、電源プレーンあるいは接地プレーン
といった共通プレーンを有する場合に、これらの共通プ
レーンをメッシュ状あるいは多数本のスリットを設けた
形状に形成するといった方法も可能である。
【００３１】配線層に形成する配線の密度を均一化する
ことは、電気的絶縁層の厚さのばらつきを抑えて基板表
面を平坦面に形成するという作用と同時に、実は、半導
体素子をフリップチップ接続した際に半導体素子４０の
金バンプ４２を確実に接続端子１０に接合できるように
するという重要な作用を有する。すなわち、半導体素子
４０を表面実装用基板にフリップチップ接続する際に
は、加熱環境下で半導体素子４０を基板に加圧して接合
する。このとき、表面実装用基板の電気的絶縁層も加熱
され、その際に熱の影響により電気的絶縁層が変形する
といったことが生じるからである。
【００３２】図１８、１９は表面実装用基板に半導体素
子４０をフリップチップ接続する状態を説明している。
図１８に示す基板は、配線の密度を均一にした例で、金
バンプ４２が接合される接続端子１０の各々に対応して
その下層に配線パターン１２ｂを配置した例である。一
方、図１９に示す基板は、中央部の金バンプ４２ａが接
合する接続端子１０に対応する下層には配線パターンを
配置せず空位として、配線の密度に粗密があるようにし
た例である。図１８に示すように上下の配線層で導体部
が対応して均一に配置されている場合と、図１９に示す
ように上下の配線層で導体部の配置が対応せず不均一、
いいかえれば粗密になっている場合とで異なるのは、半
導体素子を加熱・加圧してフリップチップ接続する際に
おける電気的絶縁層の熱伝導性の問題である。
【００３３】すなわち、図１８に示すように、隣接する
配線層で導体部が均一に配置されていると表面実装用基
板が加熱された場合でも、導体部を経由して熱が効率的
に拡散して電気的絶縁層の温度が過度に上昇することを
抑えることができるのに対して、図１９に示すように、
導体部が粗く配置されている場合には、導体部が配置さ
れていない個所で電気的絶縁層が部分的に高温になり、
電気的絶縁層が弾性変形限界を超えてしまうことが生じ
る。
【００３４】図１８(a)、図１９(a)は、表面実装用基板
の接続端子１０と金バンプ４２とを位置合わせした状
態、図１８(b)、図１９(b)は、金バンプ４２を接続端子
１０に加圧している状態である。加熱・加圧することに
よって、はんだ１４が溶融し、金バンプ４２の先端が接
続端子１０に当接して電気的絶縁層３２ｂ、３２ａを押
圧する。電気的絶縁層３２ｂ、３２ａは加熱されて軟化
し、加圧されて若干へこむようになる。
【００３５】図１８(c)、１９(c)は、金バンプ４２と接
続端子１０とを接合した後、常温に戻した状態である。
図１８(c)は、半導体素子４０が接合する電気的絶縁層
３２ｂが平坦面に戻り、金バンプ４２がすべて接続端子
１０に接合しているのに対して、図１９(c)では、電気
的絶縁層３２ｂが平坦面に回復せず、中央部の金バンプ
４２ａが接続端子１０から浮いてしまって、電気的に接
続されない状態となっている。このような、電気的絶縁
層３２ｂの変形は、電気的絶縁層３２ｂのガラス転移点
との関係で、フリップチップ接続の際に電気的絶縁層３
２ｂを押圧した際の変形がそのまま残ってしまったもの
と考えられる。
【００３６】金バンプ４２と接続端子１０とを接合する
金属には、２６０℃といったような高温で溶融する金属
を使用する場合がある。このような場合に、図１９に示
すように、導体部の配置に粗密があり、部分的に導体部
が空位になっているような場合には導体部が配置されて
いない部位の電気的絶縁層に熱がこもり、大きく温度上
昇する。実際、２６０℃程度に加熱する場合でも、図１
８に示すように導体部が均一に配置されていると導体部
による熱拡散によって下層の電気的絶縁層の温度は１５
０℃程度まで低下するのに対して、導体部がない場合に
は２２０℃程度にまでしか温度が下がらない。したがっ
て、電気的絶縁層のガラス転移点が１５０℃と２２０℃
の中間にあるような場合には、電気的絶縁層の加熱温度
がガラス転移点以下であった場合は、図１８に示すよう
に基板表面が平坦面に回復し、電気的絶縁層の加熱温度
がガラス転移点を超えてしまったような場合は、図１９
に示すように、電気的絶縁層３２ｂに永久変形がそのま
ま残り、基板表面が平坦面に回復しないということにな
る。
【００３７】フリップチップ接続時における電気的絶縁
層の振る舞いについては、上述した作用が生じるから、
各配線層で配線パターン等の導体部を設計する際には、
フリップチップ接続時における加熱・加圧の作用を考慮
し、金バンプ４２によって加圧される内層部分に配線パ
ターン等の導体部が配置されていない場合には、ダミー
パターン４６等を配置して熱を拡散して逃がすことがで
きるように設計するのがよい。また、このように導体部
を設計することによって、全体として導体部の配置の粗
密が均一化され、基板表面の平坦性が良好になって、半
導体素子を実装した際における半導体素子と表面実装用
基板との電気的接続が確実になされ、信頼性の高い表面
実装構造として得ることが可能になる。
【００３８】
【発明の効果】本発明に係る表面実装用基板によれば、
上述したように、接続端子をきわめて微少間隔で配置す
る場合であっても、接続端子に融着するはんだによって
接続端子が互いに電気的に短絡したり、接続端子の膜厚
のばらつきによってはんだの厚さがばらついたりするこ
とを防止することができ、表面実装用基板の多ピン化、
コンパクト化に容易に効果的に対応することが可能にな
る。また、配線層の内層の導体部の配置密度を均一にす
ることによって基板表面のビルドアップ層の平坦化を図
ることができ、これによって半導体素子を実装した際の
電気的接続の信頼性を確保することができる。また、本
発明に係る表面実装構造によれば、半導体素子と表面実
装基板とが確実に電気的に接続され、歩留まりに優れ、
信頼性の高い製品として提供できる等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る表面実装用基板の第１実施形態の
構成を示す断面図である。
【図２】表面実装用基板の第１実施形態における配線パ
ターンの構成を示す斜視図である。
【図３】接続端子と配線パターンとの接続状態を示す斜
視図である。
【図４】表面実装用基板の第１実施形態において接続端
子にはんだを融着した状態の断面図である。
【図５】本発明に係る表面実装用基板の第２実施形態の
構成を示す断面図である。
【図６】表面実装用基板の第２実施形態における配線パ
ターンの構成を示す斜視図である。
【図７】本発明に係る表面実装用基板の第３実施形態の
構成を示す断面図である。
【図８】表面実装用基板の第３実施形態における接続端
子の平面配置を示す説明図である。
【図９】表面実装用基板の第３実施形態において接続端
子にはんだを融着した状態の断面図である。
【図１０】第１実施形態の表面実装用基板に半導体素子
を実装した表面実装構造を示す断面図である。
【図１１】第２実施形態の表面実装用基板に半導体素子
を実装した表面実装構造を示す断面図である。
【図１２】第３実施形態の表面実装用基板に半導体素子
を実装した表面実装構造を示す断面図である。
【図１３】従来の実装構造の構成を示す断面図である。
【図１４】従来の表面実装用基板に半導体素子を実装し
た状態の断面図である。
【図１５】従来の表面実装用基板の内層の導体部の配置
を示す斜視図である。
【図１６】本発明に係る表面実装用基板に半導体素子を
実装した実装構造を示す断面図である。
【図１７】本発明に係る表面実装用基板の内層の導体部
の配置を示す斜視図である。
【図１８】本発明に係る表面実装用基板と半導体素子の
金バンプとを接続する方法を示す説明図である。
【図１９】従来の表面実装用基板と半導体素子の金バン
プとを接続する方法を示す説明図である。
【図２０】従来の表面実装用基板の接続端子の平面配置
を示す説明図である。
【図２１】従来の表面実装用基板の構成を示す断面図で
ある。
【図２２】従来の表面実装用基板において接続端子には
んだを融着した状態の断面図である。
【符号の説明】
１０、１０ａ 接続端子 １２、１２ａ、１２ｂ、１２ｃ 配線パターン １４ はんだ １６ ソルダーレジスト ２０ コア基板 ２２ａ、２２ｂ 電気的絶縁層 ２４ａ ビア ３０、３０ａ、３０ｂ、３０ｃ ビア ３２、３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２
ｆ、３２ｇ 電気的絶縁層 ４０ 半導体素子 ４２、４２ａ 金バンプ ４６ ダミーパターン ５０ アンダーフィル樹脂

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 コア基板上に電気的絶縁層を介して複数
    の配線層が形成され、半導体素子等の表面実装部品を実
    装する複数の接続端子が基板表面に形成された表面実装
    用基板であって、 前記基板表面に露出する接続端子の上面と、該接続端子
    の側面を埋没させて接続端子の側面間に形成された電気
    的絶縁層の表面とが略同一平面に形成され、前記接続端
    子の表面に接続媒体であるはんだが形成されていること
    を特徴とする表面実装用基板。
  2. 【請求項２】 前記接続端子とその下層に形成された配
    線層の配線パターンとが、電気的絶縁層に厚さ方向に貫
    通して設けられたビア穴に導電材が充填されて形成され
    たビアを介して電気的に接続されていることを特徴とす
    る請求項１記載の表面実装用基板。
  3. 【請求項３】 前記接続端子とその下層に形成された配
    線層の配線パターンとが、電気的絶縁層に厚さ方向に貫
    通して設けられたパターン穴に導電材が充填されて形成
    された配線パターンを介して電気的に接続されているこ
    とを特徴とする請求項１または２記載の表面実装用基
    板。
  4. 【請求項４】 コア基板上に電気的絶縁層を介して複数
    の配線層が形成され、半導体素子等の表面実装部品を実
    装する複数の接続端子が基板表面に形成された表面実装
    用基板であって、 前記基板表面に露出する接続端子の上面及び該接続端子
    に接続されて形成された引き出し用の配線パターンの上
    面と、前記接続端子及び引き出し用の配線パターンの側
    面を埋没させて接続端子及び引き出し用の配線パターン
    の側面間に形成された電気的絶縁層の表面とが略同一平
    面に形成され、 前記接続端子の表面を露出させてソルダーレジストによ
    り基板表面が被覆され、前記接続端子の表面に接続媒体
    であるはんだが形成されていることを特徴とする表面実
    装用基板。
  5. 【請求項５】 前記接続端子の配置ピッチが１００μｍ
    以下、隣接間隔が２０μｍ以上に形成されていることを
    特徴とする請求項１、２、３または４記載の表面実装用
    基板。
  6. 【請求項６】 コア基板上に電気的絶縁層を介して複数
    の配線層が形成され、半導体素子等の表面実装部品を実
    装する複数の接続端子が基板表面に形成された表面実装
    用基板であって、 前記基板表面の表面実装部品を搭載する領域内の前記接
    続端子が接続された配線層の配線パターン等の導体部の
    配置密度が略均一となるように形成されていることを特
    徴とする表面実装用基板。
  7. 【請求項７】 前記接続端子が接続された配線層よりも
    内層のすべての配線層の導体部の配置密度が、各配線層
    の面内において略均一となるように形成されていること
    を特徴とする請求項６記載の表面実装用基板。
  8. 【請求項８】 配線層の配線パターンとして電気的に接
    続されていないダミーパターンが形成されて、導体部の
    配置密度が均一となるように形成されていることを特徴
    とする請求項６または７記載の表面実装用基板。
  9. 【請求項９】 内層の配線層に電源用、接地用等の共通
    プレーンが設けられ、該共通プレーンが、メッシュ状あ
    るいは多数本のスリットを形成した形状に形成されて、
    導体部の配置密度が均一となるように形成されているこ
    とを特徴とする請求項７、８または９記載の表面実装用
    基板。
  10. 【請求項１０】 前記接続端子が接続された配線層と少
    なくともその下層の配線層を含む、隣接する配線層の導
    体部が相互に略均一となるように配置されていることを
    特徴とする請求項６、７、８または９記載の表面実装用
    基板。
  11. 【請求項１１】 配線層の配線パターンの配線ピッチが
    ６０〜３００μｍ、配線幅が２０〜２００μｍに形成さ
    れていることを特徴とする請求項６、７、８、９または
    １０記載の表面実装用基板。
  12. 【請求項１２】 前記内層の配線層の配線パターンが、
    前記コア基板に径が０．２〜０．６ｍｍ、配線ピッチが
    ０．５〜１．５ｍｍに形成されたスルーホールの間を電
    気的に接続する配線幅が５０〜２００μｍに形成されて
    いることを特徴とする請求項６、７、８、９、１０また
    は１１記載の表面実装用基板。
  13. 【請求項１３】 コア基板上に電気的絶縁層を介して複
    数の配線層が形成され、半導体素子等の表面実装部品を
    実装する複数の接続端子が基板表面に形成された表面実
    装用基板に、金バンプを電極端子として備えた表面実装
    部品が実装され、表面実装部品と基板表面との間にアン
    ダーフィル樹脂を介在させて成る表面実装構造におい
    て、 前記表面実装基板は、該基板表面に露出する接続端子の
    上面と、該接続端子の側面を埋没させて接続端子の側面
    間に形成された電気的絶縁層の表面とが略同一平面に形
    成されているとともに、前記表面実装部品が実装される
    領域の内層に形成される配線層の配線パターン等の導体
    部の配置密度が均一となるように形成されて基板表面が
    平坦面に形成され、 前記接続端子の表面に融着された接合金属を介して前記
    表面実装部品がフェイスダウン実装されていることを特
    徴とする表面実装構造。
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