WO2004112135A1 - 半導体装置用基板および半導体装置 - Google Patents

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semiconductor device
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semiconductor
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Ryuji Komatsu
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Nihon Micron Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device substrate and a semiconductor device, and more particularly, to a semiconductor device substrate on which circuit components such as a decoupling capacitor can be easily mounted, and a semiconductor device using the same.
  • ICs have a large change in the amount of current with an increase in speed, and are more susceptible to noise due to fluctuations in power supply voltage due to high-speed switching and the like.
  • driving voltage of ICs has been decreasing along with the reduction in power consumption, even small fluctuations in the power supply voltage have increased the rate of voltage fluctuation, making them more susceptible to voltage fluctuations.
  • a decoupling capacitor should be installed in parallel between the power supply line and the ground line of the semiconductor device. Is being done.
  • a decoupling capacitor When a decoupling capacitor is placed, the number of active elements inside the IC increases with the increase in the density of the IC.Therefore, it is essential to place a capacitor with the largest possible capacity, and the inductance for high-speed signals must be reduced. In order to reduce the size, it is necessary to place the operating elements as close as possible to shorten the signal path. For this reason, conventionally, a capacitor is arranged on the same substrate surface as the surface on which the semiconductor element is mounted, as close as possible to the semiconductor element, or a capacitor is arranged on the back side of the substrate immediately below the semiconductor element. are doing.
  • Patent Document 1 JP 2003-133507
  • Patent Document 2 JP 2001-250885 A
  • the wiring length between the semiconductor element and the decoupling capacitor is shorter than in the method of mounting a decoupling capacitor such as a chip capacitor on the substrate. Therefore, the inductance of the circuit can be reduced.
  • the capacitance becomes two to fifteen digits smaller than when a capacitor is built in, making it suitable for speeding up ICs. If you can't deal with the problem, there is a problem.
  • the method of mounting a capacitor such as a chip capacitor on a substrate has the advantage that a capacitor with a large capacity that has a sufficient decoupling effect can be easily mounted, but compared to the method of incorporating a decoupling capacitor in the substrate. Therefore, there is a problem that the length of the wiring connected to the semiconductor element cannot be shortened. In the method of arranging the decoupling capacitor on the back surface of the substrate directly below the semiconductor element, it is considered that the thickness of the substrate is reduced to shorten the wiring length between the IC and the decoupling capacitor.
  • the present invention has been made to solve these problems, By reducing the wiring length between the active part of the semiconductor element and the circuit components such as the decoupling capacitor as much as possible, the inductance of the circuit can be effectively suppressed, and the decoupling capacitor formed separately from the substrate
  • the semiconductor device substrate and the semiconductor device which can easily mount circuit components such as the semiconductor device, can suitably cope with further increase in the speed of the semiconductor element, and can cope with mass production. Provide fc.
  • the present invention has the following configuration.
  • a semiconductor device substrate provided with a circuit component such as a decoupling capacitor so that the circuit component can be mounted on the substrate, and the surface opposite to the element mounting surface of the substrate is subjected to a sagging process.
  • a component mounting hole is provided in which a connection terminal to be electrically connected is exposed on the inner bottom surface.
  • the substrate is formed by forming a wiring layer on a single layer or a plurality of layers on a core substrate, and subjecting the connection formed on the wiring layer by performing a sagging process from a surface of the substrate opposite to an element mounting surface.
  • a component mounting hole in which the terminal is exposed on the inner bottom surface is provided.
  • the component mounting hole is formed in the mounting area of the semiconductor element, the wiring length between the semiconductor element and the circuit component can be effectively reduced, and the high-speed signal characteristics of the semiconductor device are improved. Can be done.
  • a circuit component is mounted in the component mounting hole so as to be electrically connected to a connection terminal.
  • Semiconductor device substrates can also be provided with circuit components mounted in the component mounting holes.
  • a circuit component a substrate for a semiconductor device on which a decoupling capacitor is mounted can be particularly suitably used.
  • a semiconductor element is mounted on the semiconductor device substrate by flip-chip connection.
  • the wiring length between the semiconductor element and circuit components can be effectively reduced, and the circuit inductance can be reduced.
  • the conductance it is possible to provide a semiconductor device having excellent electrical characteristics for high-speed signals.
  • the present invention by utilizing the material thickness of the substrate, it is possible to increase the overall thickness of the semiconductor device without using a large-capacity decoupling capacitor or the like formed separately from the substrate. This makes it possible to easily mount circuit components, thereby providing a semiconductor device substrate having excellent electrical characteristics with respect to high-speed signals.
  • the circuit components are mounted in the component mounting holes, the wiring length between the semiconductor element and the circuit components can be effectively reduced, and excellent electrical characteristics can be obtained by reducing the circuit inductance. be able to.
  • FIG. 1 is a cross-sectional view showing a configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 2 is a bottom view of the semiconductor device substrate of the embodiment.
  • 3A to 3D are explanatory views showing a method for manufacturing a semiconductor device substrate.
  • FIG. 4A to FIG. 4C are explanatory views showing a method for manufacturing a semiconductor device substrate.
  • FIG. 5 is a cross-sectional view illustrating a configuration of another embodiment of the semiconductor device according to the present invention.
  • FIG. 6 is a cross-sectional view showing a configuration of still another embodiment of the semiconductor device according to the present invention.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device in which a semiconductor element 10 is mounted on a semiconductor device substrate 30 according to the present invention by flip-chip connection.
  • the semiconductor device substrate 30 of the present embodiment has a circuit component 50 as a decoupling capacitor formed separately from the substrate mounted on the substrate itself, and the substrate is opposite to the mounting surface of the semiconductor element.
  • a component mounting hole 32 is formed in the substrate by performing a rough processing from the side surface, and the circuit component 50 is mounted in the component mounting hole 32 so as to be accommodated therein.
  • the component mounting holes 32 are formed in a concave shape large enough to accommodate one or a plurality of circuit components 50 by subjecting the board to a rough processing, and connection terminals electrically connected to the semiconductor element 10 on the inner bottom surface. 23a is exposed and electrically connected to the connection terminal 23a to connect the circuit component 50. It can be mounted.
  • solder bumps 52 are provided on the electrodes of the circuit component 50, and the circuit component 50 is soldered to the connection terminals 23a.
  • the underfill material 54 is injected into the gap between the circuit component 50 and the inner bottom surface of the component mounting hole 32, and the gap between the circuit component 50 and the inner surface of the component mounting hole 32 is formed.
  • the circuit component 50 is sealed by injecting the sealing material 55 to increase the reliability of the connection between the circuit component 50 and the connection terminal 23a.
  • a method of normal soldering a method of using a conductive paste, and a method of using an anisotropic conductive film
  • a method of connecting by using a method can be used.
  • the semiconductor device substrate 30 is obtained by forming wiring layers 12 and 13 having predetermined wiring patterns 16 and 18 on both surfaces of a core substrate 20 made of a resin substrate. 14 is an electrically insulating layer, and 15 is a via.
  • the semiconductor device substrate 30 of the present embodiment mounts the semiconductor element 10 by flip-chip connection, and has connection pads 16a on the element mounting surface of the substrate in accordance with the electrode arrangement of the semiconductor element 10.
  • the semiconductor element 10 is flip-chip connected to the connection pad 16a via the solder bump 10a, and the space between the semiconductor element 10 and the substrate is underfilled.
  • the wiring layer 12 is a single layer in which the connection pad 16a is electrically connected to the wiring pattern 23 formed on the surface of the core substrate 20 through the via 15 by a force vinoredo-up method or the like. It is also possible to use a wiring layer laminated in a plurality of layers. It is also possible to use a multi-layered core substrate.
  • Reference numeral 22 denotes a conductive portion provided on the core substrate 20
  • 18a denotes a land provided on the wiring layer 13
  • 40 denotes an external connection terminal joined to the land 18a.
  • the semiconductor element 10 is electrically connected to an external connection terminal 40 via a via 15, a conductive portion 22, and the like.
  • the sagging process performed on the semiconductor device substrate 30 is a processing technology of performing a cutting process from one surface of the substrate using a cutting blade to form a concave portion having a predetermined depth in the substrate.
  • the semiconductor device substrate 30 of the present embodiment has a configuration in which the circuit component 50 is mounted in the component mounting hole 32 formed by the zigzag processing. It is possible to arrange the circuit component 50 with the wiring layer 12 interposed therebetween at the required location, and the wiring length connecting the semiconductor element 10 and the circuit component 50 can be extremely reduced.
  • the semiconductor element 10 and the circuit component 50 are connected via the connection pad 16a, the via 15, and the wiring pattern formed on the surface of the core substrate 20.
  • the circuit component 50 may be arranged in the component mounting hole 32 so as to be arranged closest to a required electrode of the semiconductor element 10.
  • the wiring length for connecting the semiconductor element 10 and the decoupling capacitor can be shortened, and the inductance of the circuit for high-speed signals can be effectively reduced. Becomes possible.
  • the component mounting hole 32 has a depth corresponding to the thickness of the core substrate 20, a circuit component 50 such as a chip capacitor large enough to be accommodated in the component mounting hole 32 is mounted on the substrate. It becomes possible. Actually, it is possible to mount a circuit component 50 having a size protruding from the component mounting hole 32 within a height range of the external connection terminal 40 such as a solder ball attached to the board. Further, it is also possible to form a deeper component mounting hole 32 by laminating and forming a wiring layer on the surface of the core substrate 20 and subjecting the inner layer of the wiring layer to a rough processing.
  • the semiconductor device substrate 30 of the present embodiment is characterized in that the circuit component 50 is mounted in the substrate by utilizing the material thickness of the substrate. This makes it possible to mount the circuit component 50 without increasing the overall thickness.
  • the thickness of the core substrate 20 occupies a major part of the entire substrate.
  • the mounting method is the most effective as a method for mounting the circuit component 50 without changing the overall thickness of the semiconductor device.
  • a thick capacitor can be mounted on a substrate, and a capacitor having a sufficient capacity as a decoupling capacitor can be mounted.
  • the core substrate 20 has a required strength, when the semiconductor element 10 is mounted by flip-chip connection, the semiconductor substrate 10 can withstand thermal stress generated between the semiconductor element 10 and the semiconductor device substrate 30. The ability to provide the substrate 30 for the device can be achieved.
  • FIG. 2 shows a state where the semiconductor device substrate 30 is viewed from the side opposite to the element mounting surface.
  • a component mounting hole 32 is formed in a mounting area of the semiconductor element 10, and a plurality of circuit components 50 are arranged.
  • the circuit component 50 may be mounted in an arrangement that allows the shortest wiring length in the arrangement positional relationship with the semiconductor element 10.
  • Recent semiconductor devices 10 have a complex function and are configured as a complex of devices operating in parallel.
  • the circuit component 50 is placed near a part required by these elements.
  • a large-sized substrate from which a large number of substrates are taken is used as a work, and these component mounting holes 32 are formed on each unit substrate by a rough processing. Form.
  • 3 and 4 show a manufacturing process for manufacturing the semiconductor device substrate 30 shown in FIG.
  • the semiconductor device substrate 30 is obtained by forming a wiring layer on both sides of the core substrate 20 by a known method such as a build-up method, and the manufacturing process for forming the wiring layer on the substrate is particularly limited. It's not something.
  • the semiconductor device substrate 30 shown in FIG. 1 is a substrate having filled vias, and a method for forming a wiring layer using a copper foil with copper bumps will be described below.
  • FIG. 3A shows a core substrate 20 made of a resin substrate used for a semiconductor device substrate 30.
  • the core substrate 20 has a through-hole formed in a double-sided copper-clad substrate, a through-hole is provided in the through-hole to form a conductive portion 22, and a copper pattern on both surfaces of the substrate is etched to form a wiring pattern 23. It was formed.
  • Connection terminals 23a connected to the circuit components 50 are formed on the surface of the core substrate 20 on which the semiconductor elements 10 are mounted.
  • FIG. 3B shows a step of bonding copper foils 24 and 25 with copper bumps to both surfaces of the core substrate 20.
  • 24a and 25a are copper bumps formed on the copper foils 24 and 25 with copper bumps.
  • the copper bumps 24a and 25a are formed in accordance with the arrangement of the wiring patterns 23 formed on the core substrate 20.
  • Reference numeral 26 denotes a pre-preda for joining the copper foils 24 and 25 with copper bumps to the core substrate 20.
  • the copper foils 24 and 25 with copper bumps are joined to both surfaces of the core substrate 20 by pressing and heating the core substrate 20 together with the pre-predeer 26 so as to sandwich the core substrate 20 from both surfaces.
  • the copper bumps 24a and 25a of the copper foils 24 and 25 with copper bumps are formed with the wiring pattern 23 formed on the core substrate 20 at the top, and the copper bumps 24a and 25a and the wiring pattern 23 Are electrically connected.
  • the tops of the copper bumps 24a and 25a are formed to have a small diameter, and are formed so as to be securely inserted into the conductors of the wiring pattern 23 to ensure electrical conduction.
  • the copper foils 24 and 25 with copper bumps are integrally joined to the core substrate 20 with the copper bumps 24a and 25a engaged with the wiring pattern 23 (FIG. 3C).
  • FIG. 3D shows a state where the copper foil portions of the copper foils 24 and 25 with copper bumps bonded to the core substrate 20 are etched to form wiring patterns 16 and 18 on both surfaces of the substrate. Since the copper foils 24 and 25 with copper bumps are formed integrally with the copper foil and the copper bumps 24a and 25a, the copper bumps 24a and 25a are formed by etching the copper foil to form the wiring patterns 16 and 18. In this state, the wiring patterns are electrically connected between the layers. In this case, the copper bumps 24a and 25a function as finned vias, and the pre-preda 26 functions as an electrically insulating layer 14 for electrically insulating a wiring pattern between layers.
  • FIG. 4A shows the state in which the component mounting holes 32 are formed by subjecting the core substrate 20 to a sagging process, which is the most characteristic step in the present manufacturing process.
  • the cutting blade is inserted into the substrate from the side opposite to the element mounting surface of the semiconductor device substrate 30 while rotating the cutting blade for zigzag processing, and the electrical insulating layer 14 and the core substrate 20 are moved in the thickness direction. Cut to form component mounting holes 32.
  • the component mounting hole 32 is slightly cut by an edge of the connection terminal 23a formed on the surface of the core substrate 20 (the surface attached to the core substrate 20) with a cutting blade, and the connection terminal 23a is exposed on the inner bottom surface. Zardari processing to do.
  • the component mounting hole 32 By moving the cutting blade in accordance with the formation area of the component mounting hole 32, the component mounting hole 32 can be formed to a predetermined size.
  • the connection terminal 23a exposed on the inner bottom surface of the component mounting hole 32 is provided as required, and the circuit component 50 is mounted (FIG. 4B).
  • the circuit component 50 is mounted in the component mounting hole 32 by being electrically connected to the connection terminal 23a using a solder bump, soldering, conductive paste, anisotropic conductive film, or the like.
  • the semiconductor device substrate 30 may be provided in a state where the component mounting holes 32 are formed in the substrate shown in FIG. 4A, or may be provided in a state where the circuit components 50 are mounted in the component mounting holes 32 as shown in FIG. 4B. Power S can.
  • FIG. 4C shows a state in which the semiconductor element 10 is mounted on the semiconductor device substrate 30 formed by the above-described method by flip-chip connection, and the external connection terminal 40 is joined to the land 18a.
  • a wiring substrate is formed using the core substrate 20 and the copper foils 24 and 25 with copper bumps, and then the component mounting holes 32 are formed by zigzag processing.
  • the method of forming the component mounting holes 32 by forming a wiring layer on both surfaces or one surface of the core substrate 20 after forming the wiring layer on the substrate by precisely forming a wiring pattern or the like on the substrate is as follows. This is extremely effective as a method for mounting the. If the wiring holes are formed on both sides of the core substrate 20 after forming the component mounting holes 32 for mounting the circuit components 50 on the core substrate 20 in advance, the component mounting holes 32 may be shielded or used. If the wiring holes are formed by filling the mounting holes 32 in some form or other, the manufacturing process must depend on the manufacturing process.
  • a wiring board is formed by a normal manufacturing method as a multilayer board or a build-up board. After that, the inner conductor layer is cut out by zigzag processing to form the component mounting hole 32 for mounting the circuit component 50, and the zigzag is applied to the wiring board on which the extremely fine wiring pattern is formed.
  • FIG. 5 shows a semiconductor device substrate formed by laminating multiple wiring layers on the element mounting surface side of the core substrate 20 and forming component mounting holes 32.
  • a semiconductor device in which the semiconductor element 10 is mounted on the semiconductor device substrate 30 is shown as the device substrate 30.
  • the wiring layer formed on the semiconductor element mounting surface of the core substrate 20 is formed by electrically connecting a wiring pattern 16 between the layers via a via 15.
  • the copper wiring with copper bumps shown in FIGS. 3 and 4 is used, and a wiring pattern 16 in which wiring patterns 16 are electrically connected between layers via vias 15 formed in filled vias.
  • a method of forming a via by plating there is a method of forming a via by plating, a method of forming a filled via, a method of filling a via hole with a conductive paste, and the like.
  • the method of forming the component mounting holes 32 by the zigzag processing is not limited by the method of forming these wiring layers. In the case where the end surface of the via is cut out to form the connection terminal 23a, the present invention can be applied to any of these via forms.
  • the component mounting hole 32 is formed by cutting out the conductor layer inside the wiring layer formed on the element mounting surface side of the core substrate 20.
  • the rough processing is performed according to the inner layer position of the wiring layer formed in a plurality of layers as described above, and the inner bottom surface is formed. It is also possible to form the component mounting holes 32 by exposing the connection terminals.
  • the thickness of the wiring layer formed on the element mounting surface of the core substrate 20 is shown as an enlarged ratio with respect to the thickness of the core substrate 20 for the sake of explanation.
  • the wiring layer formed on the surface of the core substrate 20 by a build-up method or the like is formed much thinner than the thickness of the core substrate 20.
  • a configuration in which the circuit component 50 is housed in the substrate using the material thickness of the core substrate 20 is effective as a method for mounting the component, and the connection between the semiconductor element 10 and the circuit component 50 is reduced.
  • the wiring length between them can also be effectively reduced.
  • FIG. 6 shows a semiconductor device in which a semiconductor element 10 is mounted on a semiconductor device substrate 30 using a core substrate 20 made of a multilayer board.
  • the semiconductor device substrate 30 is formed by laminating a plurality of wiring layers on both surfaces of the core substrate 20. Also in this embodiment, the semiconductor device substrate 30 is roughened from the side opposite to the element mounting surface to form a component mounting hole 32 on the side opposite to the element mounting surface, and the circuit component 50 is mounted in the component mounting hole 32. are doing. A multilayer wiring layer is formed on both sides of the core substrate 20.
  • a substrate for a semiconductor device includes a double-sided board having a wiring pattern formed on both sides as a core substrate, and a single-layer or multiple-layer wiring layer formed on both sides of the core substrate by a build-up method or the like.
  • a core substrate in which a wiring pattern is formed in multiple layers, and a wiring layer formed in a single layer or a plurality of layers on both surfaces of the core substrate, and a wiring substrate formed only by a build-up method without using a core substrate.
  • the present invention can be similarly applied to these semiconductor device substrates.
  • the decoupling capacitor can be mounted by performing a sagging process so as to expose the wiring pattern in the inner layer of the core substrate.
  • the build-up board it is of course possible to cut out the inner layer of a normal multilayer board and mount a decoupling capacitor.
  • the semiconductor element 10 is mounted by flip-chip connection.
  • the substrate is formed by the above-described sagging process.
  • a decoupling capacitor can be mounted.
  • a decoupling capacitor is mounted as the circuit component 50
  • a circuit component 50 such as a resistor may be mounted in addition to the capacitor.
  • one semiconductor element 10 is mounted on one package
  • a plurality of semiconductor elements are mounted on one package, and components are mounted corresponding to each semiconductor element.

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Abstract

　基板と別体に形成されたデカップリングコンデンサ等の回路部品を容易に搭載可能とし、これによって半導体装置用基板の高速信号に対する電気的特性を向上させる。 　デカップリングコンデンサ等の回路部品５０を基板に搭載可能に設けた半導体装置用基板３０であって、基板の実装面側からザグリ加工が施され、該ザグリ加工により回路部品５０と電気的に接続される接続端子２３ａが内底面に露出した部品搭載穴３２が設けられている。回路部品５０が接続端子２３ａと電気的に接続されて搭載され、半導体素子１０がフリップチップ接続によって基板に搭載されている。

Description

明 細 書
半導体装置用基板および半導体装置
技術分野
[0001] 本発明は半導体装置用基板および半導体装置に関し、より詳細にはデカップリン グコンデンサ等の回路部品を容易に搭載可能とした半導体装置用基板およびこれを 用いた半導体装置に関する。
^景技術
[0002] ICは、高速化にともない電流量の変化が大きくなり、高速スイッチング等によって電 源電圧の変動によるノイズの影響を受けやすくなつてきている。また、 ICは低消費電 力化とともに駆動電圧が低くなつてきているため、電源電圧のわずかな変動によって も電圧の変動率が高くなり、電圧変動による影響を受けやすくもなつている。これらの 問題は ICの高速化を阻害する限界要因となるものであり、これらの問題を解消する 方法として、半導体素子の電源ラインと接地ラインとの間に並列にデカップリングコン デンサを設けることが行われている。
デカップリングコンデンサを配置する場合は、 ICの高密度化とともに IC内部での稼 動素子数が多くなるため、できるだけ大容量のコンデンサを配置することが必要不可 欠であり、また高速信号に対するインダクタンスを小さくするため、稼動素子のできる だけ近くに配置して信号経路を短くする必要がある。このため、従来は、半導体素子 が搭載されている面と同一の基板面上で半導体素子にできるだけ近い位置にコンデ ンサを配置したり、半導体素子の直下の基板の裏面側にコンデンサを配置したりして いる。
なお、このような基板とは別体に形成したコンデンサを使用するかわりに、基板自体 にデカップリングコンデンサを作り込んだ半導体装置用基板も提案されている。たと えば、ビルドアップ法等によって基板上に配線層を形成する際にデカップリングコン デンサを作り込む方法 (特許文献 1参照）、デカップリングコンデンサと配線層を回路 基板に作り込んでインターポーザとして使用する方法 (特許文献 2参照）等である。 特許文献 1 :特開 2003 - 133507号公報 特許文献 2 :特開 2001— 250885号公報
発明の開示
上記の基板内にデカップリングコンデンサを組み込んだ半導体装置用基板は、基 板にチップコンデンサ等のデカップリングコンデンサを搭載する方法にくらべて、半 導体素子とデカップリングコンデンサとの間の配線長を短くすることができ、これによ つて回路のインダクタンスを小さくすることが可能である。し力 ながら、ビルドアップ 層等の層中にデカップリングコンデンサを作り込む場合は、コンデンサを組み込む場 合にくらべて 2桁一 5桁も小さな容量のものとなってしまい、 ICの高速化に好適に対 応することができないとレ、う問題がある。
一方、基板にチップコンデンサ等のコンデンサを搭載する方法は、十分なデカップ リング作用を有する大きな容量を備えたコンデンサを容易に搭載できるという利点は あるものの、基板内にデカップリングコンデンサを組み込む方法と比較して半導体素 子と接続される配線長を短くすることができないという問題がある。半導体素子の直 下の基板の裏面にデカップリングコンデンサを配置するようにする方法では、基板の 厚さを薄くして ICとデカップリングコンデンサとの配線長さを短くすることも考えられて いるが、基板の厚さを薄くすると半導体素子を搭載する基板として所要の強度が得ら れなくなり、半導体素子と基板との間に生じる熱応力によって基板が変形するといつ た問題が生じる。また、基板の半導体素子搭載面と反対側の面に回路部品を搭載す る場合は、はんだバンプの高さよりも回路部品を低くするため薄い回路部品しか搭載 できず、十分な容量のコンデンサを搭載することが難しいという問題がある。
また、基板内にコンデンサを埋め込む方法として、基板の表面近くにコンデンサを 坦め込み、この上にビルドアップ法等によって配線層を形成するといつたことも考えら れるカ S、埋め込んだコンデンサの上部を平坦にすることは難しぐ厚いコンデンサを 坦め込むことができないため、十分な容量を得ることができないという問題がある。ま た、半導体素子と基板、コンデンサとの間で作用する熱応力によって、これらの接続 部の信頼性に問題が生じ得る。このため、半導体装置用基板を量産する方法として 現実的な方法として採用することが難しい。
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とすると ころは、半導体素子の稼動部とデカップリングコンデンサ等の回路部品との配線長を 極力短くすることによって回路のインダクタンスを効果的に抑えることができるとともに 、基板とは別体に形成したデカップリングコンデンサ等の回路部品を容易に搭載可 能とし、これによつて半導体素子のさらなる高速化にも好適に対応することが可能で あり、量産にも対応することができる、半導体装置用基板および半導体装置を提供す るに fcる。
上記目的を達成するため、本発明は次の構成を備える。
すなわち、デカップリングコンデンサ等の回路部品を基板に搭載可能に設けた半 導体装置用基板であって、基板の素子搭載面と反対側の面からザダリ加工が施され 、該ザダリ加工により回路部品と電気的に接続される接続端子が内底面に露出した 部品搭載穴が設けられていることを特徴とする。
また、前記基板が、コア基板に単層あるいは複数層に配線層が形成されてなり、前 記基板の素子搭載面と反対側の面からザダリ加工を施して、前記配線層に形成され た接続端子が内底面に露出した部品搭載穴が設けられていることを特徴とする。基 板にザダリ加工を施して部品搭載穴を形成したことによって、基板の材厚を有効に利 用して回路部品を基板に搭載することが可能になり、大容量のデカップリングコンデ ンサ等の回路部品を容易に搭載することが可能になり、高速信号特性のすぐれた半 導体装置用基板として提供することが可能になる。
また、前記部品搭載穴が、半導体素子の搭載領域内に形成されていることにより、 半導体素子と回路部品との配線長を効果的に短縮することができ、半導体装置の高 速信号特性を向上させることができる。
また、前記部品搭載穴内に、接続端子と電気的に接続して回路部品が搭載されて いることを特徴とする。半導体装置用基板は部品搭載穴に回路部品を搭載した状態 で提供することもできる。回路部品として、デカップリングコンデンサを搭載した半導 体装置用基板はとくに好適に使用できる。
また、前記半導体装置用基板に、フリップチップ接続によって半導体素子が搭載さ れていることを特徴とする。フリップチップ接続によって半導体素子を搭載した場合に は、半導体素子と回路部品との配線長を効果的に短縮することができ、回路のインダ クタンスを低減させて、高速信号に対する電気的特性の優れた半導体装置として提 供することが可能になる。
[0004] 発明の効果
本発明によれば、上述したように、基板の材厚を利用することによって、半導体装置 の全体の厚さを厚くすることなぐ基板と別体に形成された大容量のデカップリングコ ンデンサ等の回路部品を容易に搭載することを可能とし、これによつて、高速信号に 対する電気的特性の優れた半導体装置用基板として提供することが可能になる。ま た、部品搭載穴に回路部品を搭載する方法によることから、半導体素子と回路部品と の配線長が効果的に短縮でき、回路のインダクタンスを低減させることによって、すぐ れた電気的特性を得ることができる。
図面の簡単な説明
[0005] [図 1]本発明に係る半導体装置の一実施形態の構成を示す断面図である。
[図 2]実施形態の半導体装置用基板の底面図である。
[図 3]図 3A—図 3Dは、半導体装置用基板の製造方法を示す説明図である。
[図 4]図 4A—図 4Cは、半導体装置用基板の製造方法を示す説明図である。
[図 5]本発明に係る半導体装置の他の実施形態の構成を示す断面図である。
[図 6]本発明に係る半導体装置のさらに他の実施形態の構成を示す断面図である。 発明を実施するための最良の形態
[0006] 以下、本発明の実施の形態について、添付図面とともに詳細に説明する。図 1は、 本発明に係る半導体装置用基板 30に、フリップチップ接続によって半導体素子 10を 搭載した半導体装置の構成を示す断面図である。
本実施形態の半導体装置用基板 30は、基板自体に、基板とは別体に形成したデ カツプリングコンデンサとしての回路部品 50を搭載したものであり、基板を半導体素 子の搭載面とは反対側の面からザダリ加工して基板に部品搭載穴 32を形成し、部品 搭載穴 32に回路部品 50を収容するようにして搭載したことを特徴とする。
部品搭載穴 32は基板をザダリ加工して一個または複数個の回路部品 50を収容す るに十分な大きさの凹部状に形成するとともに、内底面に半導体素子 10と電気的に 接続した接続端子 23aを露出させ、接続端子 23aと電気的に接続して回路部品 50を 搭載可能とする。図示例では、回路部品 50の電極にはんだバンプ 52を設けて接続 端子 23aに回路部品 50をはんだ接続している。
回路部品 50を接続端子 23aに接続した後、回路部品 50と部品搭載穴 32の内底 面との隙間にアンダーフィル材 54を注入し、回路部品 50と部品搭載穴 32の内面と の間に封止材 55を注入して回路部品 50と接続端子 23aとの接続の確実性を高め、 回路部品 50を封止する。
なお、回路部品 50を接続端子 23aに電気的に接続する方法としては、はんだバン プ 52を使用する他に、通常のはんだ付けによる方法、導電性ペーストを使用する方 法、異方性導電フィルムを利用して接続する方法等を利用することができる。
半導体装置用基板 30は樹脂基板からなるコア基板 20の両面に所定の配線パター ン 16、 18を備えた配線層 12、 13を形成したものである。 14が電気的絶縁層、 15が ビアである。
本実施形態の半導体装置用基板 30は、フリップチップ接続によって半導体素子 1 0を搭載するもので、基板の素子搭載面に半導体素子 10の電極配置に合わせて接 続パッド 16aを設けている。半導体素子 10ははんだバンプ 10aを介して接続パッド 1 6aにフリップチップ接続され、半導体素子 10と基板との間がアンダーフィルされる。 本実施形態では配線層 12は、ビア 15を介して接続パッド 16aとコア基板 20の表面 に形成した配線パターン 23とを電気的に接続した単層のものである力 ビノレドアップ 法等により配線パターンを複数層に積層した配線層とすることも可能である。また、コ ァ基板として多層形成したものを使用することも可能である。
22はコア基板 20に設けた導通部、 18aは配線層 13に設けたランド、 40はランド 18 aに接合した外部接続端子である。半導体素子 10はビア 15、導通部 22等を介して 外部接続端子 40と電気的に接続される。
なお、本実施形態において、半導体装置用基板 30に対して施すザダリ加工とは、 基板の一方の面から切削刃を用いて切削加工を施し、基板に所定の深さの凹部を 形成する加工技術をいう。
内層に導体層が形成されている多層配線基板に対してザダリ加工を施して、内層 の導体層を露出させるように加工する方法にはいくつかの方法がある力 本実施形 態においては、切削刃を高速で回転させながら基板に進入させていき、切削刃が内 層の導体層に接触した瞬間をセンサによって検知することにより、切削刃の切削位置 を制御するようにしている。切削刃を高速で回転させるようにすること、切削刃が導体 層に接触した瞬間を精度よく検知することによって、加工効率を下げることなぐ導体 層の削り過ぎを防止して内層の導体層を露出させるように加工することができる。 実際の加工においては、研削刃による検知精度を向上させることによって、内層の 導体層の厚さが 35 μ m以上の場合には、導体層の表面を 20%程度以下ザダリ加工 した状態で導体層を露出させることが可能となっている。
図 1に示すように、本実施形態の半導体装置用基板 30はザダリ加工によって形成 した部品搭載穴 32に回路部品 50を搭載する構成としたことによって、半導体素子 1 0の直下の一つまたは複数の必要個所に配線層 12を挟んで回路部品 50を配置す ること力 Sでき、半導体素子 10と回路部品 50とを接続する配線長をきわめて短くするこ とが可能となる。図示例の場合は、半導体素子 10と回路部品 50とは、接続パッド 16 a、ビア 15およびコア基板 20の表面に形成された配線パターンを介して接続されて いる。回路部品 50は半導体素子 10の所要の電極にもっとも接近した配置となるよう に部品搭載穴 32内に配置すればよい。
このように、本実施形態の半導体装置用基板 30によれば、半導体素子 10とデカツ プリングコンデンサとを接続する配線長を短くすることができ、高速信号に対する回路 のインダクタンスを効果的に低下させることが可能になる。
また、部品搭載穴 32はコア基板 20の厚さ分の深さ寸法を有しているから、この部品 搭載穴 32に収納可能な大きさのチップコンデンサ等の回路部品 50を基板に搭載す ることが可能になる。実際には、基板に取り付けたはんだボール等の外部接続端子 4 0の高さ範囲内であれば、部品搭載穴 32から突出する大きさの回路部品 50を搭載 すること力 Sできる。また、コア基板 20の表面に配線層を積層して形成し、配線層の内 層までザダリ加工することによって、より深い部品搭載穴 32を形成することも可能であ る。
本実施形態の半導体装置用基板 30は基板の材厚を利用して基板内に回路部品 5 0を搭載するように形成したことを特徴とするものであり、これによつて、半導体装置の 全体の厚さを厚くすることなく回路部品 50を搭載可能することを可能にしたものであ る。図 1に示すようなコア基板 20上に配線層を形成した半導体装置用基板ではコア 基板 20の厚さが基板全体の主要部を占めるから、基板の厚さを利用して回路部品 5 0を搭載する方法は、半導体装置の全体厚を変えずに回路部品 50を搭載する方法 としてもっとも有効である。これによつて、厚さの厚いコンデンサであっても基板に搭 載することが可能となり、デカップリングコンデンサとして十分な容量を有するコンデン サを搭載することが可能となる。また、コア基板 20は所要の強度を備えているから、 半導体素子 10をフリップチップ接続によって搭載した際に、半導体素子 10と半導体 装置用基板 30との間で生じる熱応力に耐えることができる半導体装置用基板 30とし て提供すること力 Sできる。
図 2は、半導体装置用基板 30を素子搭載面の反対面側から見た状態を示す。本 実施形態の半導体装置用基板 30では、半導体素子 10の搭載領域内に部品搭載穴 32が形成され、複数の回路部品 50が配置されている。回路部品 50は半導体素子 1 0との配置位置関係において、もっとも配線長が短くできる配置に搭載すればよい。 最近の半導体素子 10は機能が複合化され、並列稼動する素子の複合体として構成 されている。回路部品 50はこれらの素子で必要とされている部位の近くに配置する。 なお、実際に部品搭載穴 32をカ卩ェする工程では、基板を多数個取りする大判の基 板をワークとし、個々の単位基板に対して、これらの部品搭載穴 32をザダリ加工によ つて形成する。
図 3、 4は図 1に示す半導体装置用基板 30を製造する製造工程を示す。
半導体装置用基板 30はコア基板 20の両面に、ビルドアップ法等の公知の方法に よって配線層を形成して得られるものであり、基板に配線層を形成する製造工程はと くに限定されるものではなレ、。図 1に示す半導体装置用基板 30はフィルドビアを備え た基板であり、以下では、銅バンプ付き銅箔を利用して配線層を形成する方法を示 す。
図 3Aは、半導体装置用基板 30に使用する樹脂基板からなるコア基板 20を示す。 このコア基板 20は両面銅張り基板に貫通孔を形成し、貫通孔にスルーホールめつき を施して導通部 22を形成し、基板の両面の銅箔をエッチングして配線パターン 23を 形成したものである。コア基板 20の半導体素子 10を搭載する面には回路部品 50に 接続される接続端子 23aが形成されてレ、る。
図 3Bは、コア基板 20の両面に銅バンプ付き銅箔 24、 25を接合する工程を示す。 24a, 25aが銅バンプ付き銅箔 24、 25に形成されている銅バンプである。銅バンプ 2 4a、 25aはコア基板 20に形成されている配線パターン 23の配置に合わせて形成さ れている。
26は銅バンプ付き銅箔 24、 25をコア基板 20に接合するためのプリプレダである。 銅バンプ付き銅箔 24、 25はプリプレダ 26とともにコア基板 20を両面から挟むように 加圧および加熱することによってコア基板 20の両面に接合される。この接合操作の 際に、銅バンプ付き銅箔 24、 25の銅バンプ 24a、 25aは、その頂部がコア基板 20に 形成されている配線パターン 23にくい込み、銅バンプ 24a、 25aと配線パターン 23と が電気的に導通した状態となる。銅バンプ 24a、 25aは頂部が細径に形成され、配線 パターン 23の導体にくい込んで電気的導通が確実になされるように形成されている 。プリプレダが溶融して硬化することにより、銅バンプ 24a、 25aが配線パターン 23に くい込んだ状態で銅バンプ付き銅箔 24、 25がコア基板 20に一体に接合される（図 3 C)。
図 3Dは、コア基板 20に接合された銅バンプ付き銅箔 24、 25の銅箔部分をエッチ ングして基板の両面に配線パターン 16、 18を形成した状態を示す。銅バンプ付き銅 箔 24、 25は銅箔と銅バンプ 24a、 25aとが一体形成されているから、銅箔をエツチン グして配線パターン 16、 18を形成することにより、銅バンプ 24a、 25aを介して層間で 配線パターンが電気的に接続された状態になる。この場合、銅バンプ 24a、 25aはフ ィノレドビアとして作用し、プリプレダ 26は層間で配線パターンを電気的に絶縁する電 気的絶縁層 14として作用する。
図 4Aは、本製造工程においてもっとも特徴的な工程で、コア基板 20にザダリ加工 を施して部品搭載穴 32を形成した状態を示す。半導体装置用基板 30の素子搭載 面と反対側の面から、ザダリ加工用の切削刃を回転させながら切削刃を基板内に進 入させ、電気的絶縁層 14とコア基板 20を厚さ方向に切削して部品搭載穴 32を形成 する。 部品搭載穴 32はコア基板 20の表面に形成されている接続端子 23aの端面（コア 基板 20に被着している面）を切削刃によってわずかに切削し、内底面に接続端子 23 aが露出するようにザダリ加工する。切削刃を部品搭載穴 32の形成領域に合わせて 移動させることによって、所定の大きさに部品搭載穴 32を形成することができる。 ザダリ加工によって部品搭載穴 32を形成した後、必要に応じて部品搭載穴 32の内 底面に露出している接続端子 23aにめつきを施し、回路部品 50を搭載する（図 4B)。 回路部品 50ははんだバンプ、はんだ付け、導電性ペースト、異方導電性フィルム等 を使用して接続端子 23aと電気的に接続して部品搭載穴 32内に搭載する。
なお、半導体装置用基板 30は図 4Aに示す基板に部品搭載穴 32を形成した状態 でも提供できるし、図 4Bに示すように部品搭載穴 32に回路部品 50を搭載した状態 であ提供すること力 Sできる。
図 4Cは、上述した方法によって形成した半導体装置用基板 30に半導体素子 10を フリップチップ接続によって搭載し、ランド 18aに外部接続端子 40を接合した状態を 示す。
本実施形態の半導体装置用基板 30の製造工程ではコア基板 20と銅バンプ付き銅 箔 24、 25を利用して配線基板を形成した後、ザダリ加工によって部品搭載穴 32を形 成している。このようにコア基板 20の両面あるいは一方の面に配線層を形成した後 にザダリ加工を施して部品搭載穴 32を形成する方法は、基板に配線パターン等を高 精度に形成して回路部品 50を搭載する方法としてきわめて有効である。コア基板 20 に回路部品 50を搭載するための部品搭載穴 32をあらかじめ形成した後に、コア基 板 20の両面に配線層を形成するといつた方法による場合は、部品搭載穴 32を遮蔽 したり部品搭載穴 32をなんらかの形で充填したりして配線層を形成するといつた製造 工程によらなければならず、ほとんど現実的な製造工程となり得なレ、。
一方、上述したザダリ加工によって部品搭載穴 32を形成して半導体装置用基板 3 0とする方法の場合は、配線基板を形成した後にザダリ加工によって部品搭載穴 32 を形成する方法であるから、配線基板を形成する工程にぉレ、ては通常の配線基板の 製造工程がそのまま利用できるという利点がある。すなわち、本発明方法によれば、 多層板あるいはビルドアップ基板として通常の製造方法によって配線基板を形成し た後、ザダリ加工により内層の導体層を削り出すことによって、回路部品 50を搭載す る部品搭載穴 32を形成することが可能であり、きわめて微細な配線パターンを形成 した配線基板に対してザダリ加工を施して半導体装置用基板とすることが可能となる 図 5は、コア基板 20の素子搭載面側に複数の配線層を積層して形成した基板に部 品搭載穴 32を形成して半導体装置用基板 30とし、半導体装置用基板 30に半導体 素子 10を搭載した半導体装置を示す。コア基板 20の半導体素子搭載面に形成され た配線層は、ビア 15を介して層間で配線パターン 16が電気的に接続されて形成さ れている。
本実施形態では、図 3、 4に示す銅バンプ付き銅箔を使用し、フィルドビアに形成さ れたビア 15を介して層間で配線パターン 16が電気的に接続されている力 配線パタ ーン 16を層間で電気的に接続する方法としては配線層の形成方法により、めっきに よってビアを形成する方法、フィルドビアとして形成する方法、導電性ペーストをビア 穴に充填して形成する方法等がある。ザダリ加工によって部品搭載穴 32を形成する 方法は、これらの配線層の形成方法によって制限されたりするものではない。ビアの 端面を削り出しして接続端子 23aとする場合も、これらのいずれのビア形態にも適用 できる。
図 5に示す実施形態では、コア基板 20の素子搭載面側に形成された配線層の内 層の導体層を削り出すことによつて部品搭載穴 32を形成してレ、る。図 1に示す実施 形態のように、コア基板 20の端面位置に合わせてザダリ加工する他に、このように複 数層に形成された配線層の内層位置に合わせてザダリ加工し、内底面に接続端子 を露出させて部品搭載穴 32を形成するようにすることも可能である。
図では、コア基板 20の素子搭載面に形成した配線層の厚さを、説明上、コア基板 2 0の厚さに対して拡大した比率で示している。実際の多層配線基板では、ビルドアッ プ法等によってコア基板 20の表面に形成される配線層は、コア基板 20の厚さに対し てはるかに薄く形成される。その意味で、回路部品 50をコア基板 20の材厚を利用し て基板内に収納する構成とすることは部品の搭載方法として有効であり、また、半導 体素子 10と回路部品 50との間の配線長も効果的に短縮することが可能となる。 図 6は多層板からなるコア基板 20を使用した半導体装置用基板 30に半導体素子 1 0を搭載した半導体装置を示す。半導体装置用基板 30はコア基板 20の両面に複数 層に配線層が積層して形成されたものである。この実施形態の場合も半導体装置用 基板 30を素子搭載面と反対面側からザダリ加工し、素子搭載面と反対面側に部品 搭載穴 32を形成し、部品搭載穴 32に回路部品 50を搭載している。コア基板 20の両 面に多層に配線層が形成されてレ、る。
このように、半導体装置用基板としては、両面に配線パターンが形成された両面板 をコア基板として、コア基板の両面にビルドアップ法等によって単層あるいは複数層 に配線層を形成したもの、内層に配線パターンを形成して多層に形成したコア基板 の両面に単層あるいは複数層に配線層を形成したもの、コア基板を使用せず、ビル ドアップ工法のみで配線層を形成したものがある。本発明はこれらの半導体装置用 基板に同様に適用することができる。また、内層に配線パターンを形成した多層にコ ァ基板を形成したものについては、コア基板の内層の配線パターンを露出させるよう にザダリ加工を施してデカップリングコンデンサを搭載するようにすることもできる。ま た、ビルドアップ基板の他に、通常の多層基板の内層を削り出してデカップリングコン デンサを搭載することも可能であることはもちろんである。
なお、上記実施形態においては、半導体素子 10をフリップチップ接続によって搭 載した例を示したが、フリップチップ接続以外のワイヤボンディング等によって半導体 素子 10を搭載した場合でも、上述したザダリ加工により基板の材厚を利用してデカツ プリングコンデンサを搭載するようにすることができる。
また、上記実施形態においては、回路部品 50としてデカップリングコンデンサを搭 載する例を主として説明したが、コンデンサ以外に抵抗等の回路部品 50を搭載する ことももちろん可能である。また、上記実施形態においては、一つのパッケージに一 つの半導体素子 10を搭載した例を示したが、複数の半導体素子を一つのパッケ一 ジに搭載し、各々の半導体素子に対応して部品搭載穴 32を 1つもしくは複数形成し 、部品搭載穴 32に適宜回路部品 50を搭載することによって、高速信号に対する電 気的特性の優れた複合パッケージとして構成することができる。

Claims

請求の範囲
[1] 回路部品を基板に搭載可能に設けた半導体装置用基板であって、
基板の素子搭載面と反対側の面からザダリ加工が施され、該ザダリ加工により回路 部品と電気的に接続される接続端子が内底面に露出した部品搭載穴が設けられて いることを特徴とする半導体装置用基板。
[2] 前記部品搭載穴が、半導体素子の搭載領域内に形成されていることを特徴とする請 求項 1記載の半導体装置用基板。
[3] 前記部品搭載穴内に、接続端子と電気的に接続して回路部品が搭載されていること を特徴とする請求項 2記載の半導体装置用基板。
[4] 請求項 3記載の半導体装置用基板に、フリップチップ接続によって半導体素子が搭 載されていることを特徴とする半導体装置。
[5] 前記基板が、コア基板に単層あるいは複数層に配線層が形成されてなり、
前記基板の素子搭載面と反対側の面からザダリ加工を施して、前記配線層に形成 された接続端子が内底面に露出した部品搭載穴が設けられていることを特徴とする 請求項 1記載の半導体装置用基板。
[6] 前記部品搭載穴が、半導体素子の搭載領域内に形成されていることを特徴とする請 求項 5記載の半導体装置用基板。
[7] 前記部品搭載穴内に、接続端子と電気的に接続して回路部品が搭載されていること を特徴とする請求項 6記載の半導体装置用基板。
[8] 前記回路部品として、デカップリングコンデンサが搭載されていることを特徴とする請 求項 7記載の半導体装置用基板。
[9] 請求項 7または 8記載の半導体装置用基板に、フリップチップ接続によって半導体素 子が搭載されていることを特徴とする半導体装置。
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