CN101241901A - 内埋式芯片封装结构及其制作方法 - Google Patents

Abstract

一种内埋式芯片封装结构，包括一核心层、一第一增层线路结构以及一第二增层线路结构。核心层具有相对应的一第一表面以及一第二表面，且包括一第一介电层、一导线架、一芯片、一第一信号层以及一第二信号层。芯片配置于该导线架上，且与导线架电性连接。此芯片及导线架是内埋于第一介电层中。第一信号层配置于第一介电层的一上表面，且与导线架电性连接。第二信号层配置于第一介电层的一下表面，且与导线架电性连接。第一增层线路结构及第二增层线路结构分别配置于核心层的第一表面与第二表面上。

Description

内埋式芯片封装结构及其制作方法

技术领域

本发明是有关于一种芯片封装结构及其制作方法，且特别是有关于一种内埋式芯片封装结构及其制作方法。

背景技术

一般而言，线路基板主要是由多层经过图案化的线路层(patternedcircuit layer)以及介电层(dielectric layer)交替叠合所构成。其中，图案化线路层是由铜箔层(copper foil)经过光刻与蚀刻工艺定义形成，而介电层配置于图案化线路层之间，用以隔离图案化线路层。此外，相叠的图案化线路层之间是通过贯穿介电层的镀通孔(Plating ThroughHole，PTH)或导电孔道(conductive via)而彼此电性连接。最后，在线路基板的表面配置各种电子元件(主动元件、被动元件)，并由内部线路的电路设计而达到电子信号传递(electrical signal propagation)的目的。

然而，随着市场对于电子产品需具有轻薄短小且携带方便的需求，因此在目前的电子产品中，是将原先焊接于线路基板的电子元件设计为可埋设于线路基板的内部的一内埋元件，如此可以增加基板表面的布局面积，以达到电子产品薄型化的目的。但是在已知使用内埋式芯片的技术中，需先在基板上进行挖孔的步骤，以将芯片配置于基板内。之后，再进行填充绝缘材料的步骤，以使芯片内埋于基板中。然而，在完成上述步骤之后，并无法确保芯片的可操作性(workability)，且若发现内埋芯片与接点的对位有误时，亦无法进行重工(rework)。此外，若基板发生翘曲的情形时，芯片上的凸块可能会与线路层脱离，而使芯片无法正常运作。

发明内容

本发明提供一种内埋式芯片封装结构及其制作方法，以解决已知的内埋式芯片封装结构所遭遇到的问题。

本发明提出一种内埋式芯片封装结构，包括一核心层、一第一增层线路结构以及一第二增层线路结构。核心层具有相对应的一第一表面以及一第二表面，且包括一第一介电层、一导线架、一芯片、一第一信号层以及一第二信号层。芯片配置于该导线架上，且与导线架电性连接，其中此芯片及导线架是内埋于第一介电层中。第一信号层配置于第一介电层的一上表面，且与导线架电性连接。第二信号层配置于第一介电层的一下表面，且与导线架电性连接。第一增层线路结构位于第一表面上，其具有一第二介电层以及一第一表层线路层，且第一表层线路层与第一信号层电性连接。第二增层线路结构位于第二表面上，此第二增层线路结构具有一第三介电层以及一第二表层线路层，且第二表层线路层与第二信号层电性连接。

在本发明的一实施例中，芯片是通过打线接合技术、覆晶接合技术、异方性导电胶、超声波焊接技术或金属真空压合技术与导线架电性连接。

在本发明的一实施例中，核心层还包括多个导电通孔，配置于第一介电层中，使导线架与第一信号层以及第二信号层电性连接。

在本发明的一实施例中，内埋式芯片封装结构还包括多个导电通孔，这些导电通孔是贯穿第二介电层，使第一信号层通过这些导电通孔与第一表层线路层电性连接。

在本发明的一实施例中，内埋式芯片封装结构还包括多个导电通孔，这些导电通孔是贯穿第三介电层，使第二信号层通过这些导电通孔与第二表层线路层电性连接。

在本发明的一实施例中，内埋式芯片封装结构还包括一第一焊罩层，配置于第一表层线路层上，并暴露出至少部分的第一表层线路层。

在本发明的一实施例中，内埋式芯片封装结构还包括一第一抗氧化层，配置于第一焊罩层所暴露的至少部分的第一表层线路层上。

在本发明的一实施例中，内埋式芯片封装结构还包括多个焊球或是多个异方性导电胶，分别配置于这些第一抗氧化层上。

在本发明的一实施例中，内埋式芯片封装结构还包括一第二焊罩层，配置于第二表层线路层上，并暴露出至少部分的第二表层线路层。

在本发明的一实施例中，内埋式芯片封装结构还包括一第二抗氧化层，配置于第二焊罩层所暴露的至少部分的第二表层线路层上。

在本发明的一实施例中，内埋式芯片封装结构还包括多个焊球或是多个异方性导电胶，配置于第二抗氧化层上。

本发明另提出一种内埋式芯片封装结构的制作方法，其包含下列步骤。首先，提供一第一背胶铜箔、一第二背胶铜箔、一导线架以及一配置于导线架上且与其电性连接的芯片。其中，第一背胶铜箔包括一第一树脂层以及位于第一树脂层上的一第一铜箔，第二背胶铜箔包括一第二树脂层以及位于第二树脂层上的一第二铜箔。接下来，使第一背胶铜箔的第一树脂层以及第二背胶铜箔的第二树脂层分别面对导线架的一上表面与一下表面，并压合第一背胶铜箔、第二背胶铜箔与导线架，以形成一核心层。之后，电性导通导线架与第一铜箔、导线架与第二铜箔，以及第一铜箔与第二铜箔。再来，图案化第一铜箔与第二铜箔，以分别形成一第一信号层以及一第二信号层。最后，将一第一增层线路结构与一第二增层线路结构分别制作在第一信号层与第二信号层上。其中，第一增层线路结构至少包括一第一介电层以及一与第一信号层电性连接的第一表层线路层，且第二增层线路结构至少包括一第二介电层以及一与第二信号层电性连接的第二表层线路层。

在本发明的一实施例中，芯片是通过打线接合技术或覆晶接合技术与导线架电性连接。

在本发明的一实施例中，电性导通导线架与第一铜箔、导线架与第二铜箔，以及第一铜箔与第二铜箔的步骤包括：于第一背胶铜箔及第二背胶铜箔中形成多个盲孔及至少一贯孔；之后，于这些盲孔及贯孔中填入一金属材料，以形成多个导通导线架与第一铜箔、导线架与第二铜箔，以及第一铜箔与第二铜箔的导电通孔。

在本发明的一实施例中，在制作完第一增层线路结构与第二增层线路结构之后，还包括下列步骤。首先，于第一表层线路层上形成一第一焊罩层，且于第二表层线路层上形成一第二焊罩层。其中，第一焊罩层暴露出至少部分第一表层线路层，而第二焊罩层暴露出至少部分的第二表层线路层。之后，于第一焊罩层所暴露的至少部分的第一表层线路层上形成一第一抗氧化层，且于第二焊罩层所暴露的至少部分的第二表层线路层上形成一第二抗氧化层。

在本发明的一实施例中，形成第一抗氧化层与第二抗氧化层的方法包括分别在第一焊罩层所暴露的至少部分的第一表层线路层以及第二焊罩层所暴露的至少部分的第二表层线路层上电镀一镍/金层。

在本发明的一实施例中，内埋式芯片封装结构的制作方法还包括形成多个焊球于第一抗氧化层或第二抗氧化层上。

本发明主要是先将芯片配置于一导线架上，之后，再将整个导线架内埋于基板中，以形成此内埋式芯片封装结构。在将芯片与导线架埋入于基板之前，可先对芯片进行电性检测，以确保芯片的可操作性。此外，可先测试芯片与导线架的对位是否有误，若芯片的位置偏移时，可直接进行重工，使芯片配置于正确位置后，再将整个导线架埋入基板中。再者，利用导线架承载芯片可增加整个封装结构的柔软度，使芯片与导线架之间的电性连接关系不致脱离。另外，利用导线架承载芯片亦有助于减少线路层的数目，进而降低整个封装结构的制作成本。

附图说明

为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下，其中：

图1绘示为根据本发明的一实施例的一种内埋式芯片封装结构的剖面示意图。

图2A-2E绘示为本发明的内埋式芯片封装结构的制作流程剖面图。

图3A-3C绘示为在内埋式芯片封装结构两侧的表面上形成焊罩层及抗氧化层的制作流程剖面示意图。

主要元件符号说明

100：内埋式芯片封装结构

110：核心层

111：第一介电层

111a：上表面

111b：下表面

112：导线架

112a：内引脚

113：芯片

113a：凸块

114：第一信号层

115：第二信号层

120：第一增层线路结构

122：第一介电层

124：第一表层线路层

130：第二增层线路结构

132：第二介电层

134：第二表层线路层

140：第一焊罩层

150：第二焊罩层

160：第一抗氧化层

170：第二抗氧化层

200：内埋式芯片封装结构

210：第一背胶铜箔

212：第一树脂层

214：第一铜箔

220：第二背胶铜箔

222：第二树脂层

224：第二铜箔

230：导线架

230a：上表面

230b：下表面

232：内引脚

240：芯片

242：凸块

250：导电通孔

260：第一信号层

270：第二信号层

280：第一增层线路结构

282：第一介电层

284：第一表层线路层

290：第二增层线路结构

292：第二介电层

294：第二表层线路层

300：第一焊罩层

310：第二焊罩层

320：第一抗氧化层

330：第二抗氧化层

340：焊球

H1-H3：导电通孔

H4：盲孔

H5：贯孔

S1：第一表面

S2：第二表面

具体实施方式

图1绘示为根据本发明的一实施例的一种内埋式芯片封装结构的剖面示意图。请参考图1所示，本发明的内埋式芯片封装结构100主要是由一核心层110、一第一增层线路结构120以及一第二增层线路结构130所组成。以下将搭配图标说明内埋式芯片封装结构100所包含的各元件以及元件之间的连接关系。

核心层110包括一第一介电层111、一导线架112、一芯片113、一第一信号层114以及一第二信号层115，且核心层110具有相对应的第一表面S1与第二表面S2。第一介电层111是由树脂或是其它合适的绝缘材料所组成。导线架112包含多个内引脚112a。在此实施例中，导线架112的内引脚112a为沉置(down-set)设计，使芯片113可容置于其凹陷处。然而，使用者亦可采用其它型式的导线架112，本发明对于导线架112的型式不作任何限制。

芯片113配置于导线架112上，并与导线架112电性连接，且芯片113与导线架112是内埋于第一介电层111中。在此实施例中，芯片113是通过多个配置于其表面的凸块113a与导线架112a的内引脚112a电性连接。然而，芯片113亦可通过打线接合技术、异方性导电胶、超声波焊接技术、金属真空压合技术或其它合适的方式与导线架112电性连接，本发明对此不作任何限制。第一信号层114是配置于第一介电层111的上表面111a，且与导线架112电性连接。而第二信号层115是配置于第一介电层111的下表面111b，且与导线架112电性连接。在本发明的一实施例中，核心层110还包括多个配置于第一介电层111中的导电通孔H1，使导线架112通过这些导电通孔H1与第一信号层114以及第二信号层115电性连接。

第一增层线路结构120设置于核心层110的第一表面S1上，其具有一第二介电层122以及一第一表层线路层124，且第一表层线路层124与第一信号层114电性连接。第二增层线路结构130设置于核心层110的第二表面S2上，其具有一第三介电层132以及一第二表层线路层134，且第二表层线路层134与第二信号层115电性连接。在本发明的一实施例中，此封装结构100还包含多个导电通孔H2及H3。其中，导电通孔H2是贯穿第二介电层122，使第一信号层114通过这些导电通孔H2与第一表层线路层124电性连接。而导电通孔H3则是贯穿第三介电层132，使第二信号层115通过这些导电通孔H3与第二表层线路层134电性连接。在其它实施例中，第一增层线路结构120与第二增层线路结构130的介电层、线路层及导电通孔的数量可视需要作调整。以上即为此内埋式芯片封装结构100所包含的基本元件的介绍。

请继续参考图1所示，本发明可进一步地于第一表层线路层124及第二表层线路层134上分别配置一第一焊罩层(solder mask)140及一第二焊罩层150。此第一焊罩层140仅暴露出部份的第一表层线路层124，同理，此第二焊罩层150亦仅暴露出部份的第二表层线路层134，以作为内埋式芯片封装结构100与其它电子元件如芯片、被动元件之间电性连接的媒介。

此外，内埋式芯片封装结构100上亦可选择性地配置有一第一抗氧化层160及一第二抗氧化层170。此第一抗氧化层160是配置于第一焊罩层140所暴露的第一表层线路层124的上，而此第二抗氧化层170则是配置于第二焊罩层150所暴露的第二表层线路层134的上，以防止第一表层线路层124及第二表层线路层134因接触到空气而产生氧化的情形。在此实施例中，第一抗氧化层160及第二抗氧化层170例如是由一镍/金层所组成。使用者可依据不同的使用需求，仅于此封装结构100其中一侧的表面上依序形成焊罩层及抗氧化层亦可。

此外，如图1所示，在第二抗氧化层170上可选择性地设置焊球，使内埋式芯片封装结构100可通过这些焊球连接于电路板或其它装置上。使用者亦可由异方性导电胶或是超声波焊接技术与其它装置电性连接。同样地，在第一抗氧化层160上可选择性地设置焊球或是异方性导电胶，使内埋式芯片封装结构100可通过这些焊球或是异方性导电胶而电性连接于电路板或其它装置上。而此第一抗氧化层160亦可由打线接合技术或是超声波焊接技术与其它装置电性连接。

图2A-2E绘示为本发明的内埋式芯片封装结构的制作流程剖面图。以下将搭配图标说明本发明的内埋式芯片封装结构的制作方法。

首先，请参照图2A所示，提供一第一背胶铜箔(Resin Coated Copper，RCC)210、一第二背胶铜箔220、一导线架230以及一配置于导线架230上且与其电性连接的芯片240。如图2A所示，第一背胶铜箔210包括一第一树脂层212以及位于第一树脂层212上的一第一铜箔214。第二背胶铜箔220包括一第二树脂层222以及位于第二树脂层222上的一第二铜箔224。在此实施例中，芯片240是通过配置于其表面的凸块242与导线架230的内引脚232电性连接。然而，芯片240亦可通过打线接合技术或是其它方式与导线架230电性连接，本发明对此不作任何限制。

接下来，请参考图2B所示，将第一背胶铜箔210的第一树脂层212以及第二背胶铜箔220的第二树脂层222分别面对导线架230的上表面230a与下表面230b，并压合第一背胶铜箔210、第二背胶铜箔220与导线架230，以形成一核心层。之后，请参考图2C所示，电性导通导线架230与第一铜箔214、导线架230与第二铜箔224，以及第一铜箔214与第二铜箔224。在本发明的一实施例中，可先于第一背胶铜箔210与第二背胶铜箔220中形成多个盲孔H4及至少一贯孔H5。之后，再于这些盲孔H4与贯孔H5中填入一金属材料，以形成多个导通导线架230与第一铜箔214、导线架230与第二铜箔224，以及第一铜箔214与第二铜箔224的导电通孔250。

之后，请参考图2D所示，图案化第一铜箔214与第二铜箔224，以分别形成一第一信号层260以及一第二信号层270。最后，请参考图2E所示，将一第一增层线路结构280与一第二增层线路结构290分别制作于第一信号层260与第二信号层270上。至此，即完成内埋式芯片封装结构200基本的制作流程。

如图2E所示，第一增层线路结构280至少包括一第一介电层282以及一与第一信号层260电性连接的第一表层线路层284，且第二增层线路结构290至少包括一第二介电层292以及一与第二信号层270电性连接的第二表层线路层294。在此实施例中，第一增层线路结构280同样是通过多个设置于第一介电层282中的导电通孔286与第一信号层260电性连接。同样地，第二增层线路结构290也是通过多个设置于第二介电层292中的导电通孔296与第二信号层270电性连接。此外，如图2E所示，第一增层线路结构280与第二增层线路结构290皆是以一介电层以及一线路层的叠合为例以作说明。然而，第一增层线路结构280与第二增层线路结构290的介电层、线路层及导电通孔的数量可视需要作调整，本发明对此不作任何限制。

而在完成上述内埋式芯片封装结构200的制作流程后，更可利用下列方式于内埋式芯片封装结构200两侧的表面形成焊罩层及抗氧化层，以保护内埋式芯片封装结构200中的线路层免于受损及受潮。

图3A-3C绘示为在内埋式芯片封装结构两侧的表面上形成焊罩层及抗氧化层的制作流程剖面示意图。首先，请参考图3A所示，在第一增层线路结构280的第一表层线路层284上形成一第一焊罩层300，且于第二增层线路结构290的第二表层线路层294上形成一第二焊罩层310。其中，第一焊罩层300暴露出至少部分的第一表层线路层284，而第二焊罩层310暴露出至少部分的第二表层线路层294，以作为内埋式芯片封装结构200与其它电子元件如芯片、被动元件之间电性连接的媒介。

之后，请参考图3B所示，在第一焊罩层300所暴露的至少部分的第一表层线路层284上形成一第一抗氧化层320，并且在第二焊罩层310所暴露的至少部分的第二表层线路层294上形成一第二抗氧化层330，以防止第一表层线路层284及第二表层线路层294因接触到空气而产生氧化的情形。在本实施例中，此第一抗氧化层320与第二抗氧化层330的形成方式，可例如在第一焊罩层300所暴露的第一表层线路层284以及第二焊罩层310所暴露的第二表层线路层294上电镀一镍/金层，以形成第一抗氧化层320与第二抗氧化层330。使用者可依据不同的使用需求，仅于内埋式芯片封装结构200其中一侧的表面上依序形成焊罩层及抗氧化层亦可。

此外，在完成第一焊罩层300、第二焊罩层310、第一抗氧化层320与第二抗氧化层330的制作之后，请参考图3C所示，可选择性地于第一抗氧化层320或第二抗氧化层330上形成多个焊球340，使内埋式芯片封装结构200可通过这些焊球340连接于电路板或其它装置上。

综上所述，本发明主要是先将芯片配置于一导线架上，之后，再将整个导线架内埋于基板中，以形成此内埋式芯片封装结构。由于在将导线架埋入于基板之前，可先对芯片进行电性检测，以确保芯片的可操作性，进而提升产品的良率。此外，可先测试芯片与导线架的对位是否有误，若芯片的位置偏移时，可直接进行重工，使芯片配置于正确位置后，再将整个导线架埋入基板中。再者，利用导线架承载芯片可增加整个封装结构的柔软度，使芯片与导线架之间的电性连接关系不致脱离，进而提升产品的可靠度。另外，利用导线架承载芯片亦有助于减少线路层的数目，进而降低整个封装结构的制作成本。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求范围所界定的为准。

Claims (13)

1、一种内埋式芯片封装结构，其特征在于，包括：

一核心层，具有相对应的一第一表面以及一第二表面，包括：

一第一介电层；

一导线架；

一芯片，配置于该导线架上，且与该导线架电性连接，其中该芯片及该导线架是内埋于该第一介电层中；

一第一信号层，配置于该第一介电层的一上表面，且与该导线架电性连接；以及

一第二信号层，配置于该第一介电层的一下表面，且与该导线架电性连接；

一第一增层线路结构，位于该第一表面上，该第一增层线路结构具有一第二介电层以及一第一表层线路层，且该第一表层线路层与该第一信号层电性连接；以及

一第二增层线路结构，位于该第二表面上，该第二增层线路结构具有一第三介电层以及一第二表层线路层，且该第二表层线路层与该第二信号层电性连接。

2、如权利要求1所述的内埋式芯片封装结构，其特征在于，其中该芯片是通过打线接合技术、覆晶接合技术、异方性导电胶、超声波焊接技术或金属真空压合技术与该导线架电性连接。

3、如权利要求1所述的内埋式芯片封装结构，其特征在于，其中该核心层还包括多个导电通孔，配置于该第一介电层中，使该导线架通过该多个导电通孔与该第一信号层以及该第二信号层电性连接。

4、如权利要求1所述的内埋式芯片封装结构，其特征在于，其中还包括多个导电通孔，贯穿该第二介电层，使该第一信号层通过该多个导电通孔与该第一表层线路层电性连接。

5、如权利要求1所述的内埋式芯片封装结构，其特征在于，其中还包括多个导电通孔，贯穿该第三介电层，使该第二信号层通过该多个导电通孔与该第二表层线路层电性连接。

6、如权利要求1所述的内埋式芯片封装结构，其特征在于，其中还包括一第一焊罩层，配置于该第一表层线路层上，并暴露出至少部分该第一表层线路层。

7、如权利要求6所述的内埋式芯片封装结构，其特征在于，其中还包括一第一抗氧化层，配置于该第一焊罩层所暴露的至少部分该第一表层线路层上。

8、如权利要求7所述的内埋式芯片封装结构，其特征在于，其中还包括多个焊球或是多个异方性导电胶，配置于该第一抗氧化层上。

9、如权利要求1所述的内埋式芯片封装结构，其特征在于，其中还包括一第二焊罩层，配置于该第二表层线路层上，并暴露出至少部分该第二表层线路层。

10、如权利要求9所述的内埋式芯片封装结构，其特征在于，其中还包括一第二抗氧化层，配置于该第二焊罩层所暴露的至少部分该第二表层线路层上。

11、如权利要求10所述的内埋式芯片封装结构，其特征在于，其中还包括多个焊球或是多个异方性导电胶，配置于该第二抗氧化层上。

12、一种内埋式芯片封装结构的制作方法，其特征在于，包括：

提供一第一背胶铜箔、一第二背胶铜箔、一导线架以及一配置于该导线架上且与其电性连接的芯片，其中该第一背胶铜箔包括一第一树脂层以及位于该第一树脂层上的一第一铜箔，该第二背胶铜箔包括一第二树脂层以及位于该第二树脂层上的一第二铜箔；

使该第一背胶铜箔的该第一树脂层以及该第二背胶铜箔的该第二树脂层分别面对该导线架的一上表面与一下表面，并压合该第一背胶铜箔、该第二背胶铜箔与该导线架，以形成一核心层；

电性导通该导线架与该第一铜箔、该导线架与该第二铜箔，以及该第一铜箔与该第二铜箔；

图案化该第一铜箔与该第二铜箔，以分别形成一第一信号层以及一第二信号层；以及

将一第一增层线路结构与一第二增层线路结构分别制作在该第一信号层与该第二信号层上，其中该第一增层线路结构至少包括一第一介电层以及一与该第一信号层电性连接的第一表层线路层，且该第二增层线路结构至少包括一第二介电层以及一与该第二信号层电性连接的第二表层线路层。

13、如权利要求12所述的内埋式芯片封装结构的制作方法，其特征在于，其中该芯片是通过打线接合技术、覆晶接合技术、异方性导电胶、超声波焊接技术或金属真空压合技术与该导线架电性连接。

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