JPH11121897A - 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造 - Google Patents

複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造

Info

Publication number
JPH11121897A
JPH11121897A JP9280929A JP28092997A JPH11121897A JP H11121897 A JPH11121897 A JP H11121897A JP 9280929 A JP9280929 A JP 9280929A JP 28092997 A JP28092997 A JP 28092997A JP H11121897 A JPH11121897 A JP H11121897A
Authority
JP
Japan
Prior art keywords
terminal
wiring board
board
printed wiring
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9280929A
Other languages
English (en)
Inventor
Osamu Oshima
修 大嶋
Yoshiaki Udagawa
義明 宇田川
Masahiro Suzuki
正博 鈴木
Takeshi Nishiyama
剛 西山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP9280929A priority Critical patent/JPH11121897A/ja
Priority to US09/040,393 priority patent/US5936843A/en
Priority to US09/274,957 priority patent/US6397459B2/en
Publication of JPH11121897A publication Critical patent/JPH11121897A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15322—Connection portion the connection portion being formed on the die mounting surface of the substrate being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • H05K2201/10318—Surface mounted metallic pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10477—Inverted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10704—Pin grid array [PGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H05K3/3426—Leaded components characterised by the leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
    • Y10T29/49218—Contact or terminal manufacturing by assembling plural parts with deforming

Abstract

(57)【要約】 【課題】マルチチップ・モジュール等の搭載部品及びそ
れらを搭載するプリント配線基板を含む構造全体の製造
コストが増大することのないプリント配線基板の製造方
法及びその実装構造の実現を目的とする。 【解決手段】第１の端子間ピッチの端子を有する第１の
回路素子と、第１の回路素子の端子間ピッチよりも狭い
第２の端子間ピッチの端子を有する第２の回路素子と、
を基板上に搭載する際に、第２の端子間ピッチの第１端
子が一方の面に備えられ、且つ第２の端子間ピッチより
も広い端子間ピッチの第２端子が他方の面に備えられた
配線基板に、その第１端子を介して第２の回路素子が結
合させられ、第１の回路素子を第１の端子間ピッチの端
子で、配線基板を第２の端子でプリント配線基板上に搭
載し、複数の回路素子が搭載される基板の端子間ピッチ
を第２の端子間ピッチよりも広い端子間ピッチとするよ
うにしたこと、を特徴とする複数の回路素子を基板上に
搭載するプリント配線基板の製造方法及びその構造によ
り、実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路部品やメ
モリ素子などの複数の回路素子を基板に搭載するプリン
ト配線基板の製造方法及びそのプリント配線基板の構造
に関する。
【０００２】
【背景技術】近年、複数の集積回路部品を高密度配線基
板に搭載して、高速化及び低コスト化を図ったマルチチ
ップ・モジュール（ＭＣＭ：ＭｕｌｔｉＣｈｉｐ Ｍｏ
ｄｕｌｅ）が注目されている。このマルチチップ・モジ
ュールは、ＭＣＭ−Ｌ，ＭＣＭ−Ｃ，及びＭＣＭ−Ｌの
三つのタイプに大別される。ＭＣＭ−Ｌタイプのマルチ
チップ・モジュールは、プリント配線基板上に回路素子
を搭載するものであり、低コスト化を可能とする。ＭＣ
Ｍ−Ｃタイプのマルチチップ・モジュールは、厚膜多層
セラミック基板上に回路素子を搭載するものであり、低
コスト化及び高速化がある程度可能となる。ＭＣＭ−Ｄ
タイプのマルチチップ・モジュールは、セラミック基板
等の厚膜基板上に、絶縁層と配線導体層が多層化された
回路基板が設けられ、この回路基板上に回路素子を搭載
する構造である。このようなマルチチップ・モジュール
は、他の回路素子と共に、プリント配線基板（回路基板
とも言う）に搭載される。他の回路素子は、ＬＳＩチッ
プや、抵抗又はキャパシタ等の能動素子である。これら
のマルチチップ・モジュールや他の回路素子等の搭載部
品は、複数の端子を備えている。これらの搭載部品に設
けられた複数の端子の間のピッチ又は距離は所定の値で
ある。これらの搭載部品の端子は、プリント配線基板に
形成された端子に接続される。このプリント配線基板の
端子は、プリント配線基板の内部の多層配線に接続され
ている。
【０００３】
【発明が解決しようとする課題】このようなプリント配
線基板に搭載される回路素子、例えばマルチチップ・モ
ジュールは、他の搭載部品に比べて、高性能化の進展が
早く、小型化／多端子化が高速に進められている。必然
的に、マルチチップ・モジュールの端子間ピッチの狭小
化が必要となっている。一方、そのような搭載部品が搭
載されるプリント配線基板は、その端子間ピッチを、当
然に短くすることが要求される。すなわち、基板に形成
される層間接続用のビアが高密度でプリント配線基板上
に形成される必要がある。ここで、プリント配線基板
は、無数の回路部品が搭載されるために、広大な基板で
ある。この広大な基板の全体に渡って、高密度のビア
を、均一に且つ欠陥無く形成することは、極めて困難で
ある。それ故、プリント配線基板の製造歩留りが、低密
度のビアが形成される基板に比べて低く、マルチチップ
・モジュール等の搭載部品及びそれらを搭載するプリン
ト配線基板を含む構造全体の製造コストが増大する。
【０００４】
【課題を解決するための手段】以上のような問題を解決
するために、請求項１に記載の発明は、第１の端子間ピ
ッチの端子を有する第１の回路素子と、第１の回路素子
の端子間ピッチよりも狭い第２の端子間ピッチの端子を
有する第２の回路素子と、を基板上に搭載する際に、第
２の端子間ピッチの第１端子が一方の面に備えられ、且
つ第２の端子間ピッチよりも広い端子間ピッチの第２端
子が他方の面に備えられた配線基板に、その第１端子を
介して第２の回路素子が結合させられ、第１の回路素子
を第１の端子間ピッチの端子で、配線基板を第２の端子
でプリント配線基板上に搭載し、複数の回路素子が搭載
される基板の端子間ピッチを第２の端子間ピッチよりも
広い端子間ピッチとするようにしたこと、を特徴とする
複数の回路素子を基板上に搭載するプリント配線基板の
製造方法である。また、請求項２に記載の発明は、第１
の端子間ピッチを有する第１の回路素子と、第１の端子
間ピッチよりも狭い第２の端子間ピッチを有する第２の
回路素子と、第２の端子間ピッチを第１の端子間ピッチ
に変換する部材と、第１の回路素子が直接的に接合さ
れ、且つ第２の回路素子が変換部材を介して接合される
複数の端子が、第１の端子間ピッチで形成されてなる基
板と、を備えてなる複数の回路素子を搭載するプリント
配線基板の構造である。請求項１又は２に記載の発明に
よれば、異なる端子間ピッチを有する複数の回路素子が
基板に搭載される場合でも、この基板の端子間ピッチ
は、広い端子間ピッチとすることが可能となる。それ
故、基板の製造が容易化され、基板の製造コストが低減
可能となる。ひいては、マルチチップ・モジュールを搭
載するプリント配線基板全体の製造コストが低減され
る。
【０００５】
【実施の形態】
【０００６】
【実施例】図１は、本発明が適用されるプリント配線基
板の構成を示す図である。図１において、プリント配線
基板１８は、部品搭載面１８ａ上に、マルチチップ・モ
ジュール１０１，１０２、メモリ素子４６、コネクタ１
０５，１０６、ＣＰＵパッケージ１０９，１１０を搭載
している。更に、部品搭載面１８ａ上のメモリ素子４６
の間には、図示しない多数のコンデンサが搭載されてい
る。これらのマルチチップ・モジュール１０１，１０
２、メモリ素子４６、コネクタ１０５，１０６、ＣＰＵ
パッケージ１０９，１１０、多数のコンデンサが搭載部
品である。プリント配線基板１８は、多層配線基板であ
る。プリント配線基板１８は、部品搭載面１８ａ上に多
数の端子を備えている。この端子は、後述する第１の端
子間ピッチでプリント配線基板１８の部品搭載面１８ａ
に形成されている。これらの端子は、搭載部品の端子と
接合される。この部品搭載面１８ａ上の端子は、層間ビ
アのようなビアによって形成されている。搭載部品の端
子は、このビアを介して、プリント配線基板の内部の多
層配線と接合される。図1 において、後述する密度変換
基板は、省略されている。
【０００７】図２は、マルチチップ・モジュール１００
の構成を示す斜視図である。図２において、Ｉ／Ｏピン
３４は、集積回路部品１４及び抵抗やキャパシタなどの
受動素子１６を取り囲むように、薄膜多層回路基板３２
の周辺部に配列されている。なお、便宜上、Ｉ／Ｏピン
３４は簡略化して図示されている。薄膜多層回路基板３
２が設けられたベース基板３０とは反対側の面（裏面）
には、冷却用のフィン型ヒートシンク４２が全面に設け
られている。ヒートシンク４２内に冷却水を通すパイプ
（図示を省略する）を有するものを用いてもよい。図３
は、図２に示すＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａ
ｙ）タイプのマルチチップ・モジュール１００とプリン
ト配線基板１８との接続構造を示す図である図３におい
て、図１及び図２と同一の構成要素には同一の参照番号
を付してある。ベース基板３０上には、薄膜多層回路基
板３２が形成されている。薄膜多層回路基板３２は、多
層構成である。より詳細には、薄膜多層回路基板３２
は、第１の配線導体３２Ａ−１、第２の配線導体３２Ａ
−２、第３の配線導体３２Ａ−３、第４の配線導体３２
−４、及び第５の配線導体３２Ａ−５と、第１の絶縁層
３２Ｂ−１、第２の絶縁層３２Ｂ−２、第３の絶縁層３
２Ｂ−３、第４の絶縁層３２Ｂ−４、及び第５の絶縁層
３２Ｂ−５とを有する。これらの配線導体及び絶縁層
は、ベース基板３０から順に図３に示すように積層され
ている。
【０００８】配線導体３２Ａ−５は、Ｉ／Ｏピン３４や
集積回路部品１４を取り付けるためのパッドである。Ｉ
／Ｏピン３４を取り付けるパッド３２Ａ−５は、アレイ
状に並べられている。配線導体３２Ａ−１ないし３２Ａ
−４は、薄膜多層回路基板３２中を縦及び横方向に延び
ている。異なる層に存在する配線導体は、これらの配線
導体間に介在する絶縁層に形成されたビア・ホールを介
して接続されている。例えば、配線導体３２Ａ−１は、
絶縁層３２Ｂ−１に形成されたビア・ホール３６を介し
て配線導体３２Ａ−２に接続されている。なお、配線導
体３２Ａ−１は、例えば電源層である。
【０００９】以上のように構成される薄膜多層回路基板
３２は、通常のＬＳＩ製造プロセス、すなわち、薄膜形
成プロセスを用いて形成される。パッド３２Ａー５の取
り付け面は絶縁層３２Ｂ−５から露出している。Ｉ／Ｏ
ピン３４は、はんだ３８を用いて、パッド３２Ａ−５に
取り付けられている。露出しているパッド３２Ａ−５の
領域は、Ｉ／Ｏピン３４の取り付け部３４ａよりも大き
い。図３に示される構成においては、電源層である配線
導体３２Ａ−１はビア・ホールを介して、図３中におい
て左側に配置されているＩ／Ｏピン３４に接続されてい
る。Ｉ／Ｏピン３４は、薄膜多層配線基板３２に取り付
けられる。Ｉ／Ｏピン３４は、既知のはんだ付け方法に
よって取り付けが行われる。Ｉ／Ｏピン３４−１とＩ／
Ｏピン３４−２は、他の基板との接続用の端子である。
Ｉ／Ｏピン３４−１とＩ／Ｏピン３４−２の間の距離
は、端子間ピッチと称される。この端子間ピッチの距離
は、距離ＬＡである。また、Ｉ／Ｏピン３４−２とはん
だバンプ４０の間の距離は、同様に距離ＬＡである。こ
のことは、薄膜多層配線基板３２のパッド３２Ａ−５の
配置ピッチが距離ＬＡであることを意味している。
【００１０】集積回路部品１４は、はんだのバンプ４０
を用いてパッド３２Ａ−５に取り付けられている。な
お、バンプ４０に代えてワイヤ・ボンディングやＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）リ
ードを用いてもよい。ここで、マルチチップ・モジュー
ルの各部の材料について説明する。ベース基板３０はＡ
ｌＮ、ＡｌS ２S ＯS ３S 、ムライト（Ｍｕｌｉｔｅ）
などのセラミック、Ａｌ、Ｃｕ、Ｃｕ−Ｗ等の合金によ
る金属、またはＳｉやガラス等が用いられる。更に、ガ
ラスエポキシやガラスポリイミド等の一般プリント配線
基板の絶縁材料等の樹脂を用いてベース基板３０を形成
しても良い。
【００１１】薄膜多層回路基板３２の絶縁層３２Ｂ−１
ないし３２Ｂ−５は、ポリイミド、テフロン、エポキシ
等の有機材料を用いて形成される。配線導体３２Ａ−１
ないし３２Ａ−５には、ＡｌやＣｕなどを用いる。な
お、薄膜多層回路基板３２は、上述の構成に限定され
ず、例えば任意の数の導体配線層を絶縁層を介して積層
したものを用いることができる。Ｉ／Ｏピン３４は、端
子密度変換基板５０を介して、プリント回路基板１８に
取り付けられる。この端子密度変換基板５０は、Ｉ／Ｏ
ピン３４が接続されるパッド５２，５４を備えている。
このパッド５２，５４は、端子密度変換基板５０の第１
の面５０ａ上に形成されている。図３においては、２つ
のパッドのみが示されているが、パッドは、第１の面５
０ａ上に格子状に多数配置されている。この格子状に配
置されたパッド間のピッチは、距離ＬＡである。端子密
度変換基板５０は、多層配線基板である。パッド５２
は、Ｉ／Ｏピン３４−１と接合される。パッド５４は、
Ｉ／Ｏピン３４−２と接合される。両者の接続は、はん
だ付けにより行われる。両者の接合は、このＩ／Ｏピン
に代えて、バンプによって行っても良い。パッド５２
は、端子密度変換基板５０の他方の面に設けられたパッ
ド５６と多層配線５２ａ，５２ｂを介して接続されてい
る。また、パッド５４は、端子密度変換基板５０の他方
の面に設けられたパッド５８と多層配線５４ａ，５４ｂ
を介して接続されている。配線５２ａと配線５４ａは、
異なる配線層に形成されている。配線５２ａは、ビア・
ホールを介してパッド５２及びパッド５６に結合されて
いる。配線５４ａは、ビア・ホールを介してパッド５４
及びパッド５８に結合されている。配線５２ｂと配線５
４ｂとの間の距離は、距離ＬＢである。距離ＬＢは、例
えば距離ＬＡの１．５倍である。両者の関係は、距離Ｌ
Ａの値が変更される都度、異なる。このような端子密度
変換基板５０は、周知の薄膜形成プロセスを用いたプリ
ント配線基板形成方法により簡単に製造することができ
る。パッド５６，５８は、端子密度変換基板５０の他方
の面５０ｂ上に形成されている。図３においては、２つ
のパッド５６，５８のみしか示されていないが、多数の
パッドが他方の面５０ｂ上に格子状に配列されている。
この他方の面５０ｂ上のパッドの配置ピッチは、距離Ｌ
Ｂである。他方の面５０ｂ上のパッドは、プリント配線
基板１８にバンブを用いて接合される。図３において
は、パッド５６は、バンプ６０によって、プリント配線
基板１８の面１８ａ上に設けられたパッド６４に結合さ
れる。また、パッド５８は、バンプ６２を介して、パッ
ド６６に結合される。このバンプ４０，６０，６２は、
はんだや金が用いられる。プリント配線基板１８のパッ
ドのパッド間ピッチは、距離ＬＢである。プリント配線
基板１８のパッドは、面１８ａ上に多数設けられてい
る。プリント配線基板１８の多数のパッドは、格子ピッ
チがＬＢである格子配列に従って、面１８ａ上に形成さ
れている。端子密度変換基板５０は、端子密度ＬＡを端
子密度ＬＢに変換している。この端子密度変換に際し
て、面５０ａ側のパッドと面５０ｂ側のパッドの接続関
係は、マルチチップ・モジュール側のＩ／Ｏピンとプリ
ント配線基板１８上のパッドとの接続関係に従って、予
め決定される。この変換基板５０は、この予め決定され
た対応関係に従って、既知のプリント配線基板を形成す
るための生産プロセスで製造される。図４は、集積回路
部品１４の詳細構造を示す図である。集積回路部品１４
は、ＬＳＩチップ７０と薄膜多層基板７２とを含んで構
成される。このＬＳＩチップ７０は、ベアチップであ
る。このベアチップ７０は、周知のように、パッケージ
に搭載される前のチップである。ベアチップ７０の下面
７０ａは、パッド７４が形成されている。パッド７４
は、所定のピッチＬＣでベアチップ７０の下面７０ａに
形成されている。ベアチップ７０のパッド７４は、距離
ＬＣで多数配列されている。端子密度は、距離ＬＣであ
る。薄膜多層基板７２は、ベアチップ７０であるＬＳＩ
チップの実装に用いられる基板である。この薄膜多層基
板７２は、ボールグリッドアレイ基板を用いることがで
きる。薄膜多層基板７２は、密度変換基板５０と同様
に、密度変換を行う基板である。薄膜多層基板７２の上
面７２ａは、格子ピッチＬＣで形成された多数のパッド
７６を備えている。薄膜多層基板７２の下面７２ｂは、
格子ピッチＬＡで形成された多数のパッド７８を備えて
いる。薄膜多層基板７２の上面７２ａのパッド７６は、
その下面７２ｂのパッド７８に、それぞれ多層配線８０
を介して接続されている。この多層配線８０は、密度変
換基板５０と同様に、既知の薄膜形成プロセスで形成さ
れる。パッド７６とパッド７８との対応関係は、一対一
で対応付けられている。薄膜多層基板７２は、配列ピッ
チを、距離ＬＣから距離ＬＡに変換している。距離ＬＡ
は、例えば、距離ＬＣの１．５倍である。ベアチップ７
０と薄膜多層基板７２は、バンプ８２を用いて接合され
る。バンプ８２ａは、パッド７４−２とパッド７６ａを
接合する。バンプ８２ｂは、パッド７４−１とパッド７
６ｂを接合する。バンプ８２ｎは、パッド７４−ｎとパ
ッド７６ｎを接合する。ベアチップ７０上に形成された
残りのパッド（図示されていない）と薄膜多層基板７２
上に形成された残りのパッド（図示されない）は、それ
ぞれ図示されないバンプを用いて接合される。このベア
チップ７０の薄膜多層基板７２への搭載方法は、例えば
特開平５−３１５３９５号や特開平５−６７６３９号公
報に示されている。更に、集積回路部品１４は、マルチ
チップ・モジュールの薄膜多層回路基板３２に接合され
る。この接合は、ベアチップ７０と薄膜多層基板７２と
の接合と同様に、バンプを用いて行われる。バンプ４０
は、薄膜多層基板７２のパッド７８を薄膜多層回路基板
３２のパッド３２Ａに接合する。このようなバンプを用
いた接合方法は、米国特許第４，６６１，１９２号中に
開示されている。端子ピッチＬＡで配列されたＩ／Ｏピ
ンを有するマルチチップ・モジュールは、端子密度変換
基板５０を介して、プリント配線基板１８に搭載され
る。一方、プリント配線基板１８上に搭載される複数の
回路部品のうち、マルチチップ・モジュール以外の回路
部品、つまり、メモリ素子４６、コネクタ１０５，１０
６、ＣＰＵパッケージ１０９，１１０、図示しない多数
のコンデンサは、それぞれ複数の端子を備える。これら
の回路部品は、複数の端子を介して、プリント配線基板
１８に取り付けられる。ここで、各回路部品の端子間ピ
ッチは、距離ＬＡに設定されている。プリント配線基板
１８上に、各回路部品が搭載されるに際しては、まず、
プリント配線基板１８が用意される。このプリント配線
基板１８は、格子ピッチＬＡでパッド又はビアが形成さ
れている。一方、このプリント配線基板１８に搭載され
る各回路部品が用意される。この回路部品のうちのマル
チチップ・モジュール１０１，１０２は、端子密度変換
基板５０が取り付けられている。このように、プリント
配線基板１８上に搭載される各回路素子は、その搭載前
に、端子ピッチが揃えられる。従って、プリント配線基
板１８の格子ピッチは、単一の格子ピッチとすることが
できる。次いで、端子密度変換基板５０が取り付けられ
たマルチチップ・モジュールを含む各回路部品がプリン
ト配線基板１８に取り付けられる。ここで、コネクタ１
０５，１０６の端子ピッチは、他の回路部品の端子ピッ
チよりも大きくても良い。この場合、コネクタ１０５，
１０６が搭載されるプリント配線基板１８上の箇所のみ
が、コネクタ１０５，１０６の端子ピッチに合わせて、
他の回路部品が搭載される箇所の端子ピッチよりも大き
い値の格子ピッチで作成されている。このように、他の
回路部品の端子ピッチよりも狭い端子ピッチを有するマ
ルチチップ・モジュールを設計する場合であっても、こ
の狭い端子ピッチに合わせてプリント配線基板１８の格
子ピッチを設定する必要がない。つまり、プリント配線
基板１８は、高密度ビアを形成する必要がなく、広い端
子ピッチで製造が可能となる。それ故、プリント配線基
板は、その製造歩留りが低下することがなく、複数の回
路部品を搭載するプリント配線基板全体の製造コストが
増加することがない。また、高密度端子集積回路部品で
あるマルチチップ・モジュールの端子密度に対応した高
密度のビアを有する密度変換基板は、多層樹脂基板であ
るプリント配線基板から分離したセパレート基板であ
る。このセパレート基板が多層樹脂基板に搭載される集
積回路部品の端子処理を担う。それ故、プリント配線基
板は、従来のビア密度を有することが可能となる。ま
た、プリント配線基板がビルドアップ積層を備える必要
がない。そして、セパレート基板は、集積回路部品の端
子をプリント配線基板に間接的に接続させられるので、
各基板のサイズは、セパレート基板＜＜プリント配線基
板という関係となる。このように、集積回路部品の端子
処理を密度変換基板であるセパレート基板が担うので、
プリント配線基板のビア密度を高める必要がなく、膨大
な配線数を必要とするシステム基板構成が安価に実現可
能となる。更に、プリント配線基板の端子処理密度の高
密度化は、通常困難である。このようなプリント配線基
板に集積回路部品を直接搭載するに際しては、この集積
回路部品の端子密度は、プリント配線基板の端子密度に
合っていなければならない。集積回路部品が高集積化に
より小型化されても、集積回路部品の端子密度が小さく
できないため、集積回路部品全体としての小型化ができ
ない。一方、密度変換基板が約１／２の端子処理ピッチ
を実現するケースにおいては、集積回路部品の面積は、
１／４まで縮小することが可能となる。それ故、密度変
換基板が介在する構成を用いることにより、集積部品の
小型化が可能となり、大幅な材料費の低減及び歩留りの
向上を図ることができる。プリント配線基板は、セパレ
ート基板により、その端子処理密度が部分的に向上させ
られる。この手法は、プリント配線基板全体の高密度化
を図るより、製造性、歩留り、及び経済性の点で断然優
位である。例えば、３０ｃｍ角のプリント配線基板に高
密度ビアを含むビルドアップ層を形成した場合の歩留り
を１％とすると、１０ｃｍ角のセバレート基板の製造歩
留りの６０％に相当するからである。更に、電子機器の
システム機能又はサブシステム機能が１枚の基板で達成
される基板組立構造においては、この単一基板上には、
一般的に多種多様の集積回路部品が搭載される。これら
の多種多様の集積回路部品の端子密度も一様ではない。
このようなケースにおいても、高端子処理密度が必要と
される集積回路部品の搭載される単一のプリント配線基
板上の領域のみに選択的にセパレート基板を介在させる
構造とすることによって、システムの設計自由度が向上
させることがてきる。図5 は、本発明に係るプリント配
線基板の他の実施例の説明図である。図5 に示されるよ
うに、プリント配線基板１２０は、多層配線基板であ
る。このプリント配線基板１２０は、ピッチＬＸでビア
・ホール１２０ａが形成された領域ＳＡとピッチＬＹで
ビア・ホール１２０ｂが形成された領域ＳＢ及び領域Ｓ
Ｃを有する。プリント配線基板１２０の領域ＳＡ上に
は、密度変換基板１２４が搭載される。この密度変換基
板１２４は、前述した密度変換基板５０と同様の構成を
有する。つまり、密度変換基板１２４は、多層配線基板
である。この基板１２４の下面は、ピッチＬＸのパッド
１２６を備える。図５において、１１個のパッド１２６
が示されている。このパッド１２６は、プリント配線基
板１２０の上面に形成されたパッド１２０ｃと結合され
る。この結合方法は、前述した同様に、バンプ接続方法
により行われる。基板１２４の上面は、ピッチＬＺのパ
ッド１２８を備える。パッド１２８は、１１個形成され
ている。各パッド１２８は、多層配線１３０を介して、
夫々対応するパッド１２６と接続される。言うまでもな
く、この基板１２４は、前述した密度変換基板５０と同
様に、プリント配線基板１２０とは、別々に作成され
る。高密度端子集積回路部品１３２は、この基板１２４
上に搭載される。この部品１３２は、高密度端子である
Ｉ／Ｏピン１３４を備える。１１個のＩ／Ｏピン１３４
は、基板１２４の上面に形成された各パッド１２８とは
んだ付けによって結合される。Ｉ／Ｏピン１３４の端子
ピッチは、ＬＺに等しい。この高密度端子集積回路部品
１３２は、マルチチップ・モジュール１０１と同様に、
Ｉ／Ｏピン１３４の端子ピッチＬＸよりも狭い端子ピッ
チを有する集積回路部品（ＬＳＩ）を搭載している。プ
リント配線基板１２０の領域ＳＢには、コンデンサ１４
０と抵抗１４２が搭載される。このコンデンサ１４０と
抵抗１４２の端子ピッチは、ＬＹに等しい。プリント配
線基板１２０の領域ＳＣには、コネクタ１４４ａ，１４
４ｂが搭載される。このコネクタ１４４ａ，１４４ｂの
端子ピッチは、ＬＹに等しい。このプリント配線基板１
２０は、高密度端子集積回路部品１３２やこの回路部品
上に搭載される集積回路部品の端子ピッチよりも十分に
広い端子ピッチの回路基板である。それ故、プリント配
線基板１２０の製造歩留りは、通常のプリント配線基板
の製造歩留りとすることができる。また、密度変換基板
１２４は、十分に小さいプリント配線基板であるため、
この密度変換基板１２４の製造歩留りもプリント配線基
板１２０並に保つことが可能となる。なお、図５におい
て、領域ＳＡ上に搭載される密度変換基板１２４及び高
密度端子集積回路部品１３２の組は、一つのみ示されて
いる。プリント配線基板１２０上には、例えば、三つの
組が搭載されても良い。この場合は、領域ＳＡは、搭載
される組の数に対応した大きな領域が割り当てられる。
図１〜図５に示される実施例において、プリント配線基
板１８と密度変換基板５０とが、バンプ接合方法を用い
て接合する例を説明した。両者の接合は、Ｉ／Ｏピンを
用いた接合でも良い。このＩ／Ｏピンを用いた接合方法
は、薄膜多層基板３２と密度変換基板５０とを接合する
Ｉ／Ｏピンによる接合方法と同様である。ここで、Ｉ／
Ｏピンは、プリント配線基板１８又は密度変換基板５０
と溶融金属の凝固又は導体間のおし付け力により、接合
するようにしても良い。また、Ｉ／Ｏピンとプリント配
線基板との接合をロー付けにより行い、Ｉ／Ｏピンと密
度変換基板との接合をはんだ付けにより行っても良い。
また、ロー付けとはんだ付けが逆であっても良い。この
ように、プリント配線基板１８と密度変換基板５０とが
脱着可能に接合する構造とすることにより、以下のこと
が可能となる。いうまでもなく、バンプ接合は、脱着可
能な接合構造である。まず、プリント配線基板又は密度
変換基板側のいずれかに不具合が発生した場合、この不
具合部品のみを良品と交換することができる。密度変換
基板等を搭載するプリント配線基板全体を廃棄する必要
がない。両者が分離された状態で、接合領域内における
プリント配線基板や密度変換基板の布線作業やパターン
カット作業が可能となる。基板の改造や修復が可能とな
る。密度変換基板上に搭載される集積回路部品の版数ア
ップ等の変更が必要な場合、密度変換基板側のみの変更
で対応することができる。プリント配線基板全体の設計
変更に対して、柔軟な対応が可能となる。図６は、プリ
ント配線基板と密度変換基板との接続構造の他の例を説
明する図である。図６において、プリント配線基板１５
０は、プリント配線基板１２０と同じ構成を有する多層
配線基板である。プリント配線基板１５０の上面は、図
示されないビア・ホールに結合されたパッド１５２が９
個設けられている。密度変換基板１５４は、密度変換基
板１２４，５０と同様の構成を有する回路基板である。
基板１５４の下面は、９個のパッド１５６を備える。９
個のパッド１５８が基板１５４の上面に設けられてい
る。パッド１５６とパッド１５８は、基板１５４の内部
に設けられた多層配線（図示されない）を介して、相互
に結線されている。高密度端子集積回路部品１６０は、
９本のＩ／Ｏピン１６２を備える。このＩ／Ｏピン１６
２は、基板１５４のパッド１５８にロー付け又ははんだ
つけにより固定されている。高密度端子集積回路部品１
６０は、図４に示される集積回路部品１４を搭載してい
る。高密度端子集積回路部品１６０は、基板１５４と予
め一体化されている。基板１５０の領域ＳＡには、ＬＧ
Ａ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）コネクタ１６４
が取り付けられている。基板１５４が基板１５０上に搭
載された後に、押さえ板１５６が基板１５４上に被され
る。次いで、押さえ板１５６がネジ１５８によって基板
１５０に固定される。尚、プリント配線基板１５０のパ
ッド１５２と基板１５４のパッド１５６は、ＬＧＡコネ
クタ１６４のコンタクト１６５を介して、相互に結合し
ている。このＬＧＡコネクタは、特開平８−７８１２４
号や実開平６−１７１７５号に開示されているＬＧＡコ
ネクタを用いることができる。図６に示される接続構造
において、コンタクト１６５は、Ｚ字形状である。ここ
で、コンタクト１６５は、ＬＧＡコネクタ１６４に保持
されてお、基板１５４には固定されていない。コンタク
ト１６５は、押さえ板１５６により押さえられること
で、圧縮される。このコンタクト１６５の復元力がコン
タクト１６５とパッド１５６との接触力となっている。
それ故、基板１５４と集積回路部品１６０との一体物
は、押さえ板１５６を取り外すことによって、基板１５
０から分離可能となっている。図７は、密度変換基板の
他の例を説明する図である。図７において、プリント配
線基板１７０は、図５に示されるプリント配線基板１２
０と同じ構成を有する多層配線基板である。プリント配
線基板１７０は、ビアピッチＬＸの領域ＳＡに密度変換
基板１７２を搭載している。プリント配線基板１７０の
上面は、ピッチＬＸで、パッド１７４を備えている。プ
リント基板である基板１７２は、密度変換基板５０と同
様に形成される多層配線基板である。パッド１７６が基
板１７２の下面に形成されている。パッド１７６の配列
ピッチは、ＬＸである。このパッド１７６は、パッド１
７４に、Ｉ／Ｏピン１７８で結合されている。基板１７
２は、その上面に、９個のパッド１８０が形成されてい
る。パッド１８０は、ピッチＬＸよりも狭い配列ピッチ
で形成されている。パッド１８０は、Ｉ／Ｏピン１８２
を介して、高端子密度集積回路部品１８４と結合され
る。高端子密度集積回路部品１８４は、マルチチップ・
モジュール１０１と同様に、集積回路部品１４を更に搭
載している。プリント基板１７２は、その上面にコンデ
ンサ１８６，抵抗１８８等の小型電気部品を搭載してい
る。この小型電気部品は、パッド１８０の配列ピッチと
同じ配列ピッチで形成されたビア（図示されない）を介
して、基板１７２に取り付けられている。また、ベアチ
ップとこのベアチップを搭載する薄膜多層基板とを含ん
で構成される集積回路部品１９０ａ，１９０ｂが、プリ
ント基板１７２の下面に取り付けられている。この集積
回路部品１９０ａ，１９０ｂは、バンプによって結合さ
れている。このバンプの配列ピッチは、パッド１８０の
配列ピッチよりも狭い配列ピッチであるが、プリント基
板１７２は、プリント配線基板１７０に比べて小さい。
つまり、プリント基板１７２の面積が小さいため、集積
回路部品１９０ａ，１９０ｂを搭載可能なピッチでプリ
ント基板１７２にビアが形成された場合でも、プリント
基板１７２の製造歩留りが大幅に低下することはない。
プリント基板１７２は、その下面の端子ピッチがリント
配線基板１７０と同等の接続端子ピッチである。プリン
ト基板１７２の下面の端子数と同じ端子数の高端子密度
集積回路部品１８４がプリント基板１７２に搭載された
場合、プリント基板１７２の上面には、部品１８４の搭
載領域の回りに余剰領域が生じる。この余剰領域は、他
の集積回路部品やコンデンサ１８６や抵抗１８８ａ，１
８８ｂ９等の小型電気部品として利用可能となる。これ
らの小型部品は、電気的ノイズの減少のために用いられ
る。また、プリント基板１７２の下面には、パッド１７
６の形成されない領域が生成されるため、集積回路部品
１９０ａ，１９０ｂが搭載可能となる。このようにし
て、部品の実装性の向上が増大させられる。図８は、本
発明に係るプリント配線基板の実装構造の他の例を説明
する図である。プリント配線基板２００の上面には、９
個のパッド２０２が形成されている。密度変換基板５
０，１２４と同様の構成を有するプリント基板２０４の
下面には、９個のパッド２０６が形成されている。両パ
ッド２０２とパッド２０６は、Ｉ／Ｏピン２０８を介し
て相互に結合されている。プリント基板２０４は、パッ
ド２１０とＩ／Ｏピン２１２を介してプリント基板２０
４に結合される高密度端子集積回路部品２１４を搭載す
る。この高密度端子集積回路部品２１４は、他の高密度
端子集積回路部品１８４，１６０，１３２と同様の構成
である。回路部品２１４は、冷却部品２１６によって冷
却される。冷却部品２１６は、ホルダ２１８に搭載され
ている。ホルダ２１８は、ネジ２２０によって、プリン
ト配線基板２００に取り付けられている。ネジ２２０
は、プリント基板２０４に設けられた貫通孔２０４ａを
介して、プリント配線基板２００上に設けられたブロッ
ク２２２に締結される。尚、冷却部品２１６とホルダ２
１８とからなる構造体は、冷却能力を向上するため、冷
却部品２１６とホルダ２１８が一体的に形成された大型
の冷却部品としても良い。図9 は、本発明に係るプリン
ト配線基板の実装構造の別の例を説明する図である。図
9 において、プリント配線基板２２４の上面には、９個
のパッド２２６が形成されている。密度変換基板５０，
１２４と同様の構成を有するプリント基板２２８の下面
には、９個のパッド２３０が形成されている。両パッド
２２６とパッド２３０は、ＬＧＡコネクタ２３２のコン
タクト２３４を介して相互に結合されている。プリント
基板２２８は、パッド２３６とＩ／Ｏピン２３８を介し
てプリント基板２２８に結合される高密度端子集積回路
部品２４０を搭載する。この高密度端子集積回路部品２
４０は、他の高密度端子集積回路部品１８４，１６０，
１３２と同様の構成である。回路部品２４０は、図示し
ない冷却部品によって冷却される。この冷却部品は、図
８と同様に、ホルダ２４２に搭載されている。ホルダ２
４２は、ネジ２４４によって、プリント配線基板２２４
上に固定された、ＬＧＡコネクタ２３２のブロック２４
６に締結されている。図８及び図９に示されるプリント
配線基板の実装構造は、冷却部品の取り付け／取り外し
が可能な構造である。冷却部品の保守／交換作業が簡素
に達成される。冷却部品は、冷却部品の上方からネジで
固定されている。ネジの取り外し作業は、プリント配線
基板の実装面の上方に限定される。プリント配線基板上
に部品が密集して実装される場合であっても、良好な取
り外し作業が可能となる。ブロック２２２（２４６）
は、プリント基板２０４（２２８）とプリント配線基板
２００（２２４）との間に設けられている。ブロック２
２２（２４６）の位置決めは、プリント基板２０４（２
２８）の外形を利用して行うことができる。また、ブロ
ック２２２（２４６）の固定は、Ｉ／Ｏピン等を用いた
基板接続部の接続強度にて行われるため、ブロックを実
装するための他部品は不要である。冷却部品がブロック
で固定されるため、冷却部品の取り付け強度は、冷却部
品が集積回路部品に固定される場合と比較して、高い。
それ故、冷却部品の大型化が可能となる。更に、図９の
プリント配線基板の実装構造においては、前述したよう
な、プリント基板２２８が取り付け／取り外し可能な構
造であることの効果も奏する。更に、プリント基板であ
る高密度端子集積回路部品とプリント配線基板である多
層樹脂基板の面方向の熱膨張係数に差がある場合に、高
密度端子集積回路部品が多層樹脂基板に直接搭載された
場合、はんだ接合部に熱応力が作用する。この応力は、
熱膨張係数の差に比例する。この応力が大きくなると、
はんだ接合部にクラックが入る等の導通不良が発生しか
ねない。そこで、密度変換基板であるプリント基板の面
方向の熱膨張係数が高密度端子集積回路部品の熱膨張係
数とプリント配線基板の熱膨張係数との間の値となるよ
うに、その材料が選択され、決定される。例えば、集積
回路部品の熱膨張係数とプリント配線基板の熱膨張係数
との差が１０ｐｐｍ以下となる材料を選択するのが望ま
しい。各部材の熱膨張係数の設定は、各部材のベース材
料である絶縁性材料に、この絶縁性材料の熱膨張係数と
は異なる熱膨張係数を有する絶縁性材料を混合すること
により作成することができる。このことにより、熱応力
の段階的な緩を行い、温度変化に伴う熱応力の発生を抑
制し、通電に関する信頼性の向上を期待することができ
る。このような多数の実施例の特徴的な構成が以下に述
べられる。 （１）複数の高密度端子集積回路部品と各種コネクタ，
抵抗，コンデンサ等の部品を一枚の基板に搭載し、電子
機器のシステム機能又はサブシステム機能を構成する多
層樹脂基板（プリント配線基板）において、該基板表面
の該集積回路部品が対応する箇所のみにセパレート基板
（端子密度変換基板）を介してプリント配線基板と集積
回路部品とを接続するようにした多層基板構造。 （２）前記（１）において、基板接合部がはんだ等の溶
融金属の凝固又は導体同士の押しつけ力による接続で構
成され、溶融金属の溶融又は各導体の押し付け力の有無
により、セパレート基板とプリント配線基板の脱着を可
能とした構造。 （３）前記（２）において、基板接合部は、一方がロー
付けで他方がはんだ付けによるピン接続構造であり、は
んだ部を溶融することにより、セパレート基板とプリン
ト配線基板との脱着を可能とした構造。 （４）前記（２）において、基板接合部は、パッド又は
バンプを備え、はんだで接合を行うことにより、はんだ
部を溶融して、セパレート基板とプリント配線基板との
脱着を可能とした構造。 （５）前記（２）において、基板接合部がＬＧＡタイプ
のコネクタで形成された構造。 （６）前記（１）において、セパレート基板の面方向の
熱膨張係数の値が集積回路部品の面方向の熱膨張係数の
値とプリント配線基板の面方向の熱膨張係数の値の中間
の値に設定されて成る構造。 （７）前記（１）において、セパレート基板上の集積回
路部品の実装領域及び基板接合部の領域を除く領域に、
他の集積回路部品又は小型電気部品を実装してなる構
造。 （８）前記（１）において、集積回路部品の冷却用の部
品を搭載するための機構を備えた構造。
【００１２】
【発明の効果】請求項１記載の発明は、第１の端子間ピ
ッチの端子を有する第１の回路素子と、第１の回路素子
の端子間ピッチよりも狭い第２の端子間ピッチの端子を
有する第２の回路素子と、を基板上に搭載する際に、第
２の端子間ピッチの第１端子が一方の面に備えられ、且
つ第２の端子間ピッチよりも広い端子間ピッチの第２端
子が他方の面に備えられた配線基板に、その第１端子を
介して第２の回路素子が結合させられ、第１の回路素子
を第１の端子間ピッチの端子で、配線基板を第２の端子
でプリント配線基板上に搭載し、複数の回路素子が搭載
される基板の端子間ピッチを第２の端子間ピッチよりも
広い端子間ピッチとするようにしたこと、を特徴とする
複数の回路素子を基板上に搭載するプリント配線基板の
製造方法である。また、請求項２に記載の発明は、第１
の端子間ピッチを有する第１の回路素子と、第１の端子
間ピッチよりも狭い第２の端子間ピッチを有する第２の
回路素子と、第２の端子間ピッチを第１の端子間ピッチ
に変換する部材と、第１の回路素子が直接的に接合さ
れ、且つ第２の回路素子が変換部材を介して接合される
複数の端子が、第１の端子間ピッチで形成されてなる基
板と、を備えてなる複数の回路素子を搭載するプリント
配線基板の構造である。請求項１又は２に記載の発明に
よれば、異なる端子間ピッチを有する複数の回路素子が
基板に搭載される場合でも、この基板の端子間ピッチ
は、広い端子間ピッチとすることが可能となる。それ
故、基板の製造が容易化され、基板の製造コストが低減
可能となる。ひいては、マルチチップ・モジュールを搭
載するプリント配線基板全体の製造コストが低減され
る。
【図面の簡単な説明】
【図１】本発明が適用されるプリント配線基板の構成を
示す図である。
【図２】マルチチップ・モジュール１００の構成を示す
斜視図である。
【図３】マルチチップ・モジュールとプリント配線基板
との接続構造を示す図である。
【図４】集積回路部品１４の詳細構造を示す図である。
【図５】本発明に係るプリント配線基板の他の実施例の
説明図である。
【図６】プリント配線基板と密度変換基板との接続構造
の他の例を説明する図である。
【図７】密度変換基板の他の例を説明する図である。
【図８】本発明に係るプリント配線基板の実装構造の他
の例を説明する図である。
【図９】本発明に係るプリント配線基板の実装構造の別
の例を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 正博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 西山 剛 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１の端子間ピッチの端子を有する第１
    の回路素子と、第１の回路素子の端子間ピッチよりも狭
    い第２の端子間ピッチの端子を有する第２の回路素子
    と、を基板上に搭載する際に、第２の端子間ピッチの第
    １端子が一方の面に備えられ、且つ第２の端子間ピッチ
    よりも広い端子間ピッチの第２端子が他方の面に備えら
    れた配線基板に、その第１端子を介して第２の回路素子
    が結合させられ、第１の回路素子を第１の端子間ピッチ
    の端子で、配線基板を第２の端子でプリント配線基板上
    に搭載し、複数の回路素子が搭載される基板の端子間ピ
    ッチを第２の端子間ピッチよりも広い端子間ピッチとす
    るようにしたこと、を特徴とする複数の回路素子を基板
    上に搭載するプリント配線基板の製造方法。
  2. 【請求項２】 第１の端子間ピッチを有する第１の回路
    素子と、第１の端子間ピッチよりも狭い第２の端子間ピ
    ッチを有する第２の回路素子と、第２の端子間ピッチを
    第１の端子間ピッチに変換する部材と、第１の回路素子
    が直接的に接合され、且つ第２の回路素子が変換部材を
    介して接合される複数の端子が、第１の端子間ピッチで
    形成されてなる基板と、を備えてなる複数の回路素子を
    搭載するプリント配線基板の構造。
JP9280929A 1997-10-14 1997-10-14 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造 Pending JPH11121897A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP9280929A JPH11121897A (ja) 1997-10-14 1997-10-14 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造
US09/040,393 US5936843A (en) 1997-10-14 1998-03-18 Printed wiring board with mounted circuit element using a terminal density conversion board
US09/274,957 US6397459B2 (en) 1997-10-14 1999-03-23 Printed wiring board with mounted circuit elements using a terminal density conversion board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9280929A JPH11121897A (ja) 1997-10-14 1997-10-14 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造

Publications (1)

Publication Number Publication Date
JPH11121897A true JPH11121897A (ja) 1999-04-30

Family

ID=17631904

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9280929A Pending JPH11121897A (ja) 1997-10-14 1997-10-14 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造

Country Status (2)

Country Link
US (2) US5936843A (ja)
JP (1) JPH11121897A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035960A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
JP2004214428A (ja) * 2003-01-06 2004-07-29 Hitachi Ltd 厚膜多層配線基板
KR100499196B1 (ko) * 1999-06-30 2005-07-01 요코가와 덴키 가부시키가이샤 Ｉｃ 소켓첨부 ｄｕｔ 보드
WO2007132612A1 (ja) * 2006-05-17 2007-11-22 Murata Manufacturing Co., Ltd. 複合基板及びその製造方法
JP2020107834A (ja) * 2018-12-28 2020-07-09 大日本印刷株式会社 電子ユニット
JP2020181842A (ja) * 2019-04-23 2020-11-05 京セラ株式会社 回路基板およびプローブカード

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
JP2000223645A (ja) * 1999-02-01 2000-08-11 Mitsubishi Electric Corp 半導体装置
DE19907168C1 (de) * 1999-02-19 2000-08-10 Micronas Intermetall Gmbh Schichtanordnung sowie Verfahren zu deren Herstellung
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
US6544880B1 (en) * 1999-06-14 2003-04-08 Micron Technology, Inc. Method of improving copper interconnects of semiconductor devices for bonding
US6326560B1 (en) * 1999-08-04 2001-12-04 Witek Enterprise Co., Ltd. Adapter for a ball grid array device
JP3865115B2 (ja) * 1999-09-13 2007-01-10 Ｈｏｙａ株式会社 多層配線基板及びその製造方法、並びに該多層配線基板を有するウエハ一括コンタクトボード
US6441313B1 (en) * 1999-11-23 2002-08-27 Sun Microsystems, Inc. Printed circuit board employing lossy power distribution network to reduce power plane resonances
DE19961683A1 (de) * 1999-12-21 2001-06-28 Philips Corp Intellectual Pty Bauteil mit Dünnschichtschaltkreis
US6538213B1 (en) * 2000-02-18 2003-03-25 International Business Machines Corporation High density design for organic chip carriers
JP2001284783A (ja) * 2000-03-30 2001-10-12 Shinko Electric Ind Co Ltd 表面実装用基板及び表面実装構造
US6594153B1 (en) * 2000-06-27 2003-07-15 Intel Corporation Circuit package for electronic systems
US6900532B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Wafer level chip scale package
JP3827535B2 (ja) * 2001-03-22 2006-09-27 京セラ株式会社 配線基板モジュール
US6784377B2 (en) * 2001-05-10 2004-08-31 International Business Machines Corporation Method and structure for repairing or modifying surface connections on circuit boards
CN101303984B (zh) 2001-06-07 2012-02-15 瑞萨电子株式会社 半导体装置的制造方法
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US6762489B2 (en) * 2001-11-20 2004-07-13 International Business Machines Corporation Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US20080043447A1 (en) * 2002-05-01 2008-02-21 Amkor Technology, Inc. Semiconductor package having laser-embedded terminals
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
US7399661B2 (en) * 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
JP4057921B2 (ja) * 2003-01-07 2008-03-05 株式会社東芝 半導体装置およびそのアセンブリ方法
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US7064963B2 (en) * 2004-04-01 2006-06-20 Delphi Technologies, Inc. Multi-substrate circuit assembly
JP3999759B2 (ja) * 2004-04-02 2007-10-31 富士通株式会社 基板及び電子機器
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
KR100733253B1 (ko) * 2005-11-18 2007-06-27 삼성전기주식회사 고밀도 인쇄회로기판 및 그 제조방법
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
JP5070077B2 (ja) * 2008-02-08 2012-11-07 株式会社リコー Ｌｓｉを装備する電装基板，画像形成制御板および画像形成装置
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
JP2010212595A (ja) * 2009-03-12 2010-09-24 Murata Mfg Co Ltd パッケージ基板
US20100258342A1 (en) * 2009-04-08 2010-10-14 National Ict Australia Limited (Nicta) Bonded hermetic feed through for an active implantable medical device
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US9646882B2 (en) 2009-04-23 2017-05-09 Huilong Zhu High quality electrical contacts between integrated circuit chips
US9490212B2 (en) * 2009-04-23 2016-11-08 Huilong Zhu High quality electrical contacts between integrated circuit chips
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8419447B2 (en) 2009-08-31 2013-04-16 Hewlett-Packard Development Company, L.P. Surface-mount technology (SMT) device connector
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8502394B2 (en) * 2009-12-31 2013-08-06 Stmicroelectronics Pte Ltd. Multi-stacked semiconductor dice scale package structure and method of manufacturing same
US8466997B2 (en) * 2009-12-31 2013-06-18 Stmicroelectronics Pte Ltd. Fan-out wafer level package for an optical sensor and method of manufacture thereof
US8436255B2 (en) * 2009-12-31 2013-05-07 Stmicroelectronics Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US20110156240A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
JP5548060B2 (ja) * 2010-07-28 2014-07-16 株式会社東芝 半導体装置
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
TWI416679B (zh) * 2010-12-06 2013-11-21 Ind Tech Res Inst 半導體結構及其製造方法
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8779601B2 (en) 2011-11-02 2014-07-15 Stmicroelectronics Pte Ltd Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9627285B2 (en) * 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US11721657B2 (en) 2019-06-14 2023-08-08 Stmicroelectronics Pte Ltd Wafer level chip scale package having varying thicknesses
CN113056098B (zh) * 2021-02-10 2022-09-23 华为数字能源技术有限公司 电子元件封装体、电子元件组装结构及电子设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) * 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US4793814A (en) * 1986-07-21 1988-12-27 Rogers Corporation Electrical circuit board interconnect
US5036431A (en) * 1988-03-03 1991-07-30 Ibiden Co., Ltd. Package for surface mounted components
US4922376A (en) * 1989-04-10 1990-05-01 Unistructure, Inc. Spring grid array interconnection for active microelectronic elements
US4998885A (en) * 1989-10-27 1991-03-12 International Business Machines Corporation Elastomeric area array interposer
US5614766A (en) * 1991-09-30 1997-03-25 Rohm Co., Ltd. Semiconductor device with stacked alternate-facing chips
CA2089435C (en) * 1992-02-14 1997-12-09 Kenzi Kobayashi Semiconductor device
US5479319A (en) * 1992-12-30 1995-12-26 Interconnect Systems, Inc. Multi-level assemblies for interconnecting integrated circuits
US5806181A (en) * 1993-11-16 1998-09-15 Formfactor, Inc. Contact carriers (tiles) for populating larger substrates with spring contacts

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499196B1 (ko) * 1999-06-30 2005-07-01 요코가와 덴키 가부시키가이샤 Ｉｃ 소켓첨부 ｄｕｔ 보드
JP2001035960A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
JP2004214428A (ja) * 2003-01-06 2004-07-29 Hitachi Ltd 厚膜多層配線基板
WO2007132612A1 (ja) * 2006-05-17 2007-11-22 Murata Manufacturing Co., Ltd. 複合基板及びその製造方法
JPWO2007132612A1 (ja) * 2006-05-17 2009-09-24 株式会社村田製作所 複合基板及びその製造方法
JP4725817B2 (ja) * 2006-05-17 2011-07-13 株式会社村田製作所 複合基板の製造方法
JP2020107834A (ja) * 2018-12-28 2020-07-09 大日本印刷株式会社 電子ユニット
JP2020181842A (ja) * 2019-04-23 2020-11-05 京セラ株式会社 回路基板およびプローブカード

Also Published As

Publication number Publication date
US20010039724A1 (en) 2001-11-15
US6397459B2 (en) 2002-06-04
US5936843A (en) 1999-08-10

Similar Documents

Publication Publication Date Title
JPH11121897A (ja) 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造
US5638597A (en) Manufacturing flexible circuit board assemblies with common heat spreaders
EP0863548B1 (en) Mounting assembly of integrated circuit device and method for production thereof
US4750089A (en) Circuit board with a chip carrier and mounting structure connected to the chip carrier
US4890194A (en) A chip carrier and mounting structure connected to the chip carrier
KR960006982B1 (ko) 계단형 다층 상호 연결 장치
JP2005515611A (ja) インターポーザを有する高性能低コスト超小型回路パッケージ
JPH0767002B2 (ja) 回路パッケージ構造
US5892657A (en) Electronic-circuit assembly and its manufacturing method
US6034437A (en) Semiconductor device having a matrix of bonding pads
JPH05102382A (ja) Ｉ／ｏピンの修理構造および修理方法
JP3093960B2 (ja) 半導体回路素子搭載基板フレームの製造方法
JP2000022039A (ja) 半導体装置及びその製造方法
JP3930222B2 (ja) 半導体装置の製造方法
JPH0258793B2 (ja)
JP4046854B2 (ja) ピン付きプリント配線板の製造方法
JPH10242335A (ja) 半導体装置
JP2001077518A (ja) 電子部品実装プリント基板および電子部品取り外し方法
JP2837521B2 (ja) 半導体集積回路装置およびその配線変更方法
JP3172267B2 (ja) 大規模配線基板及びその製造方法
KR100733245B1 (ko) 내장된 칩 부품을 갖는 인쇄회로기판 및 그 제조방법
JPS58134450A (ja) 半導体装置およびその製造方法
Wessely Packaging system for high performance computer
JP3404275B2 (ja) 複数基板からなるモジュール及びその製造方法
JP3510475B2 (ja) 変換モジュール

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040304

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040330