JPH1013003A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1013003A JPH1013003A JP18422496A JP18422496A JPH1013003A JP H1013003 A JPH1013003 A JP H1013003A JP 18422496 A JP18422496 A JP 18422496A JP 18422496 A JP18422496 A JP 18422496A JP H1013003 A JPH1013003 A JP H1013003A
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- connection
- connection pad
- semiconductor chip
- internal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半導体チップのバンプと回路基板の接続パッ
ドとの間の接続信頼性を良くする。 【解決手段】 右側の接続パッド５ａの下側には弾性変
形可能なエポキシ樹脂からなる上側絶縁膜４を介して上
側内部配線パターン３の一部が配置され、左側の接続パ
ッド５ｂの下側には上側絶縁膜４を介してダミー上側内
部配線パターン３ａが配置されている。これにより、両
接続パッド５ａ、５ｂ下の上側絶縁膜４の膜厚は同じと
なる。このため、半導体チップ１１を異方性導電接着剤
１４を介して回路基板１上に加熱加圧を伴って実装する
とき、両接続パッド５ａ、５ｂ下の上側絶縁膜４が同等
に圧縮されることになる。この結果、右側の金バンプ１
３ａとその下の接続パッド５ａとの間の接続信頼性と左
側の金バンプ１３ｂとその下の接続パッド５ｂとの間の
接続信頼性とを同等とすることができる。
ドとの間の接続信頼性を良くする。 【解決手段】 右側の接続パッド５ａの下側には弾性変
形可能なエポキシ樹脂からなる上側絶縁膜４を介して上
側内部配線パターン３の一部が配置され、左側の接続パ
ッド５ｂの下側には上側絶縁膜４を介してダミー上側内
部配線パターン３ａが配置されている。これにより、両
接続パッド５ａ、５ｂ下の上側絶縁膜４の膜厚は同じと
なる。このため、半導体チップ１１を異方性導電接着剤
１４を介して回路基板１上に加熱加圧を伴って実装する
とき、両接続パッド５ａ、５ｂ下の上側絶縁膜４が同等
に圧縮されることになる。この結果、右側の金バンプ１
３ａとその下の接続パッド５ａとの間の接続信頼性と左
側の金バンプ１３ｂとその下の接続パッド５ｂとの間の
接続信頼性とを同等とすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、半導体チップを回路基板上に実装してなる半
導体装置に関する。
し、特に、半導体チップを回路基板上に実装してなる半
導体装置に関する。
【０００２】
【従来の技術】例えばＭＣＭ(multi chip module)と呼
ばれる半導体チップの実装技術では、１つの回路基板上
に複数の半導体チップを直接搭載している。この場合、
回路基板としては、多層配線構造のものを用いる場合が
多い。図５は従来のこのような半導体装置の一部を示し
たものである。回路基板１は、ガラスエポキシ等からな
るハード基板２の上面に上側内部配線パターン３が形成
され、その上面全体にエポキシ樹脂からなる上側絶縁膜
４が形成され、その上面に複数の接続パッド５を含む表
面配線パターン６が形成され、ハード基板２の下面に下
側内部配線パターン７が形成され、その下面全体にエポ
キシ樹脂からなる下側絶縁膜８が形成され、その下面に
裏面配線パターン９が形成された構造となっている。こ
の場合、図示していないが、表面配線パターン６と上側
内部配線パターン３とは上側絶縁膜４内に形成されたコ
ンタクトホール導通部を介して接続され、上側内部配線
パターン３と下側内部配線パターン７とはハード基板２
内に形成されたスルーホール導通部を介して接続され、
下側内部配線パターン７と裏面配線パターン９とは下側
絶縁膜８内に形成されたコンタクトホール導通部を介し
て接続されている。
ばれる半導体チップの実装技術では、１つの回路基板上
に複数の半導体チップを直接搭載している。この場合、
回路基板としては、多層配線構造のものを用いる場合が
多い。図５は従来のこのような半導体装置の一部を示し
たものである。回路基板１は、ガラスエポキシ等からな
るハード基板２の上面に上側内部配線パターン３が形成
され、その上面全体にエポキシ樹脂からなる上側絶縁膜
４が形成され、その上面に複数の接続パッド５を含む表
面配線パターン６が形成され、ハード基板２の下面に下
側内部配線パターン７が形成され、その下面全体にエポ
キシ樹脂からなる下側絶縁膜８が形成され、その下面に
裏面配線パターン９が形成された構造となっている。こ
の場合、図示していないが、表面配線パターン６と上側
内部配線パターン３とは上側絶縁膜４内に形成されたコ
ンタクトホール導通部を介して接続され、上側内部配線
パターン３と下側内部配線パターン７とはハード基板２
内に形成されたスルーホール導通部を介して接続され、
下側内部配線パターン７と裏面配線パターン９とは下側
絶縁膜８内に形成されたコンタクトホール導通部を介し
て接続されている。
【０００３】一方、半導体チップ１１は、チップ本体１
２の下面周辺部に複数の金バンプ１３が形成された構造
となっている。この半導体チップ１１は回路基板１上に
異方性導電接着剤１４を介して実装されている。異方性
導電接着剤１４は、表面に金属被膜が施された樹脂粒子
等からなる導電性粒子１５を絶縁製接着剤１６中に混入
したものからなっている。そして、回路基板１上に異方
性導電接着剤１４を介して半導体チップ１１を位置合わ
せして載置した後、加熱加圧すると、金バンプ１３が接
続パッド５に適宜に弾性変形した導電性粒子１５を介し
て接続されるとともに、半導体チップ１１が回路基板１
に接着剤１６を介して接着される。かくして、半導体チ
ップ１１は回路基板１上に実装されている。
２の下面周辺部に複数の金バンプ１３が形成された構造
となっている。この半導体チップ１１は回路基板１上に
異方性導電接着剤１４を介して実装されている。異方性
導電接着剤１４は、表面に金属被膜が施された樹脂粒子
等からなる導電性粒子１５を絶縁製接着剤１６中に混入
したものからなっている。そして、回路基板１上に異方
性導電接着剤１４を介して半導体チップ１１を位置合わ
せして載置した後、加熱加圧すると、金バンプ１３が接
続パッド５に適宜に弾性変形した導電性粒子１５を介し
て接続されるとともに、半導体チップ１１が回路基板１
に接着剤１６を介して接着される。かくして、半導体チ
ップ１１は回路基板１上に実装されている。
【０００４】ところで、一例として、半導体チップ１１
の下面が図６に示すようになっているとする、すなわ
ち、半導体チップ１１のチップ本体１２が平面長方形状
であって、その下面の長手方向両端部に４つずつの金バ
ンプ１３が配置されているとする。すると、回路基板１
の接続パッド５は、半導体チップ１１の金バンプ１３に
対応して配置される関係から、図７に示すように配置さ
れている。すなわち、図７において点線で囲まれた長方
形状の領域は半導体チップ搭載エリアを示すが、この半
導体チップ搭載エリア内の長手方向両端部に４つずつの
接続パッド５が配置されている。しかるに、回路基板１
の上側内部配線パターン３は、直接的には半導体チップ
１１の金バンプ１３の配置と無関係であるので、例えば
図８に示すように配置されているとする。すなわち、図
８において点線で囲まれた長方形状の領域は半導体チッ
プ搭載エリアに対応する領域を示すが、この領域内の右
端部であって図７の右側のすべての接続パッド５に対応
する位置に上側内部配線パターン３の各一部が配置さ
れ、同領域内の左端部であって図７の左側の所定の２つ
の接続パッド５に対応する位置にのみ上側内部配線パタ
ーン３の各一部が配置されているとする。すると、この
半導体装置の図８のＸ−Ｘ線に沿う部分に対応する断面
図は図５に示すようになる。この場合、右側の接続パッ
ド５ａの下側には上側内部配線パターン３の一部が配置
されているが、左側の接続パッド５ｂの下側には上側内
部配線パターン３が配置されていないことになる。
の下面が図６に示すようになっているとする、すなわ
ち、半導体チップ１１のチップ本体１２が平面長方形状
であって、その下面の長手方向両端部に４つずつの金バ
ンプ１３が配置されているとする。すると、回路基板１
の接続パッド５は、半導体チップ１１の金バンプ１３に
対応して配置される関係から、図７に示すように配置さ
れている。すなわち、図７において点線で囲まれた長方
形状の領域は半導体チップ搭載エリアを示すが、この半
導体チップ搭載エリア内の長手方向両端部に４つずつの
接続パッド５が配置されている。しかるに、回路基板１
の上側内部配線パターン３は、直接的には半導体チップ
１１の金バンプ１３の配置と無関係であるので、例えば
図８に示すように配置されているとする。すなわち、図
８において点線で囲まれた長方形状の領域は半導体チッ
プ搭載エリアに対応する領域を示すが、この領域内の右
端部であって図７の右側のすべての接続パッド５に対応
する位置に上側内部配線パターン３の各一部が配置さ
れ、同領域内の左端部であって図７の左側の所定の２つ
の接続パッド５に対応する位置にのみ上側内部配線パタ
ーン３の各一部が配置されているとする。すると、この
半導体装置の図８のＸ−Ｘ線に沿う部分に対応する断面
図は図５に示すようになる。この場合、右側の接続パッ
ド５ａの下側には上側内部配線パターン３の一部が配置
されているが、左側の接続パッド５ｂの下側には上側内
部配線パターン３が配置されていないことになる。
【０００５】ところで、回路基板１のエポキシ樹脂から
なる上側絶縁膜４は、弾性変形可能であるので、加圧さ
れると、圧縮されて薄くなる。このため、回路基板１上
に異方性導電接着剤１４を介して半導体チップ１１を位
置合わせして載置した後、加熱加圧する際に、接続パッ
ド５ａ、５ｂ下の上側絶縁膜４が適宜に圧縮されて薄く
なる。しかるに、図５に示すように、右側の接続パッド
５ａの下側に上側内部配線パターン３の一部が配置され
ているが、左側の接続パッド５ｂの下側に上側内部配線
パターン３が配置されていない場合には、左側の接続パ
ッド５ｂ下の上側絶縁膜４の膜厚は右側の接続パッド５
ａ下の上側絶縁膜４の膜厚よりも上側内部配線パターン
３の厚さの分だけ厚くなっている。すると、左側の接続
パッド５ｂ下の上側絶縁膜４の圧縮量は右側の接続パッ
ド５ａ下の上側絶縁膜４の圧縮量よりも大きくなる。換
言すれば、上側絶縁膜４はその圧縮量に応じて加圧力を
吸収することになるので、左側の接続パッド５ｂ下の上
側絶縁膜４の加圧力吸収は右側の接続パッド５ａ下の上
側絶縁膜４の加圧力吸収よりも大きくなる。この結果、
右側の金バンプ１３ａとその下の接続パッド５ａとの間
に加わる圧力が所期値であるとすると、左側の金バンプ
１３ｂとその下の接続パッド５ｂとの間に加わる圧力が
所期値よりも小さくなる。
なる上側絶縁膜４は、弾性変形可能であるので、加圧さ
れると、圧縮されて薄くなる。このため、回路基板１上
に異方性導電接着剤１４を介して半導体チップ１１を位
置合わせして載置した後、加熱加圧する際に、接続パッ
ド５ａ、５ｂ下の上側絶縁膜４が適宜に圧縮されて薄く
なる。しかるに、図５に示すように、右側の接続パッド
５ａの下側に上側内部配線パターン３の一部が配置され
ているが、左側の接続パッド５ｂの下側に上側内部配線
パターン３が配置されていない場合には、左側の接続パ
ッド５ｂ下の上側絶縁膜４の膜厚は右側の接続パッド５
ａ下の上側絶縁膜４の膜厚よりも上側内部配線パターン
３の厚さの分だけ厚くなっている。すると、左側の接続
パッド５ｂ下の上側絶縁膜４の圧縮量は右側の接続パッ
ド５ａ下の上側絶縁膜４の圧縮量よりも大きくなる。換
言すれば、上側絶縁膜４はその圧縮量に応じて加圧力を
吸収することになるので、左側の接続パッド５ｂ下の上
側絶縁膜４の加圧力吸収は右側の接続パッド５ａ下の上
側絶縁膜４の加圧力吸収よりも大きくなる。この結果、
右側の金バンプ１３ａとその下の接続パッド５ａとの間
に加わる圧力が所期値であるとすると、左側の金バンプ
１３ｂとその下の接続パッド５ｂとの間に加わる圧力が
所期値よりも小さくなる。
【０００６】
【発明が解決しようとする課題】このように、右側の金
バンプ１３ａとその下の接続パッド５ａとの間に加わる
圧力が所期値であっても、左側の金バンプ１３ｂとその
下の接続パッド５ｂとの間に加わる圧力が所期値よりも
小さくなることがある。すると、右側の金バンプ１３ａ
とその下の接続パッド５ａとの間に介在された導電性粒
子１５は、所期値の圧力を受けて所期の通り弾性変形す
ることより、対応する金バンプ１３ａと接続パッド５ａ
に面接触することになる。しかしながら、左側の金バン
プ１３ｂとその下の接続パッド５ｂとの間に介在された
導電性粒子１５は、所期値よりも小さい圧力を受けるの
で、所期の通り弾性変形せず、対応する金バンプ１３ｂ
と接続パッド５ｂに点接触することになる。この結果、
全体的に見て、金バンプ１３と接続パッド５との間の接
続信頼性が良いとはいえないという問題があった。この
発明の課題は、半導体チップのバンプと回路基板の接続
パッドとの間の接続信頼性を良くすることである。
バンプ１３ａとその下の接続パッド５ａとの間に加わる
圧力が所期値であっても、左側の金バンプ１３ｂとその
下の接続パッド５ｂとの間に加わる圧力が所期値よりも
小さくなることがある。すると、右側の金バンプ１３ａ
とその下の接続パッド５ａとの間に介在された導電性粒
子１５は、所期値の圧力を受けて所期の通り弾性変形す
ることより、対応する金バンプ１３ａと接続パッド５ａ
に面接触することになる。しかしながら、左側の金バン
プ１３ｂとその下の接続パッド５ｂとの間に介在された
導電性粒子１５は、所期値よりも小さい圧力を受けるの
で、所期の通り弾性変形せず、対応する金バンプ１３ｂ
と接続パッド５ｂに点接触することになる。この結果、
全体的に見て、金バンプ１３と接続パッド５との間の接
続信頼性が良いとはいえないという問題があった。この
発明の課題は、半導体チップのバンプと回路基板の接続
パッドとの間の接続信頼性を良くすることである。
【０００７】
【課題を解決するための手段】この発明は、基板の上面
及びこの基板の上面に形成された内部配線パターンの上
面に形成された絶縁膜の表面に複数の接続パッドを含む
表面配線パターンが形成されてなる回路基板の前記複数
の接続パッドに半導体チップの複数のバンプを接続して
なる半導体装置において、前記複数の接続パッドのすべ
ての下側に前記内部配線パターンの一部を位置させたも
のである。
及びこの基板の上面に形成された内部配線パターンの上
面に形成された絶縁膜の表面に複数の接続パッドを含む
表面配線パターンが形成されてなる回路基板の前記複数
の接続パッドに半導体チップの複数のバンプを接続して
なる半導体装置において、前記複数の接続パッドのすべ
ての下側に前記内部配線パターンの一部を位置させたも
のである。
【０００８】この発明によれば、複数の接続パッドのす
べての下側に内部配線パターンの一部を位置させている
ので、すべての接続パッド下の絶縁膜の膜厚が同じとな
り、このため半導体チップを回路基板上に加圧を伴って
実装するとき、すべての接続パッド下の絶縁膜が同等に
圧縮されることとなり、この結果半導体チップのバンプ
と回路基板の接続パッドとの間の接続信頼性を良くする
ことができる。
べての下側に内部配線パターンの一部を位置させている
ので、すべての接続パッド下の絶縁膜の膜厚が同じとな
り、このため半導体チップを回路基板上に加圧を伴って
実装するとき、すべての接続パッド下の絶縁膜が同等に
圧縮されることとなり、この結果半導体チップのバンプ
と回路基板の接続パッドとの間の接続信頼性を良くする
ことができる。
【０００９】
【発明の実施の形態】図１はこの発明の一実施形態にお
ける半導体装置の要部を示したものである。この図にお
いて、図５と同一部分には同一の符号を付し、その説明
を適宜省略する。この実施形態における半導体チップ１
１の下面は、図２に示すように、図６に示す従来の場合
と同じとなっている。回路基板１の表面は、図３に示す
ように、図７に示す従来の場合と同じとなっている。ハ
ード基板２の上面は、図４に示すように、図８に示す従
来の場合と若干異なっている。すなわち、図４において
点線で囲まれた長方形状の領域は半導体チップ搭載エリ
アに対応する領域を示すが、この領域内の右端部であっ
て図３の右側のすべての接続パッド５に対応する位置に
上側内部配線パターン３の各一部が配置され、同領域内
の左端部であって図３の左側の所定の２つの接続パッド
５に対応する位置にのみ上側内部配線パターン３の各一
部が配置され、同領域内の左端部であって図３の左側の
残りの２つの接続パッド５に対応する位置にのみダミー
上側内部配線パターン３ａが配置されている。このた
め、この半導体装置の図４のＹ−Ｙ線に沿う部分に対応
する断面図は図１に示すようになる。すなわち、右側の
接続パッド５ａの下側には上側内部配線パターン３の一
部が配置され、左側の接続パッド５ｂの下側にはダミー
上側内部配線パターン３ａが配置されている。
ける半導体装置の要部を示したものである。この図にお
いて、図５と同一部分には同一の符号を付し、その説明
を適宜省略する。この実施形態における半導体チップ１
１の下面は、図２に示すように、図６に示す従来の場合
と同じとなっている。回路基板１の表面は、図３に示す
ように、図７に示す従来の場合と同じとなっている。ハ
ード基板２の上面は、図４に示すように、図８に示す従
来の場合と若干異なっている。すなわち、図４において
点線で囲まれた長方形状の領域は半導体チップ搭載エリ
アに対応する領域を示すが、この領域内の右端部であっ
て図３の右側のすべての接続パッド５に対応する位置に
上側内部配線パターン３の各一部が配置され、同領域内
の左端部であって図３の左側の所定の２つの接続パッド
５に対応する位置にのみ上側内部配線パターン３の各一
部が配置され、同領域内の左端部であって図３の左側の
残りの２つの接続パッド５に対応する位置にのみダミー
上側内部配線パターン３ａが配置されている。このた
め、この半導体装置の図４のＹ−Ｙ線に沿う部分に対応
する断面図は図１に示すようになる。すなわち、右側の
接続パッド５ａの下側には上側内部配線パターン３の一
部が配置され、左側の接続パッド５ｂの下側にはダミー
上側内部配線パターン３ａが配置されている。
【００１０】このように、この半導体装置では、右側の
接続パッド５ａの下側に上側内部配線パターン３の一部
を配置し、左側の接続パッド５ｂの下側にダミー上側内
部配線パターン３ａを配置しているので、すべての接続
パッド５ａ、５ｂ下の上側絶縁膜４の膜厚が同じとな
る。このため、半導体チップ１１を異方性導電接着剤１
４を介して回路基板１上に加熱加圧を伴って実装すると
き、すべての接続パッド５ａ、５ｂ下の上側絶縁膜４が
同等に圧縮されることになる。この結果、右側の金バン
プ１３ａとその下の接続パッド５ａとの間の接続信頼性
と左側の金バンプ１３ｂとその下の接続パッド５ｂとの
間の接続信頼性とを同等とすることができる。したがっ
て、半導体チップ１１のバンプ１３と回路基板１の接続
パッド５との間の接続信頼性を良くすることができる。
接続パッド５ａの下側に上側内部配線パターン３の一部
を配置し、左側の接続パッド５ｂの下側にダミー上側内
部配線パターン３ａを配置しているので、すべての接続
パッド５ａ、５ｂ下の上側絶縁膜４の膜厚が同じとな
る。このため、半導体チップ１１を異方性導電接着剤１
４を介して回路基板１上に加熱加圧を伴って実装すると
き、すべての接続パッド５ａ、５ｂ下の上側絶縁膜４が
同等に圧縮されることになる。この結果、右側の金バン
プ１３ａとその下の接続パッド５ａとの間の接続信頼性
と左側の金バンプ１３ｂとその下の接続パッド５ｂとの
間の接続信頼性とを同等とすることができる。したがっ
て、半導体チップ１１のバンプ１３と回路基板１の接続
パッド５との間の接続信頼性を良くすることができる。
【００１１】ここで、具体的な寸法の一例について説明
する。ダミー上側内部配線パターン３ａを含む上側内部
配線パターン３及び下側内部配線パターン７は銅箔をエ
ッチングしたものからなり、その厚さは１５〜２０μｍ
程度となっている。接続パッド５を含む表面配線パター
ン６及び裏面配線パターン９は銅箔をエッチングしたも
のからなり、その厚さは１５〜４０μｍ程度となってい
る。上側絶縁膜４及び下側絶縁膜８はエポキシ樹脂を印
刷または塗布したものからなり、その厚さはダミー上側
内部配線パターン３ａを含む上側内部配線パターン３及
び下側内部配線パターン７が無いところで４０〜５０μ
ｍ程度となっている。
する。ダミー上側内部配線パターン３ａを含む上側内部
配線パターン３及び下側内部配線パターン７は銅箔をエ
ッチングしたものからなり、その厚さは１５〜２０μｍ
程度となっている。接続パッド５を含む表面配線パター
ン６及び裏面配線パターン９は銅箔をエッチングしたも
のからなり、その厚さは１５〜４０μｍ程度となってい
る。上側絶縁膜４及び下側絶縁膜８はエポキシ樹脂を印
刷または塗布したものからなり、その厚さはダミー上側
内部配線パターン３ａを含む上側内部配線パターン３及
び下側内部配線パターン７が無いところで４０〜５０μ
ｍ程度となっている。
【００１２】なお、上記実施形態では異方性導電接着剤
１４を用いた場合について説明したが、これに限定され
るものではない。例えば、図示していないが、接続パッ
ド５の表面にすずメッキ層を形成し、これに金バンプ１
３を共晶接合するようにしてもよい。また、接続パッド
５の表面に金メッキ層を形成し、これに金バンプ１３を
金属拡散接合するようにしてもよい。さらに、半導体チ
ップのバンプの材料は金に限らず、銅やニッケル等であ
ってもよい。
１４を用いた場合について説明したが、これに限定され
るものではない。例えば、図示していないが、接続パッ
ド５の表面にすずメッキ層を形成し、これに金バンプ１
３を共晶接合するようにしてもよい。また、接続パッド
５の表面に金メッキ層を形成し、これに金バンプ１３を
金属拡散接合するようにしてもよい。さらに、半導体チ
ップのバンプの材料は金に限らず、銅やニッケル等であ
ってもよい。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、内部配線パターンの各一部を複数の接続パッドのす
べての下側に位置させているので、すべての接続パッド
下の絶縁膜の膜厚が同じとなり、このため半導体チップ
を回路基板上に加圧を伴って実装するとき、すべての接
続パッド下の絶縁膜が同等に圧縮されることとなり、こ
の結果半導体チップのバンプと回路基板の接続パッドと
の間の接続信頼性を良くすることができる。
ば、内部配線パターンの各一部を複数の接続パッドのす
べての下側に位置させているので、すべての接続パッド
下の絶縁膜の膜厚が同じとなり、このため半導体チップ
を回路基板上に加圧を伴って実装するとき、すべての接
続パッド下の絶縁膜が同等に圧縮されることとなり、こ
の結果半導体チップのバンプと回路基板の接続パッドと
の間の接続信頼性を良くすることができる。
【図１】この発明の一実施形態における半導体装置の要
部の断面図。
部の断面図。
【図２】図１に示す半導体チップの底面図。
【図３】図１に示す回路基板の平面図。
【図４】図１に示すハード基板の平面図。
【図５】従来の半導体装置の一部の断面図。
【図６】図５に示す半導体チップの底面図。
【図７】図５に示す回路基板の平面図。
【図８】図５に示すハード基板の平面図。
１ 回路基板 ２ ハード基板 ３ 上側内部配線パターン ３ａ ダミー上側内部配線パターン ４ 上側絶縁膜 ５ 接続パッド １１ 半導体チップ １３ 金バンプ １４ 異方性導電接着剤
Claims (5)
- 【請求項１】 基板の上面及びこの基板の上面に形成さ
れた内部配線パターンの上面に形成された絶縁膜の表面
に複数の接続パッドを含む表面配線パターンが形成され
てなる回路基板の前記複数の接続パッドに半導体チップ
の複数のバンプを接続してなる半導体装置において、前
記複数の接続パッドのすべての下側に前記内部配線パタ
ーンの一部を位置させたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の発明において、前記接続
パッドの下側に位置する前記内部配線パターンの一部は
ダミー内部配線パターンからなることを特徴とする半導
体装置。 - 【請求項３】 請求項１または２記載の発明において、
前記絶縁膜はエポキシ樹脂からなることを特徴とする半
導体装置。 - 【請求項４】 請求項１〜３のいずれかに記載の発明に
おいて、前記バンプは金バンプからなることを特徴とす
る半導体装置。 - 【請求項５】 請求項１〜４のいずれかに記載の発明に
おいて、前記バンプと前記接続パッドとの接続は、前記
半導体チップと前記回路基板との間に介在された異方性
導電接着剤の導電性粒子を介しての接続であることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18422496A JPH1013003A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18422496A JPH1013003A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013003A true JPH1013003A (ja) | 1998-01-16 |
Family
ID=16149550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18422496A Pending JPH1013003A (ja) | 1996-06-26 | 1996-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013003A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0954020A2 (en) * | 1998-04-21 | 1999-11-03 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding lands |
| US6717069B2 (en) | 2000-03-30 | 2004-04-06 | Shinko Electric Industries Co., Ltd. | Surface-mounting substrate and structure comprising substrate and part mounted on the substrate |
| US6781662B1 (en) | 1998-04-09 | 2004-08-24 | Seiko Epson Corporation | Compression-bond connection substrate, liquid crystal device, and electronic equipment |
| US6815619B2 (en) | 2000-01-25 | 2004-11-09 | Nec Electronics Corporation | Circuit board |
| WO2008065774A1 (en) * | 2006-11-29 | 2008-06-05 | Sharp Kabushiki Kaisha | Wiring board and display unit |
| US9030001B2 (en) | 2010-07-27 | 2015-05-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
| US9496236B2 (en) | 2010-12-10 | 2016-11-15 | Tessera, Inc. | Interconnect structure |
| US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| US10535626B2 (en) | 2015-07-10 | 2020-01-14 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| WO2023021770A1 (ja) * | 2021-08-17 | 2023-02-23 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び電子機器 |
| US11973056B2 (en) | 2016-10-27 | 2024-04-30 | Adeia Semiconductor Technologies Llc | Methods for low temperature bonding using nanoparticles |
-
1996
- 1996-06-26 JP JP18422496A patent/JPH1013003A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781662B1 (en) | 1998-04-09 | 2004-08-24 | Seiko Epson Corporation | Compression-bond connection substrate, liquid crystal device, and electronic equipment |
| EP0954020A2 (en) * | 1998-04-21 | 1999-11-03 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding lands |
| EP0954020A3 (en) * | 1998-04-21 | 2000-12-27 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding lands |
| US6291775B1 (en) * | 1998-04-21 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding land waving prevention pattern |
| US6815619B2 (en) | 2000-01-25 | 2004-11-09 | Nec Electronics Corporation | Circuit board |
| US7253363B2 (en) | 2000-01-25 | 2007-08-07 | Nec Electronics Corporation | Circuit board |
| US6717069B2 (en) | 2000-03-30 | 2004-04-06 | Shinko Electric Industries Co., Ltd. | Surface-mounting substrate and structure comprising substrate and part mounted on the substrate |
| KR100758963B1 (ko) * | 2000-03-30 | 2007-09-17 | 신꼬오덴기 고교 가부시키가이샤 | 표면 탑재용 기판 및 이를 포함하는 구조물 |
| WO2008065774A1 (en) * | 2006-11-29 | 2008-06-05 | Sharp Kabushiki Kaisha | Wiring board and display unit |
| US9397063B2 (en) | 2010-07-27 | 2016-07-19 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
| US9030001B2 (en) | 2010-07-27 | 2015-05-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
| US9496236B2 (en) | 2010-12-10 | 2016-11-15 | Tessera, Inc. | Interconnect structure |
| US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| US9818713B2 (en) | 2015-07-10 | 2017-11-14 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| US10535626B2 (en) | 2015-07-10 | 2020-01-14 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| US10892246B2 (en) | 2015-07-10 | 2021-01-12 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| US11710718B2 (en) | 2015-07-10 | 2023-07-25 | Adeia Semiconductor Technologies Llc | Structures and methods for low temperature bonding using nanoparticles |
| US11973056B2 (en) | 2016-10-27 | 2024-04-30 | Adeia Semiconductor Technologies Llc | Methods for low temperature bonding using nanoparticles |
| US12027487B2 (en) | 2016-10-27 | 2024-07-02 | Adeia Semiconductor Technologies Llc | Structures for low temperature bonding using nanoparticles |
| WO2023021770A1 (ja) * | 2021-08-17 | 2023-02-23 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5627405A (en) | Integrated circuit assembly incorporating an anisotropic elecctrically conductive layer | |
| EP0786808B1 (en) | Printed circuit board or semiconductor device comprising anisotropic conductive sheets | |
| US6140707A (en) | Laminated integrated circuit package | |
| JP3822040B2 (ja) | 電子装置及びその製造方法 | |
| US20010052647A1 (en) | Laminated integrated circuit package | |
| US5724230A (en) | Flexible laminate module including spacers embedded in an adhesive | |
| JP3502776B2 (ja) | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 | |
| US6081038A (en) | Semiconductor chip package structure | |
| WO2001026155A1 (fr) | Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique | |
| US6720644B2 (en) | Semiconductor device using interposer substrate and manufacturing method therefor | |
| US6846699B2 (en) | Semiconductor device and method of manufacture thereof, circuit board, and electronic instrument | |
| US6521483B1 (en) | Semiconductor device, method of manufacture thereof, circuit board, and electronic device | |
| US6420787B1 (en) | Semiconductor device and process of producing same | |
| KR100659447B1 (ko) | 반도체 칩, 반도체 장치, 반도체 장치의 제조 방법 및전자기기 | |
| US6034437A (en) | Semiconductor device having a matrix of bonding pads | |
| JPH1013003A (ja) | 半導体装置 | |
| WO2000019516A1 (en) | Semiconductor device, connection method for semiconductor chip, circuit board and electronic apparatus | |
| JP3165959B2 (ja) | 半導体チップの実装構造および半導体装置 | |
| JPS6253000A (ja) | 半導体の実装構造 | |
| US7661964B2 (en) | Connecting parts and multilayer wiring board | |
| JP3897278B2 (ja) | フレキシブル配線基板の製造方法 | |
| JP3549316B2 (ja) | 配線基板 | |
| JP3519924B2 (ja) | 半導体装置の構造及びその製造方法 | |
| JP2002289735A (ja) | 半導体装置 | |
| JP2001203237A (ja) | 半導体装置 |