WO2023021770A1 - 半導体装置及び電子機器 - Google Patents

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WO2023021770A1
WO2023021770A1 PCT/JP2022/012973 JP2022012973W WO2023021770A1 WO 2023021770 A1 WO2023021770 A1 WO 2023021770A1 JP 2022012973 W JP2022012973 W JP 2022012973W WO 2023021770 A1 WO2023021770 A1 WO 2023021770A1
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一裕 田村
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body

Definitions

  • the present disclosure relates to semiconductor devices and electronic equipment.
  • Patent Document 1 As a semiconductor device, for example, as shown in Patent Document 1, there is known a semiconductor device having a structure in which another chip is directly arranged on a substrate constituting the semiconductor chip. Another chip is, for example, a chip on which a driving IC for driving a semiconductor element is mounted.
  • the other chip When another chip is placed on the substrate that constitutes the semiconductor chip, the other chip is electrically connected to the semiconductor chip by a method such as crimping the other chip onto the semiconductor chip.
  • a method such as crimping the other chip onto the semiconductor chip.
  • Variation in the pressing force is likely to occur when there is variation in the thickness of substrates constituting different chips. Therefore, even if there is variation in the thickness of substrates constituting different chips, there is a demand for suppressing electrical connection failures between a semiconductor chip and another chip.
  • the present disclosure has been made in view of the above points, and when another chip is crimped on top of a semiconductor chip, even if the other chip has variations in thickness, the difference between the other chip and the semiconductor chip can be improved.
  • An object is to provide a semiconductor device and an electronic device in which connection failure between chips can be suppressed.
  • the present disclosure provides, for example, (1) a first chip having an insulating layer and a plurality of wiring layers having wiring formed inside the insulating layer; at least one second chip mounted on the first chip and having a plurality of conductive portions; the first chip has a plurality of pad layers, A connection structure is formed to electrically connect the pad layer and the conductive portion, The plurality of pad layers are formed on at least a plurality of different wiring layers, It is a semiconductor device.
  • the present disclosure may be an electronic device using the semiconductor element described in (1) above.
  • FIG. 1 is a plan view showing a schematic configuration of an example of a semiconductor device according to a first embodiment
  • FIG. FIG. 2 is a cross-sectional view schematically showing the state of the vertical cross section taken along line AA of FIG. 3A is a bottom view schematically showing a second chip in one example of the semiconductor device according to the first embodiment
  • FIG. 3B is a cross-sectional view schematically showing a second chip in one example of the semiconductor device according to the first embodiment
  • FIG. 4A to 4D are cross-sectional views for explaining the method of manufacturing the semiconductor device according to the first embodiment
  • 5A and 5B are cross-sectional views for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view for explaining the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view schematically showing the schematic configuration of one example of the semiconductor device according to the first embodiment.
  • 8A and 8B are cross-sectional views for explaining an example of the semiconductor device according to the first embodiment.
  • FIG. 9 is a cross-sectional view for explaining an example of the semiconductor device according to Modification 1 of the first embodiment.
  • FIG. 10 is a cross-sectional view for explaining an example of the semiconductor device according to Modification 2 of the first embodiment.
  • 11A and 11B are plan views for explaining an example of the semiconductor device according to the second embodiment.
  • FIG. 12 is a plan view for explaining an example of the semiconductor device according to the third embodiment
  • 13A is a bottom view schematically showing a second chip in one example of the semiconductor device according to the third embodiment
  • FIG. 13B is a cross-sectional view schematically showing a second chip in one example of the semiconductor device according to the third embodiment
  • FIG. 14 is a cross-sectional view for explaining an example of the semiconductor device according to the fourth embodiment.
  • FIG. 15 is a diagram for explaining an example of the second chip polishing process.
  • 16A and 16B are diagrams for explaining an example of an electronic device using a semiconductor device.
  • FIG. 17 is a diagram for explaining an example of an electronic device using a semiconductor device.
  • FIG. 18 is a diagram for explaining an example of an electronic device using a semiconductor device.
  • the Z-axis direction is the vertical direction (the upper side is +Z direction, the lower side is -Z direction), and the X-axis direction is the front-back direction (front side is +X direction, rear side is -X direction).
  • the Y-axis direction is the left-right direction (the right side is the +Y direction, and the left side is the -Y direction). This is the same for FIGS. 4 to 15 as well.
  • the relative size ratios of the sizes and thicknesses of each layer shown in FIG. The directions and size ratios of these directions are the same for each of FIGS. 2 to 15 .
  • the semiconductor device is not particularly limited, and can be exemplified by a semiconductor display device equipped with a light-emitting element.
  • the light-emitting element used in the semiconductor display device is not particularly limited, and examples thereof include OLED (Organic Light Emitting Diode) (organic EL light-emitting element) and LED (Light Emitting Diode) (semiconductor light-emitting element).
  • OLED Organic Light Emitting Diode
  • LED Light Emitting Diode
  • micro LEDs and micro LEDs may be employed as light emitting elements.
  • the semiconductor device is used as a display device, in particular, the case where the semiconductor device is a display device using OLED as a light emitting element will be described as an example. .
  • the semiconductor device 1 according to the first embodiment has a first chip 10 and a second chip 20, as shown in FIGS. 1 and 2 are a plan view and a cross-sectional view, respectively, for explaining an example of the semiconductor device 1 according to the first embodiment.
  • the semiconductor device 1 includes a display area 100A and an outer area 100B on the display surface D side.
  • the display area 100A is defined as an area in which a display section, which will be described later, is arranged, and a display area 100C for emitting light generated from the display section 11 to the outside is defined in the entire area or inside the display area 100A.
  • the display area 100A is formed as a rectangular area on the first chip 10 in plan view of the semiconductor device 1, and the display area 100C is an area surrounded by broken lines.
  • the area outside the display section area 100A on the first chip is an outer area 100B.
  • the display section area 100A and the outer area 100B are in contact with each other.
  • the display surface D indicates a surface from which light emitted from the light-emitting elements in the semiconductor device 1 is extracted to the outside.
  • the surface of the semiconductor device 1 facing the display surface D side (+Z direction side) is defined as the first surface (upper surface), and the surface that is the back side of the semiconductor device 1 ( ⁇ Z direction side). surface) is the second surface (lower surface).
  • the first chip 10 is a semiconductor chip.
  • the semiconductor chip that becomes the first chip 10 has a drive substrate 14 and a display section 11 formed on the drive substrate 14 .
  • the first chip 10 has a driving substrate 14 , a plurality of wiring layers 12 and an insulating layer 13 .
  • the display section 11 is formed in a portion corresponding to the display section area 100A of the first chip 10 as described above.
  • the display unit 11 in the example of FIG. 1 has a large number of pixels, and has a structure (not shown) in which a plurality of light emitting elements are arranged on the drive substrate 14 for each pixel. The arrangement of the light emitting elements is arranged according to the pattern of the pixels. In this example, the organic EL light emitting element is used as the light emitting element as described above.
  • a counter substrate 21 such as a glass substrate may be provided so as to cover the light emitting elements.
  • description of each configuration such as a light emitting element provided between the drive substrate 14 and the counter substrate 21 is omitted. 2 to 14 also omit the description of the display unit 11 for convenience of explanation.
  • the driving substrate 14 has a substrate 15 , a semiconductor element 16 provided on the first surface side of the substrate 15 , and a multilayer wiring section 17 .
  • the substrate 15 may be made of, for example, glass or resin having low moisture and oxygen permeability, or may be made of a semiconductor that facilitates the formation of transistors and the like.
  • the substrate 15 may be a glass substrate, a semiconductor substrate, a resin substrate, or the like.
  • Glass substrates include, for example, high strain point glass, soda glass, borosilicate glass, forsterite, lead glass, or quartz glass.
  • Semiconductor substrates include, for example, amorphous silicon, polycrystalline silicon, monocrystalline silicon, or the like.
  • the resin substrate contains, for example, at least one selected from the group consisting of polymethyl methacrylate, polyvinyl alcohol, polyvinyl phenol, polyethersulfone, polyimide, polycarbonate, polyethylene terephthalate and polyethylene naphthalate.
  • a semiconductor element is formed on the substrate 15, and a silicon substrate is preferably used as the substrate 15 from the viewpoint of ease of forming such a semiconductor element.
  • a semiconductor element 16 is provided on the first surface side of the substrate 15 .
  • the semiconductor element 16 may be appropriately selected according to the functions of the semiconductor device 1, and may be a transistor such as a CMOS (Complementary Metal Oxide Semiconductor).
  • the semiconductor element 16 shown in FIG. 2 is a transistor and has a gate 16A, a source 16B and a drain 16C.
  • sidewall oxide films 19 made of an insulating material are formed on the side surfaces of the gate 16A.
  • Each semiconductor element 16 is isolated by an element isolation layer 18 .
  • the material of the element isolation layer 18 can be exemplified by SiO 2 and the like.
  • the multilayer wiring portion 17 is formed on the first surface side of the substrate 15 .
  • the multilayer wiring portion 17 has an insulating layer 13 and a plurality of wiring layers 12 .
  • a multilayer wiring portion 17 is formed so as to cover the semiconductor element 16 on the first surface side of the substrate 15 .
  • the wiring layer 12 has wirings 120 .
  • the wiring 120 is formed in a pattern according to the design of the semiconductor device 1 when the multilayer wiring portion 17 is viewed from above.
  • the material of the wiring 120 is not particularly limited, but metal materials such as copper, gold, silver, and aluminum can be exemplified.
  • the planar view of the multilayer wiring portion 17 indicates the case where the thickness direction (Z-axis direction) of the multilayer wiring portion 17 is the viewing direction.
  • a plurality of wiring layers 12 are provided at intervals in the vertical direction (Z-axis direction). Although the number of layers of the wiring layer 12 is not particularly limited, in the example of FIG. 2, the wiring layer 12 is laminated with five layers.
  • An insulating layer 13 is provided between adjacent wiring layers 12 .
  • a plurality of wiring layers 12 are provided inside the insulating layer 13 .
  • the term "inside the insulating layer 13" as used herein means, in addition to the case of being embedded in the insulating layer 13, an opening provided in the insulating layer 13 (for example, the pad opening 26, etc.) to at least part of the wiring layer 12. This includes cases where parts are exposed.
  • the vertically adjacent wiring layers 12 are electrically connected to each other by vias 24 (Via) formed at predetermined positions.
  • the interval between the adjacent wiring layers 12 is determined according to various conditions such as the positions of the pad layers 22, wiring patterns, and wiring resistance, which will be described later.
  • the via 24 may have a general structure, and has a structure in which a layer of a conductive material is formed on the inner wall surface of a hole formed at a predetermined position in the insulating layer 13 so as to connect the wiring layers 12 . are doing.
  • a material similar to that of the wiring 120 may be adopted as the material of the conductive material forming the via 24 .
  • the vias 24 are solid, this is only an example and does not exclude the vias 24 being hollow.
  • the wiring layer 12 on the lowest side that is, the wiring layer 12 closest to the substrate 15 is electrically connected to the semiconductor element 16 via the contact wiring 23 .
  • the material of the contact wiring 23 is not particularly limited, a metal material such as tungsten can be preferably used.
  • An insulating layer 13 is also interposed between the wiring layer 12 closest to the substrate 15 and the substrate 15, and a contact hole is formed on the semiconductor element 16 in the insulating layer 13 portion.
  • a contact wiring 23 is embedded therein.
  • An insulating layer 13 is formed in the multilayer wiring portion 17 . Also, the insulating layer 13 fills the spaces between the adjacent wiring layers 12 . Further, the insulating layer 13 fills the space between the wiring layer 12 closest to the substrate 15 and the substrate 15 . Furthermore, the insulating layer 13 covers the wiring layer 12 located farthest from the substrate 15 .
  • the material of the insulating layer 13 is not particularly limited, but a material with a low dielectric constant (low relative dielectric constant material) (so-called Low-k material) is suitable from the viewpoint of high-speed signal transmission.
  • the insulating layer 13 may have a structure in which a plurality of layers are laminated and integrated.
  • the insulating layer 13 is a layer 113 filling the space between the wiring layer 12 closest to the substrate 15 and the substrate 15. , a layer 113 that fills the space between adjacent wiring layers 12 , and a layer 113 that covers the wiring layer 12 at the farthest position from the substrate 15 .
  • adjacent layers are integrated in a portion where no wiring layer is formed. That is, in this case, the insulating layer 13 has a structure in which a plurality of layers 113 are laminated and integrated.
  • the number of laminated layers is not particularly limited.
  • the material of the layers 113 forming each insulating layer 13 is not particularly limited, in the examples of FIGS. Adjacent layers 113 are brought into contact with each other at the non-forming portion of 12 . 4D and 5A, boundaries between adjacent layers 113 are indicated by dashed lines.
  • the first chip 10 has a pad layer 22 .
  • the pad layer 22 can be used as connection terminals for electrically connecting a chip other than the first chip 10 to the first chip 10 .
  • a plurality of pad layers 22 are provided in the first chip 10 .
  • at least two different wiring layers 12 among the wiring layers 12 of the first chip 10 have pad layers 22 .
  • the first wiring layer 12A1 and the second wiring layer 12A2 have the pad layer 22 .
  • the wiring layer 12 formed n-th from the uppermost side is called the n-th wiring layer 12An (n is an integer equal to or greater than 2).
  • the wiring layers 12 are arranged in the order of the first wiring layer 12A1, the second wiring layer 12A2, and the third wiring layer 12A3 in order from the wiring layer 12 formed on the uppermost side with the insulating layer 13 interposed therebetween. I'm in. In this specification, the first wiring layer 12A1, the second wiring layer 12A2, .
  • wiring layers 12 not provided with pad layers 22 exist between a plurality of wiring layers 12 (first wiring layer 12A1 and second wiring layer 12A2) provided with pad layers 22. It is in a state where it is not.
  • FIG. 2 is only an example, and the semiconductor device 1 may have one or more wiring layers 12 that are not provided with the pad layer 22 .
  • the pad layer 22 in the first wiring layer 12A1 may be referred to as the first pad layer 22A1
  • the pad layer 22 in the second wiring layer 12A2 may be referred to as the second pad layer 22A2.
  • the first pad layer 22A1, the second pad layer 22A2, etc. are not particularly distinguished, they are simply referred to as the pad layer 22.
  • Both the first pad layer 22A1 and the second pad layer 22A2 of the pad layer 22 are electrically connected to conductive portions (bumps 25 in the example of FIG. 2) of the second chip 20, which will be described later. used as connection terminals.
  • An opening (pad opening 26 ) is formed above a predetermined region of the pad layer 22 .
  • a space is opened above a predetermined region on the first surface side of the first pad layer 22A1, and a pad opening 26 is formed as the opened portion.
  • the second pad layer 22A2 also has a space extending upward from a predetermined region on the first surface side, and a pad opening 26 is formed as the opened portion. ing.
  • the number and positions of the pad layers 22 formed are not particularly limited, but the number and positions of the conductive portions provided on the second chip 20 to be described later. Provided in terms of location.
  • the material of the pad layer 22 is not particularly limited as long as it has conductivity.
  • FIG. 7 is a schematic cross-sectional view for explaining the semiconductor device 1 according to the first embodiment. In the example of FIG.
  • the positions of 22A2 are different from each other.
  • the positional difference M between the first pad layer 22A1 and the second pad layer 22A2 is preferably half or less of the average particle size of the conductive particles 31 .
  • the conductive particles 31 sandwiched between the bumps 25 and the first pad layer 22A1 when the second chip 20, an anisotropic conductive film 30, which will be described later, and the first chip 10 are pressure-bonded.
  • both the conductive particles 31 sandwiched between the first pad layer 22A1 and the bumps 25 and the conductive particles 31 sandwiched between the second pad layer 22A2 and the bumps 25 are compared with those before pressure bonding. It can be in a state (deformed state) in which it is crushed by about half or more.
  • the position of the pad layer 22 indicates a position along the thickness direction (Z-axis direction) of the multilayer wiring portion 17 .
  • the positional difference M between the plurality of pad layers 22 indicates the distance along the vertical direction (Z-axis direction) between the plurality of pad layers 22 .
  • second chip In the semiconductor device 1, at least one second chip 20 is mounted on the first chip 10 (on the first surface side). In the example of FIG. 1 , one second chip 20 is mounted on the semiconductor chip as the first chip 10 . Also, the second chip 20 is arranged in the outer region 100B. Therefore, the size of second chip 20 is smaller than the size of first chip 10 .
  • the second chip 20 is an IC chip in which electronic components and integrated circuits according to functions are mounted on a substrate (not shown in the figure), and is different from the first chip 10 .
  • Examples of IC chips include display driver ICs (Display Driver Integrated Circuits; DDIC), memories, sensors, and image processing ICs (Integrated Circuits).
  • the thickness of the second chip 20 may be uniform or non-uniform.
  • the thickness of the second chip 20 is nonuniform (varies).
  • the thickness distribution of the second chip 20 is not particularly limited.
  • the thickness distribution of the second chip 20 may be determined according to the density distribution of the bumps 25, which will be described later.
  • the thickness T1 of the second tip 20 in the vicinity of the two ends 27 separated in the longitudinal direction of the second tip 20 is 2 is smaller than the thickness T2 of the second chip 20 at the central portion 28 of the second chip 20 .
  • the thickness of the second chip 20 indicates the thickness of the second chip 20 excluding the bumps 25 .
  • the vicinity of the end portion 27 indicates a portion from the end surface of the second chip 20 to a predetermined position toward the central portion 28 side.
  • a central portion 28 indicates a portion from the center of the second chip 20 to a predetermined position toward the end portion 27 side.
  • FIG. 3B is a cross-sectional view showing an example of the second chip 20, corresponding to the cross-sectional view of the second chip 20 shown in FIG. 3A.
  • FIG. 3A is a bottom view showing an example of the second chip 20.
  • a back grind tape (BG tape 32) is provided as a protective tape on the second surface side of the second chip 20 so as to cover the bump group 125 consisting of the plurality of bumps 25.
  • the first surface of the second tip 20 is polished by the polishing section 37 of the polishing apparatus in a state in which the BG tape 32 is fixed on the suction section 36 of the suction apparatus.
  • 15A and 15B are diagrams for explaining an example of the polishing process of the second tip 20. FIG. During the polishing process, more of the second chip 20 is likely to be polished in the portion where the density of the bumps 25 is high than in the portion where the density of the bumps 25 is low.
  • a bump group 125 indicates a set of a plurality of bumps 25 arranged in a portion defined as a portion where bumps 25 are relatively dense.
  • the second surface of the second chip 20 faces the first surface of the first chip 10, and the surface facing the first chip 10 has a plurality of conductive portions.
  • the conductive part is electrically connected to the integrated circuit mounted on the second chip 20 .
  • a connection structure 33 for electrically connecting the conductive portion and the pad layer 22 of the first chip 10 is formed.
  • the conductive portion may be formed in layers on the back surface (second surface) of the second chip 20, or may be formed in a projection shape.
  • the conductive portion is a conductive projection (bump 25 (Bump)) protruding from the back surface (second surface) of the second chip 20 .
  • bump 25 Bump
  • the case where the conductive portion is the bump 25 is used as an example. It should be noted that the description of the case where the conductive portion is the bump 25 as an example is the same for the second to fourth embodiments described later.
  • the bumps 25 as conductive portions are configured to be electrically connected to desired pad layers 22 of the first chip 10 .
  • the type of bumps 25 is not particularly limited, and examples thereof include pillar bumps and stud bumps. Examples of materials for the bumps 25 include gold, silver, copper, tin, and alloys thereof.
  • the cross-sectional shape of the bump 25 is rectangular in the example shown in FIG. 3A, which will be described later, but is not limited to this, and may be circular or the like. From the viewpoint of facilitating connection of the bumps 25 to the pad layer 22 , it is preferable that the cross-sectional size of the bumps 25 is smaller than that of the pad layer 22 .
  • the number of bumps 25 to be formed is determined according to the contents of integrated circuits and electronic components mounted on the second chip 20 . In the examples of FIGS. 2, 3, etc., a plurality of bumps 25 are provided.
  • the size of each bump 25 is not particularly limited, but in the example of FIG. 2, the size of each bump 25 is generally uniform.
  • the density distribution of the bumps 25 in the second chip 20 may be determined according to the circuit design of the second chip 20 .
  • the second chip 20 is formed in an elongated rectangular shape when viewed from above, and the two ends 27 of the second chip 20 are spaced apart in the longitudinal direction.
  • the density of bumps 25 in the vicinity of is greater than the density of bumps 25 in the central portion 28 of the second chip 20 .
  • the density of bumps 25 indicates the number of formed bumps 25 arranged per unit area. Note that in the example of FIG.
  • a region (unit region RU) defining a unit area is indicated by a region surrounded by dashed lines.
  • the number of bumps 25 formed in the unit region RU defined near the end portion 27 is greater than or equal to the number of bumps 25 formed in the unit region RU defined in the central portion 28 .
  • the thickness T1 of the second tip 20 near the end 27 of the second tip 20 is greater than the thickness T1 of the second tip 20 at the central portion 28 of the second tip 20.
  • 20 thickness T2 the density of the bumps 25 formed in the relatively thick portion (central portion 28) of the second chip 20 is higher than that formed in the relatively thin portion (end portion 27) of the second chip 20.
  • a plurality of bumps 25 are formed on the second chip 20 so that the density of the bumps 25 is lower than the density of the bumps 25 described above.
  • connection structure 33 is formed to electrically connect the pad layer 22 and the conductive portion as described above.
  • the second chip 20 and the first chip 10 are electrically connected via the connection structure 33 .
  • the connection structure 33 is a structure for electrically connecting the pad layer 22 and the bump 25, as shown in FIG.
  • the pad layer 22 and the bumps 25 may be directly connected, or may be electrically connected via conductive particles 31, which will be described later.
  • the portion where the pad layer 22 and the bump 25 are directly connected, and the portion where the pad layer 22 and the bump 25 are electrically connected with the conductive particles 31 interposed therebetween.
  • a structure having both may be used.
  • the connection structure 33 is described as a portion surrounded by a dashed line.
  • the structure in which the pad layer 22 and the bumps 25 are electrically connected with the conductive particles 31 interposed therebetween includes the conductive particles 31 between the first chip 10 and the second chip 20. It is realized by providing a resin film.
  • an anisotropic conductive film (ACF) 30 is suitably used as shown in the example of FIG.
  • the anisotropic conductive film 30 contains conductive particles 31 so as to be dispersed throughout the anisotropic conductive film 30 .
  • connection structure 33 can be formed as described below.
  • An anisotropic conductive film 30 is arranged on the first surface of the first chip 10 , and a second chip 20 is arranged on the anisotropic conductive film 30 . At this time, the second chip 20 and the first chip 10 are aligned so that the tips of the bumps 25 of the second chip 20 face the pad layer 22 of the first chip 10 .
  • the second chip 20, the anisotropic conductive film 30, and the first chip 10 are pressure-bonded (hereinafter referred to as a pressure-bonding process).
  • the anisotropic conductive film 30 is in a state in which a portion of the anisotropic conductive film 30 enters the pad opening 26 above the pad layer 22 .
  • Conductive particles 31 contained in the anisotropic conductive film 30 are sandwiched between the bumps 25 and the pad layer 22 , and the bumps 25 and the pad layers 22 are electrically connected through the conductive particles 31 . From the viewpoint of effectively exhibiting the conductivity of the conductive particles 31, the conductive particles 31 are crushed (deformed state) while being sandwiched between the bumps 25 and the pad layer 22 during the pressure bonding process. become) is preferred.
  • the degree of deformation (degree of deformation) of the conductive particles 31 may differ according to the distance between the bump 25 and the pad layer 22 .
  • the distance between the bump 25 and the second pad layer 22A2 is greater than the distance between the bump 25 and the first pad layer 22A1.
  • the degree of deformation of the conductive particles 31 positioned between the bumps 25 and the first pad layer 22A1 is greater than the degree of deformation of the conductive particles 31 positioned between the bumps 25 and the second pad layer 22A2. is also big.
  • the conductive particles 31 positioned between the bumps 25 and the first pad layer 22A1 are deformed almost completely collapsed.
  • the conductive particles 31 positioned between the bumps 25 and the second pad layer 22A2 are also preferably crushed to such an extent that the conductive effect of the conductive particles 31 is exhibited more reliably. is. From this point of view, the state of the conductive particles 31 after being sandwiched between the bumps 25 and the pad layer 22 was compared with the state of the conductive particles 31 before being sandwiched between the bumps 25 and the pad layer 22. In this case, it is preferable that the conductive particles 31 are compressed between the bumps 25 and the pad layer 22 such that the average particle diameter of the conductive particles 31 is reduced to half or less.
  • the degree of deformation of the conductive particles 31 is measured in the compression direction (-Z direction in the example of FIG. ) of the average particle diameter (W2) of the conductive particles 31 along the crimping direction after the crimping process with respect to the average particle diameter (W1) of the conductive particles 31 along ((W1-W2)/W1) shall be shown.
  • the average particle diameter of the conductive particles 31 is preferably smaller than the opening diameter of the pad openings 26 . As a result, when part of the anisotropic conductive film 30 enters the pad opening 26 above the pad layer 22, the conductive particles 31 also enter the pad opening 26. becomes easier. Specifically, the average particle size of the conductive particles 31 is often within the range of about 3 ⁇ m or more and about 10 ⁇ m or less as described above.
  • the average particle diameter (W1) of the conductive particles 31 along the compression direction before the compression bonding process in the portion of the anisotropic conductive film 30 assumed to be sandwiched between the bump 25 and the pad layer 22, An arithmetic mean value of sizes (particle diameters) of ten arbitrarily selected conductive particles 31 along the compression direction is preferably employed.
  • the average particle diameter (W1) of the conductive particles 31 the arithmetic of the size (particle diameter) along the compression direction of ten conductive particles 31 arbitrarily selected in the entire anisotropic conductive film 30 An average value may be taken.
  • the average particle diameter (W2) of the conductive particles 31 along the compression bonding direction after the compression bonding step is 10 arbitrarily selected from the conductive particles 31 sandwiched between the bump 25 and the pad layer 22 (10 If it is less than the total number of the conductive particles 31 sandwiched between the bump 25 and the pad layer 22, it indicates the arithmetic mean value of the size (particle diameter) of the conductive particles 31 along the compression direction. do.
  • the bump 25 and the pad layer 22 are formed at positions facing each other.
  • the bumps 25 formed in the relatively thick portions of the second chip 20 as shown in FIGS. 8A and 8B , and the bumps 25 formed in the relatively thin portions of the second chip 20 are preferably connected to the pad layers 22 formed in the wiring layers 12 different from each other.
  • 8A and 8B are diagrams for explaining an example in which the thickness of the second chip 20 is uneven.
  • FIG. 8A shows the state of the first chip 10 and the second chip 20 during the compression process
  • FIG. 8B shows an example of the semiconductor device 1 after the compression process.
  • the arrow P indicates the direction of crimping when the second chip 20 is crimped to the first chip 10 .
  • the thickness of the second chip 20 is higher than the position of the pad layer 22 connected to the bumps 25 formed in the portion of the second chip 20 having a relatively large thickness.
  • the position of the pad layer 22 connected to the bump 25 formed in a portion having a relatively small V is located on the upper side (first surface side). That is, in these examples, the bumps 25 formed at the thinner positions of the second chip 20 are connected to the first pad layer 22A1 positioned above the first chip 10 among the pad layers 22, The bumps 25 formed at thicker positions of the second chip 20 are connected to the second pad layer 22A2 located below the first pad layer 22A1.
  • the first chip 10 may be provided with external connection terminals 35 for connecting to devices other than the semiconductor device 1 .
  • this does not prohibit the fact that the external connection terminal 35 is not provided in the semiconductor device 1 .
  • FIG. 1 Next, a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. 4 to 6.
  • FIG. Here, the description will be continued with the semiconductor device 1 shown in FIG. 2 as an example.
  • the description and description of the process for forming the display section 11 are omitted. 4 to 6, description of the display unit 11 is omitted. 7 to 15 are the same in that the description of the display unit 11 is omitted.
  • a substrate 15 is prepared (FIG. 4A), an element isolation layer 18 is embedded in the first surface side of the substrate 15, and a semiconductor element 16 is further formed (FIGS. 4B and 4C).
  • a general semiconductor element formation method or the like may be appropriately used for the formation process of the element isolation layer 18 and the formation process of the semiconductor element 16.
  • a layer 113 forming an insulating layer 13 is provided on the first surface side of the substrate 15 so as to cover the semiconductor element 16, as shown in FIG. 4D.
  • Layer 113 is formed of the material that forms insulating layer 13 .
  • a step of forming the contact wiring 23 and a step of forming the wiring layer 12 are performed.
  • the process of forming the layer 113 so as to cover the wiring layer 12, the process of forming the via 24, and the process of forming the wiring layer 12 are performed.
  • FIG. 4D shows a state in which three layers 113 and three wiring layers 12 are formed from the position closest to the substrate 15 .
  • the step of forming the layer 113, the step of forming the via 24, and the step of forming the wiring layer 12 are repeated.
  • the via 24 is formed at the position farthest from the substrate 15 (uppermost position (position on the first surface side)). is formed up to the wiring layer 12 .
  • FIG. 5A a state is formed in which six layers 113 and five wiring layers 12 are formed.
  • the insulating layer 13 is formed of the plurality of layers 113
  • the multilayer wiring portion 17 is formed of the insulating layer 13 and the plurality of wiring layers 12 .
  • a pad opening 26 is formed above the position of the pad layer 22 as shown in FIG. 5B.
  • a first chip 10 is thus formed.
  • the process of forming the contact wiring 23, the process of forming the layer 113, the process of forming the wiring layer 12, the process of forming the via 24, and the process of forming the pad opening 26 are all, for example, general A method used in a method for forming a semiconductor chip may be used as appropriate.
  • the first chip 10 is provided with an anisotropic conductive film 30 so as to cover the first surface side (the surface side on which the pad openings 26 are formed in FIG. 6). Furthermore, the second chip 20 is arranged on the first surface side of the anisotropic conductive film 30 . At this time, the second chip 20 is positioned so that the bumps 25 of the second chip 20 and the pad layers 22 of the first chip 10 face each other with the anisotropic conductive film 30 interposed therebetween. Then, a crimping process is performed. The crimping process can be performed, for example, by applying a pressing force in the direction of arrow P (crimping direction) from the second chip 20 to the first chip 10 . In the press-bonding process, the second chip 20 and the first chip 10 are press-bonded with the anisotropic conductive film 30 interposed therebetween. Thus, the semiconductor device 1 is obtained.
  • the polishing process of the second chip may be carried out in the manufacturing process of the second chip. Then, when the polishing process is performed, the thickness of the second chip may become non-uniform. If the thickness of the second chip is uneven, the pressing force applied from the second chip to the first chip may vary during the crimping process. In this case, there is a possibility that the resulting semiconductor device may have variations in connection strength with respect to the first chip depending on the position within the second chip.
  • a connection for electrically connecting the conductive portion (bump 25) of the second chip 20 and the pad layer 22 of the first chip 10 is provided.
  • a structure 33 is formed and the pad layer 22 is formed in a plurality of different wiring layers 12 . Therefore, in the first embodiment, there are multiple types of positions of the pad layer 22 . According to such a first embodiment, for example, as shown in FIG. 7, a portion where the pressing force F1 is applied from the second tip 20 to the first tip 10 and a portion where the pressing force F2 is applied are generated.
  • the position of the pad layer 22 of the portion of the first chip 10 to which the pressing force F1 greater than the pressing force F2 is applied is positioned below (-Z side) the pad layer 22 of the portion to which the pressing force F2 is applied. can be set. Therefore, even if the second chip 20 applies the pressing force F1 to the first chip 10 and the pressing force F2 is applied to the first chip 10, the conductive portion of the second chip 20 and the first chip 10 are not connected. It is possible to make it difficult for the connection structure for electrically connecting the pad layer 22 of the chip 10 to have poor connection. Therefore, according to the semiconductor device 1 according to the first embodiment, it is possible to suppress the occurrence of connection failures between different chips such as the first chip 10 and the second chip 20 .
  • the thickness of the second chip 20 when the thickness of the second chip 20 is uneven, the thickness of the second chip 20
  • the position of the pad layer 22 of the first chip 10 can be adjusted. That is, as shown in FIG. 8B, the thickness of the second chip 20 is greater than the position of the pad layer 22 connected to the bumps 25 formed in the relatively thick portion of the second chip 20 .
  • the position of the pad layer 22 connected to the bump 25 formed in a relatively small portion can be positioned on the upper side. Therefore, even if the pressing force applied from the second chip 20 to the first chip varies due to the non-uniform thickness of the second chip 20, the pressure is not affected regardless of the position in the second chip 20.
  • connection strength to the first chip 10 can be approximately equalized. As described above, according to the semiconductor device 1 according to the first embodiment, even if the thickness of the second chip 20 is uneven, the bumps 25 of the second chip 20 and the pad layer of the first chip 10 are formed. 22 can be made less susceptible to poor connection in the connection structure 33 that electrically connects them.
  • FIG. 9 is a diagram for explaining an example of the semiconductor device 1 according to Modification 1 of the first embodiment.
  • the first wiring layer 12A1, the second wiring layer 12A2, and the third wiring layer 12A3 are pads in this order from the first surface side to the second surface side. It has layers 22 (first pad layer 22A1, second pad layer 22A2 and third pad layer 22A3). Pad layers 22 provided on these three wiring layers 12 are electrically connected to bumps 25 of the second chip 20 .
  • the bumps 25 of the second chip 20 and the first chip 10 are Connection failure in the connection structure 33 electrically connecting with the pad layer 22 can be made less likely to occur.
  • FIG. 10 is a diagram for explaining an example of the semiconductor device 1 according to Modification 2 of the first embodiment. Note that in FIG. 10, the anisotropic conductive film 30 and the second chip 20 are omitted for convenience of explanation.
  • the first wiring layer 12A1 and the third wiring layer 12A3 have pad layers 22 in order from the first surface side to the second surface side. .
  • Pad layers 22 provided on these wiring layers 12 are electrically connected to bumps 25 of the second chip 20 .
  • Formation of the pad layer 22 is avoided in the second wiring layer 12A2 interposed between the first wiring layer 12A1 and the third wiring layer 12A3.
  • the example of FIG. 10 is merely an example, and two or more wiring layers 12 without pad layers 22 may be formed between different wiring layers 12 with pad layers 22 .
  • a semiconductor device 1 according to the second embodiment has a plurality of second chips 20 mounted on a first chip 10 .
  • Other configurations of the semiconductor device 1 according to the second embodiment may be formed in the same manner as the semiconductor device 1 according to the first embodiment. Therefore, description of other configurations is omitted.
  • the mounting positions of the plurality of second chips 20 on the first chip 10 are not particularly limited, but are arranged in the outer region 100B described in the first embodiment. It is preferable that
  • the number of second chips 20 is not particularly limited.
  • two second chips 20A and 20B may be mounted on the first chip 10, as shown in FIG. 11A.
  • three second chips 20A, 20B, and 20C may be mounted on the first chip 10.
  • FIG. 11A and 11B the second chip 20 is provided on the display surface D side.
  • 11A and 11B are plan views for explaining an example of the semiconductor device 1 according to the second embodiment. 11A and 11B, the description of the external connection terminal 35 and the display unit 11 is omitted for convenience of explanation.
  • the second chips 20A, 20B, and 20C are referred to as the second chips 20 when they are not distinguished from each other.
  • the shape of each of the plurality of second chips 20 is not particularly limited.
  • the plurality of second chips 20 may have the same shape or different shapes.
  • the functions of the multiple second chips 20 may be the same or different.
  • the bumps 25 provided on the plurality of second chips 20 may have the same shape or different shapes.
  • the shape of the bumps 25 provided on the second chip 20A and the shape of the bumps 25 provided on the second chip 20B may be the same or different. The same applies to the size and material of the bumps 25 .
  • the state of thickness variation may be different among the plurality of second chips 20 .
  • connection structures 33 are formed corresponding to the respective second chips.
  • the bumps 25 of the second chip 20A are connected to the pad layers 22 formed on the portion of the first chip 10 corresponding to the second chip 20A.
  • the bumps 25 of the second chip 20B are connected to pad layers 22 formed on the portion of the first chip 10 corresponding to the second chip 20B. That is, in the semiconductor device 1, the connection structure 33 formed between the second chip 20A and the first chip 10 and the connection structure formed between the second chip 20B and the first chip 10 A structure 33 is formed in each.
  • the pad layer 22 of the first chip 10 is defined according to the second chip 20 having bumps 25 connected to the pad layer 22 . Therefore, when connecting structures 33 corresponding to different second chips 20 are compared, the pad layers 22 forming the connecting structures 33 may have different sizes. For example, in the example of FIG. 11A, the size of the pad layer 22 of the first chip 10 in the connection structure 33 corresponding to the second chip 20A and the size of the pad layer 22 of the first chip 10 in the connection structure 33 corresponding to the second chip 20B. When the sizes of the pad layers 22 are compared, the sizes of the pad layers 22 may be different from each other. The same applies to the shape and material of the pad layer 22 .
  • connection structures 33 corresponding to different second chips 20 when comparing the connection structures 33 corresponding to different second chips 20, the combination of the plurality of wiring layers 12 having the pad layers 22 forming the connection structures 33 may be different from each other.
  • the portion of the first chip 10 where the pad layer 22 forming the connection structure 33 corresponding to the second chip 20A is arranged is the same as that of the first embodiment. 2, and the pad layer 22 forming the connection structure 33 corresponding to the second chip 20B is replaced with the structure shown in FIG. 10 described in the first embodiment. may be assumed.
  • the pad layer 22 in the connection structure 33 corresponding to the second chip 20A is formed on the first wiring layer 12A1 and the second wiring layer 12A2.
  • a combination of a plurality of wiring layers 12 having pad layers 22 forming connection structures 33 corresponding to the second chip 20A is a first wiring layer 12A1 and a second wiring layer 12A2. Also, the pad layer 22 in the connection structure 33 corresponding to the second chip 20B is formed on the first wiring layer 12A1 and the third wiring layer 12A3.
  • a combination of a plurality of wiring layers 12 having pad layers 22 forming connection structures 33 corresponding to the second chip 20B is a first wiring layer 12A1 and a third wiring layer 12A3. It is different from the combination of the second wiring layer 12A2.
  • the plurality of pad layers 22 of the first chip 10 are the same when the sizes of the plurality of pad layers 22 formed on different wiring layers 12 are compared. may vary in magnitude, as shown in FIG. Also, the size of the pad layer 22 may vary according to the difference in bump size in the second chip 20 . In the example of FIG. 12 , the size of the pad layer 22 varies due to the difference in wiring layer 12 forming the pad layer 22 and the difference in size of the bumps 25 in the second chip 20 . That is, the size of the third pad layer 22A3 is larger than the sizes of the first pad layer 22A1 and the second pad layer 22A2.
  • FIG. 12 is a bottom view for explaining an example of the second chip 20 in the semiconductor device 1 according to the third embodiment.
  • the sizes of the plurality of bumps 25 formed on the second chip 20 may vary as shown in FIG.
  • a first wiring layer 12A1, a second The wiring layer 12A2 and the third wiring layer 12A3 have pad layers 22 (first pad layer 22A1, second pad layer 22A2 and third pad layer 22A3, respectively). Pad layers 22 provided on these three wiring layers 12 are electrically connected to bumps 25 of the second chip 20 .
  • the size of the bumps 25 connected to the third pad layer 22A3 is larger than the size of the bumps 25 connected to the first pad layer 22A1 and the second pad layer 22A2.
  • the thickness of the second chip 20 Even if the thickness of the second chip 20 is uneven, the size of the bumps 25 of the second chip 20 varies according to the thickness of the second chip 20 as shown in FIGS. 13A and 13B. good.
  • the thickness of the second chip 20 near the edge 27 of the second chip 20 is greater than the thickness of the second chip 20 near the central portion 28 of the second chip 20 . It's getting smaller.
  • the size of the bumps 25 formed near the end portion 27 of the second chip is larger than the size of the bumps 25 formed near the central portion 28 of the second chip 20 .
  • the ratio of the area occupied by the bumps 25 in the unit region RU is higher in the unit region RU defined in the vicinity of the end portion 27 than in the unit region RU defined in the central portion 28. is also high.
  • the sizes of the plurality of pad layers 22 of the first chip 10 may also vary according to variations in the size of the bumps 25 corresponding to differences in the thickness of the second chip 20 .
  • the semiconductor device 1 according to the third embodiment can obtain the same effect as the semiconductor device 1 according to the first embodiment.
  • the semiconductor device 1 according to the fourth embodiment has the configuration of any one of the first to third embodiments described above. Furthermore, in the semiconductor device 1 according to the fourth embodiment, as shown in FIG. 14, at least a part of the pad layers 22 are arranged in order in the vertical direction with the insulating layer 13 interposed therebetween. The pad layers 22 form a pad structure 34 that electrically connects the pad layers 22 to each other. In FIG. 14, the pad structure 34 is shown as a portion surrounded by a dashed line. FIG. 14 is a cross-sectional view for explaining an example of the semiconductor device according to the fourth embodiment.
  • Pad structure In the semiconductor device 1 according to the fourth embodiment, at least a part of the pad layer 22 connected to the bumps 25 of the second chip 20 to be connected is arranged vertically below the pad layer 22 . A pad layer 22 is formed on the . Therefore, in the first chip 10 , the pad layer 22 that does not face the bumps 25 of the second chip 20 is formed under the pad layer 22 that faces the bumps 25 of the second chip 20 .
  • the pad layers 22 facing the bumps 25 of the second chip 20 are a first pad layer 22A1 formed on the first wiring layer 12A1 and a second pad layer 22A1 formed on the second wiring layer 12A2.
  • 2 pad layers 22A2 are formed.
  • a pad layer 22B1 formed on the second wiring layer 12A2 as a pad layer 22 that does not face the bump 25 and a pad layer 22B1 formed on the third wiring layer 12A3 are provided below the first pad layer 22A1.
  • the layers 22C1 are arranged vertically. These first pad layer 22A1, pad layer 22B1 and pad layer 22C1 are electrically connected to each other through vias 24.
  • FIG. In this case, the first pad layer 22A1, the pad layer 22B1 and the pad layer 22C1 electrically connected to each other by the vias 24 form the pad structure 34.
  • a pad layer 22B2 formed on the third wiring layer 12A3 as a pad layer 22 not facing the bump 25 is vertically arranged. is formed as These second pad layer 22A2 and pad layer 22B2 are electrically connected to each other through vias 24.
  • the second pad layer 22A2 and the pad layer 22B2 electrically connected to each other by the via 24 form the pad structure 34.
  • the pad structure 34 has a structure in which a plurality of pad layers 22 are layered, and the function of the pad layers 22 connected to the bumps 25 can be exerted as the entire pad structure 34, and the pad structure 34 can function as a connection terminal. The properties of the pad layer 22 can be stabilized.
  • a semiconductor device may be provided in various electronic devices.
  • the semiconductor device 1 according to one of the above embodiments (any one of the first to fourth embodiments) may be provided in various electronic devices.
  • the semiconductor device 1 according to the above-described embodiment is provided for devices that require high resolution, such as video cameras, electronic viewfinders of single-lens reflex cameras, head-mounted displays, and the like, and that are enlarged and used near the eyes. is preferred.
  • FIG. 16A is a front view showing an example of the appearance of the digital still camera 310.
  • FIG. 16B is a rear view showing an example of the appearance of the digital still camera 310.
  • This digital still camera 310 is of an interchangeable single-lens reflex type, and has an interchangeable photographing lens unit (interchangeable lens) 312 in approximately the center of the front of a camera main body (camera body) 311, and on the left side of the front. It has a grip portion 313 for a photographer to hold.
  • interchangeable photographing lens unit interchangeable lens
  • a monitor 314 is provided at a position shifted to the left from the center of the back surface of the camera body 311 .
  • An electronic viewfinder (eyepiece window) 315 is provided above the monitor 314 . By looking through the electronic viewfinder 315, the photographer can view the optical image of the subject guided from the photographing lens unit 312 and determine the composition.
  • the electronic viewfinder 315 any one of the semiconductor devices 1 according to the above-described embodiment and modifications can be used.
  • FIG. 17 is a perspective view showing an example of the appearance of the head mounted display 320.
  • the head-mounted display 320 has, for example, ear hooks 322 on both sides of an eyeglass-shaped display 321 to be worn on the user's head.
  • the display unit 321 any one of the semiconductor devices 1 according to the above-described embodiment and modifications can be used.
  • FIG. 18 is a perspective view showing an example of the appearance of the television device 330.
  • This television device 330 has, for example, an image display screen portion 331 including a front panel 332 and a filter glass 333.
  • This image display screen portion 331 is the semiconductor device 1 according to the above-described embodiment and modifications. Consists of either
  • the semiconductor device according to the present disclosure has been described in detail in the above first to fourth embodiments and modifications, taking as an example the case where the semiconductor device is used as a display device.
  • the semiconductor device according to the present disclosure is not limited to display devices, and may be used as other devices. Examples of other devices include, for example, logic devices and imaging devices. Even when the semiconductor device according to the present disclosure is used as a logic device or an imaging device, the configurations shown in the first to fourth embodiments and modifications can be employed.
  • the semiconductor device 1 is a device other than a display device
  • the display section 11 of the first chip 10 is changed to a portion corresponding to the content of the semiconductor device.
  • the semiconductor device is an imaging device
  • the first chip 10 is formed with an imaging unit instead of the display unit 11 .
  • the imaging unit can be formed by mounting an image sensor or the like on the first chip 10 .
  • a CMOS image sensor etc. can be illustrated as an image sensor.
  • a CMOS image sensor has a configuration in which a large number of imaging elements are arranged in a sensor area defined on a substrate, and the imaging elements are electrically connected to a driving substrate.
  • the semiconductor device is a display device
  • the second chip 20 a chip or the like having a circuit (driver IC or the like) for driving and controlling these imaging elements is mounted.
  • the contents described in the first to fourth embodiments can be applied.
  • the present disclosure can also adopt the following configuration.
  • a first chip having an insulating layer and having a plurality of wiring layers having wiring formed inside the insulating layer; at least one second chip mounted on the first chip and having a plurality of conductive portions; the first chip has a plurality of pad layers, A connection structure is formed to electrically connect the pad layer and the conductive portion, The plurality of pad layers are formed on at least a plurality of different wiring layers, semiconductor device.
  • a resin film containing conductive particles is provided between the first chip and the second chip, The conductive part is a bump,
  • the connection structure has a structure in which the pad layer and the bump are connected via the conductive particles.
  • the difference in vertical position between the uppermost pad layer and the lowermost pad layer is equal to or less than half of the conductive particles.
  • the wiring layer not provided with the pad layer is not interposed between the plurality of wiring layers provided with the pad layer, The semiconductor device according to any one of (1) to (3) above.
  • the wiring layer not provided with the pad layer is interposed between the plurality of wiring layers provided with the pad layer.
  • At least some of the pad layers are arranged in order in the vertical direction with the insulating layer interposed therebetween, and the pad layers arranged in the vertical direction form a pad structure in which the pad layers are electrically connected to each other.
  • the semiconductor device there is The semiconductor device according to any one of (1) to (5) above. (7) The sizes of the plurality of pad layers formed on the different wiring layers are varied. The semiconductor device according to any one of (1) to (6) above. (8) A plurality of the second chips are mounted on the first chip, The semiconductor device according to any one of (1) to (7) above. (9) The connection structure is formed corresponding to each of the second chips, When the connection structures corresponding to the different second chips are compared, the sizes of the pad layers forming the connection structures are different from each other. The semiconductor device according to (8) above. (10) The connection structure is formed corresponding to each of the second chips, When comparing the connection structures corresponding to the different second chips, combinations of the plurality of wiring layers having the pad layers forming the connection structures are different from each other.
  • the thickness of the second chip is non-uniform.
  • the conductive portion is formed so that the density of the conductive portion is lower than that of the conductive portion.
  • the semiconductor device according to (11) above. (13) The wiring layer in which the conductive portion formed in a relatively thick portion of the second chip and the conductive portion formed in a relatively thin portion of the second chip are different from each other. connected to the pad layer formed in The semiconductor device according to (11) or (12) above.
  • the semiconductor device according to (14) formed in a portion of the second chip having a relatively smaller thickness than the position of the pad layer connected to the conductive portion formed in a portion of the second chip having a relatively large thickness.
  • the position of the pad layer connected to the conductive part is located on the upper side,
  • the first chip includes a silicon substrate, and has the insulating layer and the wiring layer on the silicon substrate.
  • Reference Signs List 1 semiconductor device 10: first chip 11: display portion 12: wiring layer 13: insulating layer 14: drive substrate 15: substrate 16: semiconductor element 17: multilayer wiring portion 18: element isolation layer 19: sidewall oxide film 20 : second chip 22 : pad layer 23 : contact wiring 24 : via 25 : bump 26 : pad opening 27 : edge 28 : central portion 30 : anisotropic conductive film 31 : conductive particles 32 : BG tape 33 : Connection structure 34 : Pad structure 35 : External connection terminal 36 : Suction part 37 : Polishing part 113 : Layer 120 : Wiring 125 : Bump group RU : Unit area

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Abstract

異なるチップ間の接続不良を抑制することができる半導体装置及び電子機器の提供を目的の一つとする。　半導体装置が、絶縁層を有し、前記絶縁層の内部に形成された配線を有する配線層を複数層有する第１のチップと、前記第１のチップの上に搭載され複数の導電部を有する少なくとも１つの第２のチップと、を備え、前記第１のチップは、複数のパッド層を有しており、前記パッド層と前記導電部とを電気的に接続した接続構造が形成されており、複数の前記パッド層は、少なくとも異なる複数の前記配線層に形成されている。

Description

半導体装置及び電子機器
　本開示は、半導体装置及び電子機器に関する。
　半導体装置として、例えば、特許文献１に示すように、半導体チップを有し、その半導体チップを構成する基板の上に別のチップを直接配置した構造を備えるものが知られている。別のチップは、例えば半導体素子を駆動するための駆動用ＩＣを搭載したチップ等を挙げることができる。
特開２００３－１６３３６８号公報
　半導体チップを構成する基板の上に別のチップを配置する場合、半導体チップの上に別のチップを圧着する方法などにより半導体チップの上に別のチップが電気的に接続される。このとき、圧着時に別のチップから半導体チップにかかる押圧力のばらつきがあっても半導体チップと別のチップとの電気的な接続不良を抑制できることが要請される。押圧力のばらつきは、別のチップを構成する基板の厚みにばらつきがある場合に生じやすい。したがって、別のチップを構成する基板の厚みにばらつきがある場合にあっても、半導体チップと別のチップとを電気的な接続不良を抑制することが要請されている。
　本開示は、上述した点に鑑みてなされたものであり、半導体チップの上に別のチップを圧着する場合に別のチップが厚みのばらつきを有していても別のチップと半導体チップという異なるチップ間の接続不良を抑制することができる半導体装置及び電子機器の提供を目的の一つとする。
　本開示は、例えば、（１）絶縁層を有し、前記絶縁層の内部に形成された配線を有する配線層を複数層有する第１のチップと、
　前記第１のチップの上に搭載され複数の導電部を有する少なくとも１つの第２のチップと、を備え、
　前記第１のチップは、複数のパッド層を有しており、
　前記パッド層と前記導電部とを電気的に接続した接続構造が形成されており、
　複数の前記パッド層は、少なくとも異なる複数の前記配線層に形成されている、
　半導体装置である。
　本開示は、上記（１）に記載の半導体素子を用いた電子機器であってもよい。
図１は、第１の実施形態にかかる半導体装置の一実施例についての概略構成を示す平面図である。 図２は、図１のＡ－Ａ線縦断面の状態を模式的に示す断面図である。 図３Ａは、第１の実施形態にかかる半導体装置の一実施例について第２のチップを模式的に示す底面図である。図３Ｂは、第１の実施形態にかかる半導体装置の一実施例について第２のチップを模式的に示す断面図である。 図４Ａから図４Ｄは、第１の実施形態にかかる半導体装置の製造方法を説明するための断面図である。 図５Ａ、図５Ｂは、第１の実施形態にかかる半導体装置の製造方法を説明するための断面図である。 図６は、第１の実施形態にかかる半導体装置の製造方法を説明するための断面図である。 図７は、第１の実施形態にかかる半導体装置の一実施例についての概略構成を模式的に示す断面図である。 図８Ａ、図８Ｂは、第１の実施形態にかかる半導体装置の一実施例を説明するための断面図である。 図９は、第１の実施形態の変形例１にかかる半導体装置の一実施例を説明するための断面図である。 図１０は、第１の実施形態の変形例２にかかる半導体装置の一実施例を説明するための断面図である。 図１１Ａ、図１１Ｂは、第２の実施形態にかかる半導体装置の一実施例を説明するための平面図である。 図１２は、第３の実施形態にかかる半導体装置の一実施例を説明するための平面図である。 図１３Ａは、第３の実施形態にかかる半導体装置の一実施例について第２のチップを模式的に示す底面図である。図１３Ｂは、第３の実施形態にかかる半導体装置の一実施例について第２のチップを模式的に示す断面図である。 図１４は、第４の実施形態にかかる半導体装置の一実施例を説明するための断面図である。 図１５は、第２のチップの研磨工程の例を説明するための図である。 図１６Ａ、図１６Ｂは、半導体装置を用いた電子機器の例を説明するための図である。 図１７は、半導体装置を用いた電子機器の例を説明するための図である。 図１８は、半導体装置を用いた電子機器の例を説明するための図である。
　以下、本開示にかかる一実施例等について図面を参照しながら説明する。なお、説明は以下の順序で行う。本明細書及び図面において、実質的に同一の機能構成を有する構成については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　２．第２の実施形態
　３．第３の実施形態
　４．第４の実施形態
　５．応用例
　６．他の装置の例
　以下の説明は本開示の好適な具体例であり、本開示の内容は、これらの実施の形態等に限定されるものではない。また、以下の説明において、説明の便宜を考慮して前後、左右、上下等の方向を示すが、本開示の内容はこれらの方向に限定されるものではない。図１、図２、図３等の例では、Ｚ軸方向を上下方向（上側が＋Ｚ方向、下側が－Ｚ方向）、Ｘ軸方向を前後方向（前側が＋Ｘ方向、後ろ側が－Ｘ方向）、Ｙ軸方向を左右方向（右側が＋Ｙ方向、左側が－Ｙ方向）であるものとし、これに基づき説明を行う。これは、図４から図１５についても同様である。特に説明した場合を除き、図１等の各図に示す各層の大きさや厚みの相対的な大小比率は便宜上の記載であり、実際の大小比率を限定するものではない。これらの方向に関する定めや大小比率については、図２から図１５の各図についても同様である。
　本開示に係る半導体装置は、特に限定されず、発光素子を搭載した半導体表示装置などを例示することができる。半導体表示装置に用いられる発光素子は、特に限定されず、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）（有機ＥＬ発光素子）やＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）（半導体発光素子）等を例示することができる。また、発光素子として、ＯＬＥＤ及びＬＥＤの中でも、より微細化されたいわゆるマイクロＯＬＥＤ及びマイクロＬＥＤを採用されてよい。
　以下の第１の実施形態から第４の実施形態については、半導体装置が表示装置として用いられる場合、特に、半導体装置がＯＬＥＤを発光素子として用いた表示装置である場合を一例として、説明を続ける。
［１　第１の実施形態］
［１－１　半導体装置の構成］
　第１の実施形態にかかる半導体装置１は、図１、図２に示すように、第１のチップ１０と第２のチップ２０とを有する。図１、図２は、第１の実施形態にかかる半導体装置１の一実施例を説明するためのそれぞれ平面図及び断面図である。
（表示部用領域と外側領域）
　半導体装置１は、図１に示すように、表示面Ｄ側に、表示部用領域１００Ａと外側領域１００Ｂとを備える。表示部用領域１００Ａは、後述する表示部を配置される領域として定められ、表示部用領域１００Ａの全域又はその内部に表示部１１から生じた光を外部に出射する表示領域１００Ｃが定められる。図１の例では、表示部用領域１００Ａは、半導体装置１の平面視上、第１のチップ１０上の矩形状の領域として形成されており、表示領域１００Ｃは、破線で囲まれた領域となっており、また、第１のチップ上の表示部用領域１００Ａの外側の領域が外側領域１００Ｂとなっている。表示部用領域１００Ａと外側領域１００Ｂは境界を接している。なお、表示面Ｄとは、半導体装置１において発光素子から生じた光が外部に取り出される面を示す。
　以下の説明においては、半導体装置１の表示面Ｄ側に向けられた面（＋Ｚ方向側の面）を第１の面（上面）とし、半導体装置１の裏面側となる面（－Ｚ方向側の面）を第２の面（下面）とする。
（第１のチップ）
　第１のチップ１０は、半導体チップである。図１、図２の例では、第１のチップ１０となる半導体チップは、駆動基板１４と、駆動基板１４上に形成された表示部１１とを有している。第１のチップ１０は、駆動基板１４に、複数層の配線層１２と、絶縁層１３を有している。
（表示部）
　表示部１１は、上述したように第１のチップ１０の表示部用領域１００Ａに対応する部分に形成されている。図１の例における表示部１１は、多数の画素を有しており、画素ごとに駆動基板１４上に複数の発光素子を配置した構造（図示しない）を有している。発光素子の配置は、画素のパターンに応じた配置とされている。この例では、発光素子として、上述したように有機ＥＬ発光素子が用いられている。なお、表示部１１では、発光素子を覆うように、ガラス基板などの対向基板２１が設けられてよい。図１においては、説明の便宜上、駆動基板１４と対向基板２１の間に設けられた発光素子等の各構成の記載を省略している。図２から図１４についても、説明の便宜上、表示部１１の記載を省略している。
（駆動基板）
　第１のチップ１０において、図２に示すように、駆動基板１４は、基板１５と、基板１５の第１の面側に設けられた半導体素子１６と、多層配線部１７とを有する。
（基板）
　基板１５は、例えば、水分および酸素の透過性が低いガラスまたは樹脂で構成されていてもよく、トランジスタ等の形成が容易な半導体で形成されてもよい。具体的には、基板１５は、ガラス基板、半導体基板または樹脂基板等であってもよい。ガラス基板は、例えば、高歪点ガラス、ソーダガラス、ホウケイ酸ガラス、フォルステライト、鉛ガラスまたは石英ガラス等を含む。半導体基板は、例えば、アモルファスシリコン、多結晶シリコンまたは単結晶シリコン等を含む。樹脂基板は、例えば、ポリメチルメタクリレート、ポリビニルアルコール、ポリビニルフェノール、ポリエーテルスルホン、ポリイミド、ポリカーボネート、ポリエチレンテレフタラートおよびポリエチレンナフタレート等からなる群より選ばれる少なくとも１種を含む。図２の例では、基板１５に半導体素子が形成されており、このような半導体素子の形成容易性の観点から、基板１５としては、シリコン基板を好適に採用される。
（半導体素子）
　図２の例に示すように、基板１５の第１の面側には、半導体素子１６が設けられている。半導体素子１６は、半導体装置１の機能等に応じて適宜選択されてよく、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のようなトランジスタ等を例示することができる。図２に示す半導体素子１６は、トランジスタであり、ゲート１６Ａ、ソース１６Ｂ及びドレイン１６Ｃを有している。この例では、ゲート１６Ａの側面に、絶縁材料から形成されたサイドウォール酸化膜１９が形成されている。また、それぞれの半導体素子１６は、素子分離層１８で分離されている。素子分離層１８の材質は、ＳｉＯ２等を例示することができる。
（多層配線部）
　多層配線部１７は、基板１５の第１の面側に形成されている。多層配線部１７は、絶縁層１３と複数層の配線層１２とを有している。図２の例では、基板１５の第１の面側において、半導体素子１６を覆うように多層配線部１７が形成されている。
（配線層）
　配線層１２は、配線１２０を有している。配線層１２において、配線１２０は、多層配線部１７の平面視上、半導体装置１の設計に応じたパターンで形成されている。配線１２０の材質は、特に限定されるものでないが、銅、金、銀、アルミニウム等の金属材料を例示することができる。多層配線部１７の平面視上とは、多層配線部１７の厚み方向（Ｚ軸方向）を視線方向とした場合を示す。
　配線層１２は、上下方向（Ｚ軸方向）に間隔を開けて複数層設けられている。配線層１２の層数は特に限定されないが、図２の例では、配線層１２は、５層積層されている。隣り合う配線層１２の間には、絶縁層１３を設けられている。複数の配線層１２は、絶縁層１３の内部に設けられている。なお、ここにいう絶縁層１３の内部とは、絶縁層１３内に埋設されている場合のほか、絶縁層１３に設けられた開口部（例えばパッド開口部２６等）から配線層１２の少なくとも一部が露出している場合が含まれるものとする。
　上下方向に隣り合う配線層１２は、所定の位置に形成されたビア２４（Ｖｉａ）で電気的に互いに接続されている。隣り合う配線層１２の間隔は、後述するパッド層２２の位置や配線パターンや配線抵抗等の各種の条件に応じて定められる。ビア２４は、一般的な構造を有するものでよく、絶縁層１３の所定位置に配線層１２の間を繋ぐように形成された孔部の内壁面に導電性材料の層を形成した構造を有している。ビア２４を形成する導電性材料の材質は、配線１２０と同様の材質を採用されてよい。図２の記載において、ビア２４は中実形状となっているが、これは、一例にすぎず、ビア２４が中空形状であることを排除するものではない。
　また、図２の例では、最も下側にある配線層１２、すなわち基板１５に最も近い位置の配線層１２は、コンタクト配線２３を介して半導体素子１６に電気的に繋がっている。コンタクト配線２３の材質は、特に限定されないが、タングステン等の金属材料を好適に採用することができる。なお、基板１５に最も近い位置の配線層１２と基板１５との間についても絶縁層１３が介在しており、この絶縁層１３の部分において半導体素子１６上にコンタクトホールが形成され、さらにコンタクトホール内にコンタクト配線２３が埋設されている。
（絶縁層）
　多層配線部１７には、絶縁層１３が形成されている。また、絶縁層１３は、隣り合う配線層１２の間を埋めている。また、絶縁層１３は、基板１５に最も近い位置の配線層１２と基板１５との間を埋めている。さらに、絶縁層１３は、基板１５から最も離れた位置の配線層１２を覆っている。
　絶縁層１３の材料は、特に限定されるものではないが、信号高速伝達性の観点からは誘電率の低い材料（低比誘電率材料）（いわゆるＬｏｗ－ｋ材料）が好適である。
　絶縁層１３は、複数の層を積層一体化した構造を有していてもよい。例えば、後述する製造方法で説明する図４Ｄ、図５Ａ、図５Ｂ等に示すように、絶縁層１３は、基板１５に最も近い位置の配線層１２と基板１５との間を埋めている層１１３と、隣り合う配線層１２の間を埋める層１１３と、基板１５から最も離れた位置の配線層１２を覆う層１１３との積層構造を有してよい。なお、この積層構造では、配線層の非形成部分において隣り合う層が一体化している。すなわち、この場合、絶縁層１３は、複数の層１１３を積層一体化した構造を有している。絶縁層１３が、複数の層１１３を積層一体化した構造を有している場合、積層数は特に限定されない。また、それぞれの絶縁層１３を形成する層１１３の材質の異同は特に限定されないが、図４Ｄ、図５Ａ、図５Ｂの例では、いずれの層１１３についても同じ材質で形成されており、配線層１２の非形成部分で隣り合う層１１３が接触一体化している。なお、図４Ｄ、図５Ａにおいては、隣り合う層１１３の境界が破線で示されている。
（パッド層）
　第１のチップ１０は、パッド層２２を有している。パッド層２２は、第１のチップ１０とは別のチップを第１のチップ１０に電気的に接続するための接続端子として用いることができる。第１のチップ１０には、パッド層２２は複数設けられている。第１の実施形態にかかる半導体装置１においては、第１のチップ１０の配線層１２のうち、少なくとも２つの異なる配線層１２が、パッド層２２を有している。図２の例では、第１の配線層１２Ａ１と第２の配線層１２Ａ２が、パッド層２２を有している。ただし、最も上側から第ｎ番目に形成された配線層１２を第ｎの配線層１２Ａｎとする（ｎは２以上の整数）。したがって、最も上側に形成されている配線層１２から順に、第１の配線層１２Ａ１、第２の配線層１２Ａ２、第３の配線層１２Ａ３の順序で、絶縁層１３を介して配線層１２が並んでいる。なお、本明細書において、第１の配線層１２Ａ１、第２の配線層１２Ａ２・・・、第ｎの配線層１２Ａｎを特に区別しない場合には、単に配線層１２と記載する。
　図２の例では、パッド層２２を設けられた複数の配線層１２（第１の配線層１２Ａ１と第２の配線層１２Ａ２）の間に、パッド層２２を設けられていない配線層１２が存在していない状態となっている。ただし、図２は、一例であり、半導体装置１においてはパッド層２２を設けられていない配線層１２が１層又は２層以上存在してもよいが、この点については、変形例２の説明に記載される。なお、パッド層２２について、第１の配線層１２Ａ１におけるパッド層２２を第１のパッド層２２Ａ１と呼び、第２の配線層１２Ａ２におけるパッド層２２を第２のパッド層２２Ａ２と記載することがある。また、第１のパッド層２２Ａ１、第２のパッド層２２Ａ２等を特に区別しない場合には、単にパッド層２２と記載する。
　パッド層２２は、第１のパッド層２２Ａ１、第２のパッド層２２Ａ２のいずれについても、後述する第２のチップ２０の導電部（図２の例ではバンプ２５）に対して電気的に接続される接続端子として用いられる。また、パッド層２２の所定領域の上側には開口部（パッド開口部２６）が形成されている。第１のパッド層２２Ａ１の第１の面側の所定領域から上側の空間が開けており、その開かれた部分としてパッド開口部２６が形成されている。第２のパッド層２２Ａ２についても、第１のパッド層２２Ａ１と同様に、第１の面側の所定領域から上側に広がる空間が開けており、その開かれた部分としてパッド開口部２６が形成されている。
　パッド層２２の形成数及び位置（半導体装置１の平面視上の位置）は、特に限定されないが、後述する第２のチップ２０に設けられた導電部の形成数及び位置に応じた配置数及び位置の条件で設けられる。パッド層２２の材質は導電性を有するものであれば特に限定されず、配線１２０と同じ材質のものを用いられてよく、配線１２０と同様に金属材料を好適に用いることができる。
（パッド層の位置の差）
　半導体装置１においては、異なる配線層１２に設けられたパッド層２２の位置は互いに異なっている。このとき、図７に示すように、最も上側に位置するパッド層２２と最も下側に位置するパッド層２２との間の上下方向（Ｚ軸方向）の位置の差Ｍが、後述する導電性粒子３１の平均粒子径の半分以下であることが好ましい。後述するように導電性粒子３１の平均粒子径は、約３μｍ以上約１０μｍ以下の範囲内である場合が多い。図７は、第１の実施形態にかかる半導体装置１を説明するための概略断面図である。図７の例では、パッド層２２を有する配線層１２のうち、最も第１の面側に位置する第１のパッド層２２Ａ１の位置と、最も第２の面側に位置する第２のパッド層２２Ａ２の位置が互いに異なる。そして、第１のパッド層２２Ａ１と第２のパッド層２２Ａ２の位置の差Ｍが、導電性粒子３１の平均粒子径の半分以下であることが好ましい。この場合、第２のチップ２０と後述する異方性導電フィルム３０と第１のチップ１０を圧着させた際に、バンプ２５と第１のパッド層２２Ａ１との間に挟まれた導電性粒子３１と、バンプ２５と第２のパッド層２２Ａ２との間に挟まれた導電性粒子３１のいずれについても、バンプ２５とパッド層２２との間に負荷される押圧力で導電性粒子３１を適度に変形させた状態とすることができる。図２の例では、第１のパッド層２２Ａ１とバンプ２５に挟まれた導電性粒子３１と第２のパッド層２２Ａ２とバンプ２５に挟まれた導電性粒子３１のいずれについても、圧着前に比べて半分程度以上押し潰された状態（変形状態）とすることができる。
　なお、パッド層２２の位置とは、それぞれ多層配線部１７の厚み方向（Ｚ軸方向）に沿った位置を示している。複数のパッド層２２の位置の差Ｍとは、複数のパッド層２２の間での上下方向（Ｚ軸方向）に沿った距離を示す。
（第２のチップ）
　半導体装置１においては、少なくとも１つの第２のチップ２０が、第１のチップ１０の上に（第１の面側に）搭載されている。図１の例では、１つの第２のチップ２０が、第１のチップ１０としての半導体チップの上に搭載されている。また、第２のチップ２０は、外側領域１００Ｂに配置される。したがって、第２のチップ２０のサイズは、第１のチップ１０のサイズよりも小さい。
　第２のチップ２０は、基板（図に明示しない）に機能等に応じた電子部品や集積回路を搭載したＩＣチップであり、第１のチップ１０とは異なるものである。ＩＣチップとしては、ディスプレイドライバーＩＣ（Ｄｉｓｐｌａｙ　Ｄｒｉｖｅｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ；ＤＤＩＣ）、メモリ、センサ、画像処理用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ）などを例示することができる。
（第２チップの厚み）
　第２のチップ２０の厚みは均一でも不均一でもよい。図３Ｂの例では第２のチップ２０の厚みは不均一である（ばらつきがある）。この場合、第２のチップ２０の厚みの分布は、特に限定されるものではない。第２のチップ２０の厚みの分布は、後述するバンプ２５の粗密状態の分布に応じて定められてよい。図３Ｂの例では、第２のチップ２０の長手方向（図３Ｂでは左右方向（Ｙ軸方向））に離間した２つの端部２７の近傍での第２のチップ２０の厚みＴ１のほうが、第２のチップ２０の中央部２８での第２のチップ２０の厚みＴ２よりも小さい。なお、第２のチップ２０の厚みは、バンプ２５を除いた第２のチップ２０の厚みを示すものとする。端部２７の近傍とは、第２のチップ２０の端面から中央部２８側にむかった所定の位置までの部分を示すものとする。中央部２８は、第２のチップ２０の中央から端部２７側にむかった所定の位置までの部分を示すものとする。図３Ｂは、第２のチップ２０の例を示す断面図であり、図３Ａに示す第２のチップ２０の断面図に対応する。図３Ａは、第２のチップ２０の例を示す底面図である。
　図３Ｂの例に示すような第２のチップ２０の厚みの分布状態は、半導体装置１の製造工程上、第２のチップ２０にバンプ２５を設けた後、第２のチップ２０の第１の面側（バンプ２５の非設置面側）を研磨する工程（研磨工程）が実施される場合に、実現化される傾向がある。
　研磨工程では、図１５に示すように、複数のバンプ２５からなるバンプ群１２５を被覆するように第２のチップ２０の第２の面側に保護テープとしてバックグラインドテープ（ＢＧテープ３２）を設け、ＢＧテープ３２の配置面側を吸引装置の吸引部３６上に固定した状態で第２のチップ２０の第１の面が研磨装置の研磨部３７で研磨される。図１５は、第２のチップ２０の研磨工程の一例を説明するための図である。研磨工程の際には、バンプ２５の密度が高い部分ではバンプ２５の密度が低い部分よりも第２のチップ２０が多く研磨されやすい。このように、第２のチップ２０では、バンプ２５の粗密状態の分布に応じて第２のチップ２０の厚みの分布が形成される傾向がある。なお、吸引装置や研磨装置は、例えば半導体チップの研磨工程で一般的に使用されるものを用いられてよい。バンプ群１２５は、相対的にバンプ２５が密集した部分として定められた部分に配置された複数のバンプ２５の組を示す。
（導電部）
　第２のチップ２０の第２の面が第１のチップ１０の第１の面に向かい合っており、第１のチップ１０に向かい合う面に複数の導電部を有する。
　導電部は、第２のチップ２０に搭載された集積回路に電気的に繋がっている。半導体装置１においては、導電部と第１のチップ１０のパッド層２２を電気的に接続する接続構造３３が形成されている。
　導電部は、第２のチップ２０の裏面（第２の面）に層状に形成されてもよいし、突起状に形成されてもよい。図２の例では、導電部は、第２のチップ２０の裏面（第２の面）から突出した導電性を有する突起（バンプ２５（Ｂｕｍｐ））である。第１の実施形態の説明では、導電部がバンプ２５である場合が例として用いられている。なお、導電部がバンプ２５である場合を例として説明を行うことは、後述する第２の実施形態から第４の実施形態についても同様である。
（バンプ）
　導電部としてのバンプ２５は、第１のチップ１０の所望のパッド層２２に電気的に接続できるように構成されている。バンプ２５の種類は、特に限定されず、例えば、ピラーバンプ、スタッドバンプ等を例示することができる。バンプ２５の材質としては、金、銀、銅、錫等やこれらの合金等を例示することができる。バンプ２５の断面形状は、後述する図３Ａの例では、矩形状となっているが、これに限定されず、円形状等でもよい。バンプ２５の断面サイズは、パッド層２２よりも小さいサイズで形成されていることが、バンプ２５をパッド層２２に接続させやすくする観点からは、好ましい。バンプ２５の形成数は、第２のチップ２０に搭載される集積回路や電子部品の内容等に応じて定められる。図２、図３等の例では、バンプ２５は複数設けられる。それぞれのバンプ２５の大きさの大小は、特に制限されないが、図２の例では、それぞれのバンプ２５の大きさは、おおむね均一となっている。
（バンプの密度）
　第２のチップ２０におけるバンプ２５の密度分布（バンプ２５の粗密状態の分布）は、第２のチップ２０の回路の設計に応じて定められてよい。図３Ａ、図３Ｂの例では、第２のチップ２０の平面視上、第２のチップ２０が細長い矩形状に形成されており、第２のチップ２０の長手方向に離間した２つの端部２７の近傍でのバンプ２５の密度のほうが、第２のチップ２０の中央部２８でのバンプ２５の密度よりも大きい。バンプ２５の密度とは、単位面積あたりに配置されたバンプ２５の形成数を示すものとする。なお、図３Ａの例においては、単位面積を定める領域（単位領域ＲＵ）を破線で囲まれた領域で示す。この例では、端部２７の近傍に定められた単位領域ＲＵ内におけるバンプ２５の形成数が、中央部２８に定められた単位領域ＲＵ内におけるバンプ２５の形成数以上となっている。
　上述したように、図３Ｂの例では、第２のチップ２０の端部２７の近傍での第２のチップ２０の厚みＴ１のほうが、第２のチップ２０の中央部２８での第２のチップ２０の厚みＴ２よりも小さい。したがって、第２のチップ２０の厚みが相対的に大きい部分（中央部２８）に形成されたバンプ２５の密度が、第２のチップの厚みが相対的に小さい部分（端部２７）に形成されたバンプ２５の密度よりも低くなるように、第２のチップ２０に複数のバンプ２５が形成されていることになる。
（接続構造）
　半導体装置１においては、上述したようにパッド層２２と導電部とを電気的に接続した接続構造３３が形成されている。接続構造３３を介して、第２のチップ２０と第１のチップ１０が電気的に接続される。導電部がバンプ２５である場合、接続構造３３は、図２に示すように、パッド層２２とバンプ２５を電気的に接続する構造である。パッド層２２とバンプ２５は、直接的に接続されてもよいし、後述する導電性粒子３１を挟んで電気的に接続されてもよい。また、接続構造３３においては、パッド層２２とバンプ２５とが直接的に接続した部分と、且つ、パッド層２２とバンプ２５とが導電性粒子３１を挟んで電気的に接続されている部分の両方を有する構造であってもよい。なお、図２においては、接続構造３３は、一点鎖線で囲まれた部分として記載されている。
　図２に示す例では、導電性粒子３１を挟んでパッド層２２とバンプ２５を電気的に接続した構造は、第１のチップ１０と第２のチップ２０の間に、導電性粒子３１を含む樹脂フィルムを設けることで実現されている。
（異方性導電性フィルム）
　導電性粒子３１を含む樹脂フィルムとしては、図２の例に示すように、異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ；ＡＣＦ）（ＡＣＦ）３０が好適に用いられる。異方性導電フィルム３０においては、異方性導電フィルム３０の内部に全体に分散するように導電性粒子３１が含有されている。異方性導電フィルム３０を用いて、接続構造３３は、次に説明するように形成することができる。第１のチップ１０の第１の面上に異方性導電フィルム３０が配置され、異方性導電フィルム３０上に第２のチップ２０が配置される。このとき、第２のチップ２０のバンプ２５の先端が第１のチップ１０のパッド層２２に向けられるように第２のチップ２０と第１のチップ１０の位置が合わせられる。そして、第２のチップ２０と異方性導電フィルム３０と第１のチップ１０を圧着させる（以下、圧着工程と呼ぶ）。この圧着工程の際、異方性導電フィルム３０は、その一部がパッド層２２の上方のパッド開口部２６に入り込む状態となる。そして、異方性導電フィルム３０に含まれる導電性粒子３１がバンプ２５とパッド層２２の間に挟みこまれ、導電性粒子３１を介してバンプ２５とパッド層２２が電気的に接続される。なお、導電性粒子３１による導電性を効果的に発揮させる観点から、導電性粒子３１は、圧着工程の際、バンプ２５とパッド層２２との間で挟まれた状態で潰される（変形状態となる）ことが好適である。
　半導体装置１においては、導電性粒子３１の変形の程度（変形度）は、バンプ２５とパッド層２２との距離に応じて異なっていてもよい。図２の例では、バンプ２５と第１のパッド層２２Ａ１との距離よりもバンプ２５と第２のパッド層２２Ａ２との距離のほうが大きい。この場合、バンプ２５と第１のパッド層２２Ａ１との間に位置する導電性粒子３１の変形度は、バンプ２５と第２のパッド層２２Ａ２との間に位置する導電性粒子３１の変形度よりも大きい。図２の例では、バンプ２５と第１のパッド層２２Ａ１との間に位置する導電性粒子３１は、ほとんど完全につぶれた状態まで変形している。なお、バンプ２５と第２のパッド層２２Ａ２との間に位置する導電性粒子３１についても、導電性粒子３１による導電性の効果がより確実に発揮される程度に押し潰されていることが好適である。この観点から、バンプ２５とパッド層２２との間で挟まれた後の導電性粒子３１の状態は、バンプ２５とパッド層２２との間で挟まれる前の導電性粒子３１の状態と比較した場合に、導電性粒子３１の平均粒子径が半分以下となる程度に、バンプ２５とパッド層２２との間で押しつぶされた状態となっていることが好ましい。
（導電性粒子の変形度）
　導電性粒子３１の変形度は、図７に示すように、バンプ２５とパッド層２２との間に挟まれた導電性粒子３１について、圧着工程前における圧着方向（図７の例では－Ｚ方向）に沿った導電性粒子３１の平均粒子径（Ｗ１）に対する、圧着工程後における圧着方向に沿った導電性粒子３１の平均粒子径（Ｗ２）の変化率（（Ｗ１－Ｗ２）／Ｗ１）を示すものとする。
（導電性粒子の平均粒子径）
　導電性粒子３１の平均粒子径は、パッド開口部２６の開口径よりも小さい値となっていることが好ましい。これにより、異方性導電フィルム３０は、その一部がパッド層２２の上方のパッド開口部２６に入り込む状態となったときに、導電性粒子３１もパッド開口部２６に入り込む状態とされることが容易となる。具体的に、導電性粒子３１の平均粒子径は、上述したように約３μｍ以上約１０μｍ以下の範囲内であることが多い。圧着工程前における圧着方向に沿った導電性粒子３１の平均粒子径（Ｗ１）としては、異方性導電フィルム３０のうちバンプ２５とパッド層２２との間に挟まれる部分として想定された部分において任意に選択された１０個の導電性粒子３１の圧着方向に沿ったサイズ（粒子直径）の算術平均値が好ましく採用される。ただし、導電性粒子３１の平均粒子径（Ｗ１）としては、異方性導電フィルム３０の全体において任意に選択された１０個の導電性粒子３１の圧着方向に沿ったサイズ（粒子直径）の算術平均値が採用されてもよい。圧着工程後における圧着方向に沿った導電性粒子３１の平均粒子径（Ｗ２）は、バンプ２５とパッド層２２との間に挟まれた導電性粒子３１から任意に選択された１０個（１０個未満の場合には、バンプ２５とパッド層２２との間に挟まれた導電性粒子３１の全数）の導電性粒子３１の圧着方向に沿ったサイズ（粒子直径）の算術平均値を示すものとする。
（バンプとパッド層の位置関係）
　バンプ２５とパッド層２２は互いに向かい合うような位置に形成されている。図３Ｂの例に示すように第２のチップ２０の厚みが不均一である場合、図８Ａ、図８Ｂに示すように第２のチップ２０の厚みが相対的に大きい部分に形成されたバンプ２５と、第２のチップ２０の厚みが相対的に小さい部分に形成されたバンプ２５とが、互いに異なる配線層１２に形成されたパッド層２２に接続されることが好ましい。図８Ａ、図８Ｂは、第２のチップ２０の厚みが不均一である場合の一実施例を説明するための図である。図８Ａは、圧着工程時の第１のチップ１０と第２のチップ２０の状態を示し、図８Ｂは圧着工程後の半導体装置１の例を示す。なお、図８Ａ中、矢印Ｐは、第２のチップ２０から第１のチップ１０に圧着をする際の圧着方向を示す。
　また図８Ａ、図８Ｂの例では、第２のチップ２０の厚みが相対的に大きい部分に形成されたバンプ２５に対して接続されたパッド層２２の位置よりも、第２のチップ２０の厚みが相対的に小さい部分に形成されたバンプ２５に対して接続されたパッド層２２の位置のほうが上側（第１の面側）に位置している。すなわち、これらの例では、第２のチップ２０の厚みが薄い位置に形成されたバンプ２５は、パッド層２２のうち第１のチップ１０の上側に位置する第１のパッド層２２Ａ１に接続され、第２のチップ２０の厚みが厚い位置に形成されたバンプ２５は、第１のパッド層２２Ａ１よりも下側に位置する第２のパッド層２２Ａ２に接続される。
（外部接続端子）
　なお、図１の例に示すように、第１のチップ１０には、半導体装置１と異なる他の装置等に接続するための外部接続端子３５が設けられていてもよい。ただし、このことは、半導体装置１において外部接続端子３５が設けられていないことを禁止するものはない。
［１－２　製造方法］
　次に、半導体装置１の製造方法について、図４から図６を参照して説明する。ここでは、図２に示す半導体装置１を例として説明を続ける。なお、説明の便宜上、表示部１１の形成に関する工程の記載及び説明を省略する。図４から図６について、表示部１１の記載を省略する。表示部１１の記載を省略する点については、図７から図１５について同じである。
　基板１５が準備され（図４Ａ）、基板１５の第１の面側に素子分離層１８が埋め込まれ、さらに半導体素子１６が形成される（図４Ｂ及び図４Ｃ）。これらの素子分離層１８の形成工程および半導体素子１６の形成工程は、例えば、一般的な半導体素子の形成方法等を適宜用いられてよい。
　基板１５の第１の面側には、図４Ｄに示すように、半導体素子１６を覆うように絶縁層１３を形成する層１１３が設けられる。層１１３は、絶縁層１３を形成する材料で形成される。そしてコンタクト配線２３を形成する工程と、配線層１２を形成する工程が実施される。さらに、配線層１２を覆うように層１１３を形成する工程、ビア２４を形成する工程、及び配線層１２を形成する工程が実施される。層１１３を形成する工程、ビア２４を形成する工程、及び配線層１２を形成する工程が順次実施されることで、図４Ｄに示すように、配線層１２が層１１３を介して積み重なるように形成された状態が形成される。図４Ｄには、基板１５に最も近い位置から３層の層１１３と３層の配線層１２を形成した状態が示されている。
　さらに、続けて層１１３を形成する工程、ビア２４を形成する工程、配線層１２を形成する工程が繰り返し実施される。このように層１１３と配線層１２の形成工程及びビア２４の形成工程が実施されることで、最も基板１５から離れた位置（最も上側の位置（第１の面側の位置））に形成される配線層１２まで形成される。図５Ａの例では、６層の層１１３と５層の配線層１２を形成した状態が形成される。このとき、複数の層１１３で絶縁層１３が形成され、また絶縁層１３と複数の配線層１２とで多層配線部１７が形成される。多層配線部１７が形成された後、図５Ｂに示すように、パッド層２２の位置の上側にパッド開口部２６が形成される。これにより第１のチップ１０が形成される。なお、コンタクト配線２３を形成する工程、層１１３を形成する工程、配線層１２を形成する工程、ビア２４を形成する工程、及びパッド開口部２６を形成する工程は、いずれも例えば、一般的な半導体チップの形成方法で用いられる方法を適宜用いられてよい。
　第１のチップ１０には、図６に示すように、その第１の面側（図６においてパッド開口部２６の形成面側）を覆うように、異方性導電フィルム３０が設けられる。さらには、異方性導電フィルム３０の第１の面側に第２のチップ２０が配置される。このとき、第２のチップ２０のバンプ２５と第１のチップ１０のパッド層２２とが異方性導電フィルム３０を挟んで向かい合うように第２のチップ２０の位置決めがなされる。そして、圧着工程が実施される。圧着工程は、例えば、第２のチップ２０から第１のチップ１０に対して矢印Ｐ方向（圧着方向）に押圧力をかけることで実施することができる。圧着工程により、異方性導電フィルム３０を挟んで第２のチップ２０と第１のチップ１０が圧着される。こうして半導体装置１が得られる。
［１－３　作用及び効果］
　これまでの半導体装置においては、第１のチップの上に第２のチップを圧着することで第１のチップのパッド層に導電部を電気的に接続する接続構造を形成する場合、パッド層と導電部との電気的な接続不良の抑制が要請されている。
　特に、半導体装置においては、第２のチップの製造工程上、第２のチップの研磨工程が実施されることがある。そして、研磨工程を実施した場合に、第２のチップの厚みが不均一化することがある。第２のチップの厚みが不均一である場合、圧着工程で第２のチップから第１のチップにかけられる押圧力にばらつきを生じる可能性がある。この場合、得られる半導体装置には、第２のチップ内の位置によって第１のチップに対する接続強度にばらつきが生じてしまう可能性がある。
　そこで、第２のチップの厚みが不均一化すること等の様々な要因に伴って第２のチップから第１のチップにかかる押圧力のばらつきが生じても、第２のチップの導電部と第１のチップのパッド層とを電気的に接続する接続構造に接続不良を生じにくくすることができる技術が望まれている。
　第１の実施形態にかかる半導体装置１においては、図７に示すように、第２のチップ２０の導電部（バンプ２５）と第１のチップ１０のパッド層２２とを電気的に接続する接続構造３３が形成されており、パッド層２２は、異なる複数の配線層１２に形成されている。したがって、第１の実施形態ではパッド層２２の位置が複数種類存在している。このような第１の実施形態によれば、例えば、図７に示すように第２のチップ２０から第１のチップ１０に対して押圧力Ｆ１がかかる部分と押圧力Ｆ２がかかる部分とが生じる場合、第１のチップ１０のうち押圧力Ｆ２よりも大きな押圧力Ｆ１がかかる部分のパッド層２２の位置を、押圧力Ｆ２がかかる部分のパッド層２２よりも、下側（－Ｚ側）に設定することができる。このため、第２のチップ２０から第１のチップ１０に対して押圧力Ｆ１がかかる部分と押圧力Ｆ２がかかる部分が生じる場合であっても、第２のチップ２０の導電部と第１のチップ１０のパッド層２２とを電気的に接続する接続構造に接続不良を生じにくくすることができる。したがって、第１の実施形態にかかる半導体装置１によれば、第１のチップ１０と第２のチップ２０という異なるチップ間の接続不良の発生を抑制することができる。
　特に、第１の実施形態にかかる半導体装置１においては、図８Ａ、図８Ｂに示すように、第２のチップ２０の厚みが不均一である場合に、第２のチップ２０の厚みに応じて第１のチップ１０のパッド層２２の位置を調整することができる。すなわち、図８Ｂに示すように、第２のチップ２０の厚みが相対的に大きい部分に形成されたバンプ２５に対して接続されたパッド層２２の位置よりも、第２のチップ２０の厚みが相対的に小さい部分に形成されたバンプ２５に対して接続されたパッド層２２の位置のほうが上側に位置している状態とすることができる。このため、第２のチップ２０の厚みが不均一であることに伴って第２のチップから第１のチップにかかる押圧力のばらつきが生じても、第２のチップ２０内の位置によらず第１のチップ１０に対する接続強度をおおむね均等化することができる。このように、第１の実施形態にかかる半導体装置１によれば、第２のチップ２０の厚みが不均一であっても、第２のチップ２０のバンプ２５と第１のチップ１０のパッド層２２とを電気的に接続する接続構造３３における接続不良を生じにくくすることができる。
　次に、第１の実施形態にかかる半導体装置１の変形例について説明する。
［１－４　変形例］
（変形例１）
　上記では第１の実施形態について、図２の例を用いて、第１のチップ１０の配線層１２のうちの２つの異なる配線層１２がパッド層２２を有している場合について説明した。第１の実施形態においては、この例に限定されず、図９に示すように、３つ以上の異なる配線層１２がパッド層２２を有してもよい（この形態を変形例１と呼ぶ）。図９は、第１の実施形態の変形例１にかかる半導体装置１の一実施例を説明するための図である。
　図９に示す半導体装置１の例では、第１の面側から第２の面側に向かって、順に、第１の配線層１２Ａ１、第２の配線層１２Ａ２及び第３の配線層１２Ａ３がパッド層２２（第１のパッド層２２Ａ１、第２のパッド層２２Ａ２及び第３のパッド層２２Ａ３）を有している。そして、これらの３つの配線層１２に設けられたパッド層２２は、第２のチップ２０のバンプ２５に電気的に接続される。
　変形例１にかかる半導体装置１によれば、第２のチップ２０から第１のチップ１０にかかる押圧力のばらつきが大きくなっても、第２のチップ２０のバンプ２５と第１のチップ１０のパッド層２２とを電気的に接続する接続構造３３における接続不良を生じにくくすることができる。
（変形例２）
　上記では第１の実施形態にかかる半導体装置１について、第１のチップ１０の配線層１２のうち、パッド層２２を有している異なる配線層１２の間に、パッド層２２を有していない配線層１２を介在させていない場合について説明した。第１の実施形態はこれに限定されない。第１の実施形態においては、図１０に示すように、パッド層２２を有している異なる配線層１２の間に、パッド層２２を有していない配線層１２が介在していてもよい（この形態を変形例２と呼ぶ）。図１０は、第１の実施形態の変形例２にかかる半導体装置１の一実施例を説明するための図である。なお、図１０では、説明の便宜上、異方性導電フィルム３０、第２のチップ２０の記載を省略する。
　図１０の例に示す半導体装置１では、第１の面側から第２の面側に向かって、順に、第１の配線層１２Ａ１及び第３の配線層１２Ａ３がパッド層２２を有している。これらの各配線層１２に設けられたパッド層２２は、第２のチップ２０のバンプ２５に電気的に接続されている。第１の配線層１２Ａ１と第３の配線層１２Ａ３の間に介在する第２の配線層１２Ａ２には、パッド層２２の形成が避けられている。なお、図１０の例は、一例であり、パッド層２２を有している異なる配線層１２の間に、パッド層２２を有していない配線層１２は２層以上形成されていてもよい。
　変形例２にかかる半導体装置１によれば、上記変形例１と同様の効果を得ることができる。
　次に、第２の実施形態にかかる半導体装置について説明する。
［２　第２の実施形態］
［２－１　半導体装置の構成］
　第２の実施形態にかかる半導体装置１は、複数の第２のチップ２０を第１のチップ１０の上に搭載している。その他の構成については、第２の実施形態にかかる半導体装置１は、第１の実施形態にかかる半導体装置１と同様に形成されてよい。したがって、その他の構成についての説明を省略する。
（第２のチップ）
　第２の実施形態にかかる半導体装置１において、第１のチップ１０上における複数の第２のチップ２０の搭載位置については、特に限定されないが、第１の実施形態で説明した外側領域１００Ｂに配置されていることが好適である。
　第２のチップ２０の数は特に限定されない。例えば、図１１Ａに示すように、第１のチップ１０の上に、２つの第２のチップ２０Ａ、２０Ｂが搭載されてもよい。また、図１１Ｂに示すように、第１のチップ１０の上に、３つの第２のチップ２０Ａ、２０Ｂ、２０Ｃが搭載されていてもよい。図１１Ａ、図１１Ｂの例では、第２のチップ２０は、表示面Ｄ側に設けられている。図１１Ａ、図１１Ｂは、第２の実施形態にかかる半導体装置１の一実施例を説明するための平面図である。なお、図１１Ａ、図１１Ｂにおいては、説明の便宜上、外部接続端子３５、表示部１１の記載を省略する。なお、本明細書において第２のチップ２０Ａ、２０Ｂ、２０Ｃを特に区別しない場合には、第２のチップ２０と記載する。
　複数の第２のチップ２０それぞれの形状は特に限定されない。複数の第２のチップ２０は、互いに同じ形状でも異なる形状であってもよい。複数の第２のチップ２０の機能は、互いに同じでもよいし、異なっていてもよい。複数の第２のチップ２０に設けられたバンプ２５は、互いに同じ形状でも、異なる形状でもよい。図１１Ａの例では、第２のチップ２０Ａに設けられたバンプ２５の形状と、第２のチップ２０Ｂに設けられたバンプ２５の形状は同じでもよいし、異なっていてもよい。このことは、バンプ２５のサイズ、材質についても同様である。また、複数の第２のチップ２０それぞれについて厚みが不均一である場合、厚みのばらつきの状態が、複数の第２のチップ２０の間で異なっていてもよい。
（接続構造）
　第２の実施形態にかかる半導体装置１においては、接続構造３３が、それぞれの前記第２のチップに対応して形成されている。例えば、図１１Ａの例では、第２のチップ２０Ａのバンプ２５は、第２のチップ２０Ａに対応する第１のチップ１０の部分に形成されたパッド層２２に接続されている。第２のチップ２０Ｂのバンプ２５は、第２のチップ２０Ｂに対応する第１のチップ１０の部分に形成されたパッド層２２に接続される。すなわち、半導体装置１においては、第２のチップ２０Ａと第１のチップ１０との間で形成される接続構造３３と、第２のチップ２０Ｂと第１のチップ１０との間で形成される接続構造３３とがそれぞれに形成される。
　第１のチップ１０のパッド層２２は、パッド層２２に接続されるバンプ２５を有する第２のチップ２０に応じて定められる。したがって、異なる第２のチップ２０に対応する接続構造３３を比較した場合に、接続構造３３を形成するパッド層２２の大きさが、互いに異なっていてもよい。例えば、図１１Ａの例では、第２のチップ２０Ａに対応する接続構造３３において第１のチップ１０のパッド層２２の大きさと、第２のチップ２０Ｂに対応する接続構造３３において第１のチップ１０のパッド層２２の大きさを比較した場合に、パッド層２２の大きさが互いに異なっていてもよい。このことは、パッド層２２の形状及び材質についても同様である。
　また、異なる第２のチップ２０に対応する接続構造３３を比較した場合に、接続構造３３を形成するパッド層２２を有する複数の配線層１２の組み合わせが、互いに異なっていてもよい。具体的には、例えば、図１１Ａの例では、第１のチップ１０が、例えば、第２のチップ２０Ａに対応する接続構造３３を形成するパッド層２２を配置した部分を、第１の実施形態で説明した図２に示すような構造とし、第２のチップ２０Ｂに対応する接続構造３３を形成するパッド層２２を配置した部分を、第１の実施形態で説明した図１０に示すような構造とされてもよい。この場合、第２のチップ２０Ａに対応する接続構造３３におけるパッド層２２が第１の配線層１２Ａ１と第２の配線層１２Ａ２に形成される。そして第２のチップ２０Ａに対応する接続構造３３を形成するパッド層２２を有する複数の配線層１２の組み合わせが、第１の配線層１２Ａ１と第２の配線層１２Ａ２となる。また、第２のチップ２０Ｂに対応する接続構造３３におけるパッド層２２が第１の配線層１２Ａ１と第３の配線層１２Ａ３に形成される。第２のチップ２０Ｂに対応する接続構造３３を形成するパッド層２２を有する複数の配線層１２の組み合わせは、第１の配線層１２Ａ１と第３の配線層１２Ａ３となり、第１の配線層１２Ａ１と第２の配線層１２Ａ２の組み合わせとは異なる。
［２－２　作用及び効果］
　第２の実施形態にかかる半導体装置１においては、複数の第２のチップ２０それぞれを第１のチップ１０に圧着する際に第２のチップ２０から第１のチップ１０にかかる押圧力のばらつきが生じても、第２のチップ２０のバンプ２５と第１のチップ１０のパッド層２２とを電気的に接続する接続構造３３における接続不良を生じにくくすることができる。
［３　第３の実施形態］
［３－１　半導体装置の構成］
　第３の実施形態にかかる半導体装置１は、第１のチップ１０に設けられた複数のパッド層２２のサイズと第２のチップ２０に設けられた複数のバンプ２５のサイズの少なくともいずれ一方が不均一とされる。その他の構成については、第３の実施形態にかかる半導体装置１は、第１の実施形態又は第２の実施形態にかかる半導体装置１と同様に形成されてよい。したがって、その他の構成についての説明を省略する。
（パッド層）
　第３の実施形態にかかる半導体装置１において、第１のチップ１０の複数のパッド層２２は、異なる配線層１２に形成された複数のパッド層２２の大きさを比較した場合に、パッド層２２の大きさが、図１２に示すように、ばらついていてもよい。また、第２のチップ２０におけるバンプのサイズの相違に対応して、パッド層２２の大きさが、ばらついていてもよい。図１２の例では、パッド層２２を形成する配線層１２の相違及び第２のチップ２０におけるバンプ２５のサイズの相違に対応して、パッド層２２のサイズにばらつきがある。すなわち、第３のパッド層２２Ａ３のサイズが、第１のパッド層２２Ａ１および第２のパッド層２２Ａ２のサイズよりも大きい。図１２は、第３の実施形態にかかる半導体装置１における第２のチップ２０の一実施例を説明するための底面図である。
（バンプ）
　第３の実施形態にかかる半導体装置１において、第２のチップ２０に形成された複数のバンプ２５のサイズは、図１２に示すように、ばらついていてもよい。
　図１２の例では、第１の実施形態の変形例１にかかる半導体装置１と同様に、第１の面側から第２の面側に向かって、順に、第１の配線層１２Ａ１、第２の配線層１２Ａ２及び第３の配線層１２Ａ３がパッド層２２（それぞれ第１のパッド層２２Ａ１、第２のパッド層２２Ａ２、第３のパッド層２２Ａ３）を有している。そして、これらの３つの配線層１２に設けられたパッド層２２は、第２のチップ２０のバンプ２５に電気的に接続されている。
　そして、第３のパッド層２２Ａ３に接続されたバンプ２５のサイズが、第１のパッド層２２Ａ１、第２のパッド層２２Ａ２のそれぞれに接続されたバンプ２５のサイズよりも大きくなっている。
（第２のチップの厚みとバンプのサイズ）
　第２のチップの厚みが不均一である場合に、図１３Ａ、図１３Ｂに示すように、第２のチップ２０のバンプ２５のサイズは、第２のチップ２０の厚みに応じてばらついていてもよい。図１３Ａの例では、第２のチップ２０の端部２７の近傍での第２のチップ２０の厚みが、第２のチップ２０の中央部２８の近傍での第２のチップ２０の厚みよりも小さくなっている。そして、第２のチップの端部２７の近傍に形成されたバンプ２５のサイズが、第２のチップ２０の中央部２８付近に形成されたバンプ２５のサイズよりも大きくなっている。なお、この場合、単位領域ＲＵにおいてバンプ２５の占める面積の割合が、端部２７の近傍に定められた単位領域ＲＵでの割合のほうが、中央部２８に定められた単位領域ＲＵでの割合よりも高い値となっている。
　なお、第１のチップ１０の複数のパッド層２２のサイズについても、第２のチップ２０の厚みの相違に対応するバンプ２５のサイズのばらつきに対応して、ばらついていてもよい。
［３－２　作用及び効果］
　第３の実施形態にかかる半導体装置１においては、第１の実施形態にかかる半導体装置１と同様の効果を得ることができる。
［４　第４の実施形態］
［４－１　半導体装置の構成］
　第４の実施形態にかかる半導体装置１は、上記した第１の実施形態から第３の実施形態のいずれかの構成を備えている。さらに、第４の実施形態にかかる半導体装置１では、図１４に示すように、パッド層２２のうちの少なくとも一部が絶縁層１３を介して順に上下方向に並んでおり、上下方向に並んだパッド層２２が、パッド層２２を互いに電気的に繋げたパッド構造３４を形成している。図１４においては、パッド構造３４は一点鎖線で囲まれた部分として示されている。図１４は、第４の実施形態にかかる半導体装置の一実施例を説明するための断面図である。なお、第４の実施形態の説明においては、第１の実施形態又は第２の実施形態にかかる半導体装置１と同様の構成についての説明を省略する。なお、図１４においては、説明の便宜上、図１０について上述したことと同様に、異方性導電フィルム３０及び第２のチップ２０の記載を省略する。
（パッド構造）
　第４の実施形態にかかる半導体装置１においては、接続される第２のチップ２０のバンプ２５に接続されたパッド層２２の少なくとも一部について、パッド層２２の下側にさらに上下方向に並ぶようにパッド層２２が形成されている。したがって第１のチップ１０は、第２のチップ２０のバンプ２５に向かい合うパッド層２２の下側に、第２のチップ２０のバンプ２５に向かい合わないパッド層２２が形成されている。
　図１４の例では、第２のチップ２０のバンプ２５に向かい合うパッド層２２として、第１の配線層１２Ａ１に形成された第１のパッド層２２Ａ１と、第２の配線層１２Ａ２に形成された第２のパッド層２２Ａ２が形成されている。そして、第１のパッド層２２Ａ１については、その下側に、バンプ２５に向かい合わないパッド層２２として第２の配線層１２Ａ２に形成されたパッド層２２Ｂ１及び第３の配線層１２Ａ３に形成されたパッド層２２Ｃ１が上下方向に並ぶように形成されている。これらの第１のパッド層２２Ａ１、パッド層２２Ｂ１及びパッド層２２Ｃ１がビア２４で相互に電気的につながっている。この場合に、ビア２４で相互に電気的につながっている第１のパッド層２２Ａ１、パッド層２２Ｂ１及びパッド層２２Ｃ１がパッド構造３４を形成している。
　また、第２の配線層１２Ａ２に形成された第２のパッド層２２Ａ２の下側に、バンプ２５に向かい合わないパッド層２２として第３の配線層１２Ａ３に形成されたパッド層２２Ｂ２が上下方向に並ぶように形成されている。これらの第２のパッド層２２Ａ２及びパッド層２２Ｂ２がビア２４で相互に電気的につながっている。この場合に、ビア２４で相互に電気的につながっている第２のパッド層２２Ａ２及びパッド層２２Ｂ２がパッド構造３４を形成している。
［４－２　作用及び効果］
　第４の実施形態にかかる半導体装置１においては、第１の実施形態にかかる半導体装置と同様の効果を得ることができる。また、パッド構造３４では複数層のパッド層２２が階層化された構造となっており、バンプ２５に接続されるパッド層２２の機能をパッド構造３４全体として発揮させることができ、接続端子としてのパッド層２２の特性を安定化させることができる。
［５　応用例］
（電子機器）
　本開示にかかる半導体装置は、種々の電子機器に備えられてもよい。例えば、上述の一実施形態（第１の実施形態から第４の実施形態のいずれか１つ）に係る半導体装置１が、種々の電子機器に備えられてもよい。上述の一実施形態に係る半導体装置１は、特にビデオカメラや一眼レフカメラの電子ビューファインダまたはヘッドマウント型ディスプレイ等の高解像度が要求され、目の近くで拡大して使用されるものに備えられることが好ましい。
（具体例１）
　図１６Ａは、デジタルスチルカメラ３１０の外観の一例を示す正面図である。図１６Ｂは、デジタルスチルカメラ３１０の外観の一例を示す背面図である。このデジタルスチルカメラ３１０は、レンズ交換式一眼レフレックスタイプのものであり、カメラ本体部（カメラボディ）３１１の正面略中央に交換式の撮影レンズユニット（交換レンズ）３１２を有し、正面左側に撮影者が把持するためのグリップ部３１３を有している。
　カメラ本体部３１１の背面中央から左側にずれた位置には、モニタ３１４が設けられている。モニタ３１４の上部には、電子ビューファインダ（接眼窓）３１５が設けられている。撮影者は、電子ビューファインダ３１５を覗くことによって、撮影レンズユニット３１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。電子ビューファインダ３１５としては、上述の一実施形態および変形例に係る半導体装置１のいずれかを用いることができる。
（具体例２）
　図１７は、ヘッドマウントディスプレイ３２０の外観の一例を示す斜視図である。ヘッドマウントディスプレイ３２０は、例えば、眼鏡形の表示部３２１の両側に、使用者の頭部に装着するための耳掛け部３２２を有している。表示部３２１としては、上述の一実施形態および変形例に係る半導体装置１のいずれかを用いることができる。
（具体例３）
　図１８は、テレビジョン装置３３０の外観の一例を示す斜視図である。このテレビジョン装置３３０は、例えば、フロントパネル３３２およびフィルターガラス３３３を含む映像表示画面部３３１を有しており、この映像表示画面部３３１は、上述の一実施形態および変形例に係る半導体装置１のいずれかにより構成される。
［６　他の装置の例］
　本開示にかかる半導体装置について、半導体装置が表示装置として使用されるものである場合を例として、上記の第１の実施形態から第４の実施形態及び変形例で詳細な説明がなされた。本開示にかかる半導体装置は、表示装置に限定されず、他の装置として用いられてもよい。他の装置の例としては、例えば、ロジックデバイスや、撮像装置を挙げることができる。本開示にかかる半導体装置がロジックデバイスや撮像装置として使用される場合についても、上記第１の実施形態から第４の実施形態及び変形例で示す構成を採用することができる。
　ただし、半導体装置１が表示装置以外の装置である場合には、第１のチップ１０の表示部１１は、半導体装置の内容に応じた部分に変更される。例えば、半導体装置が撮像装置である場合、第１のチップ１０には、表示部１１にかえて撮像部が形成される。撮像部は、第１のチップ１０にイメージセンサーなどを搭載することで形成することができる。イメージセンサーとしては、ＣＭＯＳイメージセンサー等を例示することができる。例えばＣＭＯＳイメージセンサーは、基板上に定められたセンサ領域に多数の撮像素子を配列した構成を有しており、撮像素子は、駆動基板に電気的に接続される。なお、半導体装置が表示装置である場合に説明したことと同様に、第２のチップ２０として、これらの撮像素子を駆動制御するための回路（ドライバＩＣ等）を搭載したチップ等が搭載される。このほかの構成（パッド層２２の位置等）については、第１の実施形態から第４の実施形態で説明した内容を適用することができる。
　以上、本開示の実施形態、その変形例、およびその製造方法の例について具体的に説明したが、本開示は、上述の実施形態、変形例、製造方法の例に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。
　例えば、上述の実施形態、その変形例、およびその製造方法の例において挙げた構成、方法、工程、形状、材料および数値等はあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値等を用いてもよい。
　また、上述の実施形態、その変形例およびその製造方法の例において挙げた構成、方法、工程、形状、材料および数値等は、本開示の主旨を逸脱しない限り、互いに組み合わせることが可能である。
　上述の実施形態に例示した材料は、特に断らない限り、１種を単独でまたは２種以上を組み合わせて用いることができる。
　なお、本開示中に例示された効果により本開示の内容が限定して解釈されるものではない。
　本開示は、以下の構成も採ることができる。
（１）
　絶縁層を有し、前記絶縁層の内部に形成された配線を有する配線層を複数層有する第１のチップと、
　前記第１のチップの上に搭載され複数の導電部を有する少なくとも１つの第２のチップと、を備え、
　前記第１のチップは、複数のパッド層を有しており、
　前記パッド層と前記導電部とを電気的に接続した接続構造が形成されており、
　複数の前記パッド層は、少なくとも異なる複数の前記配線層に形成されている、
　半導体装置。
（２）
　前記第１のチップと前記第２のチップの間に、導電性粒子を含む樹脂フィルムが設けられており、
　前記導電部は、バンプであり、
　前記接続構造は、前記導電性粒子を介して前記パッド層と前記バンプとを接続した構造を有する、
　上記（１）に記載の半導体装置。
（３）
　最も上側に位置する前記パッド層と最も下側に位置する前記パッド層との間の上下方向の位置の差が、前記導電粒子の半分以下である、
　上記（２）に記載の半導体装置。
（４）
　前記パッド層を設けられた複数の前記配線層の間には、前記パッド層を設けられていない前記配線層が介在していない、
　上記（１）から（３）のいずれか１つに記載の半導体装置。
（５）
　前記パッド層を設けられた複数の前記配線層の間には、前記パッド層を設けられていない前記配線層が介在している、
　上記（１）から（３）のいずれか１つに記載の半導体装置。
（６）
　前記パッド層のうちの少なくとも一部が前記絶縁層を介して順に上下方向に並んでおり、上下方向に並んだ前記パッド層は、該パッド層を互いに電気的に繋げたパッド構造を形成している、
　上記（１）から（５）のいずれか１つに記載の半導体装置。
（７）
　異なる前記配線層に形成された複数の前記パッド層の大きさが、ばらついている、
　上記（１）から（６）のいずれか１つに記載の半導体装置。
（８）
　前記第１のチップの上に、前記第２のチップが複数個搭載されている、
　上記（１）から（７）のいずれか１つに記載の半導体装置。
（９）
　前記接続構造が、それぞれの前記第２のチップに対応して形成されており、
　異なる前記第２のチップに対応する前記接続構造を比較した場合に、前記接続構造を形成する前記パッド層の大きさが、互いに異なる、
　上記（８）に記載の半導体装置。
（１０）
　前記接続構造が、それぞれの前記第２のチップに対応して形成されており、
　異なる前記第２のチップに対応する前記接続構造を比較した場合に、前記接続構造を形成する前記パッド層を有する複数の前記配線層の組み合わせが、互いに異なる、
　上記（８）又は（９）に記載の半導体装置。
（１１）
　前記第２のチップの厚みが不均一である、
　上記（１）から（１０）のいずれか１つに記載の半導体装置。
（１２）
　前記第２のチップには、該第２のチップの厚みが相対的に大きい部分に形成された前記導電部の密度が、該第２のチップの厚みが相対的に小さい部分に形成された前記導電部の密度よりも低くなるように、前記導電部が形成されている、
　上記（１１）に記載の半導体装置。
（１３）
　前記第２のチップの厚みが相対的に大きい部分に形成された前記導電部と、前記第２のチップの厚みが相対的に小さい部分に形成された前記導電部とが、互いに異なる前記配線層に形成された前記パッド層に接続される、
　上記（１１）又は（１２）に記載の半導体装置。
（１４）
　前記第２のチップの厚みが相対的に大きい部分に形成された前記導電部に対して接続された前記パッド層の位置よりも、前記第２のチップの厚みが相対的に小さい部分に形成された前記導電部に対して接続された前記パッド層の位置のほうが上側に位置している、
　上記（１１）又は（１２）に記載の半導体装置。
（１５）
　前記第１のチップは、シリコン基板を備え、前記シリコン基板の上に前記絶縁層と前記配線層とを有する、
　上記（１）から（１４）のいずれか１つに記載の半導体装置。
（１６）
　表示装置として用いられる、
　上記（１）から（１５）のいずれか１つに記載の半導体装置。
（１７）
　上記（１）から（１６）のいずれか１つに記載の半導体装置を用いた、
　電子機器。
１　　　　：半導体装置
１０　　　：第１のチップ
１１　　　：表示部
１２　　　：配線層
１３　　　：絶縁層
１４　　　：駆動基板
１５　　　：基板
１６　　　：半導体素子
１７　　　：多層配線部
１８　　　：素子分離層
１９　　　：サイドウォール酸化膜
２０　　　：第２のチップ
２２　　　：パッド層
２３　　　：コンタクト配線
２４　　　：ビア
２５　　　：バンプ
２６　　　：パッド開口部
２７　　　：端部
２８　　　：中央部
３０　　　：異方性導電フィルム
３１　　　：導電性粒子
３２　　　：ＢＧテープ
３３　　　：接続構造
３４　　　：パッド構造
３５　　　：外部接続端子
３６　　　：吸引部
３７　　　：研磨部
１１３　　：層
１２０　　：配線
１２５　　：バンプ群
ＲＵ　　　：単位領域

Claims (17)

  1. 　絶縁層を有し、前記絶縁層の内部に形成された配線を有する配線層を複数層有する第１のチップと、
    　前記第１のチップの上に搭載され複数の導電部を有する少なくとも１つの第２のチップと、を備え、
    　前記第１のチップは、複数のパッド層を有しており、
    　前記パッド層と前記導電部とを電気的に接続した接続構造が形成されており、
    　複数の前記パッド層は、少なくとも異なる複数の前記配線層に形成されている、
    　半導体装置。
  2. 　前記第１のチップと前記第２のチップの間に、導電性粒子を含む樹脂フィルムが設けられており、
    　前記導電部は、バンプであり、
    　前記接続構造は、前記導電性粒子を介して前記パッド層と前記バンプとを接続した構造を有する、
    　請求項１に記載の半導体装置。
  3. 　最も上側に位置する前記パッド層と最も下側に位置する前記パッド層との間の上下方向の位置の差が、前記導電性粒子の半分以下である、
    　請求項２に記載の半導体装置。
  4. 　前記パッド層を設けられた複数の前記配線層の間には、前記パッド層を設けられていない前記配線層が介在していない、
    　請求項１に記載の半導体装置。
  5. 　前記パッド層を設けられた複数の前記配線層の間には、前記パッド層を設けられていない前記配線層が介在している、
    　請求項１に記載の半導体装置。
  6. 　前記パッド層のうちの少なくとも一部が前記絶縁層を介して順に上下方向に並んでおり、上下方向に並んだ前記パッド層は、該パッド層を互いに電気的に繋げたパッド構造を形成している、
    　請求項１に記載の半導体装置。
  7. 　異なる前記配線層に形成された複数の前記パッド層の大きさが、ばらついている、
    　請求項１に記載の半導体装置。
  8. 　前記第１のチップの上に、前記第２のチップが複数個搭載されている、
    　請求項１に記載の半導体装置。
  9. 　前記接続構造が、それぞれの前記第２のチップに対応して形成されており、
    　異なる前記第２のチップに対応する前記接続構造を比較した場合に、前記接続構造を形成する前記パッド層の大きさが、互いに異なる、
    　請求項８に記載の半導体装置。
  10. 　前記接続構造が、それぞれの前記第２のチップに対応して形成されており、
    　異なる前記第２のチップに対応する前記接続構造を比較した場合に、前記接続構造を形成する前記パッド層を有する複数の前記配線層の組み合わせが、互いに異なる、
    　請求項８に記載の半導体装置。
  11. 　前記第２のチップの厚みが不均一である、
    　請求項１に記載の半導体装置。
  12. 　前記第２のチップには、該第２のチップの厚みが相対的に大きい部分に形成された前記導電部の密度が、該第２のチップの厚みが相対的に小さい部分に形成された前記導電部の密度よりも低くなるように、前記導電部が形成されている、
    　請求項１１に記載の半導体装置。
  13. 　前記第２のチップの厚みが相対的に大きい部分に形成された前記導電部と、前記第２のチップの厚みが相対的に小さい部分に形成された前記導電部とが、互いに異なる前記配線層に形成された前記パッド層に接続される、
    　請求項１１に記載の半導体装置。
  14. 　前記第２のチップの厚みが相対的に大きい部分に形成された前記導電部に対して接続された前記パッド層の位置よりも、前記第２のチップの厚みが相対的に小さい部分に形成された前記導電部に対して接続された前記パッド層の位置のほうが上側に位置している、
    　請求項１１に記載の半導体装置。
  15. 　前記第１のチップは、シリコン基板を備え、前記シリコン基板の上に前記絶縁層と前記配線層とを有する、
    　請求項１に記載の半導体装置。
  16. 　表示装置として用いられる、
    　請求項１に記載の半導体装置。
  17. 　請求項１に記載の半導体装置を用いた、
    　電子機器。
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