TW201541590A - 積體電路 - Google Patents

Abstract

一種積體電路，包括晶片(chip)、保護層(passivation layer)、第一金屬內連線、路由線(routing wire)以及壓合區。保護層配置於晶片上，其中該保護層具有第一開孔。第一金屬內連線配置於保護層下以及配置該晶片中。路由線配置於保護層上，其中該路由線的第一端通過保護層的第一開孔電性連接第一金屬內連線的第一端。壓合區配置於保護層上，其中該壓合區電性連接路由線的第二端。

Description

積體電路

本發明是有關於一種積體電路之布局結構。

晶片(chip)的寬度(或長度)越長，其金屬內連線(metal line)越長。舉例來說，液晶顯示面板的高解析度源極驅動晶片因為其狹長型的布局而使其金屬內連線的長度過長，進而常遭遇其晶片內部的壓降問題(voltage drop issue)。晶片內的金屬內連線長度越長，其電阻值越大，導至壓降問題越明顯。壓降問題將導致操作速度下降。傳統解決方式通常是在晶片的製造程序中多加了介層窗插塞(Via)及金屬層(Metal layer)至晶片內，以降低電性路徑(例如系統電壓VDD或接地電壓VSS)的內部阻抗。然而，更改晶片的內部電路布局意味著要修改多個晶片製程光罩，也就是要花費昂貴的成本。

本發明提供一種積體電路，其在保護層(passivation layer)上增加了路由線(routing wire)，以降低電性路徑的內部阻抗。

本發明實施例所述積體電路包括晶片(chip)、保護層(passivation layer)、第一金屬內連線、路由線(routing wire)以及壓合區。保護層配置於晶片上，其中該保護層具有第一開孔。第一金屬內連線配置於保護層下以及配置該晶片中。路由線配置於保護層上，其中該路由線的第一端通過保護層的第一開孔電性連接第一金屬內連線的第一端。壓合區配置於保護層上，其中該壓合區電性連接路由線的第二端。

在本發明的一實施例中，上述的路由線與壓合區配置於保護層之上。

在本發明的一實施例中，上述的第一金屬內連線屬於該晶片之最上層金屬層(top metal layer)。

在本發明的一實施例中，上述的路由線的材質包括金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物或鈀之合金。

在本發明的一實施例中，上述的保護層更具有第二開孔，而該積體電路更包括第一金屬墊。第一金屬墊配置於保護層下且至少一部分位於該第二開孔下。其中，該壓合區通過保護層的該第二開孔電性連接該第一金屬墊。

在本發明的一實施例中，上述的第一金屬墊的材質包括鋁、鋁化合物、鋁之合金、銅、銅化合物或銅之合金。

在本發明的一實施例中，上述的第二開孔的短邊長度為4um~80μm。在本發明的另一實施例中，上述的第二開孔的短邊長度為2um~70μm。

在本發明的一實施例中，上述的壓合區包括黏合層(adhesive layer)以及路由層(routing layer)。黏合層具有至少一部份配置於保護層的該第二開孔中。路由層配置於保護層上，並且該路由層電性連接該路由線。該路由層具有至少一部份或全部配置於該黏合層上，並且該路由層通過保護層的該第二開孔藉由該黏合層電性連接該第一金屬墊。

在本發明的一實施例中，上述的黏合層的材質包括鈦、鈦化合物或鈦鎢合金，而該路由層的材質包括金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物或鈀之合金。

在本發明的一實施例中，上述的壓合區更包括金屬凸塊。金屬凸塊配置於保護層上，以及配置於路由層上。金屬凸塊通過保護層的該第二開孔藉由該路由層與該黏合層電性連接至該第一金屬墊。

在本發明的一實施例中，上述的金屬凸塊的高度為3μm~18μm。在本發明的另一實施例中，上述的金屬凸塊的高度為5μm~15μm。

在本發明的一實施例中，上述的金屬凸塊與路由層的高度差大於5μm。

在本發明的一實施例中，上述的金屬凸塊的表面粗糙度為0.05um~2um。在本發明的另一實施例中，上述的金屬凸塊的表面粗糙度為0.8um~1.7um。

在本發明的一實施例中，上述的金屬凸塊的硬度為25~120Hv。在本發明的另一實施例中，上述的金屬凸塊的硬度為50~110Hv。

在本發明的一實施例中，上述的金屬凸塊的材質包括金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物或鈀之合金。

在本發明的一實施例中，於該晶片的垂直方向，上述的第二開孔與金屬凸塊的面積比為0%~90%。在本發明的另一實施例中，上述的第二開孔與金屬凸塊的面積比為5%~33%。

在本發明的一實施例中，上述的積體電路更包括第二金屬內連線。第二金屬內連線配置於保護層下以及配置於晶片中，其中該第二金屬內連線位於該第一金屬墊之第一側且不接觸該第一金屬墊。金屬凸塊於晶片的垂直方向至少部分重疊於第一金屬墊以及至少部分重疊於第二金屬內連線。

在本發明的一實施例中，上述的積體電路更包括第二金屬墊。第二金屬墊配置於保護層下且於第一金屬墊之第一側。第二金屬內連線配置於第一金屬墊與第二金屬墊之間。金屬凸塊沿晶片的垂直方向至少部分重疊於該第二金屬墊。

在本發明的一實施例中，上述的保護層更具有第三開 孔。第二金屬墊至少一部分位於該第三開孔下。金屬凸塊通過保護層的該第三開孔電性連接該第二金屬墊。

在本發明的一實施例中，上述的路由線的高度為0.1μm~9μm。在本發明的另一實施例中，上述的路由線的高度為2μm~5μm。

在本發明的一實施例中，上述的積體電路更包括第一金屬墊。第一金屬墊配置於保護層下。於晶片的垂直方向，壓合區位於該第一金屬墊上方。

在本發明的一實施例中，上述的壓合區包括路由層。路由層配置於保護層上，並且電性連接該路由線。

在本發明的一實施例中，上述的壓合區包括金屬凸塊。金屬凸塊配置於保護層上，並且配置於該路由層上。

基於上述，本發明實施例所述積體電路在晶片製程結束後的封裝製程中增加了路由線在保護層(passivation layer)上，以降低電性路徑的內部阻抗。再者，相較於在晶片製程中更動金屬內連線的路由(routing)布局而言，在封裝製程中增加路由線可有較大的設計彈性且縮短製程所需全部時間。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧積體電路

210‧‧‧晶片

220‧‧‧保護層

221‧‧‧第一開孔

222‧‧‧第二開孔

230‧‧‧第一金屬內連線

240‧‧‧路由線

241‧‧‧黏合層

250‧‧‧壓合區

251‧‧‧金屬凸塊

252‧‧‧路由層

253‧‧‧黏合層

260‧‧‧第一金屬墊

500‧‧‧積體電路

510‧‧‧晶片

520‧‧‧保護層

521‧‧‧第一開孔

522‧‧‧第二開孔

530‧‧‧第一金屬內連線

540‧‧‧路由線

541‧‧‧黏合層

550‧‧‧壓合區

551‧‧‧金屬凸塊

552‧‧‧路由層

553‧‧‧黏合層

560‧‧‧第一金屬墊

571、572‧‧‧第二金屬內連線

700‧‧‧積體電路

710‧‧‧晶片

720‧‧‧保護層

721‧‧‧第一開孔

722‧‧‧第二開孔

723‧‧‧第三開孔

730‧‧‧第一金屬內連線

740‧‧‧路由線

741‧‧‧黏合層

750‧‧‧壓合區

751‧‧‧金屬凸塊

752‧‧‧路由層

753、754‧‧‧黏合層

760‧‧‧第一金屬墊

771、772‧‧‧第二金屬內連線

780‧‧‧第二金屬墊

900‧‧‧積體電路

910‧‧‧晶片

920‧‧‧保護層

921‧‧‧第一開孔

922‧‧‧第二開孔

923‧‧‧第三開孔

930‧‧‧第一金屬內連線

940‧‧‧路由線

941‧‧‧黏合層

950‧‧‧壓合區

951‧‧‧金屬凸塊

952‧‧‧路由層

953、954‧‧‧黏合層

960‧‧‧第一金屬墊

971、972‧‧‧第二金屬內連線

980‧‧‧第二金屬墊

1100‧‧‧積體電路

1121‧‧‧第一開孔

1122‧‧‧第二開孔

1123‧‧‧第三開孔

1130‧‧‧第一金屬內連線

1140‧‧‧路由線

1151‧‧‧金屬凸塊

1152‧‧‧路由層

1160‧‧‧第一金屬墊

1171、1172‧‧‧第二金屬內連線

1180‧‧‧第二金屬墊

1200‧‧‧積體電路

1210‧‧‧晶片

1220‧‧‧保護層

1221‧‧‧第一開孔

1230‧‧‧第一金屬內連線

1240‧‧‧路由線

1241‧‧‧黏合層

1250‧‧‧壓合區

1251‧‧‧金屬凸塊

1252‧‧‧路由層

1260‧‧‧第一金屬墊

1400‧‧‧積體電路

1410‧‧‧晶片

1420‧‧‧保護層

1421‧‧‧第一開孔

1430‧‧‧第一金屬內連線

1440‧‧‧路由線

1441‧‧‧黏合層

1450‧‧‧壓合區

1451‧‧‧金屬凸塊

1452‧‧‧路由層

1460‧‧‧第一金屬墊

1471、1472‧‧‧第二金屬內連線

1480‧‧‧第二金屬墊

A-B‧‧‧剖面線

C-D‧‧‧剖面線

E-F‧‧‧剖面線

G-H‧‧‧剖面線

I-J‧‧‧剖面線

K-L‧‧‧剖面線

圖1是依照本發明實施例說明一種積體電路100布局結構的俯視示意圖。

圖2是依照本發明實施例說明沿圖1所示剖面線A-B繪製積體電路的剖面示意圖。

圖3A至圖3C是依照本發明實施例說明於製造過程的不同步驟中圖1所示積體電路的俯視示意圖。

圖4A至圖4C是依照圖3A至圖3C所示剖面線A-B繪製的積體電路的剖面示意圖。

圖5是依照本發明另一實施例說明一種積體電路布局結構的俯視示意圖。

圖6是依照本發明實施例說明沿圖5所示剖面線C-D繪製積體電路的剖面示意圖。

圖7是依照本發明又一實施例說明一種積體電路布局結構的俯視示意圖。

圖8是依照本發明實施例說明沿圖7所示剖面線E-F繪製積體電路的剖面示意圖。

圖9是依照本發明更一實施例說明一種積體電路布局結構的俯視示意圖。

圖10是依照本發明實施例說明沿圖9所示剖面線G-H繪製積體電路的剖面示意圖。

圖11是依照本發明再一實施例說明一種積體電路布局結構的俯視示意圖。

圖12是依照本發明另一實施例說明一種積體電路布局結構的俯視示意圖。

圖13是依照本發明實施例說明沿圖12所示剖面線I-J繪製積體電路的剖面示意圖。

圖14是依照本發明又一實施例說明一種積體電路布局結構的俯視示意圖。

圖15是依照本發明實施例說明沿圖14所示剖面線K-L繪製積體電路的剖面示意圖。

在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖1是依照本發明實施例說明一種積體電路100布局結構的俯視示意圖。圖2是依照本發明實施例說明沿圖1所示剖面線A-B繪製積體電路100的剖面示意圖。請參照圖1與圖2，積體電路100包括晶片210、保護層(passivation layer)220、第一 金屬內連線230、路由線(routing wire)240以及壓合區250。圖2所示晶片210僅為示意圖，實際上晶片210的內部、上方及/或下方可能具有各種電性元件、摻雜區、金屬層、絕緣層、多晶矽層、接觸窗插塞、介層窗插塞及/或其他積體電路構件。在晶片製程結束後，保護層220被配置/覆蓋於晶片210的最上層金屬層(top metal layer)上方，以保護晶片210。第一金屬內連線230配置於保護層220下以及配置於晶片210中。第一金屬內連線230可以表示晶片210中的任何一層金屬層/導電層。舉例來說，第一金屬內連線230可以屬於晶片210中的最上層金屬層。

在保護層220被配置/覆蓋於晶片210上之後，晶片210可以被運送至封裝廠以進行後段製程(即封裝製程)。積體電路100之封裝製程可以用任何方式(例如電鍍或其它方式)將路由線240與壓合區250配置於晶片210的保護層220上。路由線240的高度可以被設定在0.1μm~9μm的範圍內。在另一些實施例中，路由線240的高度可以被設定在2μm~5μm的範圍內。路由線240的材質可以是金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物、鈀之合金或是其他低阻抗導電物質。

於本實施例中(但不限於此)，保護層220具有第一開孔221與第二開孔222。路由線240配置於保護層220上，其中路由線240的第一端通過保護層220的第一開孔221電性連接第一金屬內連線230的第一端。第一金屬墊(pad)260配置於保護層220 下，且第一金屬墊260的至少一部分位於第二開孔222下。第二開孔222的短邊長度可以被設定為4um~80μm之範圍內。在另一些實施例中，第二開孔222的短邊長度可以被設定為為2um~70μm之範圍內。第一金屬墊260可以是鋁墊、金墊或其他導電材質。舉例來說，第一金屬墊260的材質可以是鋁、鋁化合物、鋁之合金、銅、銅化合物、銅之合金或是其他導電物質。

壓合區250配置於保護層220上，其中壓合區250可以通過保護層220的第二開孔222電性連接第一金屬墊260。壓合區250電性連接路由線240的第二端。壓合區250可以用任何方式(例如打線、導電凸塊或其它方式)電性連接積體電路100的封裝接腳(未繪示)，以便將第一金屬墊260與/或路由線240電性連接至積體電路100的外部。在另一些實施例中，路由線240可以用覆晶封裝(flip chip package)方式經由壓合區250電性連接至積體電路100外部的電路板。

壓合區250可以用任何方式實現之。舉例來說，圖2所繪示的壓合區250包括金屬凸塊(bump)251、路由層(routing layer)252以及黏合層(adhesive layer)253。黏合層253具有至少一部份配置於第二開孔222中。路由層252配置於保護層220上。路由層252配置於黏合層253上，並且路由層252通過第二開孔222藉由黏合層253電性連接第一金屬墊260。路由層252的高度可以被設定在0.1μm~9μm的範圍內。在一些實施例中，路由層252的高度可以被設定在2μm~5μm的範圍內。路由層252的材質可 以是金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物、鈀之合金或其他導電物質。

黏合層253可以是鈦鎢層(即由鈦層與鎢層疊合成為黏合層253)，或由鈦鎢合金實現黏合層253。在其他實施例中，黏合層253的材質可以是其他導電材質(例如鈦、鈦化合物或其他導電物質)，用以作為路由層252與第一金屬墊260之間的連接介質。黏合層253可以使第一金屬墊260與路由層252之間有較好之接著力，以便抵抗金屬凸塊251於生產或壓合過程經歷之外力撞擊而造成可能之變形。在另一些實施例中，基於路由層252與第一金屬墊260的材質搭配，使得路由層252與第一金屬墊260二者具有良好的黏合性，因此可以省略黏合層253而讓路由層252與第一金屬墊260直接黏合。

路由層252電性連接路由線240。於本實施例中，路由層252與路由線240可以在積體電路100之封裝製程的同一個步驟(例如電鍍或其它製程步驟)被配置於晶片210的保護層220上。在將路由層252與路由線240配置於晶片210的保護層220上之後，可以利用平坦化(Planarization)製程，例如化學機械研磨(Chemical Mechanical Polishing，簡稱CMP)等製程，將路由層252與路由線240平坦化。

在將路由層252與路由線240平坦化後，金屬凸塊251可以被配置於保護層220與路由層252上。金屬凸塊251通過第二開孔222藉由路由層252與黏合層253電性連接至第一金屬墊 260。金屬凸塊251的材質可以是金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物、鈀之合金或其他導電物質。或者，在其他實施例中，金屬凸塊251可以是從上述材質中選擇部份而組成多層結構金屬凸塊。

金屬凸塊251的高度可以被設定在3μm~18μm之範圍內。在另一些實施例中，金屬凸塊251的高度可以被設定在5μm~15μm之範圍內。金屬凸塊251與路由層252的高度差(或金屬凸塊251與路由線240的高度差)可以視設計需求或製程需求來決定。舉例來說，在一些實施例中，路由層252(或路由線240)與金屬凸塊251的高度差可以大於5μm。

金屬凸塊251的表面粗糙度可以被設定在0.05um~2um之範圍內。在另一些實施例中，金屬凸塊251的表面粗糙度可以被設定在0.8um~1.7um之範圍內。金屬凸塊251的硬度可以被設定在25~120Hv之範圍內。在另一些實施例中，金屬凸塊251的硬度可以被設定在50~110Hv之範圍內。

於晶片210的垂直方向，第二開孔222與金屬凸塊251的面積比可以被設定在0%~90%之範圍內。在另一些實施例中，第二開孔222與金屬凸塊251的面積比可以被設定在5%~33%之範圍內。

以下將說明積體電路100的製造方法。圖3A至圖3C是依照本發明實施例說明於製造過程的不同步驟中圖1所示積體電路100的俯視示意圖。圖4A至圖4C是依照圖3A至圖3C所示剖 面線A-B繪製的積體電路100的剖面示意圖。

圖3A與圖4A所示晶片210僅為示意圖，實際上晶片210的內部、上方及/或下方可能具有各種電性元件、摻雜區、金屬層、絕緣層、多晶矽層、接觸窗插塞、介層窗插塞及/或其他積體電路構件。例如，晶片210中的最上層金屬層具有金屬內連線230、金屬內連線231以及第一金屬墊260。

請參照圖3B與圖4B，在晶片製程結束時，保護層220被配置/覆蓋於晶片210的最上層金屬層(金屬內連線230與第一金屬墊260)上，以保護晶片210。保護層220至少具有第一開孔221與第二開孔222。第一開孔221可以暴露部份第一金屬內連線230。第二開孔222可以暴露部份第一金屬墊260。在將保護層220配置於晶片210上之後，可以利用平坦化製程(例如化學機械研磨等製程)，以提高保護層220的平整度。

請參照圖3C與圖4C，在保護層220被配置/覆蓋於晶片210上之後，晶片210可以在封裝廠進行後段製程(即封裝製程)。積體電路100之封裝製程可以用任何方式(例如電鍍或其它方式)將路由線240、黏合層241、黏合層253與路由層252配置於晶片210的保護層220上。黏合層241具有至少一部份配置於第一開孔221中。路由線240配置於黏合層241上，並且路由線240通過第一開孔221藉由黏合層241電性連接第一金屬內連線230。黏合層253具有至少一部份配置於第二開孔222中。路由層252配置於黏合層253上，並且路由層252通過第二開孔222藉由黏合層253 電性連接第一金屬墊260。路由層252與路由線240可以在積體電路100之封裝製程的同一個步驟(例如電鍍或其它製程步驟)同時被配置於晶片210的保護層220上。在將路由層252與路由線240配置於晶片210的保護層220上之後，可以利用平坦化製程(例如化學機械研磨等製程)，將路由層252與路由線240平坦化。

在路由層252與路由線240平坦化後，接著將金屬凸塊251被配置於保護層220與路由層252上，如圖1與圖2所示。金屬凸塊251可以通過第二開孔222藉由路由層252與黏合層253電性連接至第一金屬墊260。金屬凸塊251還可以通過第一開孔221藉由路由層252、路由線240與黏合層241電性連接第一金屬內連線230。

金屬凸塊251表面粗糙度可透過配置金屬凸塊的製程得到控制。金屬凸塊251表面粗糙度為0.05~2um，較佳之實施例為0.8~1.7um。當表面粗糙度過大(例如≧2um)會使在壓合時金屬凸塊251接觸不良。當表面粗糙度過小(例如≦0.05um)可能影響金屬凸塊251捕捉導電粒子能力。

金屬凸塊251所適用硬度範圍為25~120Hv，較佳之實施例為50~110Hv。在將積體電路100壓合至電路版(例如COG面板)時，若金屬凸塊251硬度過高(例如>110Hv)，可能導致金屬凸塊251邊緣的保護層220發生龜裂，而影響可靠度。若金屬凸塊251硬度過低(例如<50Hv)，在將積體電路100壓合至電路版(例如COG面板)時，可能導致金屬凸塊251不易壓破導電粒子 而使導電情況不佳。

綜上所述，本實施例所述積體電路100在晶片製程結束後的封裝製程中增加了路由線240在保護層220上。路由線240具有低電阻值，故可以降低電性路徑中的電能(例如資料信號、控制信號、系統電壓VDD或接地電壓VSS)損耗，避免因為壓降問題(voltage drop issue)導至操作速度下降。再者，相較於在晶片製程中更動金屬內連線的路由(routing)布局而言，在封裝製程中增加路由線可有較大的設計彈性且縮短製程所需全部時間。本實施例所述積體電路100可以被應用於晶粒-玻璃接合製程(Chip On Glass，簡稱COG)產品、晶粒-軟片接合製程(Chip On Film，簡稱COF)產品、晶粒-電路板接合製程(Chiop On Board，簡稱COB)產品或是其他類型積體電路產品。

圖5是依照本發明另一實施例說明一種積體電路500布局結構的俯視示意圖。圖6是依照本發明實施例說明沿圖5所示剖面線C-D繪製積體電路500的剖面示意圖。請參照圖5與圖6，積體電路500包括晶片510、保護層520、第一金屬內連線530、路由線540、黏合層541、壓合區550以及第一金屬墊560。壓合區550包括金屬凸塊551、路由層552以及黏合層553。圖5與圖6所示晶片510、保護層520、第一金屬內連線530、路由線540、黏合層541、壓合區550、金屬凸塊551、路由層552、黏合層553以及第一金屬墊560可以參照圖1、圖2、圖3A~3C與圖4A~4C所示晶片210、保護層220、第一金屬內連線230、路由線240、 黏合層241、壓合區250、金屬凸塊251、路由層252、黏合層253以及第一金屬墊260的相關說明，故不再贅述。

於本實施例中(但不限於此)，保護層520具有第一開孔521與第二開孔522。圖5與圖6所示第一開孔521與第二開孔522可以參照圖1、圖2、圖3A~3C與圖4A~4C所示第一開孔221與第二開孔222的相關說明。路由線540的第一端通過保護層520的第一開孔521藉由黏合層541電性連接第一金屬內連線530的第一端。路由層552通過保護層520的第二開孔522藉由黏合層553電性連接第一金屬墊560。

於圖5與圖6所示實施例中，積體電路500還包括第二金屬內連線571與572。金屬內連線571與572可以是晶片510的電源線、接地線、資料線、控制線、浮接(floating)金屬或其他導線。第二金屬內連線571與572配置於保護層520下以及配置於晶片510中。第二金屬內連線571與572位於第一金屬墊560之第一側且不接觸第一金屬墊560。金屬凸塊551於晶片510的垂直方向(例如圖6所示垂直方向Z)至少部分重疊於第一金屬墊560以及至少部分重疊於第二金屬內連線571與572。此可為凸塊在主動區上(Bump On Active,BOA)設計。保護層520配置於金屬凸塊551與金屬內連線571與572之間。舉例而言(但不以此為限)，金屬內連線571與572的寬度各自可為0.1um~40um。金屬內連線571的邊緣至金屬墊560的邊緣之距離可大於0.1um。

綜上所述，本實施例所述積體電路500藉由縮小第二開 孔522，亦即有效減少金屬墊560面積，使得金屬凸塊551下方可擺放金屬內連線571與572，提高最上層金屬層(top metal layer)繞線面積，以利金屬內連線的繞線設計。

圖7是依照本發明又一實施例說明一種積體電路700布局結構的俯視示意圖。圖8是依照本發明實施例說明沿圖7所示剖面線E-F繪製積體電路700的剖面示意圖。請參照圖7與圖8，積體電路700包括晶片710、保護層720、第一金屬內連線730、路由線740、黏合層741、壓合區750以及第一金屬墊760。壓合區750包括金屬凸塊751、路由層752以及黏合層753。圖7與圖8所示晶片710、保護層720、第一金屬內連線730、路由線740、黏合層741、壓合區750、金屬凸塊751、路由層752、黏合層753以及第一金屬墊760可以參照圖1、圖2、圖3A~3C與圖4A~4C所示晶片210、保護層220、第一金屬內連線230、路由線240、黏合層241、壓合區250、金屬凸塊251、路由層252、黏合層253以及第一金屬墊260的相關說明，故不再贅述。

於本實施例中(但不限於此)，保護層720具有第一開孔721與第二開孔722。圖7與圖8所示第一開孔721與第二開孔722可以參照圖1、圖2、圖3A~3C與圖4A~4C所示第一開孔221與第二開孔222的相關說明。路由線740的第一端通過保護層720的第一開孔721藉由黏合層741電性連接第一金屬內連線730的第一端。路由層752通過保護層720的第二開孔722藉由黏合層753電性連接第一金屬墊760。

於圖7與圖8所示實施例中，積體電路700還包括第二金屬內連線771、第二金屬內連線772與第二金屬墊780，而壓合區750還包括黏合層754。圖7與圖8所示金屬內連線771與772可以參照圖5與圖6所示金屬內連線571與572的相關說明。第二金屬墊780可以參照圖1、圖2、圖3A~3C與圖4A~4C所示第一金屬墊260的相關說明。第二金屬墊780配置於保護層720下且於第一金屬墊760之第一側。第二金屬內連線771與772配置於第一金屬墊760與第二金屬墊780之間。金屬凸塊751沿晶片710的垂直方向(例如圖8所示垂直方向Z)至少部分重疊於第二金屬墊780。保護層720還具有第三開孔723。第二金屬墊780至少一部分位於第三開孔723下，以及金屬凸塊751通過保護層720的第三開孔723藉由黏合層754電性連接第二金屬墊780。

圖9是依照本發明更一實施例說明一種積體電路900布局結構的俯視示意圖。圖10是依照本發明實施例說明沿圖9所示剖面線G-H繪製積體電路900的剖面示意圖。請參照圖9與圖10，積體電路900包括晶片910、保護層920、第一金屬內連線930、路由線940、黏合層941、壓合區950、金屬內連線971、金屬內連線972、第一金屬墊960以及第二金屬墊980。壓合區950包括金屬凸塊951、路由層952、黏合層953以及黏合層954。圖9與圖10所示晶片910、保護層920、第一金屬內連線930、路由線940、黏合層941、壓合區950、金屬凸塊951、路由層952、黏合層953、黏合層954以及第一金屬墊960可以參照圖1、圖2、圖 3A~3C與圖4A~4C所示晶片210、保護層220、第一金屬內連線230、路由線240、黏合層241、壓合區250、金屬凸塊251、路由層252、黏合層253以及第一金屬墊260的相關說明，故不再贅述。圖9與圖10所示金屬內連線971、金屬內連線972、第一金屬墊960、第二金屬墊980、金屬凸塊951以及路由層952可以參照圖7與圖8所示金屬內連線771、金屬內連線772、第一金屬墊760、第二金屬墊780、金屬凸塊751以及路由層752的相關說明。

於圖9與圖10所示實施例中(但不限於此)，保護層920具有第一開孔921、第二開孔922與第三開孔923。圖9與圖10所示第一開孔921、第二開孔922與第三開孔923可以參照圖1、圖2、圖3A~3C與圖4A~4C所示第一開孔221與第二開孔222的相關說明。路由線940的第一端通過保護層920的第一開孔921藉由黏合層941電性連接第一金屬內連線930的第一端。路由層952通過保護層920的第二開孔922藉由黏合層953電性連接第一金屬墊960。路由層952亦通過保護層920的第三開孔923藉由黏合層954電性連接第一金屬墊960。路由層952與第二金屬墊980之間的保護層920不具有開孔。

圖11是依照本發明再一實施例說明一種積體電路1100布局結構的俯視示意圖。積體電路1100包括第一金屬內連線1130、路由線1140、金屬凸塊1151、路由層1152、第一金屬墊1160、金屬內連線1171、金屬內連線1172以及第二金屬墊1180。圖11所示積體電路1100可以參照圖9與圖10所示積體電路900的相 關說明而類推之，故不再贅述。

於圖11所示實施例中(但不限於此)，保護層具有第一開孔1121、第二開孔1122與第三開孔1123。圖11所示第一開孔1121、第二開孔1122與第三開孔1123可以參照圖1、圖2、圖3A~3C與圖4A~4C所示第一開孔221與第二開孔222的相關說明。路由線1140的第一端通過保護層的第一開孔1121電性連接第一金屬內連線1130的第一端。路由層1152通過保護層的第二開孔1122與第三開孔1123電性連接第一金屬墊1160。路由層1152與第二金屬墊1180之間的保護層不具有開孔。

圖12是依照本發明另一實施例說明一種積體電路1200布局結構的俯視示意圖。圖13是依照本發明實施例說明沿圖12所示剖面線I-J繪製積體電路1200的剖面示意圖。請參照圖12與圖13，積體電路1200包括晶片1210、保護層1220、第一金屬內連線1230、路由線1240、黏合層1241、壓合區1250以及第一金屬墊1260。壓合區1250包括金屬凸塊1251以及路由層1252。圖12與圖13所示晶片1210、保護層1220、第一金屬內連線1230、路由線1240、黏合層1241、壓合區1250、金屬凸塊1251、路由層1252以及第一金屬墊1260可以參照圖1、圖2、圖3A~3C與圖4A~4C所示晶片210、保護層220、第一金屬內連線230、路由線240、黏合層241、壓合區250、金屬凸塊251、路由層252以及第一金屬墊260的相關說明，故不再贅述。

於圖12與圖13所示實施例中(但不限於此)，保護層具 有第一開孔1221。圖12所示第一開孔1221可以參照圖1、圖2、圖3A~3C與圖4A~4C所示第一開孔221的相關說明。路由線1240的第一端通過保護層1220的第一開孔1221藉由黏合層1241電性連接第一金屬內連線1230的第一端。

路由層1252與第一金屬墊1260之間的保護層1220不具有開孔。第一金屬墊1260配置於保護層1220下。於晶片1210的垂直方向，壓合區1250於第一金屬墊1260上方。壓合區1250的路由層1252配置於保護層1220上，並且路由層1252電性連接路由線1240。金屬凸塊1251配置於保護層1220上，並且配置於路由層1252上。金屬凸塊1251可做為假凸塊(dummy bump)，以平衡壓合力矩比，以及改善壓合時積體電路翹曲(IC Warpage)現象。積體電路翹曲現象於薄化積體電路(例如積體電路厚度≦200um)更易顯現。

圖14是依照本發明又一實施例說明一種積體電路1400布局結構的俯視示意圖。圖15是依照本發明實施例說明沿圖14所示剖面線K-L繪製積體電路1400的剖面示意圖。請參照圖14與圖15，積體電路1400包括晶片1410、保護層1420、第一金屬內連線1430、路由線1440、黏合層1441、壓合區1450、第一金屬墊1460、第二金屬墊1480、金屬內連線1471以及金屬內連線1472。壓合區1450包括金屬凸塊1451以及路由層1452。圖14與圖15所示晶片1410、保護層1420、第一金屬內連線1430、路由線1440、黏合層1441、壓合區1450、金屬凸塊1451、路由層 1452以及第一金屬墊1460可以參照圖12與圖13所示晶片1210、保護層1220、第一金屬內連線1230、路由線1240、黏合層1241、壓合區1250、金屬凸塊1251、路由層1252以及第一金屬墊1260的相關說明，故不再贅述。

於圖14與圖15所示實施例中(但不限於此)，保護層具有第一開孔1421。圖14所示第一開孔1421可以參照圖1、圖2、圖3A~3C與圖4A~4C所示第一開孔221的相關說明。路由線1440的第一端通過保護層1420的第一開孔1421藉由黏合層1441電性連接第一金屬內連線1430的第一端。

於圖14與圖15所示實施例中，積體電路1400還包括第二金屬墊1480、金屬內連線1471與金屬內連線1472。金屬內連線1471與1472可以是晶片1410的電源線、接地線、資料線、控制線、浮接(floating)金屬或其他導線。第二金屬內連線1471與1472配置於保護層1420下以及配置於晶片1410中。圖14所示金屬內連線1471與1472可以參照圖5與圖6所示金屬內連線571與572的相關說明。

第一金屬墊1460與第二金屬墊1480配置於保護層1420下。路由層1452與第一金屬墊1460之間的保護層1420不具有開孔。路由層1452與第二金屬墊1480之間的保護層1420亦不具有開孔。壓合區1450的路由層1452配置於保護層1420上，並且路由層1452電性連接路由線1440。於晶片1410的垂直方向，路由層1452於第一金屬墊1460與第二金屬墊1480上方。壓合區1450 的金屬凸塊1451配置於路由層1452上。由於金屬凸塊1451下方的保護層1420不具有開孔，使得金屬凸塊1451下方可擺放金屬內連線1471與1472，提高晶片1410的最上層金屬層繞線面積，以利金屬內連線的繞線設計。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧積體電路

210‧‧‧晶片

220‧‧‧保護層

221‧‧‧第一開孔

222‧‧‧第二開孔

230‧‧‧第一金屬內連線

240‧‧‧路由線

241‧‧‧黏合層

250‧‧‧壓合區

251‧‧‧金屬凸塊

252‧‧‧路由層

253‧‧‧黏合層

260‧‧‧第一金屬墊

A-B‧‧‧剖面線

Claims (31)

1. 一種積體電路，包括：一晶片；一保護層，配置於該晶片上，其中該保護層具有一第一開孔；一第一金屬內連線，配置於該保護層下以及配置於該晶片中；一路由線，配置於該保護層上，其中該路由線的第一端通過該保護層的該第一開孔電性連接該第一金屬內連線的第一端；以及一壓合區，配置於該保護層上，其中該壓合區電性連接該路由線的第二端。
2. 如申請專利範圍第1項所述的積體電路，其中該路由線與該壓合區配置於該保護層之上。
3. 如申請專利範圍第1項所述的積體電路，其中該第一金屬內連線屬於該晶片之最上層金屬層。
4. 如申請專利範圍第1項所述的積體電路，其中該路由線的材質包括金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物或鈀之合金。
5. 如申請專利範圍第1項所述的積體電路，其中該保護層更具有一第二開孔，而該積體電路更包括：一第一金屬墊，配置於該保護層下且至少一部分位於該第二開孔下；其中該壓合區通過該保護層的該第二開孔電性連接該第一金 屬墊。
6. 如申請專利範圍第5項所述的積體電路，其中該第一金屬墊的材質包括鋁、鋁化合物、鋁之合金、銅、銅化合物或銅之合金。
7. 如申請專利範圍第5項所述的積體電路，其中該第二開孔的短邊長度為4um~80μm。
8. 如申請專利範圍第7項所述的積體電路，其中該第二開孔的短邊長度為2um~70μm。
9. 如申請專利範圍第5項所述的積體電路，其中該壓合區包括：一黏合層，具有至少一部份配置於該第二開孔中；以及一路由層，配置於該保護層上，並且電性連接該路由線，其中該路由層配置於該黏合層上，並且該路由層通過該第二開孔藉由該黏合層電性連接該第一金屬墊。
10. 如申請專利範圍第9項所述的積體電路，其中該黏合層的材質包括鈦、鈦化合物或鈦鎢合金，而該路由層的材質包括金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物或鈀之合金。
11. 如申請專利範圍第9項所述的積體電路，其中該路由層的高度為0.1μm~9μm。
12. 如申請專利範圍第11項所述的積體電路，其中該路由層的高度為2μm~5μm。
13. 如申請專利範圍第9項所述的積體電路，其中該壓合區更包括：一金屬凸塊，配置於該保護層上，以及配置於該路由層上，其中該金屬凸塊通過該第二開孔藉由該路由層與該黏合層電性連接至該第一金屬墊。
14. 如申請專利範圍第13項所述的積體電路，其中該金屬凸塊的高度為3μm~18μm。
15. 如申請專利範圍第14項所述的積體電路，其中該金屬凸塊的高度為5μm~15μm。
16. 如申請專利範圍第13項所述的積體電路，其中該金屬凸塊與該路由層的高度差大於5μm。
17. 如申請專利範圍第13項所述的積體電路，其中該金屬凸塊的表面粗糙度為0.05um~2um。
18. 如申請專利範圍第17項所述的積體電路，其中該金屬凸塊的表面粗糙度為0.8um~1.7um。
19. 如申請專利範圍第13項所述的積體電路，其中該金屬凸塊的硬度為25~120Hv。
20. 如申請專利範圍第19項所述的積體電路，其中該金屬凸塊的硬度為50~110Hv。
21. 如申請專利範圍第13項所述的積體電路，其中該金屬凸塊的材質包括金、金化合物、金之合金、銅、銅化合物、銅之合金、鎳、鎳化合物、鎳之合金、鈀、鈀化合物或鈀之合金。
22. 如申請專利範圍第13項所述的積體電路，其中於該晶片的垂直方向，該第二開孔與該金屬凸塊的面積比為0%~90%。
23. 如申請專利範圍第22項所述的積體電路，其中該第二開孔與該金屬凸塊的該面積比為5%~33%。
24. 如申請專利範圍第13項所述的積體電路，更包括：一第二金屬內連線，配置於該保護層下以及配置於該晶片中，其中該第二金屬內連線位於該第一金屬墊之一第一側且不接觸該第一金屬墊；其中該金屬凸塊於該晶片的一垂直方向至少部分重疊於該第一金屬墊以及至少部分重疊於該第二金屬內連線。
25. 如申請專利範圍第24項所述的積體電路，更包括：一第二金屬墊，配置於該保護層下且於該第一金屬墊之該第一側；其中該第二金屬內連線配置於該第一金屬墊與該第二金屬墊之間；以及該金屬凸塊沿該晶片的該垂直方向至少部分重疊於該第二金屬墊。
26. 如申請專利範圍第25項所述的積體電路，其中該保護層更具有一第三開孔，該第二金屬墊至少一部分位於該第三開孔下，以及該金屬凸塊通過該保護層的該第三開孔電性連接該第二金屬墊。
27. 如申請專利範圍第1項所述的積體電路，其中該路由線的高度為0.1μm~9μm。
28. 如申請專利範圍第27項所述的積體電路，其中該路由線的高度為2μm~5μm。
29. 如申請專利範圍第1項所述的積體電路，更包括：一第一金屬墊，配置於該保護層下；其中於該晶片的垂直方向，該壓合區位於該第一金屬墊上方。
30. 如申請專利範圍第29項所述的積體電路，其中該壓合區包括：一路由層，配置於該保護層上，並且電性連接該路由線。
31. 如申請專利範圍第30項所述的積體電路，其中該壓合區包括：一金屬凸塊，配置於該保護層上，並且配置於該路由層上。