KR20130103045A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20130103045A
KR20130103045A KR1020120024362A KR20120024362A KR20130103045A KR 20130103045 A KR20130103045 A KR 20130103045A KR 1020120024362 A KR1020120024362 A KR 1020120024362A KR 20120024362 A KR20120024362 A KR 20120024362A KR 20130103045 A KR20130103045 A KR 20130103045A
Authority
KR
South Korea
Prior art keywords
heat sink
semiconductor chip
semiconductor
semiconductor package
forming
Prior art date
Application number
KR1020120024362A
Other languages
English (en)
Other versions
KR101352233B1 (ko
Inventor
김현주
정진욱
Original Assignee
하나 마이크론(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
Priority to KR1020120024362A priority Critical patent/KR101352233B1/ko
Publication of KR20130103045A publication Critical patent/KR20130103045A/ko
Application granted granted Critical
Publication of KR101352233B1 publication Critical patent/KR101352233B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/20—Modifications to facilitate cooling, ventilating, or heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명에 따른 반도체 패키지는 활성면에 복수개의 본딩패드들이 형성된 반도체칩과; 상부면에 상기 본딩패드들에 대응하는 복수개의 전극 패드를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자들이 형성되며 상기 반도체칩 부착되는 회로기판과; 상기 본딩패드들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프와; 상기 반도체 칩의 활성면과 상기 회로기판의 상부면 사이에 채워지는 언더필 층과; 상기 반도체 칩의 상면에 금속 물질로 형성된 방열판과; 상기 결과물 상의 상기 방열판의 상부를 제외한 영역을 봉지하도록 형성된 몰딩부를 포함하는 점에 그 특징이 있다.
이상의 본 발명에 따르면, 반도체 패키지의 반도체 칩상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and the method}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 반도체 패키지의 반도체 칩상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
최근의 전자기기는 점점 소형경량화, 고성능화 등의 추세를 보이고 있으며, 그에 사용되는 반도체 칩 패키지 또한 그에 대응하여 소형경량화, 고성능화 등의 추세를 보이고 있다. 이러한 추세는 반도체 칩으로부터의 발열 증가라는 문제를 가져왔으며, 이는 완성된 반도체 칩 패키지에서의 성능 저하 및 수명 단축 등의 중대한 문제를 초래할 수 있었기 때문에 반도체 칩 패키지의 신뢰성 차원에서 매우 중요하게 인식되었다.
따라서, 많은 종래의 반도체 칩 패키지들에서는 반도체 칩 패키지의 외부에 별도의 방열판을 부착하거나, 반도체 칩을 방열판으로 덮어씌워 패키지를 구성하는 등 반도체 칩 패키지에서의 방열을 위한 다양한 방법들이 사용되고 있다. 최근에 많이 사용되는 플립칩 본딩 방식(flip chip bonding type)의 반도체 칩 패키지에서는 하부면 내측에 오목한 부분이 형성되고 그 오목한 부분에 위치한 하부면 내측의 중앙부에 반도체 칩의 비활성면이 부착되며 전체적으로는 반도체 칩을 덮기에 적합하도록 형성된 방열판을 사용하여 반도체 칩 패키지를 구성하는 방법이 많이 적용되고 있으며, 방열판과 반도체 칩의 비활성면 사이에는 열전도성 재료를 개재하여 서로의 부착면이 일정하면서도 부착 면적이 극대화되도록 구성함으로써 반도체 칩으로부터 발생한 열이 외부로 용이하게 방출될 수 있는 구조를 하고 있다. 열전도성 재료는 방열판의 하부면과 반도체 칩의 비활성면 사이의 불규칙한 표면 사이에 개재되어 서로의 접촉 면적을 극대화시키고 반도체 칩으로부터 발생한 열을 방열판으로 신속히 전달하는 역할을 하지만, 열전도성이 방열판에 비해서는 떨어지기 때문에 방열판과 반도체 칩 사이에서의 두께는 최소화됨이 바람직하다. 이를 위해 방열판과 반도체 칩 사이에는 충분한 부착압력이 가해져야 하는데, 앞서 기술한 종래의 구성에서는 방열판과 반도체 칩 사이의 부착압력이 방열판의 하부면 가장자리가 절연성 접착수단을 통해 회로기판에 부착될 때 상측으로부터 브릿지 클립(brdige clip)과 같은 장치에 의해 가해지고 경화된 절연성 접착수단에 의해 유지되므로 브릿지 클립의 기능이 약화되거나 정확한 압점을 벗어나 압력을 가하는 경우 및 절연성 접착수단의 경화시의 접착강도가 감소되었을 경우 등에는 열전도성 재료의 두께는 최소화되지 못할 뿐만 아니라 방열판과 반도체 칩 사이의 접촉 면적도 극대화될 수 없게 된다.
이하, 도면을 참조하여 종래기술에 따른 반도체 칩 패키지를 계속 설명한다. 도 1은 종래기술에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면이다.
도 1에 도시된 바와 같이, 종래기술에 따른 반도체 칩 패키지(100)는 활성면에 복수개의 본딩패드(22)들이 형성된 반도체 칩(20), 상부면에는 본딩패드(22)들에 대응하는 복수개의 회로패턴(54)들이 형성되고 하부면에는 회로패턴 (54)들과 전기적으로 연결된 복수개의 외부 접속단자(52)들이 형성되며 반도체 칩(20)이 부착되는 회로기판(50), 본딩패드(22)들과 회로패턴(54)들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프(24)들, 반도체 칩(20)의 활성면과 회로기판(50)의 상부면 사이에 채워지는 언더필 재료(30), 하부면 내측에 오목한 부분(62)이 형성되고 그 오목한 부분(62)에 위치한 하부면 내측의 중앙부에 반도체 칩(20)의 비활성면이 부착되며 전체적으로는 반도체 칩(20)을 덮기에 적합하도록 형성된 방열판(60), 방열판(60)과 반도체 칩(20)의 비활성면 사이에 개재되는 열전도성 재료(32), 방열판(60)과 회로기판 (50)의 상부면 사이에 개재되어 서로 부착시켜주는 절연성 접착수단(34)을 포함하는 구조를 하고 있다.
이러한 구조는 그 구조와 공정이 간단하면서도 방열판과 반도체 칩 사이가 제대로만 부착된다면 높은 방열효과도 얻을 수 있는 구조이지만, 방열판과 반도체 칩의 부착이 방열판의 하부면 가장자리가 절연성 접착수단을 통해 회로기판에 부착될 때 상측으로부터 방열판을 누르는 브릿지 클립(brdige clip)과 같은 장치로부터 가해지는 압력에 의해 이루어지고 경화된 절연성 접착수단에 의해 그 부착이 유지되므로, 부착시 브릿지 클립의 기능이 약화되거나 정확한 압점을 벗어나 압력을 가 하는 경우 및 절연성 접착수단의 경화시의 접착강도가 감소되었을 경우 등에는 열전도성 재료의 두께는 최소화되지 못할 뿐만 아니라 방열판과 반도체 칩 사이의 접촉 면적도 극대화될 수 없게 되어 기대하는 방열 효과를 얻을 수 없게 된다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 패키지의 반도체 칩상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 패키지는 활성면에 복수개의 본딩패드들이 형성된 반도체칩과; 상부면에 상기 본딩패드들에 대응하는 복수개의 전극 패드를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자들이 형성되며 상기 반도체칩 부착되는 회로기판과; 상기 본딩패드들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프와; 상기 반도체 칩의 활성면과 상기 회로기판의 상부면 사이에 채워지는 언더필 층과; 상기 반도체 칩의 상면에 금속 물질로 형성된 방열판과; 상기 결과물 상의 상기 방열판의 상부를 제외한 영역을 봉지하도록 형성된 몰딩부를 포함하는 점에 그 특징이 있다.
여기서, 상기 방열판은 상면의 양단 모서리부에 단차를 형성하는 점에 그 특징이 있다.
여기서, 상기 방열판은 Cu 금속 물질을 이용하여 형성하는 점에 그 특징이 있다.
여기서, 상기 몰딩부는 상기 방열판의 양단 모서리부의 단차에 형성되어 상기 방열판을 지지하는 점에 그 특징이 있다.
또한, 본 발명에 따른 반도체 패키지의 제조방법은 복수 개의 반도체 칩이 형성된 웨이퍼 상에 방열판을 형성하는 단계와; 상기 방열판의 상부면에 상기 각 반도체 칩에 대응하는 영역의 양단에 단차부를 형성하는 1차 소잉 단계와; 상기 단차부를 형성한 웨이퍼의 각 반도체 칩을 분리하는 2차 소잉 단계와; 상기 분리된 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계와; 상기 반도체 칩의 활성면과 상기 기판의 상부면 사이에 언더필을 형성하는 단계와; 상기 방열판의 단차부의 높이와 동일하도록 상기 결과물을 봉지하는 몰딩부를 형성하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 상기 방열판은 열도전성이 높은 Cu 금속 물질을 이용하여 형성되는 점에 그 특징이 있다.
여기서, 상기 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계에서 상기 각 반도체 칩의 하면에 도전성 범프가 형성되어 연결되는 점에 그 특징이 있다.
이상의 본 발명에 따르면, 반도체 패키지의 반도체 칩 상에 직접 방열판을 형성하여 반도체 패키지에서 발생하는 열을 직접 전달함으로써 방열 효과를 높일 수 있다.
또한, 상기 방열판의 양단 모서리의 단차부에 몰딩부를 형성함으로써 방열판을 고정할 수 있다.
도 1은 종래기술에 따른 반도체 패키지의 구조를 개략적으로 도시한 도면.
도 2는 본 발명에 따른 일 실시 예의 반도체 패키지의 구조를 개략적으로 도시한 도면.
도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지의 제조방법에 대한 순서를 개략적으로 도시한 도면.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 일 실시 예의 반도체 패키지의 구조를 개략적으로 도시한 도면이다. 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 활성면에 복수개의 본딩패드(250)들이 형성된 반도체 칩(220)과; 상부면에 상기 본딩패드(250)들에 대응하는 복수개의 전극 패드(260)를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자(270)들이 형성되며 상기 반도체칩(220) 부착되는 회로기판(210)과; 상기 본딩패드(250)들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프(230)와; 상기 반도체 칩(220)의 활성면과 상기 회로기판(210)의 상부면 사이에 채워지는 언더필 층(240)과; 상기 반도체 칩(220)의 상면에 금속 물질로 형성된 방열판(280)과; 상기 결과물 상의 상기 방열판(280)의 상부를 제외한 영역을 봉지하도록 형성된 몰딩부(290)를 포함하여 구성된다.
상기 반도체 칩(220)을 포함하는 패키지는 QFN(Quad-Flat No-lead) 패키지 구조를 일 예로 도시하고 있으나 DIP(dual in-line package) 패키징, PGA(pin grid array) 패키징, LCC(leadless chip carrier) 패키징, SOIC(small-outline integrated circuit) 패키징, PLCC(plastic leaded chip carrier) 패키징, PQFP(plastic quad flat pack) 패키징 및 TQFP(thin quad flat pack) 패키징, TSOP(thin small-outline packages) 패키징, LGA(land grid array) 패키징 및 등 다양한 형태의 구조에서 선택적으로 적용하는 것이 바람직하다.
상기 회로기판(210)은 인쇄회로기판으로 상부면에 상기 본딩패드(250)들에 대응하는 전극 패드를 포함한 복수개의 회로패턴(circuit pattern)(260)들이 형성되고, 하부면에는 상기 회로패턴(260)들과 전기적으로 연결된 금속 배선들이 형성된다. 여기서, 금속 배선들이 형성되어 상/하면이 전기적으로 연결되는 인쇄회로기판의 중앙부에 반도체 칩(220)이 실장된다. 여기서, 상기 금속배선들은 상/하면에서 보호층으로 코팅되어 외부로부터 보호된다.
상기 도전성 범프(230)는 상기 회로기판(210)의 상면에 형성된 복수의 전극 패드와 상기 반도체 칩(220)의 본딩패드(250)를 전기적으로 연결한다. 여기서, QFN 구조를 도전성 와이어를 통해 본딩되지 않고 도전성 범프(230)를 통해 연결된다. 즉, 상기 도전성 범프(230)는 상기 반도체 칩(220)의 본딩 패드(250)와 상기 회로기판(210)의 회로 패턴들을 전기적으로 연결하기 위해 형성된다.
상기 언더필층(240)은 상기 반도체 칩(220)의 활성면과 상기 회로기판(210)의 상부면 사이에 채워지는 것으로 언더필 재료는 진공 및 재료의 주입 압력에 의해 도움을 받아, 캐비티들 사이의 채널들을 통해 모든 캐비티들 안으로 흐른다. 이때, 진공은 내부안의 거의 모든 공기를 제거하게 되며, 언더필 재료로 채워질 수 있다. 그 후 언더필 재료를 경화시키기 위해 가열하게 되거나 UV 광으로 경화될 수 있다.
상기 방열판(280)은 상기 반도체 칩(220)의 상면에 직접 형성하여 열을 직접 전달받게 된다. 이때, 상기 방열판(280)은 열 도전성이 높은 Cu 금속 물질을 이용하여 포일(foil) 또는 플레팅(plating) 등의 방식으로 형성하는 것이 바람직하다. 또한, 상기 방열판은 상면의 양단 모서리부에 단차를 형성하게 된다.
보다 구체적으로, 상기 방열판은 상기 반도체 칩(220)의 웨이퍼 레벨에서 칩 상부에 Cu 포일(foil)을 이용하여 형성될 수 있다. 이때, Cu 포일은 도전성 접착제 등을 이용하여 상기 반도체 칩 상부면에 접착될 수 있다. 또한, 상기 반도체 칩의 상부면에 Cu 플레팅(plating) 등의 방식으로 형성될 수 있다.
상기 몰딩부(290)는 상기 방열판(280)의 양단 모서리의 단차부에 형성되어 상기 방열판을 지지하게 된다. 이때, 상기 몰딩부(290)는 상기 결과물의 기판상에 상기 방열판(280)의 상면의 높이와 동일하도록 에폭시 몰드 컴파운드(EMC ; Epoxy Mold Compound)와 같은 액상의 봉지재가 도포된 후 경화됨으로써 형성된다. 여기서, 상기 방열판(280)의 양단의 모서리의 단차부에 봉지재가 몰딩되어 상기 방열판(280)을 고정하게 된다.
상기 회로기판(210)의 하부면에는 솔더 볼(270)이 형성되어 외부 접속 단자들과 연결될 수 있다.
또한, 도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지의 제조방법을 개략적으로 도시한 순서도이다. 도 3a에 도시된 바와 같이, 반도체 패키지의 제조방법은 복수 개의 반도체 칩이 형성된 웨이퍼 상에 방열판을 형성하는 단계가 수행된다. 보다 구체적으로, 상기 방열판은 상기 반도체 칩(220)의 웨이퍼 레벨에서 칩 상부에 Cu 포일(foil)을 이용하여 형성될 수 있다. 이때, Cu 포일은 도전성 접착제 등을 이용하여 상기 반도체 칩 상부면에 접착될 수 있다. 또한, 상기 반도체 칩의 상부면에 Cu 플레팅(plating) 등의 방식으로 형성될 수 있다.
그리고, 도 3b에 도시된 바와 같이, 상기 방열판의 상부면에 상기 각 반도체 칩에 대응하는 영역의 양단에 단차부를 형성하는 1차 소잉 단계를 수행한다. 즉, 상기 각 반도체 칩을 분리하기 전에 그에 대응하는 위치에 상기 방열판의 상부면에 단차부를 형성하게 된다. 이는 상기 방열판을 몰딩부에 의해 고정되도록 하기 위해 형성된다.
이어서, 도 3c에 도시된 바와 같이, 상기 단차부를 형성한 웨이퍼의 각 반도체 칩을 분리하는 2차 소잉 단계가 수행된다. 즉, 웨이퍼 레벨에서 각 반도체 칩 별로 절단하여 분리하게 된다.
그 다음, 도 3d에 도시된 바와 같이, 상기 분리된 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 도전성 범프를 형성하고, 상기 반도체 칩의 활성면과 상기 기판의 상부면 사이에 언더필을 형성한 후, 상기 방열판의 단차부의 높이와 동일하도록 상기 결과물을 봉지하는 몰딩부를 형성하는 단계가 수행된다.
보다 구체적으로는, 회로기판상에 복수 개의 본딩 패드(250)들이 형성된 반도체 칩(220)의 활성면과 대응하는 상기 회로패턴(260)들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프(conductive bump)를 형성하게 된다.
그리고, 상기 반도체 칩(220)의 활성면과 상기 기판의 상부면 사이에 언더필(240)을 형성하게 된다. 보다 상세하게는, 상기 언더필층(240)을 주입하는 과정은 진공이 생성되고 언더필 재료는 입구를 통하여 주입된다. 언더필 재료는 진공 및 재료의 주입 압력에 의해 도움을 받아, 캐비티들 사이의 채널들을 통해 모든 캐비티들 안으로 흐른다. 이때, 진공은 내부안의 거의 모든 공기를 제거하게 되며, 언더필 재료로 채워질 수 있다. 그 후 언더필 재료를 경화시키기 위해 가열하게 되거나 UV 광으로 경화될 수 있다.
그리고, 상기 결과물의 기판상에 상기 방열판(280)의 상면의 높이와 동일하도록 에폭시 몰드 컴파운드(EMC ; Epoxy Mold Compound)와 같은 액상의 봉지재가 도포된 후 경화됨으로써 몰딩부(290)를 형성하게 된다. 이때, 상기 방열판(280)의 양단의 모서리의 단차부에 봉지재가 몰딩되어 상기 방열판(280)을 고정하게 된다.
이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.
210 --- 기판 220 --- 반도체 칩
230 --- 도전성 범프 240 --- 언더필층
250 --- 본딩 패드 280 --- 방열판
290 --- 몰딩부

Claims (7)

  1. 활성면에 복수개의 본딩패드들이 형성된 반도체칩과;
    상부면에 상기 본딩패드들에 대응하는 복수개의 전극 패드를 포함하는 회로패턴들이 형성되고, 하부면에는 상기 회로패턴들과 전기적으로 연결된 복수개의 외부 접속단자들이 형성되며 상기 반도체칩 부착되는 회로기판과;
    상기 본딩패드들과 상기 회로패턴들 사이에 융착되어 서로 전기적으로 연결하는 복수개의 도전성 범프와;
    상기 반도체 칩의 활성면과 상기 회로기판의 상부면 사이에 채워지는 언더필 층과;
    상기 반도체 칩의 상면에 금속 물질로 형성된 방열판과;
    상기 결과물 상의 상기 방열판의 상부를 제외한 영역을 봉지하도록 형성된 몰딩부;를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 방열판은 상면의 양단 모서리부에 단차를 형성하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 방열판은 Cu 금속 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 몰딩부는 상기 방열판의 양단 모서리부의 단차에 형성되어 상기 방열판을 지지하는 것을 특징으로 하는 반도체 패키지.
  5. 복수 개의 반도체 칩이 형성된 웨이퍼 상에 방열판을 형성하는 단계와;
    상기 방열판의 상부면에 상기 각 반도체 칩에 대응하는 영역의 양단에 단차부를 형성하는 1차 소잉 단계와;
    상기 단차부를 형성한 웨이퍼의 각 반도체 칩을 분리하는 2차 소잉 단계와;
    상기 분리된 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계와;
    상기 반도체 칩의 활성면과 상기 기판의 상부면 사이에 언더필을 형성하는 단계와;
    상기 방열판의 단차부의 높이와 동일하도록 상기 결과물을 봉지하는 몰딩부를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  6. 제 5항에 있어서,
    상기 방열판은 열도전성이 높은 Cu 금속 물질을 이용하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 제 5항에 있어서,
    상기 각 반도체 칩의 활성면과 회로패턴이 형성된 기판을 서로 전기적으로 연결하는 단계에서 상기 각 반도체 칩의 하면에 도전성 범프가 형성되어 연결되는 것을 특징으로 하는 반도체 패키지 제조방법.

KR1020120024362A 2012-03-09 2012-03-09 반도체 패키지 및 그 제조방법 KR101352233B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120024362A KR101352233B1 (ko) 2012-03-09 2012-03-09 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120024362A KR101352233B1 (ko) 2012-03-09 2012-03-09 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20130103045A true KR20130103045A (ko) 2013-09-23
KR101352233B1 KR101352233B1 (ko) 2014-01-16

Family

ID=49452544

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120024362A KR101352233B1 (ko) 2012-03-09 2012-03-09 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101352233B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170025414A (ko) * 2015-08-28 2017-03-08 삼성전자주식회사 인쇄 회로 기판 및 이를 포함하는 반도체 패키지
KR20180076156A (ko) 2016-12-27 2018-07-05 주식회사 에스에프에이반도체 반도체 패키지 및 그 제조 방법
WO2019221406A1 (ko) * 2018-05-15 2019-11-21 주식회사 네패스 반도체 패키지
KR20190130947A (ko) * 2018-05-15 2019-11-25 주식회사 네패스 반도체 패키지
KR20190130946A (ko) * 2018-05-15 2019-11-25 주식회사 네패스 히트싱크를 탑재한 반도체 패키지
KR20190130950A (ko) * 2018-05-15 2019-11-25 주식회사 네패스 반도체 패키지
US11404347B2 (en) 2018-05-15 2022-08-02 Nepes Co., Ltd. Semiconductor package

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411206B1 (ko) 2001-02-19 2003-12-18 삼성전자주식회사 반도체 패키지
KR20030045950A (ko) * 2001-12-03 2003-06-12 삼성전자주식회사 방열판을 구비한 멀티 칩 패키지
KR20030048249A (ko) * 2001-12-11 2003-06-19 삼성전자주식회사 분리형 방열판을 구비한 반도체 칩 패키지 및 그 제조방법
JP2008042063A (ja) * 2006-08-09 2008-02-21 Renesas Technology Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170025414A (ko) * 2015-08-28 2017-03-08 삼성전자주식회사 인쇄 회로 기판 및 이를 포함하는 반도체 패키지
KR20180076156A (ko) 2016-12-27 2018-07-05 주식회사 에스에프에이반도체 반도체 패키지 및 그 제조 방법
WO2019221406A1 (ko) * 2018-05-15 2019-11-21 주식회사 네패스 반도체 패키지
KR20190130947A (ko) * 2018-05-15 2019-11-25 주식회사 네패스 반도체 패키지
KR20190130946A (ko) * 2018-05-15 2019-11-25 주식회사 네패스 히트싱크를 탑재한 반도체 패키지
KR20190130950A (ko) * 2018-05-15 2019-11-25 주식회사 네패스 반도체 패키지
US11404347B2 (en) 2018-05-15 2022-08-02 Nepes Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
KR101352233B1 (ko) 2014-01-16

Similar Documents

Publication Publication Date Title
KR101352233B1 (ko) 반도체 패키지 및 그 제조방법
US7138706B2 (en) Semiconductor device and method for manufacturing the same
KR101076537B1 (ko) 다이 위에 적층된 역전된 패키지를 구비한 멀티 칩 패키지모듈
TWI495021B (zh) 半導體封裝結構的製造方法
US20090127680A1 (en) Integrated circuit package-in-package system with wire-in-film encapsulant
CN105762084B (zh) 倒装芯片的封装方法及封装装置
US7692276B2 (en) Thermally enhanced ball grid array package formed in strip with one-piece die-attached exposed heat spreader
US9142523B2 (en) Semiconductor device and manufacturing method thereof
US20180063966A1 (en) Electronic package structure and method for fabricating the same
US20020079570A1 (en) Semiconductor package with heat dissipating element
JP2002110718A (ja) 半導体装置の製造方法
KR100652405B1 (ko) 수지누설을 억제할 수 있는 반도체 패키지 몰드 금형 및이를 이용한 반도체 패키지 제조방법
TW571406B (en) High performance thermally enhanced package and method of fabricating the same
JP2010263108A (ja) 半導体装置及びその製造方法
KR20150125988A (ko) 반도체 장치
US11195812B2 (en) Method for fabricating an encapsulated electronic package using a supporting plate
KR20080074468A (ko) 초음파를 이용한 반도체 칩의 표면실장방법
CN103972196A (zh) 利用倒装芯片片芯附接的阵列引线框架封装
KR102603421B1 (ko) 집적 회로 패키징 구조 및 그 제조 방법
TW201330220A (zh) 具凹槽之封裝結構及其製造方法
KR100656476B1 (ko) 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
KR20130102302A (ko) 반도체 패키지 및 그 제조방법
KR20130104743A (ko) 반도체 패키지 및 그 제조방법
US20080251910A1 (en) Fabricating method of semiconductor package and heat-dissipating structure applicable thereto
US7763961B2 (en) Hybrid stacking package system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190108

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 7