CN103972196A - 利用倒装芯片片芯附接的阵列引线框架封装 - Google Patents
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Abstract
本发明涉及具有倒装芯片附接的阵列引线框架封装件。本发明提供了一种小形状因子的近芯片尺度封装件（300），所述封装件不但沿着封装件（310，320）的外围，而且沿着封装件底部区域（330）包括输入/输出触点。通过使用倒装芯片接合技术，实施例使用耦接到片芯下的信号触点（410，420，430）的阵列引线框架提供了这些附加的触点。通过在封装件单颗化期间执行部分锯切的使用，所述阵列引线框架触点被电隔离。
Description
技术领域
本公开通常涉及半导体装置封装，更具体地，涉及在小型封装件上提供足够的输入/输出触点。
背景技术
在同一空间中，更小的电子装置和对电子电路增加的功能性的需求创造了对近芯片尺度（准芯片级，near chip scale）封装的需求。一种类型的近芯片尺度封装是扁平无引线封装，例如双扁平无引线（DFN）和四方扁平无引线（QFN）封装。扁平无引线封装提供了一种半导体装置，该装置封装件被包封在模制材料中，并且通过引线框架基片耦接到在装置封装件的周界上的输入/输出触点或落着部（land）。
对于更小的封装件占用面积的持续需求已经导致了减小的封装件尺寸，在某些情况下是2mm×2mm或更小。在这些尺度下，触点节距限制限定了可以沿着封装件周界提供的触点的数量。此外，在这些小型封装件中对增加的功能性的需求使得期望较大的半导体装置被合并到封装件中。但是传统的扁平无引线封装技术要求片芯触点到引线框架的导线接合，这占用了封装件中的空间。另外，这种增加的功能性通常需要附加的输入/输出触点，沿着传统的小型扁平无引线封装件的周界不可以提供这样的附加的输入/输出触点。此外，由于重复的机械处理，诸如执行导线接合，形成扁平无引线封装件的传统技术将是资源和时间密集的。
因此，期望提供一种小型的近芯片尺度封装件，其可以在相同封装件占用面积中提供增加的数量的输入/输出触点，同时提供用于较大的半导体装置的容量。
概述
根据本公开的一个实施例，提供了一种用于半导体装置封装的阵列引线框架，所述阵列引线框架包括：第一行的第一多个边缘引线；第二行的第二多个边缘引线；第三行的第三多个中心引线；将所述第三多个中心引线中的中心引线耦接到所述第一多个边缘引线中的一个或多个边缘引线的第一组系杆；以及将所述第三多个中心引线中的所述中心引线耦接到所述第二组多个边缘引线中的一个或多个边缘引线的第二组系杆，其中每一个引线被配置用于使用倒装芯片附接而电耦接到相应的片芯接合盘。
根据本公开的一个实施例，提供了一种半导体装置封装件，包括：阵列引线框架，包括第一行的第一多个边缘引线；第二行的第二多个边缘引线；第三行的第三多个中心引线；将所述第三多个中心引线中的中心引线耦接到所述第一多个边缘引线中的一个或多个边缘引线的第一组系杆；将所述第三多个中心引线中的所述中心引线耦接到所述第二多个边缘引线中的一个或多个边缘引线的第二组系杆；半导体装置片芯，包括第一主表面和在所述第一主表面上的多个接合盘，其中每一个接合盘位于与所述阵列引线框架的边缘引线或中心引线对应的几何位置中，并且每一个接合盘电耦接到所述阵列引线框架的对应的边缘引线或中心引线；以及模制组合物，形成在所述半导体装置片芯之上和周围并且包封所述阵列引线框架的每一个引线的一部分。
根据本公开的一个实施例，提供了一种形成半导体装置封装件的方法，所述方法包括：提供具有多个引线的阵列引线框架；将半导体装置片芯导电地附接到所述阵列引线框架，其中所述半导体装置片芯包括在所述半导体装置片芯的主表面上的多个接合盘，每一个接合盘在所述多个引线中具有相应的引线，所述导电地附接包括倒装芯片附接工艺；通过在所述半导体装置片芯和所述阵列引线框架的一部分之上和周围形成模制组合物来包封所述半导体装置片芯和所述阵列引线框架的所述部分。
附图简要描述
通过参考附图，可以更好地理解本发明，并且它的很多目的、特征和优点对本领域技术人员来说将变得容易理解。
图1是示出了传统的双扁平无引线（DFN）封装件的透视图的简化框图。
图2是示出了在单颗化之后的DFN封装件的底表面的简化框图。
图3是根据本发明实施例的提供了附加的输入/输出触点的半导体装置封装件的简化框图。
图4是示出了被配置以和本发明的实施例一起使用的半导体装置片芯的一个实施例的简化框图。
图5是示出了在半导体装置片芯的有源表面的接合盘上形成导电凸块之后的半导体装置片芯的一个实施例的简化框图。
图6是示出了可用于本发明的实施例的示例阵列引线框架条带的一部分的简化框图。
图7是示出了在倒装芯片片芯附接工艺之后，附接到阵列引线框架单元的半导体装置片芯的透视图的简化框图。
图8是示出了在图7所示的工艺之后的工艺步骤处的半导体装置结构的透视图的简化框图。
图9是示出了根据本发明实施例的在部分锯切通过和单颗化之后的半导体装置结构的透视图的简化框图。
图10是示出了电耦接到印刷电路板（PCB）的半导体装置封装件的截面图的简化框图。
除非另有说明，不同附图中使用相同的参考标记指示相同的项。附图并不必然按比例绘制。
具体实施方式
提供了一种小形状因子的近芯片尺度封装件，所述封装件不仅包括沿着封装件的外围的输入/输出触点，而且还包括沿着封装件底部区域的输入/输出触点。通过使用倒装芯片接合技术，实施例通过使用耦接到片芯下信号触点（under die signal contact）的阵列引线框架提供了这些附加触点。通过使用在封装件单颗化期间执行的部分锯切工艺将阵列引线框架触点电隔离。
某些电子应用已经导致了对越来越小的半导体装置封装件的需求。对于某些应用，建议2mm×2mm或更小的量级的扁平无引线封装件。这些小的封装件尺寸导致了非常有限的可以放置输入/输出触点的区域。给定节距限制（目前大约是0.4mm），沿着2mm×2mm的DFN封装件的相反侧仅可以放置5个输入/输出触点。虽然期望这样的小形状因子，但是某些应用需要多于所限制的数量的输入/输出触点。本发明的实施例提供了对这个问题的解决方案。
图1是示出了传统的双扁平无引线（DFN）封装件100的透视图的简化框图。半导体装置片芯110被有源侧朝上地安装到引线框架120的片芯垫盘（未示出）上。用于这里的讨论的目的，有源侧朝上涉及（例如，在其上）具有片芯接合盘130和135的半导体装置片芯110的主表面。半导体装置片芯110的有源表面上的片芯接合盘（例如，片芯接合盘130和135）使用相应的导线接合（例如，导线接合150和155）电耦接到相应的引线（例如，封装件引线140和145）。半导体装置片芯110、引线框架120、以及导线接合150和155被包封在模制材料160中。在单颗化时，封装件引线被彼此电隔离，并且沿着DFN封装件100的侧面提供了暴露的触点。
图2是示出了在单颗化之后的DFN封装件100的底表面的简化框图。沿着DFN封装件100的底表面是暴露的封装件引线，包括封装件引线140和145。模制材料160形成了DFN封装件100的底表面的大部分。封装件底表面上的封装件引线提供了半导体装置片芯110和形成在印刷电路板上的电触点之间的电连接，其中DFN封装件被安装到所述印刷电路板上用于操作。
通常情况下，使用焊料回流技术将扁平无引线封装件（诸如，DFN封装件100）电耦接到印刷电路板。焊料回流技术和印刷电路板制作过程中所涉及的技术的局限性限制了封装件引线沿着DFN封装件的周界可以被放置有多近。现今，0.4mm的引线节距（即，从一个引线的顶部到相邻引线的顶部的距离）是无引线封装件上的引线间隔的实际限制。因此，对于2mm×2mm的DFN封装件，5根引线可以沿着封装件的承载引线的外围边缘放置，导致在封装件上总共最多有10个引线。对于某些应用和期望的功能，输入/输出触点太少。
图3是根据本发明实施例的提供了附加的输入/输出触点的半导体装置封装件300的简化框图。如图所示，半导体装置封装件300不但沿着封装件的底表面的相对边缘（例如，310和320）提供了输入/输出触点，而且还提供了一组中心的输入/输出触点330。该组中心的输入/输出触点330被设置在被包封的封装件内的半导体装置片芯的位置下方的封装件的区域中。中心输入/输出触点330将半导体装置封装件300的输入/输出触点的数量增加了一半（1/2），同时继续将半导体装置封装件的占用面积保持与传统的DFN封装件（例如，DFN封装件100）的面积相同。如将要在下面更充分讨论的，可以使用阵列引线框架来提供半导体装置封装件300的实施例，其中通过使用倒装芯片附接技术而不是导线接合来将半导体装置电耦接到所述阵列引线框架。
图4是示出了被配置与本发明的实施例一起使用的半导体装置片芯400的一个实施例的简化框图。半导体装置片芯400的有源表面包括三行接合盘（bonding pad）。接合盘行410和420被沿着半导体装置片芯400的外围边缘设置，而接合盘行430被设置在半导体装置片芯400的中心区域中。如从下面将更清晰的，接合盘的位置应该与并入半导体装置封装件中的阵列引线框架的引线的位置对应。半导体装置片芯400上的接合盘的组成和提供所述接合盘的技术与那些在半导体装置片芯制作领域中通常使用的组成和技术对应。此外，将接合盘金属化，或以其它方式进行处理，以使接合盘更容易接受用于倒装芯片组装工艺的导电凸块。
图5是示出了在半导体装置片芯的有源表面的接合盘上形成导电凸块之后的半导体装置片芯400的一个实施例的简化框图。对于典型的倒装芯片连接工艺，在半导体装置片芯的每一个接合盘上形成导电凸块（例如，导电凸块510、520和530）。每一个凸块提供了从半导体装置片芯400的触点到芯片将要被附接于其的引线框架（如将在下面进一步详细讨论的）的导电路径，还形成了半导体装置片芯到引线框架的机械安装。本发明的实施例不受所使用的凸块工艺的类型限制，并且因此可以使用多种导电凸块，例如通过溅射或镀制形成的焊料凸块、通过无电镀镍形成的镍-金凸块、金凸柱凸块、导电粘合剂凸块等。优选的实施例使用通过镀制工艺形成的铜柱凸块，其中铜柱凸块具有焊料帽盖。铜柱凸块是部分优选的，这是因为这种技术非常适合精细节距应用，并且使用现有的凸块基础架构以及标准的材料和工艺，因此可以更容易地且成本有效地整合到制作工艺流程中。
图6是示出了可用于本发明实施例的示例阵列引线框架条带600的一部分的简化框图。阵列引线框架条带部分600是在其上可以放置许多半导体装置片芯的阵列引线框架的较大的条带的一部分。每一个阵列引线框架单元605包括与半导体装置片芯触点（例如，接合盘行410、420和430）的数量对应的数量的引线。如图所示，边缘引线组610和620分别对应于半导体装置片芯400的接合盘行410和420。同样地，中心引线组630对应于中心接合盘行430。边缘引线610通过相应的系杆615耦接到中心引线630并且边缘引线620通过相应的系杆625耦接到中心引线630。
每一个引线提供了可以对其附接半导体装置片芯上相应的导电凸块的表面。每一个引线还提供了在模制和单颗化工艺之后将暴露于半导体装置封装件的外部的单独表面，如将在下面更详细讨论的。如图所示，每一个引线也可以整合有锁定特征（例如，锁定特征640），其被配置以帮助限制密封剂内相关联的引线的运动。阵列引线框架条带600内的引线框架通过条带系杆彼此耦接。阵列引线框架条带600可以包括如应用期望的那样多的阵列引线框架单元605。在一个实施例中，250mm×70mm的条带可以提供2496个2mm×2mm的阵列引线框架单元。
图7是示出了在倒装芯片附接工艺之后附接到阵列引线框架单元605的半导体装置片芯400的透视图的简化框图。使用典型的拾取与放置技术将半导体装置片芯400放置在阵列引线框架单元605上。如上面所讨论的，接合盘行410上的凸块耦接到边缘引线组610，接合盘行420上的凸块耦接到边缘引线组620，并且接合盘行630上的凸块耦接到中心引线组630。可以使用本领域中已知的典型的倒装芯片片芯附接工艺，其中凸块上（或形成凸块）的焊料形成了所述附接和导电通路。以这种方式，实施例避免了在现有技术的扁平无引线封装中发现的导线接合技术的使用。由于避免了导线接合，因此附接到引线框架的半导体装置片芯延在边缘引线组之上，因此可以在面积上大于整合到标准的扁平无引线封装中的半导体装置片芯的面积。
图8是示出了在图7中所示的工艺之后的工艺步骤处的半导体装置结构800的透视图的简化框图。模制材料被施加到附着于阵列引线框架条带600的半导体装置片芯，形成了包封剂810，包封剂810将结构包封在模制材料内并形成面板。所述模制材料可以是任何适当的包封剂，包括，例如：二氧化硅填充的环氧模制组合物；塑料包封树脂；以及其它聚合材料，例如硅酮、聚酰亚胺、酚醛树脂和聚氨酯（polyurethanes）。可以通过包封中所使用的各种标准工艺技术来施加模制材料，包括，例如，印刷、加压模制和旋涂。一旦施加了模制材料，可以通过将材料暴露于一定温度下一段时间、或者通过施加固化剂、或者通过两者，将面板固化。在典型的包封工艺中，包封剂810的深度超过了嵌入在模制材料中的结构的最大高度。图8中仅示出了面板的一部分。
图9是示出了根据本发明实施例的在部分锯穿和单颗化之后的半导体装置结构800的透视图的简化框图。通过去除系杆615和625将暴露的边缘引线610和620与中心引线630隔离。在一个实施例中，使用切穿系杆和包封剂到足以去除所有系杆材料的深度的部分锯切工艺，来去除所述系杆。部分锯切也可以提供足以暴露中心引线的侧面的宽度的切口，同时留出足够的中心引线材料以形成与，半导体装置结构在使用期间将被附接于其的所述印刷电路板的良好的接触。在一个替代实施例中，可以使用掩模和蚀刻工艺去除所述系杆。使用掩模和蚀刻工艺的一个优点是，蚀刻可以是对模制材料选择性的，因此在蚀刻期间不会去除任何模制材料。一旦通过部分锯切或蚀刻去除系杆材料，可以通过执行切穿的锯切将单独的半导体装置封装件910从面板单颗化，从而去除条带系杆650并且电隔离所有的封装件引线。使用部分锯切方法去除系杆的一个优点是，可以在与单颗化相同的工艺步骤期间执行这种部分锯切，从而简化了工艺流程。
图10是示出了电耦接到印刷电路板（PCB）1005的半导体装置封装件910的横截面图的简化框图。PCB1005具有与边缘引线610和620、以及中心引线630分别对应的电触点1010、1020、以及1030。半导体装置封装件910的引线被放置在PCB触点上，并且可以使用例如本领域中已知的焊料回流技术电耦接到PCB触点。
如上所述，本发明的实施例提供了很多优于标准近芯片尺度封装件的优点。由于需要小形状因子，标准近芯片尺度封装件在可以沿着封装件周界提供的输入/输出触点的数量方面是受限的。通过沿着半导体装置封装件的中心区域提供引线行，所讨论的实施例提供了至少增加50％的引线数量。这允许封装的半导体装置的增加的输入/输出容量。此外，通过使用倒装芯片附接技术将半导体装置片芯接合到阵列引线框架，避免了导线接合。因此，半导体装置片芯的尺寸可以延伸更靠近半导体装置封装件的边缘，从而允许潜在增加的半导体装置的功能性能力。此外，使用超过导线接合的诸如倒装芯片的批处理附接工艺，允许用于组装半导体装置的更简单、更快速、以及潜在地更便宜的工艺流程。
至此，应认识到，已经提供了一种用于半导体装置封装件的阵列引线框架，所述阵列引线框架包括：第一行的第一多个边缘引线；第二行的第二多个边缘引线；第三行的第三多个中心引线；将所述第三多个中心引线的中心引线耦接到所述第一多个边缘引线中的一个或多个边缘引线的第一组系杆；以及，将所述第三多个中心引线的所述中心引线耦接到所述第二多个边缘引线中的一个或多个边缘引线的第二组系杆。每一个引线被配置用于使用倒装芯片附接电耦接到相应的片芯接合盘。
在上述实施例的一个方面，所述第一多个边缘引线的数量与所述第二多个边缘引线的数量相同。在另一方面，中心引线的数量与所述第一多个边缘引线的数量相同，所述第一组系杆包括从所述中心引线到所述第一多个边缘引线中的相应的边缘引线的一个系杆，以及所述第二组系杆包括从所述中心引线到所述第二多个边缘引线中的相应的边缘引线的一个系杆。
另一个实施例提供了一种半导体装置封装件，包括：阵列引线框架，具有第一行的第一多个边缘引线，第二行的第二多个边缘引线，第三行的第三多个中心引线，将中心引线耦接到所述第一多个边缘引线的一个或多个边缘引线的第一组系杆，以及将所述中心引线耦接到所述第二多个边缘引线的一个或多个边缘引线的第二组系杆；半导体装置片芯；形成在所述半导体装置片芯之上和周围并且包封所述阵列引线框架的每一个引线的一部分的模制组合物。所述半导体装置片芯具有第一主表面和在所述第一主表面上的多个接合盘。每一个接合盘位于与所述阵列引线框架的边缘引线或中心引线对应的的几何位置。每一个接合盘电耦接到所述阵列引线框架的对应的边缘引线或中心引线。
在上述实施例的一个方面，所述半导体装置片芯进一步包括形成在每一个接合盘上的导电凸块。使用用于倒装芯片附接的所述导电凸块执行每一个接合盘到相应的边缘引线或中心引线的电耦接。在另一方面，所述导电凸块是铜柱凸块、焊料凸块、凸柱和导电粘合剂凸块中的一种。
在上述实施例的另一方面，所述半导体装置封装件还包括：在所述半导体装置封装件的第一主表面上沿着所述半导体装置封装件的第一边缘暴露的所述第一多个边缘引线；在所述半导体装置封装件的所述第一主表面上沿着所述半导体装置封装件的第二边缘暴露的所述第二多个边缘引线，其中所述第二边缘与所述半导体装置封装件的所述第一边缘相对；以及在所述半导体装置封装件的所述第一主表面的中心区域中暴露的所述第三多个中心引线。在上述实施例的另一方面，所述第一多个边缘引线、所述第二多个边缘引线、以及所述第三多个中心引线被通过在形成所述模制组合物之后去除所述第一组系杆和所述第二组系杆电隔离。在又一方面，通过部分锯切操作执行所述去除所述第一组系杆和所述第二组系杆。
本发明的另一个实施例提供了一种形成半导体装置封装件的方法，其中所述方法包括：提供具有多个引线的阵列引线框架；将半导体装置片芯导电地附接到所述阵列引线框架；以及，通过在所述半导体装置片芯和所述阵列引线框架的一部分上之上和周围形成模制组合物来包封所述半导体装置片芯和所述阵列引线框架的所述部分。所述半导体装置片芯包括多个在所述半导体装置片芯的主表面上的接合盘。每一个接合盘具有所述多个引线中的相应的引线。导电地附接包括倒装芯片附接工艺。
上述实施例的一个方面进一步包括：部分地锯切所述半导体装置封装件，以及从通过所述包封形成的面板单颗化所述半导体装置封装件。所述部分地锯切在所述包封之后执行，并且去除了耦接所述阵列引线框架的引线对的多个系杆，以便所述引线被呈现为电隔离。在另一方面，在所述部分地锯切和所述单颗化之后，所述半导体装置封装件包括沿着所述半导体装置封装件的主表面的两个或更多个周界边缘暴露的多个引线，和在所述半导体装置封装件的所述主表面的中心区域上暴露的多个引线。
上述实施例的另一方面进一步包括：在所述半导体装置片芯的每一个接合盘上形成导电凸块。在另一方面，所述导电凸块包括铜柱凸块、焊料凸块、凸柱和导电粘合剂凸块中的一种。上述实施例的又一方面包括：将所述半导体装置片芯放置在所述阵列引线框架上以使得每一个导电凸块与所述阵列引线框架上的引线接触。
由于实施本发明的装置大部分包括本领域所属技术人员已知的电子元件和电路，因此，为了理解和认识本发明的基本概念以及为了不混淆或偏离本发明的教导，将不会在超出上述被认为必要的程度上对电路的细节进行解释。
此外，在描述和权利要求中的术语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果有的话，用于描述性的目的并且并不必然描述永久性的相对位置。应理解，这样使用的术语在适当的情况下是可以互换的，从而这里所描述的本发明的实施例能够例如在这里所示出或以另外方式所描述的其它取向上操作。
虽然参照具体实施例描述了本发明，但是可以做出各种修改和变化而不脱离如下面的权利要求所提出的本发明的范围。例如，根据节距尺寸方面的进步，附加的输入/输出引线可以被放置在半导体装置封装件的任何一行，并且多行连接器潜在地可以沿着封装件的中心区域配置。因此，本说明书和附图被认为是说明性的而不是限制性的，并且所有这样的修改旨在被包括在本发明的范围内。这里就具体实施例所描述的任何益处、优点或解决方案都不应被解释为任何或全部权利要求的关键的、必需的、或必要的特征或元素。
这里所用的术语“耦接”并不限于直接耦接或机械耦接。
此外，这里所用的术语“一”（“a”或“an”）被定义为一个或多个。此外，在权利要求中所用的诸如“至少一个”和“一个或多个”的引语不应该被解释为暗示了：由“一”（不定冠词“a”或“an”）对另外的权利要求元素的引入将任何包含这样引入的权利要求元素的特定权利要求限至到仅包含一个这样的元素的发明，即使在同一权利要求中包括引语“一个或多个”或“至少一个”以及“一”（诸如“a”或“an”的不定冠词）时也是如此。这同样适用于“所述”（定冠词）的使用。
除非另有说明，诸如“第一”和“第二”的术语用于任意区分这些术语所描述的元素。因此，这些术语并不必然旨在表示这些元素的时间的或其它的优先次序。
Claims (15)
1.一种用于半导体装置封装的阵列引线框架，所述阵列引线框架包括：
第一行的第一多个边缘引线；
第二行的第二多个边缘引线；
第三行的第三多个中心引线；
将所述第三多个中心引线中的中心引线耦接到所述第一多个边缘引线中的一个或多个边缘引线的第一组系杆；以及
将所述第三多个中心引线中的所述中心引线耦接到所述第二组多个边缘引线中的一个或多个边缘引线的第二组系杆，其中
每一个引线被配置用于使用倒装芯片附接而电耦接到相应的片芯接合盘。
2.根据权利要求1所述的阵列引线框架，其中
所述第一多个边缘引线的数量与所述第二多个边缘引线的数量相同。
3.根据权利要求2所述的阵列引线框架，其中
所述第三多个中心引线的数量与所述第一多个边缘引线的数量相同；
所述第一组系杆包括从所述中心引线到所述第一多个边缘引线中的相应的边缘引线的一个系杆；并且
所述第二组系杆包括从所述中心引线到所述第二多个边缘引线中的相应的边缘引线的一个系杆。
4.一种半导体装置封装件，包括：
阵列引线框架，包括
第一行的第一多个边缘引线；
第二行的第二多个边缘引线；
第三行的第三多个中心引线；
将所述第三多个中心引线中的中心引线耦接到所述第一多个边缘引线中的一个或多个边缘引线的第一组系杆；
将所述第三多个中心引线中的所述中心引线耦接到所述第二多个边缘引线中的一个或多个边缘引线的第二组系杆；
半导体装置片芯，包括第一主表面和在所述第一主表面上的多个接合盘，其中
每一个接合盘位于与所述阵列引线框架的边缘引线或中心引线对应的几何位置中，并且
每一个接合盘电耦接到所述阵列引线框架的对应的边缘引线或中心引线；以及
模制组合物，形成在所述半导体装置片芯之上和周围并且包封所述阵列引线框架的每一个引线的一部分。
5.根据权利要求4所述的半导体装置封装件，其中所述半导体装置片芯还包括：
形成在每一个接合盘上的导电凸块，其中使用用于倒装芯片附接的所述导电凸块执行每一个接合盘到相应的边缘引线或中心引线的所述电耦接。
6.根据权利要求5所述的半导体装置封装件，其中所述导电凸块包括铜柱凸块、焊料凸块、凸柱和导电粘合剂凸块中的一种。
7.根据权利要求4所述的半导体装置封装件，还包括：
在所述半导体装置封装件的第一主表面上沿着所述半导体装置封装件的第一边缘暴露的所述第一多个边缘引线；
在所述半导体装置封装件的所述第一主表面上沿着所述半导体装置封装件的第二边缘暴露的所述第二多个边缘引线，其中所述第二边缘与所述半导体装置封装件的所述第一边缘相对；以及
在所述半导体装置封装件的所述第一主表面的中心区域中暴露的所述第三多个中心引线。
8.根据权利要求4所述的半导体装置封装件，其中通过在形成所述模制组合物之后去除所述第一组系杆和所述第二组系杆，将所述第一多个边缘引线、所述第二多个边缘引线、以及所述第三多个中心引线电隔离。
9.根据权利要求8所述的半导体装置封装件，其中所述去除所述第一组系杆和所述第二组系杆是通过部分锯切操作来执行的。
10.一种形成半导体装置封装件的方法，所述方法包括：
提供具有多个引线的阵列引线框架；
将半导体装置片芯导电地附接到所述阵列引线框架，其中
所述半导体装置片芯包括在所述半导体装置片芯的主表面上的多个接合盘，
每一个接合盘在所述多个引线中具有相应的引线，
所述导电地附接包括倒装芯片附接工艺；
通过在所述半导体装置片芯和所述阵列引线框架的一部分之上和周围形成模制组合物来包封所述半导体装置片芯和所述阵列引线框架的所述部分。
11.根据权利要求10所述的方法，还包括：
部分地锯切所述半导体装置封装件，其中
所述部分地锯切在所述包封之后执行，
所述部分地锯切去除了耦接所述阵列引线框架的所述引线的对的多个系杆，从而使得所述引线被呈现为被电隔离；以及将所述半导体装置封装件从通过所述包封形成面板单颗化。
12.根据权利要求11所述的方法，其中，在所述部分地锯切和所述单颗化之后，所述半导体装置封装件包括：
沿着所述半导体装置封装件的主表面的两个或多个周界边缘暴露的多个引线，以及
在所述半导体装置封装件的所述主表面的中心区域上暴露的多个引线。
13.根据权利要求10所述的方法，还包括：
在所述半导体装置片芯的每一个接合盘上形成导电凸块。
14.根据权利要求13所述的方法，其中所述导电凸块包括铜柱凸块、焊料凸块、凸柱和导电粘合剂凸块中的一种。
15.根据权利要求14所述的方法，其中所述倒装芯片附接工艺包括：
将所述半导体装置片芯放置在所述阵列引线框架上以使得每一个导电凸块与在所述阵列引线框架上的引线接触。
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Cited By (1)
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|---|---|---|---|---|
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|---|---|---|---|---|
| US20140020926A1 (en) * | 2012-07-20 | 2014-01-23 | Dow Corning Taiwan Inc. | Lead frame, lead frame assembly and method of cutting lead frame assembly |
| KR101787832B1 (ko) * | 2015-10-22 | 2017-10-19 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080268578A1 (en) * | 2001-05-11 | 2008-10-30 | Renesas Technology Corporation | Manufacturing method of a semiconductor device |
| US20100084749A1 (en) * | 2008-10-02 | 2010-04-08 | Advanced Semiconductor Engineering, Inc. | Package and fabricating method thereof |
| CN102844860A (zh) * | 2010-04-12 | 2012-12-26 | 德克萨斯仪器股份有限公司 | 具有组装在半蚀刻的金属引线框架上的芯片的球栅阵列器件 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229200B1 (en) * | 1998-06-10 | 2001-05-08 | Asat Limited | Saw-singulated leadless plastic chip carrier |
| US6392288B1 (en) * | 2000-12-04 | 2002-05-21 | Semiconductor Components Industries Llc | Lead frame for assembly for thin small outline plastic encapsulated packages |
| SG120858A1 (en) | 2001-08-06 | 2006-04-26 | Micron Technology Inc | Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same |
| US6661087B2 (en) * | 2001-10-09 | 2003-12-09 | Siliconware Precision Industries Co., Ltd. | Lead frame and flip chip semiconductor package with the same |
| JP3606837B2 (ja) * | 2001-12-19 | 2005-01-05 | 株式会社三井ハイテック | リードフレームおよびこれを用いた半導体装置 |
| SG120879A1 (en) * | 2002-08-08 | 2006-04-26 | Micron Technology Inc | Packaged microelectronic components |
| DE102006024943A1 (de) * | 2006-05-29 | 2007-12-06 | Texas Instruments Deutschland Gmbh | Entwurf und Verfahren für die Befestigung eines Dies auf einem Leiterrahmen in einem Halbleiterbauelement |
| US20080067639A1 (en) * | 2006-09-15 | 2008-03-20 | Stats Chippac Ltd. | Integrated circuit package system with encapsulation lock |
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| US8071427B2 (en) * | 2009-01-29 | 2011-12-06 | Semiconductor Components Industries, Llc | Method for manufacturing a semiconductor component and structure therefor |
| US9494660B2 (en) * | 2012-03-20 | 2016-11-15 | Allegro Microsystems, Llc | Integrated circuit package having a split lead frame |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080268578A1 (en) * | 2001-05-11 | 2008-10-30 | Renesas Technology Corporation | Manufacturing method of a semiconductor device |
| US20100084749A1 (en) * | 2008-10-02 | 2010-04-08 | Advanced Semiconductor Engineering, Inc. | Package and fabricating method thereof |
| CN102844860A (zh) * | 2010-04-12 | 2012-12-26 | 德克萨斯仪器股份有限公司 | 具有组装在半蚀刻的金属引线框架上的芯片的球栅阵列器件 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107919339A (zh) * | 2016-10-11 | 2018-04-17 | 恩智浦美国有限公司 | 具有高密度引线阵列的半导体装置及引线框架 |
| CN107919339B (zh) * | 2016-10-11 | 2022-08-09 | 恩智浦美国有限公司 | 具有高密度引线阵列的半导体装置及引线框架 |
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