TW201232750A - Semiconductor device and method of fabricating the same - Google Patents

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semiconductor
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substrate
primer
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Chung-Sun Lee
Jung-Hwan Kim
Tae-Hong Min
Hyun-Jung Song
Sun-Pil Youn
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Samsung Electronics Co Ltd
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    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Description

Pif 201232750 六、發明說明： 【相關申請案】 本申請案主張2011年1月28日於韓國智 韓國專利申請案第10-2011-0008990號的優 二= 内容在此併人核參考。 找權’其揭露 【發明所屬之技術領域】 、本揭露的實補是有Η於-種半導體裝置及 方法。 八 【先前技術】 „中的當前趨勢為以較低成本製造較 小、較快、多功能及尚效能的產品。為了 較 使用在封裝技術中之多晶片堆4封裝技術目=’ ===之多w堆4封裝技術以統使以孔 半導ί 數個， 在二维平面中，其與習知單!晶來得厚。然而’ 厚。因此，在封裝中之多不多一樣 在需要小尺寸或可攜性之高效能產品：使用 提電腦、記憶卡及可攜式攝錄像機。 了動電話、手 【發明内容】 揭露的實施例之態樣提供一種半 置可有效地触及避免其可靠度由於熱膨_=導體裝 201232750. 揭露的實施例之態樣亦提供半導體裝置的製造方法。 然而，揭露的實施例之態樣並不限於本文提出的實施 例。藉由參考以下關於揭露之實施例之詳細的描述，本揭 露之上述及其他態樣對本領域具有通常知識者將更顯而易 見。 【實施方式】 藉由參照以下示例性實施例之詳細的描述及附圖，可 更輕易地了解揭露的實施例之優點及特徵與其達成 然而，本發明可以許多不同形式來具體化且不應解釋為限 於本文提出之實施例。在圖式中，為了清楚起見而可誇示 几件之尺寸以及相對尺寸。 貫穿說明書中’類似的參考數字參照類似的元件。如 2所制，術語「與/或」包含—個或更多相關列出之術 3。的任何及所有、组合。 立本文使用的術語僅用來描述特定實施例的目的 思圖限制本發明。除非在其他方面之上 ，本，用的單數形式意指亦包含複數形式 解，虽本說明書中使用術語「包括」、「包盥 =製ί广表示存在著所述組件、」步驟'操作與; 友7G牛i並不排除存在或增加一個或多個其他 + 驟、操作、元件與/或其族群。 ’、v 將理解，雖然本文中可使用術語 、 ，，但此等元件不應受此等術語限制第;= 方面指出’此等術語_於區分—個元件與另—元 1其因 5 201232750 此，在不偏離揭露的實施例的教示下，以下討論之第一元 件可稱為第二元件。 「、將理解’當將一元件或層稱為在另-元件或層「上」、 連接至」或「耦合至」另一元件或層時，其可直接位於 =述另一 7〇件或層上、連接至或耦合至所述另一元件或 曰或者可存在介入元件或層。相反，當將一元件稱為「直 ff」另-構件或層「上」、「直接連接至」或「直接輕 δ至」另一構件或層時，不存在介入元件或層。 本文中為便於描述可使用空間上相對的術語，諸如 ……^面」、「在......下方」、「較低」、「在...... 上f」、較高」及類似術語，來描述圖中所說明之一個 元t特徵與另一（多個）元件或特徵的關係。將理解， 戶二軒語意欲涵蓋裝置在使用或操作時除了圖 驻署二I疋°之外的不同定向。舉例而言，若將圖中之 裝3倒，則被描述為「在」其他元件或特徵「下方」或 」的7〇件於是將定向於其他元件或紐的「上方―。 ==語「在……下方」可涵蓋上方與下方兩種 定向）可叫他方式定向（旋轉9g度或處於其他 應地解釋本文帽使狀如上相對的福述 本文戶=^、形%尺寸、_其他量測時， 術語並不必然地音指^的=」或「共平面的」的 數量或其位置、形狀、尺寸、 1 一在（例如）由於製造中可發生之可接 201232750 -----pif 受的變化内意欲包含近似相等的定向、位置、形狀、尺寸、 數量或其他量測。 在本文中參看平面圖及剖面圖來描述本發明之實施 例，剖面圖為本發明之理想實施例的示意圖。因而，由於 (例如）製造技術與/或公差之原因，預期示意圖的形狀有 所麦化。因此，不應將本發明之實施例解釋為限於本文中 所說明之區域的特定形狀，而是包含（例如）由製造引起 的形狀偏差。因此，圖示中所繪示之區域在本質上及其形 狀並不意欲限制本發明之範圍。 '、乂 除非另外定義’否則本文中使用的所有術語（包含技 術術語以及科學術語）具有與本領域具有通常知識者通常 理解之相同含義。將進一步瞭解，應將術語（諸如常用辭 典中所定義之彼等術語）解釋成具有與其在相關技術情況 下的含義一致之含義’且除非本文中明確如此定義，否則 將不在理想化或過於形式的含義上進行解譯。 以下，根據示例性實施例之半導體裝置將參照圖1至 圖7來描述。圖1為根據一示例性實施例之半導體裝置 的平面圖。圖2為根據一示例性實施例之沿圖1之I·〗，線 的剖面圖。圖3為根據一示例性實施例之圖2中所示之^ 分Α之放大圖。圖4為繪示之圖3之變形實施例的圖示。 圖5A、5B、6A及6B為繪示圖2中所示之部分B之經修 飾實施例的放大圖。圖7為根據一示例性實施例所繪示之 半導體晶片裝設在印刷電路板（PCB)上之情況的圖胃示。 參照圖1至圖3,半導體裝置300可包含第一晶片1〇、 201232750 f -----pif Ϊ疊ΓΠ。晶二;0二第二晶片2。、覆蓋第-晶片1()及 的底膠（underfiI1)部分28、以及盘第一曰曰片20之側壁30 晶片20隔開的模製部分29。4由底膠部分28與第二 在以下描述之特定示例性實 述為包含積體電路（ICS)之半導，’晶片10及20描 的術語「晶片」並不必然意指半二f。然而，本文提到 體電路。晶片可為從晶圓切割來:::片且不必然需要積 (如半導體裝置300)中的一3的^料且作為半導體裝置 體材料製成或包含積體電路。^如，=晶片是否由半導 第一晶片10之晶片可由半導f 在特疋實施例中，如 實施例中，如第-晶片10之/可由所形成。然而’在其他 電材料所形成。 由破填材料或其他非導 在以下描述中，晶片10及20 導體晶片。然而，如先前所討論，圓切割來的半 可由其他材料所形成且可包含 :曰日片之一個或多個 實施例中，第為包含H不包含積《路。在- 第一半導縣板u之通孔12 +導體基板11及穿過 第-半導體基板〃可為（：：體晶片10。 體上石夕（S⑷基板、或石夕鍺基板H)石夕基板、絕緣 具有第-表面Ila及第二表面Ub +導體基板η可 表面Ua*同。第一表面u 第:表® lib與第- llb可稱為下表面。在—實施财=表面，且第二表面 體電路111置放於其上的主動表面表:lla可為積 且第二表面lib可為 201232750, 與第-表φ 1 la相對的背面。賴電路可不 當必要時，重分佈層（RDL)可形成於第= 、祕^定實關+，频 111可包含記憶體電路或 邏輯電路。積體電路lu可包含（例如）一 體、内連線、或電晶體及内連線之組合。例如^體電ς 111可包含隨機存取記憶體（ram)、非揮發性記憶體、 記憶體控制·、_處理機電路、電源供應器電^ 據機或射頻（RF)電路、巾央處理單元（cpu)及包人 線圖案之插入物中的至少一個。 3 積體電路111可藉由導電材料圖案（如内部佈線圖案 112)連接每-個晶片塾15及每一個通孔12。内部佈線圖 案112可包含（例如）接觸孔（c〇ntactvia) Π3及佈線圖 案114。在一實施例中，通孔12可經由個別的導電墊25 連接個別的導電構件。 在一實細*例中，層間絕緣膜17可覆蓋積體電路111 及内部佈線圖案112。層間絕緣膜17可包含一層、或包括 絕緣材料之多數個絕緣膜層。將晶片墊15曝^的鈍化膜 18可配置在層間絕緣膜17上。 ' 每〆個通孔12可包含孔絕緣膜13及孔電極14。孔絕 緣膜13配置於穿過及通過第一半導體基板u之孔洞116 的壁上，孔電極14配置於孔絕緣膜13上並填入孔洞 116。孔絕緣膜13可含有（例如）氧化矽，且孔電極14 可含有（例如）銅。然而，本揭露並不以此為限。雖然未 201232750. 7 jpif 繪示於圖中，阻障層可插入於孔絕緣膜13與孔電極14之 間。阻障層可避免包含於孔電極14巾的導電材料擴散至 -半導體基板11。當孔電極14是藉由電鍍來形成，種子 層（未繪示）可插入於阻障層與孔電極14之間。 將通孔12曝露的背面絕緣膜19可配置於第—半導體 基板11之第二表面lib上。於形成通孔12之製程中 面絕緣膜19可避免第-半導體基板n被導電材料所污 ^。在-實施例中，背面絕_ 19可包含多數個絕緣膜之 ^例如’背祿_ 19可包含氧化賴、氮化 氣 氧化矽膜中的至少一個。 參照圖4，在一實施例中，電性連接至孔 ==)-=，第'表面仙上。假如形成 導體曰曰片20之每-個第二導電構件26 可位於RDL115上。 〒电稱作 膏^電構件16可分別地形成在晶片塾15上。在一 t施例中，第-導電構件16可選自由導電凸塊、導電間隙 成之=針栅陣列（pin _，，pGA)及其組合所組 片2。免於_:保^'fg: 26或=半導『 在—實施例中，底膠部分28覆蓋第一半 導體晶片10盥第-本邀駚曰 復盡弟十 導體曰片二 之間的空間以及第二半 片H側壁3G。底膠部分28可«第二半ΐ體晶 片0之整個侧壁3〇。底膠細可包括經形成二 201232750 構的一體化均質底膠材料（例如，環氧樹脂或矽石與 树脂的組合）。在一實施例中，底膠材料可包含環氧 及金屬氧化物（例如’ Al2〇3)。在—實施例中，底膠材^ 可包含矽石與樹脂的組合，及ALA。在一實施例中，— 體化均質底膠材料可插入於第一晶片10與第二晶片20: 間、包覆導電構件26及沿第二晶片之側壁延伸。在 例中，底膠材料可沿第二晶片之整個側壁延伸。底膠材料 可具有第-上表面28a ’第-上表面28a在平行於第二晶 片之上表面21a的方向上延伸且於第二晶片2〇之第 曰 位於鄰近第二晶片之上表面；且底膠材料可包含第二上表 第^上表面28b在平行於第二晶片2()之上表面、 、《上延伸且於第二晶片20之相對第—側的第 = 第;r之上表面。在-實施例中’第= 28= 有大於第二上表面通的面積，以下將進—步描述。 在一實施例中，底膠部分28形成於第二半導體 Μ興第一 +導體晶片20隔開。 舉例來說，模製材料可包含於第一晶片之上表面仙 士方之-體化均質底騎料的外侧表 ^ ;由，與第二晶片之側壁隔開，使得模 第一晶片之側壁接觸。此外，雖秋夫 ' ； 邱^ί— 上方，使得其與第二晶片之至少 二二Γ Τ模製材料部分可以是薄的，例“舉 來說）4 5Mm或小於5㈣。在一實施例中，模製部分 201232750. 緣，使得底_ 28 爾崎❹崎化。例 =i置：’在替代性實施例中，未使用模製材料 /、體S之’在一實施例中，第二半導體晶片20之第 二半導體基板21與底膠部分28接觸但未無製部分29 接觸。在一示例性實施例中，配置第二半導體基板以、底 膠部分28及模製料29使得依第二半導體基板21、底夥 部分28及模製部分29 #次序增加熱膨服係數（⑺efficie加 of thermal expansion ’ CTE)。此外’在一實施例中，底膠 部分28與模製部分29之模數（moduli)小於第二半導體 基板21之模數。 舉例來說，當第二半導體基板21為石夕基板時，石夕基 板可具有約3.2 ppm/K之CTE及30 GPa或大於30 GPa的 模數。在此情況下，可使用具有約1〇 ppm/K至2〇 ppm/K 之CTE及5 GPa至10 GPa之模數的環氧樹脂來形成底膠 部分28 ’且可使用具有約30 ppm/K至1〇〇 ppm/K之CTE 與20 GPa之模數的ί辰氧模製化合物（ep0Xy molding compound ’ EMC)來形成模製部分29。因而，在特定實 施例中，對照於第二半導體基板21之CTE與模製部分29 12 201232750. 之CTE之間的CTE比率可低至〇 〇3 基板2丨之CTE與底膠之CTE之_ Cte匕 與〇·32之間。此外，如上述之各種元件之CTE的^ 半導體裝置3GG之全部CTE可小於特㈣从 6 ppm/K、4 ppm/K 等等）。 如 在一實施例中，底膠部*28與模製部* 29 合材料所製成。在崎況下，形成底膠部分Μ = 料的CTE可小於形成模製部分29之魏合材料的^材 第二半導體晶片20堆疊於第—半導體基板^ 況以及第二半導體晶片20堆疊於PCB 4〇〇上的情二 參照圖2至圖7描述之。 4 首先，將描述第一半導體晶片2〇堆疊於PCB 4〇〇上 的情況。在一實施例中’ PCB 400可具有約1〇 ppm至2〇 ppm之CTE與數GPa之模數。底膠部分4〇1可具有約ι〇 ppm至20 ppm之CTE與5 GPa至1〇 GPa之模數。 從應力的程度可調整半導體裝置之翹曲，且可藉由相 乘CTE中的差異、模數及厚度之變化來計算應力。當 400配置於第二半導體晶片20下方，PCB 400之CT^與底 膠部分401之CTE之間的差異小，且底膠部分4〇1之彳莫數 小於第二半導體基板21之模數。因此，可不影響模製部分 402之CTE及模數，或可僅對半導體裝置之翹曲具有小二 影響。 另一方面’第二半導體晶片20於堆疊包含第一半導 體基板11之第一半導體晶片10 (如圖2中所示）上的情 13 201232750. 況中，第一半導體基板π具有約32ppm2CTE,其與底 膠部分28之約10 ppm至20 ppm的值顯著的不同。此外， 第一半導體基板11具有30 GPa或高於30 GPa之相對高的 模數。因此，半導體裝置300有可能翹曲。為了避免半導 體襄置300之翘曲’在一示例性實施例中，形成於第一半 導體基板11上的第二半導體基板21、底膠部分28與模製 部分29經配置使得依第二半導體基板21、底膠部分28與 模製部分29之次序增加CTE。亦即，第二半導體基板21 具有特定的CTE，底膠部分28具有更高的CTE，且模製 部分29具有較底膠部分28更高的CTE。如此一來，在一 貫施例中，相較於模製部分29之CTE，晶片堆疊之CTE ~T為相對的小，例如（舉例來說）約6 ppm/K。另外，可 選擇用於底膠部分28及模製部分29的材料使得底膠部分 28與模製部分29之模數小於第二半導體基板21之模數。 結果，可避免或減少半導體裝置3〇〇之翹曲。 假如第二半導體晶片20堆疊於具有通孔12之第一半 導體晶片1G i ’第二半導體晶片2G可經由導電構件26 連接至第—半導體晶片且於第-半導體晶片10與第 =半導體⑼20之_連接表面可能產生熱。結果，所產 立的熱可能51起第二半導體基板2卜底膠部分μ及模製 =分29 _脹。當CTE 不同之材料彼此接觸時，於 々之間的介面可能發生剝落（exfoliation)。 因此’在—實施例中，底膠部分28 (其cte大於第 導體基板21之CTE且小於模製部分Μ之cte)插入 201232750. 於第二半導縣板η與模製部分29之間 體晶片2G之下表面及側壁3G接觸。結果 29之CTE與第二半導體晶片2Q之CTE ' t = 部分28可減少模製部分29與第二半導體晶片心異^介 面處的剝落驗。另外，由於底料分28 接觸，可使接合區牢固。 〃棋U刀29 在圖2之實施例中，第二半導體基板2 自底膠部分28與模製部分29被曝露出。因而表 =二之5表面Γ底膠部分28之上表面娜與28b、 及模U刀29之上表面29a可為共平面的。亦即 導體基板21之上表面21a、底膠部分28之上表面^與 28b、及模製部分29之上表面挪可形成 ^ 有之間的階差(step)或任何高度的明顯變化， 為共平面的。例如，由於—起將上述部分之頂面平坦化 磨削（grinding)製程，不同部分可製為共平面的。― 舉例來說，如圖2所示，第二半導體基板21之上表 面瓜、底膠部分28之上表面挪與挪、模製部分29 之上表面29a可為實質上平的且具有相等高度。或者，參 照圖5A及圖5B，可彎曲底膠部分28之上表面28a (與/ 或28b ’未繪示）。底膠部分28之上表面2如與/或现 可為凹的，彎曲表面（如圖5A所示）或可為凸的彎曲表面 (如圖5B所示）。在圖5A及圖5B之示例性實施例中， 可使用將底膠部分28拋光（lapping)的製程結果，經 拋光之底膠部分28的上表面28a與/或28b可為f曲的。 15 201232750. 在一實施例中，曲率可為使得模製材料之整個上表面、一 體化均質底膠材料之整個上表面及第二晶片之上表面之整 個上表面中的每一個、每一個表面之任何部分（從第一平 面而言）在於小的垂直距離内（例如，舉例來說5μιη)的 曲率。 令脒圆汉圃泜胗邵分28之上表面2如（與/ 或28b ’未繪示）與模製部分29之上表面29a之間可形/成 階差例如，當同時拋光由不同材料形成之底膠部分^8 與模製部分29時，由於底膠部分28之蝕刻率與模製部分 29之蝕刻率的不同，底膠部分28之上表面28&與模 分29上表面29a之間會形成階差β。此外，底膠部分& 之上表面28a與模製部分29之上表面29a可為彎曲的。上 表面28b可與上表面28a具有類似的階差與/或彎曲。 在一實施例中，在水平方向x上從第二半導體晶 20之-個側f 30算起之底膠部* 28之上表面咖的=卢 (例如，可短於在水平方向從第二半導體 = ^一個侧壁30算起之第一半導體晶片10之上表面llb 处之底膠部分28之下表面的長度（例如，犯）。距 =最於上表面28b之dl及d4)可具有對彼此之 特最大比率，例如（舉例來說）最大之d3 : d2可為〇 3 換言之’相對於半導體裝置300之垂直剖面輪廓，’一體化 d2 ^第片之上表面1祕伸第一距離 ^ ，/、中第一距離d2從第一位置至第二位置， 一位置於第二晶片2〇之第-侧壁30的正下方，第二位 201232750 片1〇之上表面Ub處且非第二晶片20下方的 H =緣處(例如，底膠部分28接合模製部分29處）。 第-2 f底膠材料可包含從第一（或第二）侧壁30延伸 ^Jd3Udl)^^^8a(^28b) 〇$，伽一距離犯對第—距離d2之比率可為〇·5或低於 於/或第一距離dl對第—距離d4之比率可為0.3或低 ·旦U於維持足夠模製材料以強化整體封裝的同時將 翹曲最小化。 在-實施例中，在水平方向χ上從第二半導體晶片 個側壁3G算起之底膠部分28之上表面m的長度 曰可為至少5 μιη。亦即，在水平方向χ上從第二半導體 =片20之侧壁3〇至底膠部分接合模製部分29處之底膠部 分28=上表面28b的最小長度dl可為$ (雖然長度 dl可咼達1〇〇 μπι或大於1〇〇 μιη)。結果當在水平方向 X上從第一半導體晶片2〇之側壁3〇算起之底膠部分28 之亡表面28b的厚度dl為5 μιη或大於5 μιη時，可最小 化半導體裝置3GG之祕以及第二半導體基板2卜底膠部 刀28與模製部分29之間之介面處的剝落風險。假如樹脂 填充物（其可包含於底膠部分28之材料中以確保樹脂強 度）的尺寸為數jum，且假如底膠材料厚度為小於5 μιη , 於材料中含有樹脂填充物可能是困難的。 在一實施例中，可以藉由置放含有液體底膠材料之分 注器（diSpenser)於第二半導體晶片2〇之一側上且從分注 器注入液體底膠材料至第二半導體晶片2〇與第一半導體 17 201232750 晶片10之間的空間中來形成底膠部分28。在一實施例中， 於形成在第二半導體晶片20之一側上（分注器置放於上） 之底膠部分28的一個區域中，在水平方向χ上從第二半 導體晶片20之一個側壁3〇算起之底膠部分28之上表面 28a的長度d3可大於底膠部分28之其他區域中之上表面 的長度。亦即，在水平方向x上從第二半導體晶片2〇之 一個側壁30算起之底膠部分28之上表面28b的長度dl ，在水平方向χ上從第二半導體晶片2〇之另一個側壁3〇 算起之底膠部分28之上表面28a的長度d3不同。 底膠部分28之側壁從第二半導體基板21之上表面 21a向其下表面可呈錐形（tapered)。亦即，在水平方向χ 上從第二半導體基板21之側壁3〇算起之底膠部分28之側 壁的厚度可從第二半導體基板21之上表面2ia向其下表面 增加。 第一半導體晶片10與底膠部分28之接觸表面處在水 平方向X上從第一半導體晶片20之側壁30算起之底膠部 分28的厚度d2與d4可為（例如）5〇〇至700 μιη。於底 膠部分2 8之可較鄰近第二半導體晶片2 〇之側壁的其他區 域厚的區域中，第一半導體晶片10與底膠部分28之接觸 表面處在水平方向X上從第二半導體晶片2〇之一個側壁 3〇算起之底膠部分28之厚度d2可為（例如）700 μηι或 小於700 μιη。在一實施例中，第一半導體晶片1〇與底膠 部分28之接觸表面處在水平方向χ上從第二半導體晶片 20之一個側壁30算起之底膠部分28的厚度d2(於底膠部 201232750 f 分28之一個區域中）可大於第一半導體晶片川與 分28之接觸表面處在水平方向χ上從第二半導體晶片^。
個側壁30算起之底膠部分28的厚度d4(於:2: 为28之另一個區域中）。 I 當第一半導體晶片10與底膠部分28之接觸表面严 水平方向X上從第二半導體晶片2〇之一個側壁3〇算 底膠部分28之厚度d2為700 μιη或小於700 μιη，可確 模製部分29與第一半導體晶片1〇之間的最大接合面積y。、 假如底膠部分28之厚度d2超過700 μιη，施加至第一半導 體晶片10的機械應力急速增加，造成第一半導體晶片⑺ 翹曲，其跟著會導致晶片破裂及上晶片與下晶片之間的接 合點（joint)缺陷。為此原因，底膠部分28之厚度们可 維持在700 μιη或小於700 μιη。 一在一實施例中，第二半導體晶片20包含通孔（未繪 示）。然而，在替代性實施例中，第二半導體晶片2〇可不 具有通孔。 以下，將參照圖8描述根據另一示例性實施例之半導 體裝置。圖8為根據一示例性實施例之半導體裝置的 剖面圖。實質上相同於圖i至圖6中所繪示之元件的元件 藉由類似的參考數字指示之’且因此將省略其詳細描述。 參照圖8，半導體裝置301可更包含熱介面材料 (TIM ’ thermal interface material) 33 與散熱器 35，TIM 33 具有黏著特性且與第二半導體基板21之上表面21a接觸， 政熱器35與TIM 33接觸。散熱器35可包含具有高導熱 201232750 ，之材料。例如，散熱器可包含金屬平板。ΉΜ 33與散熱 斋Μ可延伸至底膠部分μ之上表面咖與模製部分29 ϋΐ面撕Λ方。™03可為（例如）在環氧樹脂中含 有金屬（如Ag)或金屬氧化物（如αι2〇3)之粒子的可固 化黏著材料或含有鑽石、AIN、Alas、Ζη0或Ag之粒子 的熱潤滑膏（thermal grease paste)。 由於第二半導體基板21之上表面21a及散熱器35與 TIM 33接觸，可增加散熱效應。 乂下將參照圖9描述根據另一示例性實施例之半導 體裝置。圖9為根據另一示例性實施例之半導體裝置3〇2 的剖面圖。實質上相同於圖1至圖8中所緣示之元件的元 件藉由類似的參考數字指示之，且因此將省略其詳細描述。 參照圖9，在半導體裝置302中，如圖2所示之半導 體裝置300裝設於封裝基板1〇〇上。封褒基板1〇〇可包含 連接至第一晶片10及第二晶片20之電路圖案1〇5。第一 曰曰片10及第二晶片20可藉由電路圖案1〇5電性連接至半 導體裴置302外的裝置。封裝基板1〇〇可為（例如）pcB 或具有電路圖案1〇5之膜基板。封裝基板1〇〇可包含接合 墊101 ’第一導電構件16可分別地連接至接合墊1(n。 封裝基板1〇〇可更包含用於連接半導體裝置3〇2至外 邛裝置的導電構件102。例如，半導體裝置3〇2可藉由導 電構件1〇2裝設於固定板（set board)(未繪示）上。在 另一實例中，封裝基板1〇〇可為系統板。當第一及第二晶 片 10、20 為晶圓等級封裝（wlp，wafer level package)， 201232750, 其可不需要封裝基板100而裝設於系統板上。 填充物103可插入於封裝基板1〇〇與第一晶片1〇之 間。填充物103可將第一晶片j 〇目定至封裝基板刚。填 充物^可含有底膠材料，如上述之一體化均質底膠材料。 在半導财置302中，散熱器36可從第二基板21之 上表面21a向封裝基板1〇〇之上表面延伸且可 漏之上表面接觸。在-實施例中，散熱器36連接至第二 基=21之上表面21a ’ TIM 33插人於散熱器％與第二基 之間且放熱器36與封裝基板⑽之上表面接觸， 因而進一步增加散熱效應。 ，將參㈣1G描述另—示讎實_之半導體 ‘二。1 ^為根據另一示例性實施例之半導體裝置 二圖。實質上相同於圖i至圖9中所繪示之元件 ^ 雜的參考鮮料之，簡此㈣略其詳細 議5謂Λ0,在半導體裝置3G3巾，形成於封裝基板 '、 日日片⑺之間的填充物^〇4可環繞第一 ％片 刀田=裝基板100之上表面至模製部分29之上表面 之從封裝基板⑽之上表面至填充物刚 度可為㈣或大於咖。假如填充物刚的 填充物1G4可能未達第二晶片2〇之側邊， H W找全地支料二^2G。即使當填充物 達第二+導體晶片20之部分下部，填充物刚之上部 21 201232750. 可能不夠厚，也就是說，可具有僅數μιη的厚度。因此， 在一實施例中，可形成填充物104以高於第二晶片2〇之第 二導電構件26，也就是說，填充物1〇4經形成至〇7办或 大於0.7¾的高度以更完全地支撐第二晶片2〇。 $ Μ卜 、_ 对爹肽圍11描述根據另一示例性實施例之半 導體裝置。圖11為根據另—示例性實施例之半導體 304的剖面圖。貫質上相同於圖i至圖1〇中所繪示之 =件藉由_的㈣財指示之，此將省略其詳細 # ^ .. 國所不之牛〒胆衣U㈧裝設於半導體 ίίΓ封裝基板⑽上。半導體裝置綱更包2 220，封褒模製部分220模製圖2所示之半導 300。模製部分⑽可接觸並環繞模製部分29 2 不之半導體裝置之第一晶片10的側壁，且可進牛 接觸與環繞填充物103。 U且了進一步 導體另-示例性實施例之半 3_。5的剖面圖。實質上等於圖導體裝置 述。 〆、，考數子才曰 § 不之，1因此將省略其詳細描 封裝】22。圖9至圖11所示之半導121上的上 任何-個可用作下封㈣。在圖12戶=^^ 22 201232750., Jplt 所示之半導體裝置303用作下封裝12]l。 在一實施例中，上封裝122可包含上基板150及裝設 於上基板150上的一個或多個半導體晶片丨51與152。上 基板150可為（例如）PCB、膜基板或類似物。第一上半 導體晶片151可藉由黏著劑161裝設於上基板15〇之表面 上，且第二上半導體晶片152可藉由黏著劑162裝設於第 一上半導體晶片151上。 第及第一上半導體晶片151、152可藉由導線 (wires) 175與176電性連接至上基板15〇之連接墊17〇。 或者，晶片151與152可藉由通孔電性連接。上包覆物18〇 可形成於上基板15G上以覆蓋第+ ⑸、⑸與導線175、176。在—實施财，半導體j 3〇5可更包含用於接合下封裝U1與上封裝122 一起^接 合構件21〇。接合構件210將下封裝12 電性地及結構地連接至上封裝m之上基板^板00 將參照圖13及圖14描述根據另—示例性 例之半導《置。圖13及圖14為根據另—補I 之半導體裝置306的剖面圖。實質 中所繪示之峨__=^=至圖π 此將省略其詳細描述。 才日不之，且因 參照圖13,半導體裝置3〇6包含 及60。卿中，堆疊三個半導體晶片隹::片二 為:個實例;可堆疊额外的半導體晶片，且並;：古= 片必須為半導體晶片。半導體襄置306可包含第—半$ 23 201232750. 堆疊於第—半導體晶片10上的第二半導體晶片 霜甚笛Γ於第二半導體晶片50上的第三半導體晶片60、 ^ 至第二半導體晶片⑺、50與60之間之空間及覆 =、了及第二半導體晶片5G、6G之整侧壁的底膠部分 以及覆蓋底膠部分68之側壁的模製部分69。 心t Γ施例中’第一半導體晶片10可與參照圖2所 類似於[半導體晶片1G相同，且因此將省略其詳細描述。 孔52:另1半導體晶片1〇 ’第二半導體晶片50可包含通 片60°可面’在一實施例中，於頂部之第三半導體晶 包含通孔。在—實施例中，第—半導體日曰曰片10 5〇:6°〇?ACPU，邏輯晶片’且第二與第三半導體晶片 可為如動態隨機存取記憶體（DRAM)、寬輪入/ DRAM、快閃記憶體或相轉變隨機存取記憶體 的記憶體晶片。第二及第三半導體晶片％、6〇 可為相同類型 '然而’可使用其他晶片類型或佈置。 底膠部分68覆蓋第一至第三半導體晶片ω、5㈣ 之間的空間以及第二與第三半導體晶片％,的側壁 即，底膠部分68向上延伸至於頂部之第三半 ^ 的側壁並覆蓋第三半導體晶片6〇的側壁。底膠部分 成於第二及第三半導體晶片50、6〇之侧壁與模 二 之間。模製部分69藉由底膠部分68與第三半導曰 隔開。在-實施例中，第二及第三半導體晶片5()=片60 壁與底膠部分68接觸。具體言之，在一實施例中、，^側 第二半導體晶片50、60之半導體基板與底膠部分仍接觸 24 201232750 ypif 但未與模製部分69接觸。 體晶 表面底膠部分68與模製部分69 基板的上 在一貫施例中，在水平方向χ上 …侧壁算起之底膠部分68的/度第 ==片$ μ:且第一半導體晶片1〇與底膠部分表‘ ，方向χ上從第二半導體晶片5G之 底膠部分68的厚度d2可為· μ #起之 半導體裝置306之底膠部分68可包含7^二 分66及覆蓋第—子底膠部分於之第底膠部 J二及第三半導體晶片5〇、6〇堆疊於載體基二二： 4刀67。即使在分開的步驟中形 峰 第二子底膠部分67，第-子底膠部分66 二可包含相同材爾^ 第子底膠部分66與第二子底膠部分们可 ，所形成，在此情況下其不形成單—的—體 1在-實施例中，第-子底膠部分66未形㈣ 體晶片50之下表面與第一半導體晶片1〇之矣 在水平方向X上從第三半導體晶片6 第-子絲部分66的厚度d5可與在水=壁鼻狀 半導體晶片6G之另-個側壁算起之厚度d5相等十從第二 25 201232750. jy^yjpif ^圖14’在—實施例中形成於第二 =二之一個侧壁上之第二子底膠部分67的高二 二及第三半導體晶片5〇、6〇之另一個側壁上 之第一子底膠部分67的高度h3不同。 如上所討論，第一子底膠部分66鱼第-π可為相同或不同材料。在一實施例中，、;;=二 =Ξ=膠二分67為不同材料時’第-子底膠; 之CTE可小於第二子底膠部分67之cte。 之第更包含ΉΜ 33，TIM 33與於頂部 之半導體基板的上表面-接觸且愈 33 _ 跡 tim 33 與散熱器 ^ 面 !膠心68之上表面68a與模製部分69之上表 J製部分69之上表面，接觸+實施二 下TIM33未與於半導體裝置綱之 + 膠部分67的上表面接觸。 丨上之第一子底 導體Γ參照圖15描述根據另一示例性實施例之半 307^。目15為轉丨—補性實❹彳之半導體铲置 3〇7一的剖面圖。實質上相同於圖i至圖14中所ί 的元件藉由類似的參考數字指干 、’日不兀件 描述。 抑子彳日故，且目此將省略其詳細 5〇、7=:m體裝置307包含多數個堆疊晶片1〇、 70 80及90。在圖15中，堆叠五個晶片在 •，晶片為半導體晶片 '然而，此僅為—實例，且包含 26 201232750 f 半導體或非半導體晶片之不同數目之晶片可被包含。半導 體裝置307可包含第一半導體晶片10、堆疊於第一半導體 晶片10上的第二半導體晶片50、堆疊於第二半導體晶片 50上的第三半導體晶片70、堆疊於第三半導體晶片70上 的第四半導體晶片80、堆疊於第四半導體晶片80上的第 五半導體晶片90。在一實施例中，第一半導體晶片10為 邏輯晶片（例如，包含控制器），且第二至第四半導體晶 片50、70及80為記憶體晶片。半導體裝置307可更包含 底膠部分78與模製部分79，底膠部分78覆蓋第一至第五 半導體晶片10、50、70、80與90之間的空間以及覆蓋第 二至第五半導體晶片50、70、80與90之側壁，且模製部 分79覆蓋底膠部分78之側壁。在一實施例中，底膠部分 78包含覆蓋第二至第五半導體晶片50、70、80與90之整 個側壁的底膠材料，且模製部分79覆蓋底膠部分78之整 個側壁。 在一實施例中，第一半導體晶片10可具有如第一半 導體晶片10 (參照圖2描述於上）的相同結構，且因此將 省略其詳細描述。類似於第一半導體晶片10,第二至第四 半導體晶片50、70與80可分別地包含通孔52、72與82。 另一方面，在一實施例中，於頂部之第五半導體晶片90 可不包含通孔。 底膠部分78覆蓋第一至第五半導體晶片10、50、70、 80與90之間的空間以及第二至第五半導體晶片50、70、 80與90的側壁。亦即，底膠部分78向上延伸至於頂部之 27 201232750. 第五半導體晶片90的侧壁並覆蓋第五半導體晶片90的側 壁。底膠部分78形成於第二至第五半導體晶片50、70、 80、90之側壁與模製部分79之間。模製部分79藉由底膠 部分78與於頂部之第五半導體晶片90隔開。第二至第五 半導體晶片50、70、80、90之側壁與底膠部分78接觸。 具體s之，第二至第五半導體晶片50、70、80、90之半導 體基板與底膠部分78接觸但未與模製部分79接觸。 第五半導體晶片90(其為依序堆疊之第一至第五半導 體晶片10、50、70、80與90中的最上面晶片）之半導體 基板的上表面91a自底膠部分78與模製部分79被曝露出。 在水平方向X上從第五半導體晶片90之一個側壁算 起之底膠部分78的厚度dl可為至少5 μιη，且第一半導^ 晶片10與底膠部分78之接觸表面處在水平方向χ上從^ 二半導體晶片50之另一個側壁算起之底膠部分乃 d2可為7〇〇 μηι或小於7〇〇 μιη。 、予又 干等體裝置307之底膠部分78可命冬贷 分76及覆蓋第一子底膠部*76之第=子底膠部 ::至第五半導體晶片50、70、8堆丄二:：。當 底膠部分76,且當經堆疊 千导體日日片5G、7G、8G與9G堆疊於第—主一至第五 上時可形成第二子底膠部分77。^+導體晶片10 質膠部分77為相同材_，Ϊ^部分 質底膝材料。當第—子底膠部分％ 4成-體化均 一罘一子底膠部分77 28 201232750 為不同材料時，第一子底膠部分66之CTE可小於第二子 底膠部分67之CTE。 、一 且半，體裴置307可更包含TIM33與散熱S35，TIM33 ^有黏著特性且與於頂部之第五半導體晶片90之半導體 :，之上表面9ia接觸，且散熱器35與TIM33接觸。散 、35可包含具有高導熱性之材料。例如，散熱器可包含 主’平板ΤΙΜ33與散熱器35可延伸至底膠部分78之上 表面78a與模製部分79之上表面上方。 墓辦驻下將參照圖16描述根據另—示例性實施例之半 308的16為根據另一示例性實施例之半導體裝置 的元# ^貫質上相同於圖1至圖15中晴示之元件 糟由類似的參考數字如之，且因此將省略其詳細 參照^6，不同於半導體裝置3〇7之底膠部分78(見 )’半導體裝置308之底膠部分88可包 2底膠部分84〜87。在半導體裝置308中，^至^ i。上體;半;0體 +導體W 5G堆疊於第 S寺可形成第-子底膠部分84， Z日日片10士 疊於第二半導體⑼5G上時可形;^體以堆 當:四料體晶片80堆疊於第三半導體晶片口形 四半導雜晶片8。上時可形成第二；2堆4於第 第-至第四子底膠部分84〜87可^目同材 29 201232750. 料。當第—5 & ^ ^ 成一體化均質分Μ〜π為相同材料時，其形 為不同材料時:=二虽第第:至第第四:广;膠:，〜们 84、8/1及87的次序增力ί⑽第二及第四子底膠部分 導體萝胃將參關17描述根據示舰實施例之丰 導體^置。圖17為根據另—灘 = 掃的剖面圖。實質：導體農置 描述。 亏数予私不之，且因此將省略其詳細 至第曰片半=置3。9之底膠部分98環繞第二 體晶片1〇盘第二半導^充物104插入於第-半導 泛mm、 導體曰曰片50之間’且將經堆叠之第一 :充物可包括或可不包括底膠材 =¾ 以下’將參照® 18描述根據另—示例性 ::置。1 18為根據另一示例性實施例之:體$ 310，面圖。實質上相同於圖丨至圖17中所繪:裝置 的元件藉由類似的參考數字指 ’、70件 描述。 销子“之，朗此將省略其詳細 勹工曰曰/1 J已3通孔22。當TIM33具有導電特性， 201232750 f ^ *^ριι 假如施加接地電壓或電源電壓至形成於第二半導體晶片 20中的通孔22，可改良半導體裝置31〇之電磁干擾 (electro-magnetic interference，ΕΜΙ)特性。 以下，將參照圖19描述根據另一示例性實施例之半 導體裝置。圖19為根據另一示例性實施例之半導體裝置 311的剖面圖。實質上相同於圖丨至圖18中所繪示之元件 的元件藉由類似的參考數字指示之，且因此將省略其詳細 描述。 、''' 參照圖19,在半導體裝置311中，參照圖2所述之第 二半導體晶片20、底膠部分28及模製部分29形成於晶片 l〇a上在一實把例中，晶片l〇a為插入物i〇a，其可包括 基板109，基板1〇9可為（例如）從單一晶圓取出之半導 體基板或玻璃基板。在一實施例中，基板1〇9包含晶片2〇 裝設於上的不同晶粒區，每一晶粒區包含積體電路。在其 他實施例中，基板109不包含任何積體電路。兩個第二^ 導體晶片20可相對於彼此水平地裝設於插入物1〇a上（例 如半導體晶圓基板的上表面上）。插入物l〇a可包含被動 元件，如電容器、感應器及電阻器，或其可不包 件。插入物l〇a可包含通孔107。插入物1〇a亦可包含佈 線圖案108。插入物l〇a可經由如焊球之導電元件而電性 地及實體地連接至半導體晶片20，或可經由（例如）半導 體晶片20之通孔直接地連接至半導體晶片2〇。當半導體 晶片20兩者於基板109上時，可形成半導體晶片2〇、底 膠部分28及模製部分29 ’且當晶片仍裝設至基板1〇9時， 31 201232750 , 可U列如）餘刻半導體晶片20的背面。蝕刻之後，可切割 基板109以形成半導體晶片與基板部分之多數個組合。 在上述方法中，可藉由一個或多個製程（例如（舉例 來說）使半導體晶片20薄化的化學機械研磨與/或磨削） 來進行蝕刻。另外，於切割基板之後，半導體晶片及基板 部分之組合可裝設於其他晶片上，或半導體封裝基板上。 一 以下’將參照圖20、圖21及圖2至圖8描述根據一 示例性實施例之半導體裝置的製造方法。圖20及圖21繪 示根據一示例性實施例之半導體裝置的製造方法的剖^ 【二：質上相同於圖2中所繪示之元件的元件藉由類似的 多考數子指不之，且因此將省略其詳細描述。 2〇之-侧上且^主!^150置放於第二半導體晶片 刀/主态150注入液體底膠材料κι至望 -，片!。與第二半導體晶片2。之間 多照圖21’可形成底膠材料151以 片20之至少部分卜矣& 1 卞守艘日日 可柿用Μ制技^表 於硬化底膠材料151之後， 了使用模製材料161來模製笙_束道 製材料16i以覆蓋第-本可形成模 參昭圖妾晶片20之整個上表面仏。 半導體晶片2G之^面可^用拋光製程來磨削形成於第二 ⑸，進㈣露第二铸體之斗 的整個上表面2la〇士帛牛導體基板21 21之上表面21a。在抛 分广地磨削第二半導體基板 在抛先製程中，底膠部分Μ亦自模製部 32 201232750 f 分29被曝露出。因此，底膠部分28插入於第 板21之侧壁與模製部分2 、= -+導體基 W曰曰片2〇可變薄。此外，第-晶片亦可變薄。2 一+ 本文所述之不同實施例，假如第’對 類型’第-晶片Η)之厚度可為5〇阿或小第^片為相同 二晶片20之厚度亦可為5f) ^ ,飞J於5〇μηι，且第 〜 丄 丌了為50叩1或小於5〇μηι。έ士果，户 貫施例中，第—晶片1〇之底表面與第 ^ ^- 度可為120 -或小。此外，假:Γ， 二與第二晶片為不同_，例如，第—晶片為邏輯^片: 第一晶片為記憶體晶片，第一晶片10之 或大於5—’且第二晶片2_可為5二= 吉構可避免第一晶片1〇由於堆疊第二晶片20所造 成j機械㈣。_來說’假如錄個記紐晶片堆疊於 第-曰:曰片10上，第一晶片1〇需要較多的機械強度，。 第一日日片10之厚度為超過50 μιη。雖然給予5〇的 例、，可以使用其他厚度。然而，在一實施例中，給予50 μιη 作為=一晶片10之示例性臨界厚度，其中假如晶片被製為 小於臨界厚度，可發生顯著的晶圓龜曲，但假如晶片被製 為等於或大於臨界厚度，將最小化晶圓翹曲。 、 參照圖8 ’然後，HM 33可塗覆於第二半導體基板21 之上表面21a、底膠部分28之上表面28a與模製部分29 之上表面29a上，且散熱器35可附接於TIM 33上。 以下，將參照圖22至圖27與圖15描述根據另一示 例性實施例之半導體裝置的製造方法。圖22至圖27 %示 33 201232750. 根據另一示例性實施例之半導體裝置的製造方法的剖面 圖。實質上相同於圖15中所繪示之元件的元件藉由類似的 參考數字指示之’且因此將省略其詳細描述。 參照圖22，第二半導體晶片5〇置放於載體基板2〇〇 上’且第三半導體晶片70分別地覆晶接合於第二半導體晶 片50上。在一實施例中，可形成將第二導電構件26密封 之阻擋膜210以避免底膠材料填入第二半導體晶片％與載 體基板200之間的空間。 參照圖23，分注器150 (見圖2〇)置放於阻擔膜21〇 上，且從分注器150注入液體底膠材料151。底膠材料151 填入第二半導體晶片50與第三半導體晶片7〇之間的空 間，且在一實施例中覆蓋第二與第三半導體晶片5〇、7〇 之整個側壁及每一個第三半導體晶片7〇之至少部分上表 面。 參照圖24，第四半導體晶片8〇分別地覆晶接合於第 二半導體晶片70上’且注入底膠材料κι以填入第三半導 體晶片70與第四半導體晶片8〇之間的空間，且覆蓋每一 個第四半導體晶片80之整個侧壁及每一個第四半導體晶 片80之至少部分上表面。用於每一晶片堆叠之底膠材料 151可連接至用於鄰近晶片堆疊之底膠材料151。 參照圖25，第五半導體晶片9〇分別地覆晶接合於第 四半導體晶片80上，且注入底膠材料151以填入第四半導 體晶片80與第五半導體晶片9〇之間的空間並覆蓋每一個 第五半導體晶90之整個側壁及每一個第五半導體晶片 34 pif 201232750 之邛分上表面。在一實施例中，於堆疊晶片的势程 堆叠3材夜體材料直到堆〜 固體-體化可允許將底膠材料硬化以形成 二半圖26，載體基板綱及阻擋膜210與第 堆最開。紐，將所得的結構切開為個別的
=77:’第一子底膠部分76填入第二至第U =::〇與90之間的空間内，且環繞第二至第五 导體aa片50、70、80與90之側壁。 參照圖27 ’每-個堆疊晶片結構u 其可為半導體晶片)上，且對每-二： ^而^认轉㈣151⑽絲二子底膠部分片77: 之間的以真入子第；^片1〇與第二半導體晶片50 每-後’可使用模製材料⑹來楔製 個堆疊晶片結構la。可形成模製材 、 個第五半導體晶片90之整個上表面_61 _母一 f照圖15’可藉由拋光製程來曝露每一個 B曰片90之半導體基板之整個上表面9ia。 ^體 7底8 第8亦自模製部分79被曝露出。因此，底膠部分 78插入於第二至第五半導體刀 =二79之間。接下來’雇33可二於:; 五+導體晶片90之半導體基板之上表面9ia、底膠部分固7第8 35 201232750 ^儿〜pif ==模上製部分79之一，且一 例性實施例之半導、3〇與圖16描述根據另一示 根據另-示舰實施 1^1製造方法。圖28至㈣繪示 圖。實質上相同於圖6中=導體裝置的製造方法的剖面 參考數>中所繪示之元件的元件藉由類似的 因此將省略其詳細描述。 體心;二28 ’第二半導體晶片50覆晶接合於第一半導 可::成第-子料以形成第， 二半導體曰M Si/邛刀以填入第一半導體晶片10與第 整個側壁S二半空間並覆蓋第二半導體晶片50之 一 +導體日日片50之至少部分上表面。 體曰曰29 ’第三半導體晶片70覆晶接合於第二半導 可上且注入底膠材料以形成第二子底膠部分85。 三丰㈣Γ子底膠部分85以填入第二半導體晶片50與第 ΐ個如ΐ晶片7G之間的空間並覆蓋第三半導體晶片70之 整個:壁與第三半導體晶片7G之至少部分上表面。 體晶^照圖3〇 ’第四半導體晶片8〇覆晶接合於第三半導 可:7〇_上’且注入底膠材料以形成第三子底膠部分86。 四^導第:子底膠部分86以填入第三半導體晶片70與第 夕敕乂體晶片8〇之間的空間’旅覆蓋第四半導體晶片80 =側壁與第四半導體晶片80之至少部分上表面。 片8〇、;、後，第五半導體晶片90覆晶接合於第四半導體晶 上’且注入底膠材料以形成第四子底膠部分87。可 36 201232750 , 〜pif 形成第四子底膠部分87以填入第四半導體晶片8〇與第五 半導體晶片90之間的空間並覆蓋第五半導體晶片9〇之整 個側壁與第五半導體晶片90之至少部分上表面。在一實施 例中，第一至第四子底膠部分可包括相同材料，且因此可 形成包括一體化均質底膠材料的結構。 接下來，可使用模製材料161來模製經堆疊之第二至 第五半導體晶片5G、7G、8G與9G。可形成模製材料161 以覆蓋第五半導體晶片90之整個上表面。 ’ 參照圖16,可藉由拋光製程來曝露第五半 9〇之半導體基板之整個上表面91a。在拋光製程 = =亦從:Γ…9被曝露出。因此，底膠部分- ，/曰片50、70、80與90之側壁與 模U刀89之間。接下來，TIM 33可塗覆於第五 晶片90之半導體基板之上表面91a、底膠部分 面88a及模製部分89之上表面89a上， 表 接於TIM 33上。 且政熱器35可附 以下’將參照圖31至圖33與圖17描 例性實施狀半導财置的製造方法。圖不 根據另-示例性實施例之半導體裝H、，、曰不 ;考實質上相同於圖17中所—的元 參考數子才曰不之，且因此將省略其詳細插述。負“的 參照圖31，第二至第五半導體晶片％ 依序地覆晶接合於載體基板200上。 〇、80與9〇 參照圖32，可形成將第二導電構件％密封之阻擔膜 37 201232750. jpif 210以避免底膠材料填入第 200之間的空間 導體曰曰片50與載體基板 上。可形成底膠材;^主=膠特料⑸於阻擋膜21〇 50、70，與卯^2"€=至第五半導體晶片 其硬 蓋每-個第五半導體曰片 3形成模製材料⑹以覆 參照圖33,可藉Γ拋光製程7/露表面個 ;片之半導體基板之整個上表 98插入於第二至第 ⑽履膠部分 與模製部分99之^。 7。、8°與90之側壁 接下來，载體基板2〇〇及阻擋臈21〇盥第二 部分99，底^β j片結構％可包含底膠部分98與模製 80盘90心 環繞第二至第五半導體晶片50、70、 、側壁’模製部分99環繞底膠部分％。 本宴^『17 ’每一個堆疊晶片結構9a覆晶接合於第一 曰片50曰L势1〇上’且注入填充物1〇4至每一個第二半導體 j ，、第-半導體晶片1〇之間的空間，因而將每一個 隹f晶片結構9a固定於第一半導體晶片1〇上。 38 201232750 接下來，可塗覆TIM 33於每一個第五半導體晶片9〇 ^導體基板的上表面9U、底膠部分98之上表面撕及 f製分"之上表面99a上，且可將散熱器35附接於ΉΜ 33上。 以下，將參照圖34描述根據另一示例性實施例之半 體震置。圖34為根據另—示例性實施例之半導體裝置 02的剖面圖。實質上相同於圖1至圖8中所繪示之元件 =件藉由類似的參考數字指示之，朗此將省略其詳細 抱述〇 參照圖34,在半導體裝置3〇2中，例如圖2中所示之 裝置30。裝設於封裝基板丨。。上。半導體裝置3〇〇 以=f等級模製’且可包含(例如）第一底膠部分28 乂及％繞第-底膠部分28之外側壁的模製部分29。連同 以上所述，可使用磨削製程來將半導體裝置之 =平坦化。在-實關中，於職半導觀置綱之後， +導體裝置300裝設於封裝基板1〇〇上。 封裝基板動可包含連接至第一晶片1〇及第二晶片 3路圖案105。第-晶片1G及第二晶片2G可藉由電 ==!05電性連接至半導體裝置3〇2外的裝置。封裝基 可為（例如）PCB或具有電路圖案⑽之膜基板。 =基板腦可包含接合墊101，第一導電構件16可分別 地連接至接合墊101。 封裝基板100可更包含用於連接半導體 2 部裝置的導電構件102。例如，半導體裝置3、〇2可藉由導 39 201232750 〜〜pif 電構件102裴設於固定板（未繪示）上。在 封裝基板HK)可為祕板。 ㈣中’ 然後，填充物103可插入於封裝基板100與第一晶片 1〇之間以形成第二底膠部分。填充物1〇3可將第一曰 固疋至封裝基板10(^填充物1〇3可含有底膠材料， 述之一體化均質底膠材料。 體』:7成重疊模製（_m〇ld) 220以環繞半導 施例中’重疊模製22g可從封餘板 含半導體裝請之側面及頂面）。如此一來 第二底膠部分之側面、模製部分29之外側表面愈 20 在特义貫鉍例中，重疊模製220與模製部分29可由相 Ζ料所形成，且重疊模製22〇可具有 二 相同的CTE或較模製部分29大的cTE。 1刀 I ’將參關35描述根據另—示例性實施例之半 導體農置。圖35為根據另一示例性實施例之 3〇2的剖面圖。圖35顯示類似於圖34之實施例，除、 圖35中，半導體裝置300之頂部（亦即，第二晶月、 部分28及模製部分29)並未一起經受:削製程 不包^共平面的頂面。相反，於形成第一底膠部分 部分S =化日第：晶片2 G °接著’可形成第一底膠 立 衣、，堯第一日日片20的侧壁並延伸至第二晶 之心刀頂面上方。然後，可形成模製部分29以覆蓋並環繞 201232750 , 第一底膠部分28之侧壁及頂部且亦覆蓋第二晶片20之頂 面。然後，半導體裝置300堆疊於封裝基板上，且形成第 二底膠部分（填充物103)。最後，在此實施例中，形成 重疊模製220，且重疊模製220從封裴基板100之上表面 延伸以環繞填充物103與半導體裝置3〇〇 (包含半導體裝 置之側面與頂面）。在一實施例中，重疊模製22〇未與第 一底膠部分28或第二晶片20接觸。 圖36為根據一示例性實施例之使用半導體裝置之記 憶卡800的示意圖。參照圖36’記憶卡8〇〇可包含殼體81〇 中的控制器820與記憶體830。控制器820與記憶體83〇 可父換彼此的電訊號。例如，控制器82〇與記憶體83〇可 交換彼此的資料以回應來自控制器820的指令。因而，記 憶卡800可儲存資料於記憶體83〇中或從記憶體83〇輪出 資料至外部終點。 控制器820或記憶體830可包含根據上述示例性實施 例之半導體裝置中的至少一個。例如，控制器820可包含 系統級封裝（system_in package)，且記憶體83〇可包含多 晶片封裝。或者，控制器820與/或記憶體83〇可提供為堆 疊封裝。記憶卡800可作為各種可攜式裝置之資料儲存媒 體例如’ δ己憶卡800可為多媒體卡（multimedia card， • MMC)或安全數位（secure digital，SD)卡。 • /圖37為根據一示例性實施例之使用半導體裝置之電 子系統900的方塊圖。參照圖37，電子系統9〇〇可包含根 據上述示例性實施例之至少一半導體裝置。電子系統900 201232750 f 的實例包含行動裝置或電腦’行動裝置如PDA、行動電 話、相機、媒體播放器、手提電腦等等，電腦如桌上型電 腦。電子系統900可包含記憶體系統912、處理器914、 RAM916及使用者介面918。這些元件可藉由使用匯流排 920而彼此交換資料。處理器914可執行程式及控制電子 系統900。RAM 916可作為處理器914之動態記憶體。每 一個處理器914及RAM 916可包含根據上述示例性實施例 之半導體裝置中的至少一個。或者，處理器914與RAM 916 可包含於-個封裝中。㈣者介面918可被使用以輸入資 料至電子祕_及從電子“ _輸出㈣。記憶體系 統912可儲存需要來操作處理器914的程式碼或從外源輸 入的=貝料。§己憶體系統912可包含控制器與記憶體且可以 與圖36之記憶卡800實質上相同的方式被组態。 可於各種電子裝置之電子控制器中使用電子系統 900。圖38為其中於行動電話聊中使用電子系统卿（見 圖37)的情況。亦可使用電子系統_ (見目37)於可攜 式手提電腦、MP3減器、導航裝置、固態硬碟（s〇ud _ disk SSD)、/飞車、家用設備、或其他電子裝置中。 雖然參照本揭露的示例性實施例，已特定地顯示與描 述^揭露’本領域具有通常知識者將理解，在不脫離後附 =申請專利翻之精神和範_，其中可做各種形式及細 =改變。示讎實關應僅視為描述性 而不用於 限制的目的。 【圖式簡單說明】 42 201232750. 藉由參照附圖及詳細地描述示例性實施例，本文揭露 的上述及其他態樣與特徵將更顯而易見。 圖1為根據一示例性實施例之半導體裝置的平面圖。 圖2為根據一示例性實施例之沿圖1之14，線的剖面 圖。 圖3為根據一示例性實施例之圖2中所示之部分A 放大圖。 圖4為根據一示例性實施例所繪示之圖3之經修 施例的圖示。 > 貫 圖5A、SB、6A及6B為根據特定示例性實施 不之圖2巾所*之部分B之經修飾實_的放大圖。、'曰 圖7為根據一示例性實施例所繪示之半導體曰 在印刷電路板（PCB)上之情況的圖示。 曰曰月装設 圖8為根據另一示例性實施例之半導體裝 Μ剖面 圖9為根據另-補性實施例之铸體裝置的剖面 圖10為根據另一示例性實施例之半導、體 I W刮面 圖11為根據另-示例性實施例之半導體震置的剖面 圖12為根據另一示例性實施例之半導體裝置的剖面 圖13及圖14為根據另一示例性實施例之半導體妒置 圖 圖 圖 圖 圖 43 201232750. jyzyopif 的剖面圖。 圖15為根據另一示例性實施例之半導體裝置的剖面 圖。 圖16為根據另一示例性實施例之半導體裝置的剖面 圖。 圖17為根據另一示例性實施例之半導體裝置的剖面 圖。 圖18為根據另一示例性實施例之半導體裝置的剖面 圖。 圖19為根據另一示例性實施例之半導體裝置的剖面 圖。 圖20及圖21為根據一示例性實施例所繪示之半導體 裝置之製造方法的剖面圖。 圖22至圖27為根據另一示例性實施例所繪示之半導 體裝置之製造方法的剖面圖。 圖28至圖30為根據另一示例性實施例所繪示之半導 體裝置之製造方法的剖面圖。 圖31至圖33為根據另一示例性實施例所繪示之半導 體裝置之製造方法的剖面圖。 圖34為根據另一示例性實施例所繪示之半導體裝置 之製造方法的剖面圖。 圖35為根據另一示例性實施例所繪示之半導體裝置 之製造方法的剖面圖。 圖36為根據一示例性實施例之使用半導體裝置之記 44 201232750. 憶卡的示意圖。 圖37為根據一示例性實施例之使用半導體裝置之電 子系統的方塊圖。 圖38繪示於行動電話中使用圖37之電子系統之示例 性情況的圖示。 【主要裝置符號說明】 la、9a :堆疊晶片結構 10 :第一半導體晶片、第一晶片、晶片 10a :插入物 11 :第一半導體基板 1 la :第一表面 lib :第二表面、頂面 12、22、52、72、82、107 ··通孔 13 :孔絕緣膜 14 :孔電極 15 :晶片墊 16 :第一導電構件 Π:層間絕緣膜 18 :鈍化膜 19 :背面絕緣膜 20 :第二晶片、晶片 21 :第二半導體基板 21a、61a、91a :半導體基板的上表面、上表面 25 :導電墊 45 201232750. jyjLyjpif 26 :第二導電構件 28、 68、78、88、98、401 :底膠部分 29、 69、79、89、99、402 :模製部分 28a、28b、68a、88a、98a :底膠部分之上表面、上表 29a、69a、89a、99a :模製部分之上表面、上表面 30 :側壁 33 :熱介面材料（TIM) 35、36 :散熱器 50 :第二半導體晶片 60 :第三半導體晶片 66、 84、76 :第一子底膠部分 67、 85、77 :第二子底膠部分 70 :第三半導體晶片 80 :第四半導體晶片 86 :第三子底膠部分 87 :第四子底膠部分 90:第五半導體晶片 100 :封裝基板 ' 101 :接合墊 102 :導電構件 103、104 :填充物 105 :電路圖案 108 :佈線圖案 46 201232750 f 109 :基板 111 :積體電路 112 :内部佈線圖案 113 :接觸孔 114 :佈線圖案 115 :重分佈線（RDL) 116 :孔洞 121 :下封裝 122 :上封裝 150 :上基板、分注器 151 :第一上半導體晶片、半導體晶片、晶片 152 :第二上半導體晶片、半導體晶片、晶片 161、162 :黏著劑 170 :連接墊 175、176 :導線 180 :上包覆物200 :載體基板 210 :阻擋膜、接合構件 220 :封裝模製部分 300〜311 :半導體裝置 800 :記憶卡 810 :殼體 820 :控制器 8 3 0 .記憶體 900 :電子系統 47 201232750. 912 :記憶體系統 914 :處理器 916 ： RAM 918 :使用者介面 920 :匯流排 1000 :行動電話 α :階差 dl〜d4 :距離、厚度 办.1¾度 48

Claims (1)

  1. 201232750〆 七 、申請專利範園·· h種半導體晶片之堆疊 所述堆叠之第一晶片；匕括. =堆疊之第二晶片，於所述第一晶片上方； 晶片之下二^伸於所述第-晶片之上表面及所述第二 一曰^體化均質底膠材料，插人於所述第— :塊及沿所述第:晶片之側壁 片之上二有r行於所述第二晶 膠材料位於鄰近所述第日所豸冑化均質底 模製材料，於所述第j ，以及 :均質底膠材料的外側表面 ：j方 看’所賴製材料藉由所述 ：::輪廓來 二晶片之側壁㈣.θ 質底膠#料與所述第 的側壁接觸。汗’硝述模製材料未與所述第二晶片 面 叠，範圍…員所述之半導體晶片之堆 。/、中所迷縣材料完全地魏職第二W之所有侧 ^ 1Λ 包括積體電路及多數個通孔。 申知專利範圍第4項所述之半導體晶片之堆 49 201232750 疊，其中所述第二晶片電性連接至一些所述通孔。 6,如申請專利範圍第5項所述之半導體晶片之堆 ，，其中電性連接至所述第二晶片的一些所述通孔與所述 第一晶片之所述積體電路隔絕。 ^ 7·如申請專利範圍第6項所述之半導體晶片之堆 疊，其中其他所述通孔電性連接至所述第一晶片的 體電路。 償 8.如申請專利範圍第1項所述之半導體晶片之堆 疊，其中所述第二晶片為所述半導體晶片之堆疊的最上面 的晶片。 β 9.如申請專利範圍第1項所述之半導體晶片之堆 豐’其中所述底膠材料的上表面為平面的。 ^ 1〇.如申請專利範圍第1項所述之半導體晶片之堆 疊’其中所述底膠材料的上表面具有凹的或凸的剖面輪廟。 ^ U.如申請專利範圍第1項所述之半導體晶片之堆 噠，其中所述模製材料的上表面、所述一體化均 料的上表面與所述第二晶片之上表面為共平面的質底膠材 # I2.如申請專利範圍第1項所述之半導體晶片之堆 豐，其中所述模製材料的整個上表面、所述一 膠材料的整個上表面及所述第二晶片之整個上表面== 於第一平面的5 μηι内。 聂丨3.如申請專利範圍第1項所述之半導體晶片之堆 疊，其中所述一體化均質底膠材料延伸至所述第二晶片的 側壁上方，並與在鄰近所述侧壁的位置處與所述第二晶片 201232750. 的上表面接觸。 田I4·如申請專利範圍第1項所述之半導體晶片之堆 疊，其中所述模製材料延伸至所述第二晶片之上表面上 方，並與所述第二晶片之上表面的中央部分接觸。 15. 如申請專利範圍第丨項所述之半導體晶片之堆 噎’其中所述第一晶片之厚度為5〇 μπι或大於5〇，且 所述第一日日片之厚度為50 μηι或小於50 μηι。 16. 如申請專利範圍第1項所述之半導體晶片之堆 疊，其中所述堆疊之熱膨脹係數（CTE)為小於6ρ_κ。 β 17.如申請專利範圍第16項所述之半導體晶片之堆 豐’其中所述晶片堆疊之CTE為小於4ppm/K。 ^ I8·如申請專利範圍第1項所述之半導體晶片之堆 邊’其中所述一體化均質底膠材料之CTE對所述第二晶片 之CTE的比率為小於1/3。 日日片 19.如申請專利範圍第1項所述之半導體晶片之堆 其中所述—體化均質底騎料之CTE大於所述第一晶 之CTE且小於所述模製材料之CTE。 最，20.如申請專利範圍第1項所述之半導體晶片之堆 ^其中所述模製材料之體積制述—體化均質底膠材料 之體積的比率等於2或小於2。 # 21·如中請專利範圍帛1項所述之半導體晶片之堆 二it’相對於所述第-晶片、所述第二晶片及所述-體化均質底膠1合_直剖面輪廓， 义 所述-體化均質底膠材料沿所述第—晶片之上表面 51 201232750. 置至第二位置延伸第一距離，所述第一位置於所 述曰一 BB片之第—側壁的正下方，所述第二位置於所述第 曰曰片之上表面處且非所述第二晶片下方的所述底膠邊緣 處，以及 所述一體化均質底膠材料包括從所述第一側壁遠離 延伸第二距離之上表面， 其中所述第二距離對所述第一距離的比率小於〇 5或 等於0.5。 22.如申請專利範圍第1項所述之半導體晶片之堆 疊μ其中在水平方向上從所述第一晶片之侧壁算起之所述 一體化均質底膠材料之最大厚度為700 μηα。 ^ =·如申請專利範圍第1項所述之半導體晶片之堆 疊’其中在水平方向上從所述第二晶狀-侧壁算起之 所述i化均質底膠材料之上表面的距離與在水平方向上 從所述第二半導體晶片之另-個側壁算起之所述-體化均 質底膠材料之上表面的距離不同。 24. 如申請專利範圍第1項所述之半導體晶片之堆 疊，更包括： 散熱器，附接至所述第二半導體晶片之背面。 25. 如申請專利範圍第i項所述之半導體晶片之堆 疊’更包括封裝基板，g己置於所述第―晶片的下方。 诋如申請專利範圍第25項所述之半導體晶片之堆 疊’更包括填充物，覆蓋所述封裝基板與所述第—晶片之 間的空間、所述第—晶片之側壁、及所述模製材料之部分 52 201232750 侧壁。 最，申請專利範圍第26項所述之半導體晶片之堆 ί的二/ί所述封裂基板之上表面至所述模製部分之上表 且從所述封驗板之上表面至所述填充物 之上表面的距離為㈣或大於㈣。 28·種半導體晶片之堆疊，包括·· 第一晶片及所述第一晶片上方的第二晶片； 曰片塊，延伸於所述第—晶片之上表面與所述第二 日日月之下表面之間； 二曰^^均Μ膠材料，插人於所述第—晶片及所述第 壁延伸至所述:及沿所述第二晶片之側 且 =中所述第—晶片之厚度為兄㈣或大於⑽哗 所述第二晶片之厚度為50 μιη或小於5〇㈣。 29· —種半導體晶片之堆疊，包括： 第一晶片及所述第一晶片上方的第二晶片； 晶片之U伸於所述第一晶片之上表面與所述第二 一曰=體化均質底膠材料，插入於所述第一晶片及所述第 一日日片之間、包覆所述導電凸塊、及沿 壁延伸至所述第二晶片之上表面，R第—日日片之侧 面的述第一晶片之下表面至所述第二晶片之上表 的厚度為120 μιη或小於120 μιη。 30.種半導體封裝裝置的製造方法，包括： 53 201232750.f 提供基板； 將晶片堆疊裝設至所述基板，所述晶片堆疊包括： 第一晶片及所述第一晶片上方的第二晶片； 導電凸塊’延伸於所述第一晶片之上表面與所 述第二晶片之下表面之間；以及 一體化均吳底膠材料，插入於所述第一晶片及 所述第二晶片之間、包覆所述導電凸塊、及沿所述第 二晶片之侧壁延伸至所述第二晶片之上表面， 其中所述晶片堆疊之熱膨脹係數（CTE)為小於6 ppm/K ° 31.如申請專利範圍第3〇項所述之半導體封 的製造方法，其中所述晶片堆kCTE為小於 κ 32·如申請專利範圍第3〇項所述 ，方法，其中所述-體化均質底膠材料== ”P刀及第子底膠部分’每—部分包括相 33. 如申請專利範圍第32項所述之 的製造方法，其中所述第-子底膠部分及所述第3 部分在不同時間形成。 斤it第一子底瑪 34. 如申請專利範圍第 的製造方法’其中所述-體化於傲/述之半導體封裝裝璧 第二晶片之CTE _率為小^f3底膠材料之CTE對所过 35. 如申請專利範圍第％ 的製造方法，其中所述-體化、“之半導體封裝裝置 第二晶片之CTE的比率為小^^底膠材料之咖對所述 54 201232750, 36.一種半導體封裝裝置的製造方法，包括： 提供基板； 曰片隹逢袈没至基板’所述晶片堆疊包括： 第一晶片及所述第一晶片上方的第二晶片； 、 導電凸塊，延伸於所述第一晶片之上表面與所 述第二晶片之下表面之間； •一體化均質底膠材料，插入於所述第一晶片及 所，第二晶片之間、包覆所述導電凸塊、及沿所述第 一晶片之側壁延伸至所述第二晶片之上表面；以及 模製材料，於所述第一晶片之上表面上方之所 述一體化均質底膠材料的外侧表面上， 其中所述模製材料之體積對所述-體化均質底膠材 料之體積的比率為等於2或小於2。 _ ^ 37·如申請專利範圍第％項所述之半導體封裝 的製造方法’其中所述模製材料之體積對所述—體化 底膠材料之體積的比率為等於丨或小於丨。 貝 38. -種半導體裝置的製造方法，包括： ，以面朝下㈣’於基板上的不同位置處將多數個第一 半導體晶片裝设至所述基板之上表面，包含將所述第一曰 片之晶片塾連接至形成於所述基板中的第—導電 曰曰 在所述多數個第7半導體晶片的周圍形成模製材料； 触刻所述第-半導體晶片之背面，同時所述 持 裝設於所述晶圓；以及 、、隹得 於蚀刻所述第-半導體晶片之背面之後，切割所述基 55 201232750 jpif 板以形成第-半導體晶片及絲部分之錢個第—组合。 、▲ 39.如申請專利範圍第38項所述之半導體裝置的製 造方法，其中所述蝕刻步驟包括化學機械研磨。 、40.如申請專利範圍第38項所述之半導體裳 造方法，其中所述基板包括半導體晶圓。 請專利範圍第38項所述之半導體裝置的製 方法，其中所述基板為玻璃基板。 42· Μ請專利範圍第38項所述之半導體裝置的製 w方法’於切割所述基板之後，更包括將所述多數個挺合 的至少一第一組合裝設至第二晶片。 、ΰ 43. 如申請專利翻第38項所述之半導體裝 =方法，於切割所述基板之後，更包括將所述多數個组合 的至少一個第一組合裝設至半導體封裝基板。 44. 一種半導體晶片的堆疊，包括： 第一晶片及所述第一晶片上方的第二晶片· 晶 導電凸塊’延伸於所述第-晶片之上表面與 片之下表面之間； 一 -體化均質底膠材料，插人於所述第—晶片及所述第 二晶片之間、包覆所述導電凸塊、及沿所述第二晶片之側 壁延伸至所述第二晶片之上表面， 其中，相對於所述第-晶片、所述第二晶片及所述一 體化均質底膠之組合的垂直剖面輪廓， 所述一體化均質底膠材料沿所述第一晶片之上 表面延伸第一距離，所述第一距離從第一位1至第二 56 201232750 下方，所述第二位置於戶二f片之第-侧壁的正 所述==下方“=表面處且非 遠離延伸第二距材料包括從所述第-側壁 上表面，以及 0.5或等m第二距離對所述第—距離的比率小於 疊，1中㈣44項所述之半導體晶片的堆 或_13 4二距離對所述第—距離之比率為小於』 疊，i6中2^專_圍第44項所述之半導體晶片的堆 或等於〇 1 4第—距離對所述第—距離之比率為小於0.1 张、+、Γ.如申請專利範圍第44項所述之半導體封褒，其中 第二晶片直接地裴設於所述第一晶片上。 48. 如申請專利範圍第44項所述之半導體封裝，其中 述一體化均質底膠材料與所述第一晶片之上表面接觸。 49. 一種製造方法，包括： 裝設至少一第一半導體晶片於晶圓之第一晶粒區 ，所述第一晶粒區包含第一積體電路； 〇裝設至少一第二半導體晶片於所述晶圓之第二晶粒 區上，所述第二晶粒區包含第二積體電路； 形成底膠材料於所述第一半導體晶片與所述第二半 導體晶片下方、沿所述第一半導體晶片與所述第二半導體 57 201232750 f 一——pif 與所述第二半導體晶 晶片的側面及於所述第一半導體晶片 片的側面上方； 在所述底膠材料的周圍形成模製材料；以及 钮刻模製材料與底膠材料，以曝露所述第 片的背面與所述第二半導體晶片的背面。 曰曰 、5〇.如申請專利範圍帛49項所述之製造方法，其 述模製材料之頂面及所述轉材料之TI面與所二 體晶片之背面及所述第二半導體晶片之背面在同一個1 平0 、、* 51.如申請專利範圍第50項所述之製造方法，其中 述模製材料之頂面及所述底膠材料之頂面與所述第一半 體晶片之背面及所述第二半導體晶片之背面為共平面的。 52.如申請專利範圍第49項所述之製造方法，其中所 述蝕刻步驟包括進行所述模製材料及所述底膠材料之化風 機械研磨。 千 53. 如申請專利範圍第49項所述之製造方法，其中所 述蝕刻步驟包括薄化所述第一晶片及所述第二晶片。 54. 如申請專利範圍第49項所述之製造方法’其中所 述蝕刻步驟包括磨削所述第一半導體晶片之背面及所述第 二半導體晶片之背面，以薄化所述第一半導體晶片及所述 第二半導體晶片。 55. 如申請專利範圍第54項所述之製造方法，更包括 將散熱器附接至所述第一半導體晶片的背面及所述第二半 導體晶片的背面。 58 201232750 f 56. 如申請專利範圍第49項所述之製造方法，更包括 Γί:、ΐ附ΐ至所述第一半導體晶片的背面及所述第二半 導體晶片的背面。 κ禾一干 57. 如申請專利範圍以9項所述之製造方法，更包括 :隔開包含所述第—積體電路之所述第-晶粒 及L 3所述第—積體電路之所述第二晶粒。 堆疊’包括·· ^堆疊之第二晶片，於所述第—晶片上方； 晶片於所述第-晶片之上表面與所述第二 -曰膠材料’插入於所述第-晶片及所述第 覆所述導電凸塊、及沿所述第二晶片之側 的第二晶片之 晶片之，所在之第一=二表:及於所述第二 化灼料’於所述第一晶片之上表面上方之所述-體 :=料的外側表面上，所述模製材料藉二 體化㈣底騎料與所述第二晶狀·隔開。 疊，发9中利範圍第58項所述之半導體晶片的堆 膠材料材料之整個上表面、所述-體化均質底 叠，5°中利範圍第58項所述之半導體晶片的堆 、述模lu捕未與所述第二晶片的側壁接觸。 59
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