KR20180094667A - 제한된 언더필 필릿을 가지는 적층 패키지 및 제조 방법 - Google Patents

제한된 언더필 필릿을 가지는 적층 패키지 및 제조 방법 Download PDF

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KR20180094667A
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김태훈
유현규
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에스케이하이닉스 주식회사
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Abstract

베이스 다이 웨이퍼(base die wafer) 상에 코어 다이(core die)들을 수직하게 적층하고, 코어 다이들이 적층된 스택(stack)을 둘러싸도록 격벽(partition walls)들을 도입한 후, 코어 다이들 사이를 채우는 언더필(underfill) 부분과 코어 다이들 측면을 덮도록 연장되고 격벽들에 의해 폭이 제한된 필릿(fillet) 부분을 포함하는 언더필 물질층을 형성한다. 격벽들을 제거하고, 필릿 부분을 덮는 몰드(mold)층을 몰딩(molding)하는 적층 패키지 제조 방법 및 이에 따른 적층 패키지 구조를 제시한다.

Description

제한된 언더필 필릿을 가지는 적층 패키지 및 제조 방법{Stack package with confined underfill fillet and manufacturing method for the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히 제한된 언더필 필릿(confined underfill fillet) 부분을 가지는 적층 패키지(stack package) 및 제조 방법에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라, 복수의 반도체 다이(semiconductor die)들을 수직 적층한 구조로 반도체 패키지를 구현하는 기술이 요구되고 있다. 또한, 보다 높은 데이터 교환 속도를 구현하기 위해서 광대역 메모리 솔루션(high bandwidth memory solution)이 요구되고 있다. 메모리 다이(memory die)들을 수직하게 적층하고, 관통 실리콘 비아(through silicon via)를 적용한 인터커넥트(interconnect) 구조로 메모리 다이와 다이를 연결한 광대역 메모리(HBM) 패키지가 제시되고 있고 있다. 광대역 메모리 패키지 제품을 구현할 때 칩 온 웨이퍼(chip on wafer) 공정 기술을 적용하고자 다양한 시도들이 진행되고 있다. 칩 온 웨이퍼 공정 기술을 적용하기 위해서, 수직하게 적층된 메모리 다이들 사이를 전기적으로 격리하는 방법의 개발과 워피지(warpage)를 극복하는 방법의 개발이 요구되고 있다.
본 출원은 수직하게 적층된 반도체 다이들 사이를 채우는 언더필(underfill)을 형성할 때, 언더필에 수반되는 언더필 필릿 부분의 폭을 제한할 수 있는 적층 패키지 제조 방법을 제시하고자 한다.
본 출원은 수직하게 적층된 반도체 다이들 사이를 채우는 언더필(underfill)을 형성할 때, 언더필에 수반되는 언더필 필릿 부분의 폭을 제한할 수 있는 제조 방법에 의해서 형성된 적층 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 베이스 다이 웨이퍼(base die wafer) 상에 코어 다이(core die)들을 수직하게 적층하는 단계; 상기 코어 다이들이 적층된 스택(stack)을 둘러싸도록 격벽(partition walls)들을 도입하는 단계; 상기 코어 다이들 사이를 채우는 언더필(underfill) 부분과 상기 코어 다이들 측면을 덮도록 연장되고 상기 격벽들에 의해 폭이 제한된 필릿(fillet) 부분을 포함하는 언더필 물질층을 형성하는 단계; 상기 격벽들을 제거하는 단계; 및 상기 필릿 부분을 덮는 몰드(mold)층을 몰딩(molding)하는 단계;를 포함하는 적층 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 베이스 다이 웨이퍼(base die wafer) 상에 코어 다이(core die)들이 수직하게 적층된 제1스택(stack) 및 제2스택을 나란히 형성하는 단계; 상기 제1 및 제2스택들이 각각 삽입되는 캐비티(cavity)들을 제공하는 격벽 격자(lattice of partition walls)를 도입하는 단계; 상기 캐비티들 내에 언더필 물질을 주입하여, 상기 코어 다이들 사이를 채우는 언더필(underfill) 부분과 상기 코어 다이들 측면을 덮도록 연장되고 상기 격벽들에 의해 폭이 제한된 필릿(fillet) 부분을 포함하는 언더필 물질층을 형성하는 단계; 상기 격벽 격자를 제거하는 단계; 및 상기 격벽 격자가 제거되어 형성되는 트렌치(trench) 부분을 채우는 몰드(mold)층을 몰딩(molding)하는 단계;를 포함하는 적층 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 베이스 다이 상에 수직하게 적층된 코어 다이(core die)들의 스택(stack); 상기 코어 다이들 사이를 채우는 언더필(underfill) 부분과 상기 코어 다이들 측면을 덮도록 연장되고 실질적으로 수직한 측면을 가지는 필릿(fillet) 부분을 포함하는 언더필 물질층; 및 상기 필릿 부분을 덮고 실질적으로 수직한 측면을 가지는 몰드(mold)층;을 포함하는 적층 패키지를 제시한다.
도 1 내지 도 9는 일 예에 따른 적층 패키지 제조 방법을 보여주는 도면들이다.
도 10은 일 예에 따른 적층 패키지 구조를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
본 출원의 반도체 패키지는 다수의 반도체 다이 또는 반도체 칩(chip)들이 실질적으로 수직하게 적층된 적층 패키지로 구성될 수 있다. 전자 회로가 집적된 반도체 웨이퍼(wafer) 또는 기판이 다수 개의 반도체 칩 또는 다이들로 절단 가공될 수 있다. 반도체 다이는 관통 실리콘 비아(TSV: Through Silicon Via) 구조를 구비할 수 있다. 관통 실리콘 비아 구조는 반도체 다이를 실질적으로 상하로 관통하는 관통 전극 또는 관통 비아 등을 포함하는 신호 배선 구조를 의미할 수 있다. 반도체 다이는 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리 다이일 수 있다. 반도체 다이 또는 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
본 출원의 적층 패키지는 광대역 메모리(HBM: High Bandwidth Memory) 제품일 수 있다. 광대역 메모리(HBM) 패키지는 프로세서 칩(processor chip)과 보다 빠른 데이터 교환을 위한 광대역 인터페이스(interface)를 구비할 수 있다. 광대역 메모리(HBM) 패키지는 많은 수의 관통 실리콘 비아 구조를 포함하는 인풋 아웃풋 (TSV I/O) 구조를 구비하여, 광대역 인터페이스를 구현할 수 있다. HBM 패키지의 지원을 요구하는 프로세서 칩은 중앙처리장치(CPU: Central Processing Unit)나 그래픽처리장치(GPU: graphics processing unit), 마이크로 프로세서(microprocessor)나 마이크로 컨트롤러나(microcontroller), 어플리케이션 프로세서(AP), 디지털 신호 처리 코어(digital signal processing core) 및 신호 교환을 위한 인터페이스(interface)를 포함하는 주문형 집적회로(ASIC) 칩일 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 베이스 다이 웨이퍼(wafer of base dies: 100)에 코어 다이(core dies: 200)들이 적층(stacking)된 형상을 보여주는 단면도이다.
도 1을 참조하면, 베이스 다이 영역들(101, 102)을 포함하는 베이스 다이 웨이퍼(100)를 캐리어(carrier: 300)에 임시 접착층(temporary adhesive: 350)을 이용하여 부착할 수 있다. 베이스 다이 영역(101, 102)은 제1반도체 소자를 이루는 집적 회로가 집적된 반도체 다이 영역일 수 있다. 베이스 다이 웨이퍼(100)는 반도체 다이 영역들이 배열된 반도체 기판일 수 있다. 베이스 다이 웨이퍼(100)에 속하는 제1베이스 다이 영역(101)과 이웃하는 제2베이스 다이 영역(102)은 사이에 위치하는 중간 영역(103)에 의해 연결될 수 있다. 중간 영역(103)은 스크라이브 레인(scribe lane)을 포함할 수 있다. 각각의 베이스 다이 영역들(101, 102)은 스크라이브 레인이 절단되면 베이스 다이들로 서로 분리될 영역일 수 있다.
베이스 다이 웨이퍼(100)는 서로 반대되는 제1표면(111)과 제2표면(112)을 가지는 웨이퍼 형상을 가질 수 있다. 베이스 다이 웨이퍼(100)의 제1표면(111) 및 제2표면(112)은 베이스 다이 웨이퍼(100)의 서로 구분되는 두 표면들을 지칭하는 것이다. 베이스 다이 웨이퍼(100)의 제1표면(111)은 베이스 다이 웨이퍼(100)의 바닥면(bottom surface)일 수 있고, 제2표면(112)는 베이스 다이 웨이퍼(100)의 상면(upper surface)일 수 있다.
베이스 다이 웨이퍼(100)의 제1표면(111)에는 베이스 다이 웨이퍼(100)를 외부 기기와 전기적으로 연결시키기 위한 제1접속 단자(131)들이 배치될 수 있다. 베이스 다이 웨이퍼(100)의 제2표면(112)에는 베이스 다이 웨이퍼(100)를 코어 다이(200)와 전기적으로 연결시키기 위한 제2접속 단자(135)들이 배치될 수 있다. 베이스 다이 웨이퍼(100)의 제1접속 단자(131)와 제2접속 단자(135)는 서로 다른 표면에 위치하는 접속 단자들을 지칭하는 것이다. 제1접속 단자(131)와 제2접속 단자(135)를 상호 연결시켜주는 제1관통 비아(150)가 베이스 다이 영역(101)을 실질적으로 관통하도록 구비될 수 있다. 제1관통 비아(150)는 베이스 다이 웨이퍼(100)의 서로 다른 두 표면에 위치하는 제1 및 제2접속 단자들(131, 135)들을 상호 연결시키도록, 베이스 다이 웨이퍼(100)를 실질적으로 관통하는 TSV(Through Silicon Via) 구조로 형성될 수 있다. 제1관통 비아(150)에 중첩되고 정렬되도록 제1접속 단자(131)와 제2접속 단자(135)들이 배치될 수 있다. 제1접속 단자(131)와 제2접속 단자(135)들은 상호 중첩되도록 정렬되는 위치에 위치할 수 있다.
제1접속 단자(131)는 베이스 다이 웨이퍼(100)의 제1표면(111) 외측으로 돌출된 범프(bump)로서 구리(Cu)를 포함하는 범프일 수 있다. 제1접속 단자(131)의 끝단 부분에는 제1도전성 접착층(132)이 솔더층(solder layer)를 포함하여 구비될 수 있다. 솔더층은 주석-은(Sn-Ag) 합금층을 포함할 수 있고, 구리 범프와 주석-은 합금층 사이에 니켈(Ni)층과 같은 배리어층(barrier layer)이 더 구비될 수 있다. 제1접속 단자(131)들은 수십 ㎛의 직경을 가지고 수십 ㎛의 높이를 가지는 형상을 가질 수 있고, 이들 형상들은 수십 ㎛의 피치(pitch)를 가지며 배치될 수 있다. 제2접속 단자(135)들은 수십 ㎛의 직경을 가지고 수십 ㎛의 높이를 가지는 형상을 가질 수 있고, 이들 형상들은 수십 ㎛의 피치를 가지며 배치될 수 있다. 제2접속 단자(135)는 베이스 다이 웨이퍼(100)의 제2표면(112) 외측으로 돌출된 구리 범프를 포함할 수 있다.
베이스 다이 웨이퍼(100)의 제1표면(111)으로부터 제2표면(112)에 이르는 두께는 상당히 얇은 두께로 설정될 수 있다. 후속 공정에서 베이스 다이 웨이퍼(100)를 핸들링(handling)하기 위해서, 베이스 다이 웨이퍼(100)의 제1표면(111)에 상대적으로 더 두꺼운 두께를 가지는 캐리어(300)를 임시 접착층(350)을 이용하여 부착할 수 있다. 캐리어(300)는 후속 공정이 수행될 장비의 척(chuck)과 같은 서포터(supporter: 도시되지 않음)에 장착될 수 있다. 캐리어(300)는 유리 웨이퍼 또는 실리콘(Si) 웨이퍼를 포함할 수 있다. 임시 접착층(350)은 캐리어(300)에 베이스 다이 웨이퍼(100)를 고정시키는 접착제 성분을 포함할 수 있다. 임시 접착층(350) 내에 제1접속 단자(131)가 함침되도록 베이스 다이 웨이퍼(100)가 캐리어(300)에 부착될 수 있다.
베이스 다이 웨이퍼(100) 상에 코어 다이(200)들이 적층될 수 있다. 제2반도체 소자를 이루는 집적 회로가 반도체 기판의 반도체 다이 영역에 집적되고, 반도체 기판으로부터 반도체 다이 영역이 절단 분리되어 코어 다이(200)가 이루어질 수 있다. 코어 다이(200)에 집적된 제2반도체 소자는 베이스 다이 영역(101, 102)에 집적된 제1반도체 소자와는 다른 동작 또는 기능을 하는 집적회로를 포함할 수 있다. 예컨대, 코어 다이(200)에 집적된 제2반도체 소자는 메모리 소자일 수 있고, 베이스 다이 영역(101, 102)에 집적된 제1반도체 소자는 메모리 소자를 제어하는 콘트롤러(controller)를 포함할 수 있다. 예컨대 알려진 HBM 소자의 경우, 코어 다이(200)의 제2반도체 소자는 데이터(data)들이 저장될 뱅크(bank)들을 포함하는 디램(DRAM) 소자로 이루어질 수 있고, 베이스 다이 영역(101, 102)의 제1반도체 소자는 코어 다이(200)에 집적된 디램 소자를 테스트(test)하는 회로, 소프트 리페어(soft repair)하는 회로, 어드레스(address) 회로, 코맨드(command) 회로, 신호 교환을 위한 물리계층(PHY)들을 포함할 수 있다.
베이스 다이 웨이퍼(100) 상에 코어 다이(200)들은 수직하게 적층될 수 있다. 베이스 다이 웨이퍼(100)의 제1베이스 다이 영역(101) 상에 제1열의 제1층의 코어 다이(201)가 적층되고, 베이스 다이 웨이퍼(100)의 제2베이스 다이 영역(102) 상에 제2열의 제1층의 코어 다이(202)가 적층될 수 있다. 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)는 동시에 베이스 다이 웨이퍼(100)의 제2표면(112) 상에 적층(stack)될 수 있다. 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)는 실질적으로 동일한 형상을 가지는 반도체 다이일 수 있다.
제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)는 각각 베이스 다이 웨이퍼(100)의 제2표면(112)에 대향되는 제3표면(212-1)을 가지고, 제3표면(212-1)에 베이스 다이 웨이퍼(100)의 제2표면(112)에 위치하는 제2접속 단자(135)에 대응되는 제3접속 단자(235-1)들을 구비할 수 있다. 제3접속 단자(235-1)들은 제2접속 단자(135)들에 중첩되도록 정렬된 범프들일 수 있다. 제3접속 단자(235-1)가 제2접속 단자(135)에 체결되도록 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)는 나란히 베이스 다이 웨이퍼(100)에 적층될 수 있다.
이때, 매스 리플로우(mass reflow) 방식의 다이 체결(die bonding) 방식을 적용하여, 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)는 동시에 베이스 다이 웨이퍼(100)에 체결(bonding)될 수 있다. 예컨대, 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)를 베이스 다이 웨이퍼(100)에 어태치(attach)시키고, 동시에 리플로우(reflow)를 진행하여 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)의 제3접속 단자(235-1)들이 베이스 다이 웨이퍼(100)의 제2접속 단자(135)들에 체결되도록 할 수 있다. 제3접속 단자(235-1)와 제2접속 단자(135) 사이 계면에 위치할 수 있는 제2도전성 접착층(232-1)에 의해서, 제3접속 단자(235-1)와 제2접속 단자(135)가 상호 체결될 수 있다. 제2도전성 접착층(232-1)은 솔더층(solder layer)을 포함할 수 있다. 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202) 이외에 더 많은 수의 제1층의 코어 다이들(도시되지 않음)이 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)와 동시에 베이스 다이 웨이퍼(100)에 체결될 수 있어, 적층 공정의 생산성이 크게 증대될 수 있다.
제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)는 각각 제1베이스 다이 영역(101)과 제2베이스 다이 영역(102) 보다 작은 폭 크기를 가질 수 있다. 적층된 제1열의 제1층의 코어 다이(201)의 제1측면(213-1) 바깥으로 제1베이스 다이 영역(101)의 에지 영역(edge region: 101E)이 노출되도록 제1열의 제1층의 코어 다이(201)가 제1베이스 다이 영역(101)에 중첩되어 위치할 수 있다.
제1층으로 베이스 다이 웨이퍼(100) 상에 적층되는 제1층의 코어 다이들(201, 202)은 바닥면 또는 하면일 수 있는 제3표면(212-1)에 반대되는 상면인 제4표면(211-1)을 가질 수 있고, 제1측면(213-1)은 제4표면(211-1)과 제3표면(212-1)을 이어주는 실질적으로 수직한 표면일 수 있다. 제1층의 코어 다이들(201, 202)은 제4표면(211-1)에 제4접속 단자(231-1)들을 구비할 수 있다. 제4접속 단자(231-1)들을 제3접속 단자(235-1)들 각각에 전기적으로 연결시키도록, 제2관통 비아(250-1)들이 제1층의 코어 다이들(201, 202)을 실질적으로 관통하도록 구비될 수 있다.
제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)가 동시에 그리고 각각 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)에 적층될 수 있다. 제1열의 제2층의 코어 다이(203)와 제1열의 제1층의 코어 다이(201)는 실질적으로 동일한 형상 및 기능을 가지는 반도체 다이일 수 있다. 제2열의 제2층의 코어 다이(204)와 제2열의 제1층의 코어 다이(202)는 실질적으로 동일한 형상 및 기능을 가지는 반도체 다이일 수 있다.
제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)는 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)의 제4표면(211-1) 에 대향되는 제5표면(212-2)과 반대측에 위치하는 제6표면(211-2), 제5표면(212-2)과 제6표면(211-2)을 이어주는 실질적으로 수직한 표면인 제2측면(213-2)은 가질 수 있다. 제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)는 제5표면(212-2)에, 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)의 제4접속 단자(231-1)들에 대응되는 제5접속 단자(235-2)들을 범프로 구비할 수 있다.
매스 리플로우 방식을 적용하여, 제5접속 단자(235-2)가 제4접속 단자(231-1)에 체결되도록, 제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)가 각각 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)에 동시에 체결될 수 있다. 제1열의 제2층의 코어 다이(203)를 제1열의 제1층의 코어 다이(201)에 어태치시키고, 제2열의 제2층의 코어 다이(204)를 제2열의 제1층의 코어 다이(202)에 어태치시킨 후, 열적 리플로우 공정을 수행하여 제5접속 단자(235-2)와 제4접속 단자(231-1)를 제3도전성 접착층(232-2)으로 접착시킬 수 있다. 제3도전성 접착층(232-2)은 솔더층을 포함할 수 있다.
제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)가 제2측면(213-2)들이 제1열의 제1층의 코어 다이(201)와 제2열의 제1층의 코어 다이(202)의 제1측면(213-1)에 정렬되도록 적층될 수 있다. 제2층의 코어 다이들(203, 204)은 바닥면 또는 하면일 수 있는 제5표면(212-2)에 반대되는 상면인 제6표면(211-2)에 제6접속 단자(231-2)들을 범프로 구비할 수 있다. 제6접속 단자(231-2)들을 제5접속 단자(235-2)들 각각에 전기적으로 연결시키도록, 제3관통 비아(250-2)들이 제2층의 코어 다이들(203, 204)을 실질적으로 관통하도록 구비될 수 있다.
제1열의 제3층의 코어 다이(205)와 제2열의 제2층의 코어 다이(206)가 동시에 그리고 각각 제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)에 적층될 수 있다. 이에 따라, 베이스 다이 웨이퍼(100)의 제1베이스 다이 영역(101)에 중첩되는 제1열의 제1 내지 제3층의 코어 다이들(201, 203, 205)이 제1스택 구조(291)를 이룰 수 있다. 제1스택 구조(291) 옆에 나란히 배치되는 제2스택 구조(292)가, 베이스 다이 웨이퍼(100)의 제2베이스 다이 영역(102)에 중첩되는 제2열의 제1 내지 제3층의 코어 다이들(202, 204, 206)의 적층 구조로 이루어질 수 있다. 제1열의 제3층의 코어 다이(205)는 제1스택 구조의 최상층일 수 있고, 제2열의 제2층의 코어 다이(206)는 제2스택 구조의 최상층일 수 있다. 제1열 및 제2의 제3층의 코어 다이들(205, 206) 아래에 더 많은 수의 코어 다이(200)들이 더 적층되어 더 많은 적층 층 수를 가지는 스택 구조들(291, 292)이 이루어질 수도 있다.
제1열의 제3층의 코어 다이(205)와 제2열의 제3층의 코어 다이(206)는 제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)의 제6표면(211-2) 에 대향되는 제7표면(212-2)과 반대측에 위치하는 제8표면(211-3), 제7표면(212-3)과 제8표면(211-3)을 이어주는 실질적으로 수직한 표면인 제3측면(213-3)은 가질 수 있다. 제1열의 제3층의 코어 다이(205)와 제2열의 제3층의 코어 다이(206)는 제7표면(212-3)에, 제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)의 제6접속 단자(231-2)들에 대응되는 제7접속 단자(235-3)들을 범프로 구비할 수 있다.
매스 리플로우 방식을 적용하여, 제7접속 단자(235-3)가 제6접속 단자(231-2)에 체결되도록, 제1열의 제3층의 코어 다이(205)와 제2열의 제3층의 코어 다이(206)가 각각 제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)에 동시에 체결될 수 있다. 제7접속 단자(235-3)와 제6접속 단자(231-2)는 솔더층인 제4도전성 접착층(232-3)에 의해 상호 체결될 수 있다.
제1열의 제3층의 코어 다이(205)와 제2열의 제3층의 코어 다이(206)는 제3측면(213-3)들이 제1열의 제2층의 코어 다이(203)와 제2열의 제2층의 코어 다이(204)의 제2측면(213-2)들에 각각 정렬되도록 적층될 수 있다. 제3층의 코어 다이들(205, 206)은 바닥면 또는 하면일 수 있는 제7표면(212-3)에 반대되는 상면인 제8표면(211-3)에 접속 단자들을 구비하지 않을 수 있다. 이에 따라, 제3층의 코어 다이들(205, 206)을 실질적으로 관통하는 관통 비아들 또한 구비하지 않을 수 있다. 제1열의 제3층의 코어 다이(205)와 제2열의 제3층의 코어 다이(206)는 스택 구조들(291, 292)의 최상층의 코어 다이로서, 제1열의 제3층의 코어 다이(205)와 제2열의 제3층의 코어 다이(206)는 하부의 다른 제1층 및 제2층의 코어 다이들(201, 202, 203, 204)들과 동일한 형상을 가질 수 있으나, 경우에 따라 하부의 다른 제1층 및 제2층의 코어 다이들(201, 202, 203, 204)들 보다 더 두꺼운 두께를 가지는 반도체 다이일 수 있다. 제1열의 제1층 내지 제3층의 코어 다이들(201, 203, 205)과 제2열의 제1층 내지 제3층의 코어 다이들(202, 204, 206)은 서로 동일한 기능을 수행하는 제2반도체 소자가 집적된 코어 다이(200)들일 수 있다.
일 실시예에서, 베이스 다이 웨이퍼(100)에 제1 내지 제3층의 코어 다이들을 각각 어태치(attach)시켜 적층하고, 적층이 끝난 베이스 다이 웨이퍼(100)에 동시에 열적 리플로우 공정을 수행하여 전기적 및 물리적 접합을 완료할 수도 있다. 베이스 다이 웨이퍼(100)와 제1층의 코어 다이, 또는 제1층 내지 제3층의 코어 다이들(202, 204, 206) 사이의 어태치는 플럭스(flux)를 이용한 가접합을 이용할 수 있다. 플럭스는 솔더와 솔더 사이를 인장력으로 결합하여 가접합이 이루어질 수 있는 접합력을 제공할 수 있다. 플럭스는 솔더와 솔더 사이를 인장력으로 결합하여 웨이퍼(100)에 대한 코어 다이들의 정렬(align)이 보다 용이하게 이루어지도록 유도할 수도 있다. 베이스 다이 웨이퍼(100)와 제1층 내지 제3층의 코어 다이들 사이에 위치하는 플러스층은 리플로우 처리 이후에 세정되어 제거될 수 있다. 베이스 다이 웨이퍼(100)에 제1층 내지 제3층의 코어 다이들이 적층된 구조물에 대해서 리플로우 처리를 수행함으로써, 열적 부담(thermal burden)이 과다하게 인가되는 것을 방지할 수 있어, 열적 부담에 따른 신뢰성 결함이 유발되는 것을 방지할 수 있다.
베이스 다이 웨이퍼(100) 상에 매스 리플로우 방식을 적용하여 다수의 코어 다이(200)들을 동시에 적층하고 범프 체결할 수 있으므로, 코어 다이(200)들을 적층하는 공정에서 소요되는 공정 시간을 줄일 수 있다. 또한, 코어 다이(200)들 사이 계면에 비전도성 필름(NCF: Non Conductive Film)을 도입하지 않고 접속 단자들(135, 231-1, 235-1, 231-2, 235-2, 231-3, 235-3)을 직접적으로 상호 범프 체결시켜 코어 다이(200)들을 베이스 다이 웨이퍼(100) 상에 적층함으로써, 코어 다이(200)들, 베이스 다이 웨이퍼(100) 또는 접속 단자들(131, 135, 231-1, 235-1, 231-2, 235-2, 231-3, 235-3)에 과도한 누름 압력(compression)이 인가되는 것 및 이에 따른 손상(damage)의 발생을 배제할 수 있다.
도 2는 베이스 다이 웨이퍼(100)에 격벽 격자(lattice of partition walls: 400)을 도입한 형상을 보여주는 단면도이고, 도 3은 격벽 격자(400)의 평면 형상을 보여주는 평면도이다.
도 2 및 도 3을 참조하면, 베이스 다이 웨이퍼(100)에 격벽 격자(400)를 도입할 수 있다. 격벽 격자(400)는 코어 다이(200)들이 적층된 제1스택(291)이나 제2스택(292)이 각각 하나씩 삽입될 수 있는 캐비티(cavity: 403)들을 제공하도록 격벽(401)들이 연결된 부재일 수 있다. 격벽(401)은 코어 다이(200)들이 적층된 스택(291, 292)을 둘러싸도록 도입될 수 있다. 캐비티(403)를 이루는 격벽(401)들은 바닥면(404)이 베이스 다이 웨이퍼(100)의 제2표면(112)에 접촉하도록 세워질 수 있다. 캐비티(403)들은 사각형 또는 장방형 평면 형상을 가지는 격벽 격자(400)의 창(window)들로 제공될 수 있다. 이러한 캐비티(403) 내에 코어 다이(200)들이 적층된 스택(291, 292)이 삽입되도록 격벽 격자(400)가 도입될 수 있다.
격벽(401)들의 측면(402)이 적층된 코어 다이(200)들의 측면들(213)과 일정한 이격 간격 D1 이격되도록 격벽 격자(400)가 마련될 수 있다. 격벽 격자(400)의 격벽(401)은 이격 간격 D1의 크기가 일정 크기 이하로 제한되도록 도입될 수 있다. 격벽 격자(400)의 격벽(401)들이 베이스 다이 웨이퍼(100)의 중간 영역(103)인 스크라이브 레인에 중첩되도록 격벽 격자(400)가 도입될 수 있다. 격벽 격자(400)의 격벽(401)의 상면(405)이 최상층의 코어 다이(200)의 제8표면(211-3)이 위치하는 높이 보다 높은 위치에 위치하도록 격벽(401)의 높이가 설정될 수 있다. 격벽 격자(400)의 격벽(401)은 측면(402)가 상대적으로 낮은 표면 에너지(surface energy)를 가질 수 있는 물질, 예컨대 테플론(teflon) 재질로 이루어질 수 있다.
도 4는 격벽 격자(400)의 캐비티(403) 내에 언더필 물질(underfill material: 501)을 주입(dispense)하는 단계를 보여주는 단면도이다.
도 4를 참조하면, 격벽 격자(400)의 캐비티(403) 내에 언더필 물질(501)을 주입하여, 주입된 언더필 물질(501)이 베이스 다이 웨이퍼(100)의 노출된 제2표면(112)을 덮고, 적층된 코어 다이(200)들 사이의 제1갭(gap) 부분(G1)을 채우도록 할 수 있다. 언더필 물질(501)의 주입은 적층된 코어 다이(200)들과 격벽(401)의 측면(402) 사이의 제2갭 부분(G2)에 언더필 물질(501)을 디스펜스(dispense)하고, 디스펜스된 언더필 물질(501)의 액상이 모세관 현상에 의해 코어 다이(200)들 사이 및 코어 다이(200)와 베이스 다이 웨이퍼(100) 부분 사이로 확산되는 현상을 이용하여 수행될 수 있다. 즉, 주입된 언더필 물질(501)은 캐필러리(capillary) 효과에 의해서 적층된 코어 다이(200)들 사이의 제1갭 부분(G1)을 채우도록 이동될 수 있다. 언더필 물질(501)이 적층된 코어 다이(200)들 사이의 제1갭 부분(G1)을 채움으로써, 코어 다이(200)들 사이에 위치하는 체결 구조(230)들 각각을 언더필 물질(501)이 둘러싸 전기적으로 격리할 수 있다. 체결 구조(230)는 예컨대 제3도전성 접착층(232-3)에 의해서 상호 체결된 제6접속 단자(231-2)와 제7접속 단자(235-3)들을 포함하는 접속 구조일 수 있다.
코어 다이(200)들 사이에 위치하는 체결 구조(230)들의 수가 많아, 체결 구조(230)와 이웃하는 다른 체결 구조 사이의 간격이 수십 ㎛에 불과할 수 있다. 이와 같이 체결 구조(230)들 사이의 좁은 간격 공간에 언더필 물질(501)들이 유입될 수 있도록, 언더필 물질(501)은 상당히 낮은 점도를 가지는 액상 상태로 주입될 수 있다. 언더필 물질(501)은 실리콘 레진(silicone resin)이나 에폭시 레진(epoxy resin)과 같은 수지 성분을 포함하는 물질일 수 있으며, 수지 성분에 필러(filler)를 분산시킨 물질일 수 있다. 수지 성분의 종류나 함량 또는 성분 비를 조절하여 언더필 물질(501)의 점도를 체결 구조(230)들 사이의 좁은 간격 공간에 유입될 정도로 낮게 조절하거나 또는 함유된 필러의 크기나 함량을 상대적으로 낮추어 점도를 낮게 조절할 수 있다.
언더필 물질(501)이 주입되며 코어 다이(200)들의 측면(213)과 격벽(401)의 측면(402) 사이의 제2갭 부분(G2)을 언더필 물질(501)이 채울 수 있다. 제2갭 부분(G2)를 채우는 언더필 물질(501) 부분은 코어 다이(200)들의 측면(213)과 격벽(401)의 측면(402)에 접촉할 수 있다. 언더필 물질(501)은 최상층의 코어 다이(200), 즉, 제1열의 제3층의 코어 다이(205)나 또는 제2열의 제3층의 코어 다이(206)의 상면인 제8표면(211-3)을 덮지 않고 노출하도록 주입될 수 있다. 언더필 물질(501)은 최상층의 코어 다이(200), 즉, 제1열의 제3층의 코어 다이(205)나 또는 제2열의 제3층의 코어 다이(206)의 제3측면의 일부(213-3U)를 노출하고 아래 부분을 덮도록 주입될 수 있다. 경우에 따라, 언더필 물질(501)은 최상층의 코어 다이(200), 즉, 제1열의 제3층의 코어 다이(205)나 또는 제2열의 제3층의 코어 다이(206)의 상면인 제8표면(211-3)을 덮도록 주입될 수도 있다.
도 5는 주입된 언더필 물질(501)을 소프트 큐어(soft cure)하는 단계를 보여주는 단면도이다.
도 5를 참조하면, 주입된 언더필 물질(도 4의 501)을 큐어링(curing)하여 언더필 물질층(502)를 형성할 수 있다. 주입된 직후의 언더필 물질(도 4의 501)은 액상 상태이므로 열을 인가하여 언더필 물질(도 4의 501)을 언더필 물질층(502)으로 경화시킬 수 있다. 이때, 언더필 물질층(502)의 일부 부분이 경화되는 부분적 경화 또는 소프트 큐어 방식으로 1차 경화 과정이 수행될 수 있다.
격벽 격자(400)가 제공하는 캐비티(403) 내에서 언더필 물질(도 4의 501)이 언더필 물질층(502)으로 경화될 수 있다. 즉, 격벽 격자(400)는 언더필 물질층(502)에 형상을 제공하는 금형(mold) 또는 형틀(template)로 작용할 수 있다. 이에 따라, 격벽(401)의 측면(402)과 코어 다이(200)의 측면(213) 사이의 제2갭 부분(G2)을 채우는 언더필 물질층(502)의 필릿 부분(fillet portion: 502-F)의 형상은 격벽(401)에 의해 제한될 수 있다. 언더필 물질층(502)의 필릿 부분(502-F)은 격벽(401)의 측면(402)에 접촉하여 실질적으로 수직한 측면(503)을 가지도록 몰딩(molding)될 수 있다.
언더필 물질(501)은 매우 낮은 점도를 가지는 액상 상태로 주입되므로, 코어 다이(200)들 바깥으로 유동되어 흘러나갈 수 있다. 언더필 물질(501)의 유동성이 상당이 높으므로 흘러나가는 양이 상당히 커질 수 있어, 격벽(401)에 의해 언더필 물질(501)의 유동이 제한되지 않을 경우, 필릿 부분의 폭은 매우 커져 전체 언더필 물질층에서 차지는 필릿 부분의 부피 비율이 상대적으로 커질 수 있다. 격벽(401)은 언더필 물질(501)이 바깥으로 유동되어 흘러나가는 것을 제한하여 필릿 부분(502-F)의 폭을 제2갭 부분(G2)의 폭으로 제한하도록 작용할 수 있다. 이에 따라, 제1갭 부분(G1)을 채우는 언더필 물질층(502)의 언더필 부분(underfilling portion: 502-U) 대비 필릿 부분(502-F)의 체적을 유효하게 줄일 수 있다. 즉, 전체 언더필 물질층(502)에서 차지하는 필릿 부분(502-F)의 부피 비율을 제한하여 줄일 수 있다. 또한, 필릿 부분(502-F)이 보다 얇고 상대적으로 균일한 폭을 가지도록 유도할 수 있다.
도 6은 언더필 물질층(502)을 하드 큐어(hard cure)하는 단계를 보여주는 단면도이다.
도 6을 참조하면, 격벽 격자(도 5의 400)을 언더필 물질층(502)으로부터 분리하여 제거한다. 격벽 격자(400)는 테플론 재질과 같이 상대적으로 낮은 표면 에너지를 가지는 물질로 이루어질 수 있어, 언더필 물질층(502)으로부터 보다 원활하게 분리될 수 있다. 격벽 격자(400)가 언더필 물질층(502)으로부터 보다 원활하게 분리되도록, 격벽 격자(400)의 측면(도 5의 402)에는 이형층(도시되지 않음)이 코팅(coating)된 상태로 베이스 다이 웨이퍼(100) 상에 도입될 수 있다. 이형층은 왁스(wax)와 같은 이형 성분을 포함하여, 격벽 격자(400)가 언더필 물질층(502)으로부터 분리되는 데 도움을 줄 수 있다. 또한, 격벽 격자(400)가 언더필 물질층(502)으로부터 분리되는 데 도움이 되도록, 언더필 물질층(502)을 이루는 언더필 물질에 왁스와 같은 이형 성분이 첨가제로 더 포함될 수도 있다.
격벽 격자(400)가 분리 제거되며 언더필 물질층(502)의 필릿 부분(502-F)의 측면(503)이 노출되고, 서로 마주보는 필릿 부분(502-F)의 측면(503)들 사이에 격벽 격자(400)가 차지하고 있던 공간이 트렌치(trench: 409)로 노출될 수 있다. 트렌치(409)의 바닥에 베이스 다이 웨이퍼(100)의 제2표면(112)의 일부 부분이 노출될 수 있다. 트렌치(409)의 측면을 이루는 필릿 부분(502-F)의 측면(503)들은, 실질적으로 수직한 격벽(도 5의 401)의 측면(도 5의 402)의 프로파일(profile)을 따라 실질적으로 수직한 프로파일을 가질 수 있다.
격벽 격자(400)에 의해서 필릿 부분(502-F)가 차지하는 영역이 제한되지 않을 경우, 즉, 격벽 격자(400)없이 언더필 물질(도 4의 501)이 주입될 경우 언더필 물질은 액상 상태로 코어 다이(200)의 스택들(291, 292) 바깥으로 흘러나와 필릿 부분의 폭이 상대적으로 더 커질 수 있다. 본 출원에서는 격벽 격자(400)에 의해서 필릿 부분(502-F)의 폭이 일정한 크기로 제한되고, 필릿 부분(502-F)의 측면(503)이 실질적으로 수직 형상을 이룰 수 있다.
격벽 격자(400)을 제거한 후, 언더필 물질층(502)를 추가적으로 더 경화시키는 하드 큐어(hard cure) 과정을 수행할 수 있다. 하드 큐어 과정은 소프트 큐어에 의해서 1차 경화된 언더필 물질층(502)를 추가적으로 2차 경화시키는 과정일 수 있다. 소프트 큐어 과정과 마찬가지로 하드 큐어 과정은 언더필 물질층(502)을 열처리하는 과정으로 수행될 수 있다. 언더필 물질층(502)을 이루는 성분 및 조성비에 따라 열처리하는 온도는 달라질 수 있으나, 하드 큐어 과정은 소프트 큐어 과정에 비해 높은 온도에서 수행될 수 있다.
하드 큐어 과정에 의해서 언더필 물질층(502)이 추가적으로 2차 경화되므로, 언더필 물질층(502)의 소프트 큐어 과정에서 미경화된 일부 부분이 추가적으로 경화될 수 있다. 언더필 물질층(502)이 경화된 정도가 더 높아지므로, 후속되는 패키징 공정, 예컨대, 몰드(mold)층을 몰딩(molding)하는 과정 등에서 언더필 물질층(502)이 열적 팽창 및 수축하는 정도를 억제할 수 있다. 언더필 물질층(502)의 열적 팽창 및 수축은 코어 다이 스택들(291, 292)이 적층된 베이스 다이 웨이퍼(100)를 휘게하는 워피지 현상을 야기하는 원인으로 작용할 수 있다. 언더필 물질층(502)에 대한 추가적인 2차 경화는 이러한 워피지 현상을 억제하기 위한 하나의 수단으로 수행될 수 있다.
도 7은 몰드층(600)을 몰딩하는 단계를 보여주는 단면도이다.
도 7을 참조하면, 언더필 물질층(502)을 덮는 몰드층(600)을 베이스 다이 웨이퍼(100)에 형성한다. 몰드층(600)은 언더필 물질층(502)의 측면(503)들 사이의 트렌치(409)를 채워 언더필 물질층(502)의 측면(503)을 덮고, 베이스 다이 웨이퍼(100)의 제2표면(112)의 노출된 부분을 덮도록 몰딩될 수 있다. 몰드층(600)을 몰딩하기 이전에 언더필 물질층(502)의 노출된 표면에 대해 플라즈마 처리(plasma treatment)를 하는 공정을 수행할 수 있다. 언더필 물질층(502)의 노출된 표면을 플라즈마 처리함으로써, 언더필 물질층(502)의 표면을 더 높은 표면 에너지를 가지는 상태로 표면 개질할 수 있다. 이러한 플라즈마 처리에 의해서, 언더필 물질층(502)과 몰드층(600) 사이의 계면 접착력을 더 증가시킬 수 있다.
몰드층(600)은 베이스 다이 웨이퍼(100) 상에 적층된 코어 다이(200)의 스택들(291, 292)을 덮도록 몰딩될 수 있다. 몰드층(600)은 코어 다이(200)의 스택들(291, 292)을 덮어 보호하는 인캡슐런트(encapsulant)로 형성될 수 있다. 몰드층(600)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound) 물질과 같은 몰딩 물질을 이용하여 몰딩될 수 있다. 몰딩 물질은 에폭시 성분에 분산된 필러들을 포함할 수 있다.
언더필 물질(도 4의 501)은 몰딩 물질에 비해 필러들의 함유량이 낮거나 필러들을 함유하지 않을 수 있다. 이에 따라, 언더필 물질층(502)은 몰드층(600)에 비해 더 높은 열팽창율을 가질 수 있어, 워피지 현상을 억제하기 위해서는 몰드층(600) 대비 언더필 물질층(502)의 부피 분율을 낮게 유지하는 것이 요구될 수 있다. 본 출원에서는 격벽 격자(도 4의 400)에 의해서 언더필 물질층(502)의 필릿 부분(502-F)의 폭 및 부피를 제한할 수 있으므로, 몰드층(600) 대비 필릿 부분(502-F)의 부피 분율을 낮게 제한할 수 있다. 필릿 부분(502-F)의 부피 분율을 낮게 제한함으로써, 몰드 공정에 수반되는 열량에 의해서 필릿 부분(502-F)이 팽창 및 수축하는 현상을 억제할 수 있고, 이에 따라 코어 다이(200)들의 스택들(291, 292)이 적층된 베이스 다이 웨이퍼(100)에 워피지 현상이 유발되는 것을 억제할 수 있다.
코어 다이(200)들의 제1스택(291)의 측면을 덮는 언더필 물질층(502) 부분과 이웃하는 제2스택(292) 측면을 덮는 언더필 물질층(502)의 다른 부분은, 트렌치(409)에 의해서 스택들(291, 292) 별로 분리되어 서로 이격될 수 있다. 이에 따라, 몰드 공정에 의한 영향으로 제1스택(291)의 측면을 덮는 언더필 물질층(502) 부분과 이웃하는 제2스택(292) 측면을 덮는 언더필 물질층(502)의 다른 부분이 각각 수축 및 팽창이 이루어지더라도, 트렌치(409)에 의해서 수축 및 팽창이 다른 스택들에 전달되지 않고 단절될 수 있어 워피지 현상이 유효하게 억제될 수 있다.
도 8은 몰드층(600)의 일부 부분을 제거하는 단계를 보여주는 단면도이다.
도 8을 참조하면, 코어 다이(200)들의 스택들(291, 292)을 덮는 몰드층(600)의 일부 부분을 제거하여, 스택들(291, 292)의 상면인 제8표면(211-3)을 노출할 수 있다. 스택들(291, 292) 내의 코어 다이(200)들은 다수 개가 상호 수직하게 적층되어 있어, 동작 시 발생되는 열을 외부로 배출하는 것이 동작 성능에 큰 영향을 미칠 수 있다. 코어 다이(200)들의 동작 시 발생되는 열을 방열하는 데 도움을 주기 위해서, 최상층의 코어 다이(200)의 제8표면(211-3)을 노출시킬 수 있다.
몰딩된 몰드층(600)의 일부를 그라인딩(grinding)과 같은 제거 과정으로 제거하여, 코어 다이(200)의 제8표면(211-3)을 노출시킬 수 있다. 이에 따라, 몰드층(600)은 베이스 다이 웨이퍼(100) 상에서 스택들(291, 292)의 측면(213) 외측에만 위치하는 사이드 몰드층(side mold layer) 형상을 가지게 될 수 있다. 몰드층(600)은 실질적으로 코어 다이(200)의 제1스택(291)과 제2스택(292) 사이를 채우는 형태를 가지도록 가공될 수 있다. 언더필 물질층(502)의 필릿 부분(502-F) 및 몰드층(600)의 복합층에 의해서 베이스 다이 웨이퍼(100) 상에 적층된 코어 다이(200)들의 스택들(291, 292)들의 측면(213)이 감싸진 제1적층 패키지 구조(11)가 이루어질 수 있다.
도 9는 제1적층 패키지 구조(11)로부터 개별 제2 및 제3적층 패키지 구조(12, 13)들을 분리한 형상을 보여주는 단면도이다.
도 9를 참조하면, 제1적층 패키지 구조(11)를 캐리어(도 8의 300)로부터 분리한다. 제1적층 패키지 구조(11)에 대해서 전기적 테스트(test) 과정을 수행한 후, 싱귤레이션(sigulation) 과정을 수행하여 개별 제2적층 패키지 구조(12) 및 제3적층 패키지 구조(13)로 분리할 수 있다. 베이스 다이 웨이퍼(도 8의 100)의 중간 영역(103)인 스크라이브 레인 부분을 따라 소잉(sawing)을 수행함으로써, 제1베이스 다이 영역(101)을 포함하는 제1베이스 다이(100-1)의 측면(100-1S)과 제2베이스 다이 영역(102)을 포함하는 제2베이스 다이(100-2)의 측면(100-2S)이 서로 마주보도록 분리할 수 있다. 제2적층 패키지 구조(12)는 제1베이스 다이(100-S) 상에 적층된 코어 다이(200)들의 제1스택(291)과 제1스택(291)의 측면(213)을 덮는 언더필 물질층(502) 및 몰드층(600)을 포함하는 구조로 분리될 수 있다.
도 10은 개별 제2적층 패키지 구조(12)를 보여주는 단면도이다.
도 10을 참조하면, 개별 제2적층 패키지 구조(12)는 제1베이스 다이(100-S) 상에 적층된 코어 다이(200)들의 제1스택(291)과 제1스택(291)의 측면(213)을 덮는 언더필 물질층(502) 및 몰드층(600)을 포함할 수 있다. 언더필 물질층(502)은 실질적으로 수직하게 적층된 코어 다이(200)들 사이와 코어 다이(200)와 제1베이스 다이(100-S) 사이를 채우도록 연장되고, 적층된 제1스택(291)의 측면(213)을 덮도록 연장된 필릿 부분(502-F)을 가질 수 있다. 언더필 물질층(502)의 필릿 부분(502-F)은 실질적으로 수직한 프로파일의 측면(503)을 가지도록 제한된 형상을 가질 수 있다. 언더필 물질층(502)의 필릿 부분(502-F)을 덮고, 제1스택(291)의 측면(213) 부분 중 필릿 부분(502-F)에 의해 노출될 수 있는 부분을 덮도록 연장된 몰드층(600)은 실질적으로 수직한 프로파일의 측면(603)을 가질 수 있다. 몰드층(600)의 측면(603)은 제1베이스 다이(100-1)의 측면(100-1S)과 정렬되도록 위치할 수 있다. 제1베이스 다이(100-1)의 측면(100-1S)은 몰드층(600)으로부터 노출될 수 있다. 몰드층(600)은 제1스택(291)의 상면인 제8표면(211-3)을 노출할 수 있다.
상술한 바와 같은 본 출원에서는 캐필러리 언더필 공정을 적용할 때, 필릿 부분의 형상을 제한하는 격벽(401) 또는 격벽 격자(400)을 도입함으로써, 언더필 물질층(502)의 필릿 부분(502-F)이 수직한 측면(503)을 가지는 형상으로 제한할 수 있다. 언더필 물질층(502)의 필릿 부분(502-F) 상에 형성되는 몰드층(600)의 부피 대비 필릿 부분(502-F)의 부피 비율을 상대적으로 낮게 제한할 수 있어, 필릿 부분이 과다하게 형성될 경우에 대비하여 워피지 현상을 억제할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 베이스 다이 웨이퍼,
200: 코어 다이,
502-F: 언더필 물질층의 필릿 부분,
600: 몰드층.

Claims (25)

  1. 베이스 다이 웨이퍼(base die wafer) 상에 코어 다이(core die)들을 수직하게 적층하는 단계;
    상기 코어 다이들이 적층된 스택(stack)을 둘러싸도록 격벽(partition walls)들을 도입하는 단계;
    상기 코어 다이들 사이를 채우는 언더필(underfill) 부분과 상기 코어 다이들 측면을 덮도록 연장되고 상기 격벽들에 의해 폭이 제한된 필릿(fillet) 부분을 포함하는 언더필 물질층을 형성하는 단계;
    상기 격벽들을 제거하는 단계; 및
    상기 필릿 부분을 덮는 몰드(mold)층을 몰딩(molding)하는 단계;를 포함하는 적층 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 격벽은
    상기 코어 다이들의 스택의 측면에 실질적으로 수직한 측면이 대향되도록 상기 베이스 다이 웨이퍼에 세워지는 적층 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 언더필 물질층의 필릿 부분은
    상기 격벽의 수직한 측면에 접촉하여 실질적으로 수직한 프로파일(profile)의 측면을 가지는 적층 패키지 제조 방법.
  4. 제2항에 있어서,
    상기 격벽은
    상기 코어 다이들의 스택 보다 높은 높이를 가지도록 세워지는 적층 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 언더필 물질층을 형성하는 단계는
    상기 격벽과 상기 스택 사이로 언더필(underfill) 물질을 주입하는 단계; 및
    상기 격벽들을 유지한 채 상기 주입된 언더필 물질을 경화시키는 단계를 더 포함하는 적층 패키지 제조 방법.
  6. 제5항에 있어서,
    상기 격벽들을 제거한 후,
    상기 언더필 물질층을 추가로 더 경화시키는 단계를 더 포함하는 적층 패키지 제조 방법.
  7. 제5항에 있어서,
    상기 언더필 물질은
    상기 언더필 물질층의 필릿 부분이 상기 스택의 최상층에 위치하는 코어 다이의 측면 일부를 덮고 다른 일부를 노출하도록 주입되는 적층 패키지 제조 방법.
  8. 제1항에 있어서,
    상기 몰드층은
    상기 코어 다이들의 스택을 덮도록 연장되도록 형성되고,
    상기 스택의 최상층에 위치하는 코어 다이의 상면을 노출하도록 상기 몰드층의 일부를 제거하는 단계를 더 포함하는 적층 패키지 제조 방법.
  9. 제1항에 있어서,
    상기 코어 다이는
    상기 베이스 다이 웨이퍼에 범프(bump) 체결 방식으로 적층되는 적층 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 코어 다이는
    상기 베이스 다이 웨이퍼에 전기적으로 접속될 제1관통 비아를 포함하고,
    상기 베이스 다이 웨이퍼는 상기 제1관통 비아에 전기적으로 접속될 제2관통 비아를 포함하는 적층 패키지 제조 방법.
  11. 베이스 다이 웨이퍼(base die wafer) 상에 코어 다이(core die)들이 수직하게 적층된 제1스택(stack) 및 제2스택을 나란히 형성하는 단계;
    상기 제1 및 제2스택들이 각각 삽입되는 캐비티(cavity)들을 제공하는 격벽 격자(lattice of partition walls)를 도입하는 단계;
    상기 캐비티들 내에 언더필 물질을 주입하여, 상기 코어 다이들 사이를 채우는 언더필(underfill) 부분과 상기 코어 다이들 측면을 덮도록 연장되고 상기 격벽들에 의해 폭이 제한된 필릿(fillet) 부분을 포함하는 언더필 물질층을 형성하는 단계;
    상기 격벽 격자를 제거하는 단계; 및
    상기 격벽 격자가 제거되어 형성되는 트렌치(trench) 부분을 채우는 몰드(mold)층을 몰딩(molding)하는 단계;를 포함하는 적층 패키지 제조 방법.
  12. 제11항에 있어서,
    상기 격벽 격자는
    상기 코어 다이의 측면에 실질적으로 수직한 측면이 대향되도록 상기 제1 및 제2스택들 사이에 세워지는 격벽 부분을 포함하는 적층 패키지 제조 방법.
  13. 제12항에 있어서,
    상기 언더필 물질층의 필릿 부분은
    상기 격벽 부분의 수직한 측면에 접촉하여 실질적으로 수직한 프로파일(profile)의 측면을 가지는 적층 패키지 제조 방법.
  14. 제12항에 있어서,
    상기 격벽 격자는
    상기 코어 다이들의 스택 보다 높은 높이를 가지는 적층 패키지 제조 방법.
  15. 제11항에 있어서,
    상기 언더필 물질층을 형성하는 단계는
    상기 격벽 격자를 유지한 채 상기 주입된 언더필 물질을 경화시키는 단계를 더 포함하는 적층 패키지 제조 방법.
  16. 제15항에 있어서,
    상기 격벽 격자를 제거한 후,
    상기 언더필 물질층을 추가로 더 경화시키는 단계를 더 포함하는 적층 패키지 제조 방법.
  17. 제15항에 있어서,
    상기 언더필 물질은
    상기 언더필 물질층의 필릿 부분이 상기 제1 및 제2스택들의 최상층에 각각 위치하는 코어 다이들의 측면 일부들을 덮고 다른 일부들을 노출하도록 주입되는 적층 패키지 제조 방법.
  18. 제11항에 있어서,
    상기 몰드층은
    상기 코어 다이들의 제1 및 제2스택들을 덮도록 연장되도록 형성되고,
    상기 제1 및 제2스택들 각각의 최상층에 위치하는 코어 다이들의 상면들을 노출하도록 상기 몰드층의 일부를 제거하는 단계를 더 포함하는 적층 패키지 제조 방법.
  19. 제11항에 있어서,
    상기 제1스택(stack) 및 제2스택을 형성하는 단계는
    상기 베이스 다이 웨이퍼의 제1베이스 다이 영역에 제1열의 제1층의 코어 다이를 범프 체결 방식으로 적층하며, 동시에 상기 베이스 다이 웨이퍼의 제2베이스 다이 영역에 제2열의 제1층의 코어 다이를 범프 체결 방식으로 적층하는 단계; 및
    상기 제1열의 제1층의 코어 다이에 제1열의 제2층의 코어 다이를 범프 체결 방식으로 적층하며, 동시에 제2열의 제1층의 코어 다이에 제2열의 제2층의 코어 다이를 범프 체결 방식으로 적층하는 단계를 포함하는 적층 패키지 제조 방법.
  20. 제19항에 있어서,
    상기 제1열의 제1층의 코어 다이는
    상기 제1베이스 다이 영역에 전기적으로 접속될 제1관통 비아를 포함하고,
    상기 제1베이스 다이 영역은 상기 제1관통 비아에 전기적으로 접속될 제2관통 비아를 포함하는 적층 패키지 제조 방법.
  21. 베이스 다이 상에 수직하게 적층된 코어 다이(core die)들의 스택(stack);
    상기 코어 다이들 사이를 채우는 언더필(underfill) 부분과 상기 코어 다이들 측면을 덮도록 연장되고 실질적으로 수직한 측면을 가지는 필릿(fillet) 부분을 포함하는 언더필 물질층;
    상기 필릿 부분을 덮고 실질적으로 수직한 측면을 가지는 몰드(mold)층;을 포함하는 적층 패키지.
  22. 제21항에 있어서,
    상기 언더필 물질층의 필릿 부분은 상기 스택의 최상층에 위치하는 코어 다이의 측면 일부를 덮고 다른 일부를 노출하는 적층 패키지.
  23. 제21항에 있어서,
    상기 몰드층은
    상기 스택의 최상층에 위치하는 코어 다이의 상면을 노출하는 적층 패키지.
  24. 제21항에 있어서,
    상기 코어 다이는
    상기 베이스 다이에 전기적으로 접속될 제1관통 비아를 포함하고,
    상기 베이스 다이는 상기 제1관통 비아에 전기적으로 접속될 제2관통 비아를 포함하는 적층 패키지.
  25. 제21항에 있어서,
    상기 몰드층의 수직한 측면은
    상기 베이스 다이의 측면을 노출하고 상기 베이스 다이의 측면에 정렬된 프로파일을 가지는 적층 패키지.


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