JP7088242B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法及びその方法により得られる半導体装置に関する。より詳しくは、微細化や高密度化の要求が高い半導体装置を効率よく、低コストに製造するための半導体装置の製造方法及びその方法により得られる半導体装置に関する。
半導体パッケージの高密度化、高性能化を目的に、異なる性能のチップを一つのパッケージに混載する実装形態が提案されており、コスト面に優れたチップ間の高密度インターコネクト技術が重要になっている（例えば特許文献１参照）。
３次元実装形態には、パッケージ上に異なるパッケージをフリップチップ実装によって積層することで接続するパッケージ・オン・パッケージがスマートフォンやタブレット端末に広く採用されている（例えば非特許文献１及び非特許文献２参照）。さらに高密度で実装するための形態として、高密度配線を有する有機基板を用いたパッケージ技術、シリコン又はガラスインターポーザーを用いたパッケージ技術、シリコン貫通電極（ＴＳＶ）を用いたパッケージ技術、基板に埋め込まれたチップをチップ間伝送に用いるパッケージ技術等が提案されている（例えば特許文献１参照）。
Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｔｈｒｏｕｇｈ Ｍｏｌｄ Ｖｉａ （ＴＭＶ） ａｓ ＰｏＰ Ｂａｓｅ Ｐａｃｋａｇｅ， Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ （ＥＣＴＣ）， ２００８
Ａｄｖａｎｃｅｄ Ｌｏｗ Ｐｒｏｆｉｌｅ ＰｏＰ Ｓｏｌｕｔｉｏｎ ｗｉｔｈ Ｅｍｂｅｄｄｅｄ Ｗａｆｅｒ Ｌｅｖｅｌ ＰｏＰ （ｅＷＬＢ－ＰｏＰ） Ｔｅｃｈｎｏｌｏｇｙ， ＥＣＴＣ， ２０１２
高密度配線を有する有機基板を用いたパッケージは微細配線の積層が必要なことから十分な歩留まりを得ることが難しく、シリコン又はガラスインターポーザを用いたパッケージは大面積のインターポーザが必要となるため、反りやコストに課題があった。また、高密度化のためにシリコン又はガラス貫通電極を用いると歩留まりとコストの問題があった。
本発明は、高密度伝送が可能な半導体装置を良好な歩留まり、かつ低コストで製造する方法及びその方法により得られる半導体装置を提供することを目的とする。
本発明の第１の態様は、
（Ｉ）キャリア上に複数の第１の半導体素子（チップ）を搭載する工程と、
（II）前記第１の半導体素子を絶縁材料で一括封止して、封止体を形成する工程と、
（III）前記キャリアを剥離して、前記第１の半導体素子の電極を露出させる工程と、
（IV）前記複数の第１の半導体素子の２以上の第１の半導体素子を跨るように、第２の半導体素子を、フリップチップ接続により搭載する工程と、
を備える半導体装置の製造方法である。
（Ｉ）キャリア上に複数の第１の半導体素子（チップ）を搭載する工程と、
（II）前記第１の半導体素子を絶縁材料で一括封止して、封止体を形成する工程と、
（III）前記キャリアを剥離して、前記第１の半導体素子の電極を露出させる工程と、
（IV）前記複数の第１の半導体素子の２以上の第１の半導体素子を跨るように、第２の半導体素子を、フリップチップ接続により搭載する工程と、
を備える半導体装置の製造方法である。
上記発明によれば、絶縁材料で複数の半導体素子を一括封止するため取り扱い性が向上し、低コストで半導体装置を製造できる。なお、フリップチップ接続とは、バンプを介して、ＩＣ電極と基板電極を対向させ、フェースダウンして一括接続させる実装方法である。
また、工程（II）の絶縁材料による封止工程は、液状又は固形封止材を用いたコンプレッションモールドよりも低コストで製造でき、かつ半導体素子へのダメージも少ない観点から、ラミネート工程であることが好ましい。
また、工程（IV）において、微細なバンプ構造においても良好に充填でき、かつ半導体素子搭載後にキャピラリーアンダーフィルを充填する方式よりも半導体素子へのダメージが少ない観点から、第２の半導体素子にアンダーフィル付チップを用いることが好ましい。
第２の半導体素子はアンダーフィルを用いて搭載でき、アンダーフィルとしては、例えばフィルム状のアンダーフィルを用いることができ、感光性を付与した感光性アンダーフィルを用いることもできる。
本発明の第２の態様は、上記の製造方法で得られた半導体装置である。本発明によれば、高密度伝送が可能な半導体装置を歩留まり良く低コストで得られる。
本発明によれば、高密度伝送が可能な半導体装置を良好な歩留まり、かつ低コストで製造する方法及びその方法により得られる半導体装置を提供できる。
以下、図面を参照しながら本発明の好適な実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は図示の比率に限られるものではない。
なお、「左」、「右」、「正面」、「裏面」、「上」、「下」、「上方」、「下方」等の用語が利用されている場合、これらは、説明を意図したものであり、必ずしも永久にこの相対位置である、という意味ではない。
本発明の一実施形態にかかる図５，６に示す半導体パッケージ１０１（半導体装置）を製造する方法について説明する。尚、本発明の半導体装置の製造方法は、微細化及び多ピン化が必要とされる形態において特に好適である。特に、本発明の製造方法は、異種チップを混載するためのインターポーザが必要なパッケージ形態において好適である。
図１から図１２を参照しながら、図５，６の半導体パッケージ１０１の製造方法について説明する。まず、半導体素子２（第１の半導体素子）を、半導体素子２の電極７がキャリア１側に配置されるように、キャリア１上に固定する（図１）。
キャリア１は、特に限定されないが、シリコン板、ガラス板、ＳＵＳ板、ガラスクロス入り基板等であり、高剛性材料からなる基板が好適である。また、キャリア上に、半導体素子２を固定させるための樹脂層や樹脂層付の金属薄膜を形成することもできる。
樹脂層には、例えば、シリコーンやフッ素等の非極性成分を含有した樹脂や、加熱によって体積膨張又は発泡する成分を含有した樹脂を用いることができる。
キャリア１の厚みは０．２ｍｍから２．０ｍｍの範囲であることが好ましい。０．２ｍｍより薄い場合はハンドリングが困難になる一方、２．０ｍｍより厚い場合は材料費が高くなる傾向にある。
キャリア１はウェハ状でもパネル状でも構わない。サイズは特に限定されないが、直径２００ｍｍ、直径３００ｍｍ又は直径４５０ｍｍのウェハや、一辺が３００～７００ｍｍの矩形パネルが好ましく用いられる。
半導体素子２としては半導体素子が積層されたものも用いることができ、例えばＴＳＶを用いて積層した半導体素子積層体を使用することができる。図１１は、第１の半導体素子として半導体素子積層体を用いた例を示す。半導体素子２の厚みは、絶縁材料を薄くすることで反りを小さくできる観点から、４００μｍ以下であることが好ましく、パッケージをさらに薄型化できる観点から、２００μｍ以下であることがより好ましい。また、取り扱い性の観点から３０μｍ以上であることが好ましい。
半導体素子２はＣＰＵ、グラフィック処理ユニットＧＰＵ、ＤＲＡＭやＳＲＡＭ等の揮発性メモリ、フラッシュメモリ等の不揮発性メモリ、ＲＦチップやこれらを組合せた性能を有するチップが好ましく用いられる。
次いで、絶縁材料３を用いて半導体素子２を覆うように一括封止して、封止体３を形成する（図２）。絶縁材料３は特に限定されるものではないが、液状、固形、フィルム状又はシート状（以下、単に「フィルム状」ともいう）の絶縁材料を用いることができる。低反りかつ低コストで封止でき、さらにクリーンルーム環境下での汚染を回避する点で、フィルム状の絶縁材料が好適である。
フィルム状絶縁材料による封止はラミネート方式でもコンプレッション方式でも構わない。絶縁材料として感光性樹脂材料を用いることができる。また、絶縁材料は熱硬化成分を含有することが好ましく、封止後にさらに加熱によって硬化させてもよい。加熱温度と時間は例えば１２０～１８０℃、３０分～３時間である。
加熱硬化した後の室温から１２０℃までの絶縁材料３の平均熱膨張係数は、２５×１０－６／℃～１００×１０－６／℃の範囲であることが好ましい。２５×１０－６／℃より小さい場合は絶縁材料が脆くなる傾向がある。一方、１００×１０－６／℃より大きい場合はパッケージに反りが生じ易くなり、ハンドリングが困難になる傾向がある。同様の理由から、絶縁材料３の加熱硬化した後の室温弾性率は１ＧＰａ～１０ＧＰａの範囲であることが好ましい。
封止体３の厚み（膜厚）（キャリア１に接する面からの高さ）は５０～４００μｍであることが好ましい。厚みが５０μｍを下回ると樹脂の流動性不足によって、封止したサンプル上部がうねる傾向があり、４００μｍを上回ると反りが大きくなる傾向がある。
封止後に封止体３や半導体素子２を研磨してこれらを薄くすることができる（図３）。これにより、本プロセスによって得られる半導体パッケージを薄くすることができる。また半導体素子封止パッケージ１００が薄くなるとこれを積層することによって高性能化することもできる。
次いで、キャリア１を剥離して半導体素子封止パッケージ１００を得る（図４）。剥離方法としては特に限定されないがピール剥離、スライド剥離、加熱剥離、レーザー剥離等が挙げられる。また、剥離した後に溶剤やプラズマ等で洗浄することもできる。
次いで、複数の半導体素子２を跨るように半導体素子４（第２の半導体素子）をアンダーフィル５を介して半導体素子封止パッケージ１００に搭載し、半導体パッケージ１０１を作製する（図５）。このとき、半導体素子４の接続用電極部６と、半導体素子２の電極７が電気的に接続される。接続用電極部６及び電極７は、それぞれ、例えば、めっきにより形成された金バンプや銅バンプ、銅の上にはんだが形成されたバンプ、研磨処理によって露出された銅、金ワイヤーを用いて形成される金スタッドバンプ、必要に応じて超音波を併用した熱圧着により電極パッドに固定された金属ボール等が挙げられる。また、接続用電極部６及び電極７は、複数の金属層を含む積層体であってもよい。
接続用電極部６は、単一の金属から構成されている必要はなく、複数の金属を含んでもよい。具体的には、金、銀、銅、ニッケル、インジウム、パラジウム、スズ、ビスマス等を複数含んでもよい。
搭載方式は特に限定しないが、半導体素子４を搭載した後にアンダーフィルをキャピラリーで注入する方式、半導体素子４を搭載した後に固形アンダーフィルをモールドする方式、液状のアンダーフィルを塗布した後に搭載する方式、フィルム状アンダーフィルを塗布した後に搭載する方式が挙げられる。アンダーフィル５は半導体素子４、半導体素子封止パッケージ１００のいずれに塗布しても構わない。
製造コストと歩留まり、高密度化されたバンプでの接続に対応できる観点から、接続用電極部６の付いた半導体ウェハ４’（図８）に、フィルム状アンダーフィル５をラミネートし（図９）、その後個片化した半導体素子４（図１０）を圧着することが好適である。
フィルム状アンダーフィルは感光性を有していてもよい。感光性であれば、露光と現像によって接続用電極部６又は電極７上の不要なアンダーフィルを除去できるためアンダーフィルの噛み込みがない良好な接続体を得ることができる。
圧着方法としては、例えば、個片化した半導体素子４と個片化した半導体素子封止パッケージ１００を接続させる方式、個片化した半導体素子４と、パネル又はウェハ状態の半導体素子封止パッケージ１００を接続させる方式が挙げられ、製造コストと取り扱い性に観点から、後者の方が好ましい。圧着は通常８０～３５０℃で３～３０秒の条件で実施される。圧着温度が２２０℃よりも低い場合は、リフロー工程によって良好な金属接続状態にすることができる。
より効率的に半導体パッケージを製造するためには、個片化した半導体素子４と、パネル又はウェハ状態の半導体素子封止パッケージ１００を１５０℃以下で仮圧着した後、リフロー工程によって金属接続させることが最も好ましい。
より効率的に半導体パッケージを製造するためには、個片化した半導体素子４と、パネル又はウェハ状態の半導体素子封止パッケージ１００を１５０℃以下で仮圧着した後、リフロー工程によって金属接続させることが最も好ましい。
複数の半導体素子２が封止された半導体素子封止パッケージ１００をあらかじめ作製することで、半導体素子２を個々に搭載する方法と比較して、半導体素子４搭載時の位置ずれやたわみ等の変形を防ぐことができる。また、半導体素子４搭載後も容易に取り扱うことができる。
半導体素子４は既存のシリコンプロセス技術で得られるため、インターコネクトピッチと幅が、有機基板内に作成される場合と比較して高密度である。そのため、本構造にすることで優れた素子同士のインターコネクト密度を得ることができる。
半導体素子４としては、例えばシステムオンパッケージ、シリコンフォトニクスチップやＭＥＭＳ、センサーチップを用いることができる。
半導体パッケージ１０１は、図６に示すように、金属接続部材９を有していてもよい。
具体的には、半導体素子２の電極（図示せず）に、はんだボール等の電気接続のための金属接続部材９を搭載し（図６）、個片化する（図示せず）。金属接続部材９の搭載は市販のＮ２リフロー装置等を用いて容易に行うことができる。
具体的には、半導体素子２の電極（図示せず）に、はんだボール等の電気接続のための金属接続部材９を搭載し（図６）、個片化する（図示せず）。金属接続部材９の搭載は市販のＮ２リフロー装置等を用いて容易に行うことができる。
上記の方法によって得られる半導体パッケージ１０１の上面図を図１２に示す。本実施形態では、チップ同士の伝送に半導体素子を使用するため高速通信が可能となる。
さらに、半導体パッケージ１０１に、アンダーフィル１０を介して、基板８を取り付ける（図７）。
以上、本発明の一実施形態に係る半導体装置の製造方法について説明したが、本発明は上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。
１…キャリア、２…半導体素子（第１の半導体素子）、３…絶縁材料又は封止体、４…半導体素子（第２の半導体素子）、５…アンダーフィル、６…接続用電極部、７…電極、８…基板、９…金属接続部材、１０…アンダーフィル、１１…半導体素子積層体、１００…半導体素子封止パッケージ、１０１…半導体パッケージ（半導体装置）
Claims (7)
- （Ｉ）キャリア上に複数の第１の半導体素子を搭載する工程と、
（II）前記第１の半導体素子を絶縁材料で一括封止して、封止体を形成する工程と、
（III）前記キャリアを剥離して、前記第１の半導体素子の電極を露出させる工程と、
（IV）前記複数の第１の半導体素子の２以上の第１の半導体素子を跨るように、第２の半導体素子をフリップチップ接続により搭載する工程と、
を備え、
前記第２の半導体素子が、アンダーフィル付チップであり、前記第２の半導体素子のアンダーフィルが前記第１の半導体素子と接する半導体装置の製造方法。 - 前記絶縁材料が、フィルム状の材料又はシート状の材料である請求項１記載の半導体装置の製造方法。
- さらに、（V）前記第１の半導体素子の、前記第２の半導体素子に対向する側の面に、金属接続部材を形成する工程と、
を備え、
前記（IV）工程の後、前記（V）工程を行う請求項１又は２に記載の半導体装置の製造方法。 - 前記アンダーフィルが、フィルム状の材料又はシート状の材料である請求項１～３のいずれか一項に記載の半導体装置の製造方法。
- 前記アンダーフィルが、感光性材料である請求項１～４のいずれか一項に記載の半導体装置の製造方法。
- 前記（II）工程後であって前記（III）工程前に、（II-1）前記封止体を薄化する工程を備える請求項１～５のいずれか一項に記載の半導体装置の製造方法。
- 請求項１～６のいずれか一項に記載の製造方法を用いて製造された半導体装置。
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2020
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