CN102623441A - 半导体装置及其制造方法 - Google Patents

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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

公开了一种半导体装置和制造它们的方法。所述半导体装置可包括第一芯片、第一芯片上方的第二芯片、导电凸块、均匀一体底部填充材料和模制材料。导电凸块可在第一芯片的上表面和第二芯片的下表面之间延伸。均匀一体底部填充材料可置于第一芯片和第二芯片之间，包封导电凸块，并沿第二芯片的侧壁延伸。均匀一体底部填充材料的上表面可在与第二芯片的上表面平行的方向上延伸并与第二芯片的上表面相邻地设置。模制材料可位于第一芯片的上表面上方的均匀一体底部填充材料的外侧表面上，其中，模制材料通过均匀一体底部填充材料与第二芯片的侧壁分开，从而模制材料不接触第二芯片的侧壁。

Description

半导体装置及其制造方法
本申请要求于2011年1月28日在韩国知识产权局提交的第10-2011-0008990号韩国专利申请的优先权，该申请的公开通过引用完全包含于此。
技术领域
公开的实施例涉及半导体装置和制造该半导体装置的方法。
背景技术
电子工业中的当前趋势为以较低的成本来制造较轻、较小、较快、多功能和高性能的产品。为了实现这些目标，使用了多芯片堆叠封装技术或系统级封装技术。通常，多芯片堆叠封装技术或系统级封装技术利用了通孔。
多芯片堆叠封装件或系统级封装件在单个半导体封装件中组合了多个单位半导体元件的功能。与传统的单个芯片封装件相比，多芯片堆叠封装件或系统级封装件会较厚。然而，在二维平面中，多芯片堆叠封装件或系统级封装件在尺寸方面与传统的单个芯片封装件几乎相近。因此，多芯片堆叠封装件或系统级封装件主要用在要求小尺寸或便携性的高性能产品中，诸如用在移动电话、笔记本电脑、存储器卡和便携式摄像机中。
发明内容
公开的实施例的多个方面提供了一种可有效散热并可防止其可靠性由于热膨胀而降低的半导体装置。
公开的实施例的多个方面还提供了一种制造所述半导体装置的方法。
根据本发明的一方面，提供了一种半导体装置，所述半导体装置包括：第一芯片；第二芯片，位于所述第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸，所述均匀一体底部填充材料的上表面沿与所述第二芯片的上表面平行的方向延伸并与所述第二芯片的所述上表面相邻地设置；模制材料，在位于所述第一芯片的所述上表面上方的所述均匀一体底部填充材料的外侧表面上，其中，所述模制材料通过所述均匀一体底部填充材料与所述第二芯片的侧壁分开，从而所述模制材料不接触所述第二芯片的侧壁。
根据本发明的另一方面，提供了一种半导体装置，所述半导体装置包括：第一芯片和第二芯片，所述第二芯片在第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面，其中，所述第一芯片的厚度大于等于50μm，所述第二芯片的厚度小于等于50μm。
根据本发明的另一方面，提供了一种半导装置，所述半导体装置包括：第一芯片和第二芯片，所述第二芯片在第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面，其中，从所述第一芯片的下表面至所述第二芯片的上表面的厚度小于等于120μm。
根据本发明的另一方面，提供了一种制造半导体装置的方法，所述方法包括：提供基底；将芯片堆叠件安装到基底上，所述芯片堆叠件包括：第一芯片和第二芯片，所述第二芯片在第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面，其中，所述芯片堆叠件的热膨胀系数小于6ppm/K。
根据本发明的另一方面，提供了一种制造半导体装置的方法，所述方法包括：提供基底；将芯片堆叠件安装到基底上，所述芯片堆叠件包括：第一芯片和第二芯片，所述第二芯片在第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面；模制材料，在位于所述第一芯片的上表面上方的所述均匀一体底部填充材料的外侧表面上，其中，所述模制材料的体积与所述均匀一体底部填充材料的体积的比率小于等于2。
根据本发明的另一方面，提供了一种一种制造半导体装置的方法，所述方法包括：以面向下的构造将多个第一半导体芯片安装到位于基底的不同位置处的所述基底的上表面上，包括将所述多个第一半导体芯片的芯片焊盘连接到形成在所述基底中的第一导电通孔；在所述多个第一半导体芯片的周围形成模制材料；蚀刻所述多个第一半导体芯片的背面而所述多个第一半导体芯片保持安装到基底；在蚀刻所述多个第一半导体芯片的背面之后将所述基底单个化，以形成第一半导体芯片和基底部件的多个第一组合。
根据本发明的另一方面，提供了一种一种半导体装置，所述半导体装置包括：第一芯片和第二芯片，所述第二芯片在第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁从所述第一芯片的上表面延伸至所述第二芯片的上表面，其中，相对于所述第一芯片、所述第二芯片和所述均匀一体底部填充材料的组合的垂直剖视轮廓：所述均匀一体底部填充材料沿所述第一芯片的上表面延伸第一距离，所述第一距离为从位于所述第二芯片的第一侧壁正下方的第一位置到所述第一芯片的不位于第二芯片下方的上表面处的均匀一体底部填充材料的边缘处的第二位置的距离；所述均匀一体底部填充材料包括远离所述第一侧壁延伸第二距离的上表面，所述第二距离与所述第一距离的比率小于等于0.5。
根据本发明的另一方面，提供了一种一种制造半导体装置的方法，所述方法包括：将至少一个第一半导体芯片安装在晶片的第一裸片区域上，所述第一裸片区域包括第一集成电路；将至少一个第二半导体芯片安装在所述晶片的第二裸片区域上，所述第二裸片区域包括第二集成电路；在所述至少一个第一半导体芯片和所述至少一个第二半导体芯片之间并在所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的侧面上形成底部填充材料；围绕所述底部填充材料形成模制材料；蚀刻所述模制材料和所述底部填充材料以暴露所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的背面。
根据本发明的又一方面，提供了一种一种半导体装置，所述半导体装置包括：第一芯片；第二芯片，位于所述第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸，所述均匀一体底部填充材料的最上面的表面位于距第一平面5μm的范围内，其中，第一平面为所述第二芯片的上表面所处的平面；模制材料，位于所述第一芯片的上表面上方的所述均匀一体底部填充材料的外侧表面上，所述模制材料通过所述均匀一体底部填充材料与所述第二芯片的侧壁分开。
然而，公开的实施例的多个方面不限于在此阐述的实施例。通过参照下面给出的详细描述，本公开的以上和其它方面对公开的实施例所属领域的普通技术人员来说将会变得更清楚。
附图说明
通过参照附图来详细描述在此公开的示例性实施例，这里公开的以上和其它方面和特征将会变得更清楚，在附图中：
图1是根据示例性实施例的半导体装置的平面图；
图2是根据示例性实施例的沿图1中的线I-I’截取的剖视图；
图3是根据示例性实施例的图2中示出的部分A的放大图；
图4是示出了根据示例性实施例的图3中的变型实施例的示图；
图5a、图5b、图6a和图6b是示出了根据特定示例性实施例的图2中示出的部分B的变型实施例的放大图；
图7是示出了根据示例性实施例的半导体芯片安装在印刷电路板(PCB)上的情况的示图；
图8是根据另一示例性实施例的半导体装置的剖视图；
图9是根据另一示例性实施例的半导体装置的剖视图；
图10是根据另一示例性实施例的半导体装置的剖视图；
图11是根据另一示例性实施例的半导体装置的剖视图；
图12是根据另一示例性实施例的半导体装置的剖视图；
图13和图14是根据另一示例性实施例的半导体装置的剖视图；
图15是根据另一示例性实施例的半导体装置的剖视图；
图16是根据另一示例性实施例的半导体装置的剖视图；
图17是根据另一示例性实施例的半导体装置的剖视图；
图18是根据另一示例性实施例的半导体装置的剖视图；
图19是根据另一示例性实施例的半导体装置的剖视图；
图20和图21是示出了根据示例性实施例的制造半导体装置的方法的剖视图；图22至图27是示出了根据另一示例性实施例的制造半导体装置的方法的剖视图；
图28至图30是示出了根据另一示例性实施例的制造半导体装置的方法的剖视图；
图31至图33是示出了根据另一示例性实施例的制造半导体装置的方法的剖视图；
图34是根据另一示例性实施例的半导体装置的剖视图；
图35是根据另一示例性实施例的半导体装置的剖视图；
图36是使用根据示例性实施例的半导体装置的存储器卡的示意图；
图37是使用根据示例性实施例的半导体装置的电子系统的框图；
图38是示出了图37中的电子系统用在移动电话中的示例性情况的示图。
具体实施方式
通过参照下面对示例性实施例和附图进行的详细描述，公开的实施例及完成所述实施例的方法的优点和特征会被更容易地理解。然而，本发明可以以很多不同的形式实施，并不应该被解释为限于在此阐述的实施例。在附图中，为了清晰起见，可夸大元件的尺寸和相对尺寸。
在整个说明书中，相同的标号表示相同的元件。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”、“包括”和/或“由...制成”时，说明存在所述组件、步骤、操作和/或元件，但不排除存在或附加一个或多个其它组件、步骤、操作、元件和/或它们的组。
将理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件，但是这些元件不受这些术语的限制。除非明确指出，否则这些术语仅用来将一个元件与另一元件区分开来。因此，在不脱离公开的实施例的教导的情况下，下面讨论的第一元件可被命名为第二元件。
将理解的是，当元件或层被称作“在”另一元件或另一层“上”、“连接到”或“结合到”另一元件或另一层时，该元件或层可以直接在所述另一元件或另一层上、直接连接到或直接结合到所述另一元件或另一层，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或另一层“上”、“直接连接到”或“直接结合到”另一元件或另一层时，不存在中间元件或中间层。
在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...之上”、“上面的”等，用来轻松地描述如图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为在其它元件或特征“下方”或“下面”的元件随后将被定位为在其它元件或特征“上面”。因此，术语“在...下方”可包括“在...上方”和“在...下方”这两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并相应地解释这里使用的空间相对描述符。
当谈及方位、位置、形状、尺寸、量或其它测量时在这里使用的诸如“相同的”、“平面的”或“共面的”的术语并不是必须地意味着准确的同样的方位、位置、形状、尺寸、量或其它测量，而是意图包含在例如由制造工艺会导致的可接受的变化内的近似相同的方位、位置、形状、尺寸、量或其它测量。
在此参照作为本发明的理想实施例的示意性图示的平面图和剖视图来描述实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状变化。因此，实施例不应该被理解为限于在此示出的区域的具体形状，而应该包括例如由制造导致的形状偏差。因此，在图中示出的区域实际上是示意性的，它们的形状并不意图限制本发明的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思相同的意思，而不是理想地或者过于正式地解释它们的意思。
在下文中，将参照图1至图7来描述根据示例性实施例的半导体装置。图1是根据示例性实施例的半导体装置300的平面图。图2是根据示例性实施例的沿图1中的线I-I’截取的剖视图。图3是根据示例性实施例的图2中示出的部分A的放大图。图4是示出图3的变型实施例的示图。图5a、图5b、图6a和图6b是示出图2中示出的部分B的变型实施例。图7是示出根据示例性实施例的半导体芯片安装在印刷电路板(PCB)上的情况的示图。
参照图1至图3，半导体装置300可包括：第一芯片10；第二芯片20，堆叠在第一芯片10上；底部填充部分28，覆盖第一芯片10和第二芯片20之间的空间并覆盖第二芯片20的侧壁30；模制部分29，通过底部填充部分28与第二芯片20分开。可选地，第二芯片20可直接安装在第一芯片10上。
在下面描述的特定示例性实施例中，将芯片10和20描述为包括集成电路(IC)的半导体基底。然而，这里提及的术语“芯片”不是必须指半导体芯片，并且不是必须需要IC。无论芯片是否由半导体材料制成或是否包括IC，芯片可为从晶片切割的材料，并且可用作诸如半导体装置300的半导体装置中的层。在特定实施例中，例如，诸如第一芯片10的芯片可由半导体材料形成。然而，在其它实施例中，诸如第一芯片10的芯片可由玻璃材料或其它非导电材料形成。
在下面的描述中，芯片10和20被称作从晶片切割的半导体芯片。然而，如前面所讨论的，这些芯片中的一个或多个可由其它材料形成，并且可包括或可不包括IC。在一个实施例中，第一芯片10为包括第一半导体基底11和多个通孔12的半导体芯片10，其中，通孔12穿透第一半导体基底11。
第一半导体基底11可为硅基底、绝缘体上硅(SOI)基底或硅锗基底，但不限于这些基底。第一半导体基底11可具有第一表面11a和与第一表面11a不同的第二表面11b。第一表面11a可被称作上表面，第二表面11b可被称作下表面。在一个实施例中，第一表面11a可为放置集成电路111的有源表面，第二表面11b可为与第一表面11a相对的背面。集成电路可不形成在第二表面11b上。当需要时，再分布层(RDL)可形成在第二表面11b上。
在特定的实施例中，集成电路111可包括存储器电路或逻辑电路。例如，集成电路111可包括一个或多个晶体管、互连件或者晶体管和互连件的组合。例如，集成电路111可包括随机存取存储器(RAM)、非易失性存储器、存储器控制电路、应用程序处理器电路、电源电路、调制解调器或射频(RF)电路、中央处理单元(CPU)和包括布线图案的插件(interposer)中的至少一种。
集成电路111可通过诸如内布线图案112的导电材料图案连接到每个芯片焊盘15和每个通孔12。例如，内布线图案112可包括接触孔113和布线图案114。在一个实施例中，通孔12可通过各个导电焊盘25连接到各个导电元件。然而，本发明不限于此。例如，在另一实施例中，第一芯片10包括形成有集成电路111的第一半导体基底11和多个通孔12的半导体芯片10，其中，多个通孔12中的一些通孔电连接到第一芯片10的集成电路111，多个通孔12中的另一些通孔电连接到第二芯片20并且与第一芯片10的集成电路111隔离。
在一个实施例中，集成电路111和内布线图案112可被内层绝缘膜17覆盖。内层绝缘膜17可包括一层，或包含绝缘材料的多个绝缘膜层。暴露芯片焊盘15的钝化膜18可设置在内层绝缘膜17上。
每个通孔12可包括通孔绝缘膜13和通孔电极14。通孔绝缘膜13设置在穿透并穿过第一半导体基底11的通孔116的壁上，通孔电极14设置在通孔绝缘膜13上并填充通孔116。通孔绝缘膜13可包含例如氧化硅，通孔电极114可包含例如铜。然而，本公开不限于此。尽管在图中未示出，但是阻挡层可置于通孔绝缘膜13和通孔电极14之间。阻挡层可防止包含在通孔电极14中的导电材料扩散到第一半导体基底11。当通过镀覆形成通孔电极14时，种子层(未示出)可置于阻挡层和通孔电极14之间。
暴露通孔12的背侧绝缘膜19可设置在第一半导体基底11的第二表面11b上。背侧绝缘膜19可防止第一半导体基底11被形成通孔12的工艺中的导电材料污染。在一个实施例中，背侧绝缘膜19可包括多层绝缘膜。例如，背侧绝缘膜19可包括氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一种。
参照图4，在一个实施例中，再分布线，即，电连接到通孔电极14的RDL115可形成在第二表面11b上。如果形成RDL 115，则第二半导体芯片20的第二导电元件26中的每个可位于RDL 115上。
第一导电元件16可分别形成在芯片焊盘15上。在一个实施例中，第一导电元件16可从由导电凸块、导电分隔件、焊球、引脚栅格阵列(PGA)和它们的组合组成的组中选择。
底部填充部分28可保护第二导电元件26或第二半导体芯片20免受外部潮气的影响，并将第二半导体芯片20固定到第一半导体芯片10。在一个实施例中，底部填充部分28覆盖第一半导体芯片10和第二半导体芯片20之间的空间及第二半导体芯片20的侧壁30。底部填充部分28可覆盖第二半导体芯片20的整个侧壁30。底部填充部分28可由形成为单个连续结构的均匀一体底部填充材料构成，例如，由环氧树脂或硅石与树脂的组合构成。在一个实施例中，底部填充材料可包括环氧树脂和金属氧化物(例如，Al2O3)。在一个实施例中，底部填充材料可包括硅石与树脂的组合及Al2O3。在一个实施例中，均匀一体底部填充材料可置于第一芯片10和第二芯片20之间，包封导电元件26并沿第二芯片的侧壁延伸。在一个实施例中，底部填充材料可沿第二芯片的整个侧壁延伸。底部填充材料可具有第一上表面28a，并且可包括第二上表面28b，其中，第一上表面28a沿与第二芯片的上表面21a平行的方向延伸并与第二芯片的上表面相邻地位于第二芯片20的第一侧，第二上表面28b沿与第二芯片20的上表面21a平行的方向延伸并与第二芯片20的上表面相邻地位于第二芯片20的与第一侧相对的第二侧。在一个实施例中，第一上表面28a的面积大于第二上表面28a的面积，如下面进一步所描述的。在一个实施例中，底部填充部分28形成在第二半导体芯片20的侧壁30和模制部分29之间，并且模制部分29通过底部填充部分28与第二半导体芯片29分开。
例如，模制材料可包括在第一芯片的上表面11b上方的均匀一体底部填充材料的外部侧表面上，并可通过底部填充材料与第二芯片的侧壁分开，从而模制材料不接触第二芯片的侧壁。此外，尽管未示出，但是模制材料能够延伸到第二芯片的上表面上方，从而模制材料接触第二芯片的上表面的至少一部分，例如，接触第二芯片的上表面的中心部分。这种模制材料部分可为薄的，例如，5μm或更薄。在一个实施例中，沿底部填充部分28的外部侧表面包括模制部分29，而底部填充部分28在第一芯片10的顶表面11b处水平延伸直至第一芯片10的边缘，从而底部填充部分28接触第一芯片10的顶表面11b。底部填充材料和模制材料的量根据特定的实施例而变化。例如，使用的模制材料的体积与使用的底部填充材料的体积的比率可为特定的量(例如，小于等于2、小于等于1等)。然而，在可选的实施例中，对半导体装置300不使用模制材料。
具体地讲，在一个实施例中，第二半导体芯片20的第二半导体基底21接触底部填充部分28，而不接触模制部分29。在一个示例性实施例中，第二半导体基底21、底部填充部分28和模制部分29以热膨胀系数(CTE)按照第二半导体基底21、底部填充部分28和模制部分29的顺序增大的方式设置。此外，在一个实施例中，底部填充部分28和模制部分29的模量小于第二半导体基底21的模量。
例如，当第二半导体基底21为硅基底时，硅基底可具有大约3.2ppm/K的CTE和30GPa或更大的模量。在这种情况下，可使用CTE为大约10ppm/K至20ppm/K且模量为5GPa至10GPa的环氧树脂来形成底部填充部分28，可使用CTE为大约30ppm/K至100ppm/K且模量为20GPa的环氧成型化合物(EMC)来形成模制部分29。因此，在特定的实施例中，与第二半导体基底21的CTE和模制部分29的CTE之间的可以与0.03至0.11一样低的CTE比率成对比，第二半导体基底21的CTE和底部填充部分的CTE之间的CTE比率可以在0.16和0.32之间。此外，作为上述各种元件的CTE的结果，半导体装置300的总CTE可小于特定的近似量(例如，6ppm/K、4ppm/K等)。
在一个实施例中，底部填充部分28和模制部分29可由硅混合材料制成。在这种情况下，形成底部填充部分28的硅混合材料的CTE可小于形成模制部分29的硅混合材料的CTE。
现在将参照图2至图7来描述第二半导体芯片20堆叠在第一半导体基底11上的情况及第二半导体芯片20堆叠在PCB 400上的情况。
首先，将描述第二半导体芯片20堆叠在PCB 400上的情况。在一个实施例中，PCB 400可具有大约10至20ppm/K的CTE和几GPa的模量。底部填充部分401可具有大约10至20ppm/K的CTE和5至10GPa的模量。
可由应力的程度来判断半导体装置的扭曲，并且可通过CTE的差、模量和厚度的变量相乘来计算应力。当PCB 400被设置在第二半导体芯片20下面时，PCB 400的CTE与底部填充部分401的CTE之间的差小，并且底部填充部分401的模量小于第二半导体基底21的模量。因此，模制部分402的CTE和模量不会对半导体装置的扭曲产生影响或者对半导体装置的扭曲仅会产生微小的影响。
另一方面，在如图2所示的第二半导体芯片20堆叠在包括第一半导体基底11的第一半导体芯片10上的情况下，第一半导体基底11具有大约3.2ppm/K的CTE，其与底部填充部分28的大约10至20ppm/K的值明显不同。此外，第一半导体基底11具有30GPa或更大的相对高的模量。因此，半导体装置300有可能被扭曲。为了防止半导体装置300的扭曲，在一个示例性实施例中，形成在第一半导体基底11上的第二半导体基底21、底部填充部分28和模制部分29以CTE按第二半导体基底21、底部填充部分28和模制部分29的顺序增大的方式设置。即，第二半导体基底21具有一定的CTE，底部填充部分28具有甚至更高的CTE，模制部分29具有与底部填充部分28相比甚至更高的CTE。这样，在一个实施例中，与模制部分29的CTE相比，芯片堆叠件的CTE可相对小，例如，大约6ppm/K。此外，可以以底部填充部分28和模制部分29的模量小于第二半导体基底21的模量的方式来选择底部填充部分28和模制部分29的材料。因此，可防止或减少半导体装置300的扭曲。
如果第二半导体芯片20堆叠在具有通孔12的第一半导体芯片10上，则第二半导体芯片20可通过导电元件26连接到第一半导体芯片10，并且可在第一半导体芯片10和第二半导体芯片20之间的连接表面处产生热。结果，产生的热会导致第二半导体基底21、底部填充部分28和模制部分29膨胀。当CTE明显不同的材料相互接触时，会在它们之间的界面处发生脱落(exfoliation)。
因此，在一个实施例中，CTE大于第二半导体基底21的CTE且小于模制部分29的CTE的底部填充部分28设置在第二半导体基底21和模制部分29之间，以与第二半导体芯片20的下表面和侧壁30接触。结果，底部填充部分28可降低由于模制部分29的CTE和第二半导体芯片20的CTE之间的差而在模制部分29和第二半导体芯片20之间的界面处产生脱落的风险。此外，由于底部填充部分28接触模制部分29，所以可确保键合面积。
在图2的实施例中，第二半导体基底21的上表面21a从底部填充部分28和模制部分29暴露。因此，第二半导体基底21的上表面21a、底部填充部分28的上表面28a、28b及模制部分29的上表面29a可为共面的。即，第二半导体基底21的上表面21a、底部填充部分28的上表面28a、28b及模制部分29的上表面29a可形成为在它们之间没有台阶或在高度上没有任何显著变化的单个表面，因此可为共面的。不同的部分可制成共面的，例如，作为使多个部分的顶表面一起平坦化的磨削(grinding)工艺的结果。
例如，如图2所示，第二半导体基底21的上表面21a、底部填充部分28的上表面28a、28b及模制部分29的上表面29a可为基本平坦的并具有相同的高度。可选地，参照图5a和图5b，底部填充部分28的上表面28a(和/或28b，未示出)可为弯曲的。底部填充部分28的上表面28a和/或28b可为如图5a所示的凹进曲面，或者可为如图5b所示的凸出曲面。在图5a和图5b的示例性实施例中，可利用对底部填充部分28进行研磨(lapping)的工艺。结果，研磨的底部填充部分28的上表面28a和/或28b可为弯曲的。在一个实施例中，曲率可以是这样的，即，对于模制材料的整个上表面和均匀一体底部填充材料的整个上表面中的每个表面，每个表面的任意部分在距离第一平面小垂直距离的范围内，例如5μm，其中，第一平面可为第二芯片的上表面所处的平面。
参照图6a和图6b，可在底部填充部分28的上表面28a(和/或28b，未示出)和模制部分29的上表面29a之间形成台阶a。例如，当由不同材料形成的底部填充部分28和模制部分29被同时研磨(lapping)时，由于底部填充部分28的蚀刻速率和模制部分29的蚀刻速率之间的差异，导致会在底部填充部分28的上表面28a和模制部分29的上表面29a之间形成台阶a。此外，底部填充部分28的上表面28a和模制部分29的上表面29a可弯曲。上表面28b可具有与上表面28a相似的台阶和/或曲线。
在一个实施例中，底部填充部分28的上表面28a沿水平方向X距离第二半导体芯片20的一个侧壁30的长度(例如，d3)可短于底部填充部分28的位于第一半导体芯片10的上表面11b处的下表面沿水平方向X距离第二半导体芯片20的一个侧壁30的长度(例如，d2)。距离d3和d2(或相对于上表面28b的d1和d4)可具有特定的相互最大比例，例如，最大的d3∶d2可为0.3。换言之，相对于半导体装置300的垂直剖面轮廓，均匀一体底部填充材料可沿第一芯片10的上表面11b延伸第一距离d2(或d4)，其中，第一距离d2为从位于第二芯片20的第一侧壁30正下方的第一位置到第一芯片10的未位于第二芯片20下方的上表面11b处的底部填充材料的边缘处的第二位置(例如，底部填充部分28与模制部分29相遇处)的距离。均匀一体底部填充材料可包括从第一(或第二)侧壁30延伸第二距离d3(或d1)的上表面28a(或28b)。在一个实施例中，第二距离d3与第一距离d2的比率可为0.5或更低(优选地为0.3或更低，更优选地为0.1或更低)，和/或第二距离d1与第一距离d4的比率可为0.3或更低，以在仍保持足够的模制材料的同时将扭曲最小化，从而提高整体封装件的强度。
在一个实施例中，底部填充部分28的上表面28b沿水平方向X距离第二半导体芯片20的一个侧壁30的长度d1可为至少5μm。即，底部填充部分28的上表面28b沿水平方向X从第二半导体芯片20的一个侧壁30到底部填充部分与模制部分29相遇之处的最小长度d1可为5μm(尽管长度d1可为100μm或更大那么长)。结果，当底部填充部分28的上表面28b沿水平方向X距离第二半导体芯片20的一个侧壁30的厚度d1为5μm或更大时，可将半导体装置300的扭曲最小化，并将第二半导体基底21、底部填充部分28和模制部分29之间的界面处的脱落的风险最小化。如果可包含在底部填充部分28的材料中以确保树脂强度的树脂填充剂的尺寸为几μm，并且如果底部填充材料的厚度小于5μm，则会在所述材料中难以包含树脂填充剂。
在一个实施例中，可通过在第二半导体芯片20的一侧上放置含有液体底部填充材料的分配器(dispenser)，并从分配器将液体底部填充材料注入到第二半导体芯片20和第一半导体芯片10之间的空间中，来形成底部填充部分28。在一个实施例中，在第二半导体芯片20的放置有分配器的一侧上形成底部填充部分28的区域中，底部填充部分28的上表面28a沿水平方向X距离第二半导体芯片20的一个侧壁30的长度d3可大于所述上表面在底部填充部分28的其它区域中的长度。即，底部填充部分28的上表面28b沿水平方向X距离第二半导体芯片20的一个侧壁30的长度d1可与底部填充部分28的上表面28a沿水平方向X距离第二半导体芯片20的另一侧壁30的长度d3不同。
底部填充部分28的侧壁可从第二半导体基底21的上表面21a向其下表面逐渐增大。即，底部填充部分28的侧壁的沿水平方向X距离第二半导体基底21的侧壁30的厚度可从第二半导体基底21的上表面21a向其下表面增大。
例如，底部填充部分28在第一半导体芯片10和底部填充部分28之间的接触表面处沿水平方向X距离第二半导体芯片20的侧壁30的厚度d2和d4可为500μm至700μm。在底部填充部分28的可厚于与第二半导体芯片20的侧壁相邻的区域的其它区域中，例如，底部填充部分28在第一半导体芯片10和底部填充部分28之间的接触表面处沿水平方向X距离第二半导体芯片20的一个侧壁30的厚度d2可小于等于700μm。在一个实施例中，底部填充部分28的厚度d2可大于底部填充部分28的厚度d4，其中，厚度d2为底部填充部分28在底部填充部分28的区域中的第一半导体芯片10和底部填充部分28之间的接触表面处沿水平方向X距离第二半导体芯片20的一个侧壁30的距离，厚度d4为底部填充部分28在底部填充部分28的另一区域中的第一半导体芯片10和底部填充部分28之间的接触表面处的沿水平方向X距离第二半导体芯片20的另一侧壁30的距离。
当底部填充部分28在第一半导体芯片10和底部填充部分28之间的接触表面处沿水平方向X距离第二半导体芯片20的一个侧壁30的厚度d2小于等于700μm时，可确保模制部分29和第一半导体芯片10之间的最大键合面积。如果底部填充部分28的厚度d2超过700μm，则施加到第一半导体芯片10的机械应力急剧增大，导致第一半导体芯片10扭曲，从而会导致芯片裂纹和上下芯片之间的接合缺陷。为此，底部填充部分28的厚度d2可保持小于等于700μm。
在一个实施例中，第二半导体芯片20包括通孔(未示出)。然而，在可选的实施例中，第二半导体芯片20可不具有通孔。
在下文中，将参照图8来描述根据另一示例性实施例的半导体装置。图8是根据一个示例性实施例的半导体装置301的剖视图。用相同的标号表示与图1至图6中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图8，半导体装置301还可包括热界面材料(TIM)33和散热器35，TIM 33具有粘附特性并与第二半导体基底21的上表面21a接触，散热器35与TIM 33接触。散热器35可包含导热率高的材料。例如，散热器可包括金属板。TIM 33和散热器35可延伸到底部填充部分28的上表面28a和模制部分29的上表面29a上。例如，TIM 33可为在环氧树脂中含有金属(诸如Ag)的颗粒或金属氧化物(诸如Al2O3)的可固化粘附材料或者可为含有金刚石、AlN、Al2O3、ZnO或Ag的颗粒的导热润滑膏(thermal grease paste)。
由于第二半导体基底21的上表面21a和散热器35与TIM 33接触，所以可提高散热效果。
在下文中，将参照图9来描述根据另一示例性实施例的半导体装置。图9是根据另一示例性实施例的半导体装置302的剖视图。用相同的标号表示与图1至图8中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图9，在半导体装置302中，图2中示出的半导体装置300安装在封装基底100上。封装基底100可包括连接到第一芯片10和第二芯片20的电路图案105。第一芯片10和第二芯片20可通过电路图案105电连接到半导体装置302外部的装置。例如，封装基底100可为具有电路图案105的PCB或膜基底。封装基底100可包括键合焊盘101，其中，第一导电元件16可分别连接到键合焊盘101。
封装基底100还可包括用于将半导体装置302连接到外部装置的导电元件102。例如，半导体装置302可通过导电元件102安装在套板(set board，未示出)上。在另一示例中，封装基底100可为系统板。当第一芯片10和第二芯片20为晶片级封装件(WLP)时，它们可以安装在系统板上，而无需封装基底100。
填充剂103可置于封装基底100和第一芯片10之间。填充剂103可将第一芯片10固定到封装基底100。填充剂103可含有底部填充材料，诸如上述的均匀一体底部填充材料。
在半导体装置302中，散热器36可从第二基底21的上表面21a延伸到封装基底100的上表面，并且可与封装基底100的上表面接触。在一个实施例中，散热器36利用设置在散射器36和第二基底21的上表面21a之间的TIM 33连接到第二基底21的上表面21a，并与封装基底100的上表面接触，从而进一步提高散热效果。
在下文中，将参照图10来描述根据另一示例性实施例的半导体装置。图10是根据另一示例性实施例的半导体装置303的剖视图。用相同的标号表示与图1至图9中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图10，在半导体装置303中，形成在封装基底100和第一芯片10之间的填充剂104可围绕第一芯片10的侧壁及围绕第二芯片20的模制部分29的至少一部分。当从封装基底100的上表面到模制部分29的上表面29a的高度为h时，从封装基底100的上表面到填充剂104的上表面的高度可大于等于0.7h。如果填充剂104的高度小于0.7h，则填充剂104不会到达第二芯片20的侧面，因此可能不能充分地支撑第二芯片20。即使当填充剂104到达第二半导体芯片20的下部的一部分时，填充剂104的上部可能不足够厚，即，可仅具有几μm的厚度。因此，在一个实施例中，填充剂104可形成为高于第二芯片20的第二导电元件26，即，形成为高度大于等于0.7h，以更充分地支撑第二芯片20。
在下文中，将参照图11来描述根据另一示例性实施例的半导体装置。图11是根据另一示例性实施例的半导体装置304的剖视图。用相同的标号表示与图1至图10中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图11，图2中示出的半导体装置300安装在半导体装置304中的封装基底100上。半导体装置304还包括使图2中示出的半导体装置300成型的封装模制部分220。模制部分220可以接触并围绕模制部分29及图2中的半导体装置300的第一芯片10的侧壁，并且还可以接触并围绕填充剂103。
在下文中，将参照图12来描述根据另一示例性实施例的半导体装置。图12是根据另一示例性实施例的半导体装置305的剖视图。用相同的标号表示与图1至图11中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图12，半导体装置305包括堆叠的半导体封装件。半导体装置305包括下封装件121和堆叠在下封装件121上的上封装件122。可使用图9至图11中示出的半导体装置302至304中的任何一个半导体装置作为下封装件121。在图12中示出的示例中，图10中示出的半导体装置303被用作下封装件121。
在一个实施例中，上封装件122可包括上基底150以及安装在上基底150上的一个或多个半导体芯片151和152。例如，上基底150可为PCB或膜基底等。第一上半导体芯片151可通过粘合剂161安装在上基底150的表面上，第二上半导体芯片152可通过粘合剂162安装在第一上半导体芯片151上。
第一上半导体芯片151和第二上半导体芯片152可通过布线175和176电连接到上基底150的连接焊盘170。可选地，芯片151和152可通过通孔电连接。上包封材料180可形成在上基底150上，以覆盖第一上半导体芯片151、第二上半导体芯片152及布线175和176。在一个实施例中，半导体装置305还可包括用于将下封装件121与上封装件122结合在一起的接合构件210。接合构件210使下封装件121的封装基底100电连接并结构连接到上封装件122的上基底150。
在下文中，将参照图13和图14来描述根据另一示例性实施例的半导体装置。图13和图14是根据另一示例性实施例的半导体装置306的剖视图。用相同的标号表示与图1至图12中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图13，半导体装置306包括多个堆叠的芯片10、50和60。在图13中，堆叠了三个半导体芯片。然而，这仅是示例，可堆叠附加的半导体芯片，并且并不是所有的芯片都需要是半导体芯片。半导体装置306可包括：第一半导体芯片10；第二半导体芯片50，堆叠在第一半导体芯片10上；第三半导体芯片60，堆叠在第二半导体芯片50上；底部填充部分68，覆盖第一至第三半导体芯片10、50和60之间的空间并覆盖第二半导体芯片50和第三半导体芯片60的整个侧壁；模制部分69，覆盖底部填充部分68的侧壁。
在一个实施例中，第一半导体芯片10可与上面参照图2描述的第一半导体芯片10相同，并因此将省略对第一半导体芯片10的详细描述。像第一半导体芯片10一样，第二半导体芯片50可包括通孔52。另一方面，在一个实施例中，位于顶部的第三半导体芯片60可不包括通孔。在一个实施例中，第一半导体芯片10可为诸如移动CPU的逻辑芯片，第二半导体芯片50和第三半导体芯片60可为存储器芯片，诸如动态随机存取存储器(DRAM)、宽输入/输出(I/O)DRAM、闪速存储器或相变随机存取存储器(PRAM)。第二半导体芯片50和第三半导体芯片60可为相同的类型。然而，可使用其它芯片类型或布置。
底部填充部分68覆盖第一半导体芯片10、第二半导体芯片50和第三半导体芯片60之间的空间及第二半导体芯片50和第三半导体芯片60的侧壁。即，底部填充部分68延伸到位于顶部的第三半导体芯片60的侧壁，并且覆盖第三半导体芯片60的侧壁。底部填充部分68形成在第二半导体芯片50和第三半导体芯片60的侧壁与模制部分69之间。模制部分69通过底部填充部分68与第三半导体芯片60分开。在一个实施例中，第二半导体芯片50和第三半导体芯片60的侧壁接触底部填充部分68。具体地讲，在一个实施例中，第二半导体芯片50和第三半导体芯片60的半导体基底接触底部填充部分68，而不接触模制部分69。
作为顺序堆叠的第一至第三半导体芯片10、50和60中的最顶部芯片的第三半导体芯片60的半导体基底的上表面61a从底部填充部分68和模制部分69暴露。
在一个实施例中，底部填充部分68沿水平方向X距离第三半导体芯片60的侧壁的厚度d1可为至少5μm，底部填充部分68的在第一半导体芯片10和底部填充部分68之间的接触表面处沿水平方向X距离第二半导体芯片50的另一侧壁的厚度d2可小于等于700μm。
半导体装置306的底部填充部分68可包括第一子底部填充部分66和覆盖第一子底部填充部分66的第二子底部填充部分67。可在将第二半导体芯片50和第三半导体芯片60堆叠在承载基底上时形成第一子底部填充部分66，并可在将堆叠的第二半导体芯片50和第三半导体芯片60堆叠在第一半导体芯片10上时形成第二子底部填充部分67。即使第一子底部填充部分66和第二子底部填充部分67以单独的步骤形成时，第一子底部填充部分66和第二子底部填充部分67也可包括形成均匀一体底部填充材料的相同材料。然而，第一子底部填充部分66和第二子底部填充部分67可由不同的材料形成，在这种情况下，它们不形成单个的均匀一体底部填充材料。在一个实施例中，第一子底部填充部分66不形成在第二半导体芯片50的下表面和第一半导体芯片10的上表面之间。第一子底部填充部分66的沿水平方向X距离第三半导体芯片60的侧壁的厚度d5可等于第一子底部填充部分66的沿水平方向X距离第三半导体芯片60的另一侧壁的厚度d5。
参照图14，在一个实施例中，形成在第二半导体芯片50和第三半导体芯片60的侧壁上的第二子底部填充部分67的高度h2可与形成在第二半导体芯片50和第三半导体芯片60的另一侧壁上的第二子底部填充部分67的高度h3不同。
如上所述，第一子底部填充部分66和第二子底部填充部分67可为相同的材料或不同的材料。在一个实施例中，当第一子底部填充部分66和第二子底部填充部分67为不同的材料时，第一子底部填充部分66的CTE可小于第二子底部填充部分67的CTE。
半导体装置306还可包括TIM 33和散热器35，其中，TIM 33接触位于顶部的第三半导体芯片60的半导体基底的上表面61a，散热器35接触TIM33。TIM 33和散热器35可延伸到底部填充部分68的上表面68a和模制部分69的上表面69a上，并且TIM 33可接触底部填充部分68的上表面68a和模制部分69的上表面69a。在一个实施例中，如图14所示，在半导体装置306的一侧，TIM 33不接触第二子底部填充部分67的上表面。
在下文中，将参照图15来描述根据另一示例性实施例的半导体装置。图15是根据另一示例性实施例的半导体装置307的剖视图。用相同的标号表示与图1至图14中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图15，半导体装置307包括多个堆叠的芯片10、50、70、80和90。在图15中，堆叠了五个芯片，并且在一个实施例中，芯片为半导体芯片。然而，这仅是示例，可包括不同数量的包括半导体芯片或非半导体芯片在内的芯片。半导体装置307可包括：第一半导体芯片10；第二半导体芯片50，堆叠在第一半导体芯片10上；第三半导体芯片70，堆叠在第二半导体芯片50上；第四半导体芯片80，堆叠在第三半导体芯片70上；第五半导体芯片90，堆叠在第四半导体芯片80上。在一个实施例中，第一半导体芯片10为逻辑芯片(例如，包括控制器)，并且第二至第四半导体芯片50、70和80为存储器芯片。半导体装置307还可以包括底部填充部分78和模制部分79，其中，底部填充部分78覆盖第一至第五半导体芯片10、50、70、80和90之间的空间并覆盖第二至第五半导体芯片50、70、80和90的侧壁，模制部分79覆盖底部填充部分78的侧壁。在一个实施例中，底部填充部分78包括覆盖第二至第五半导体芯片50、70、80和90的整个侧壁的底部填充材料，模制部分79覆盖底部填充部分78的整个侧壁。
在一个实施例中，第一半导体芯片10可具有与上面参照图2描述的第一半导体芯片10的结构相同的结构，因此将省略对它的详细描述。像第一半导体芯片10一样，第二至第四半导体芯片50、70和80可分别包括通孔52、72和82。另一方面，在一个实施例中，位于顶部的第五半导体芯片90可不包括通孔。
底部填充部分78覆盖第一至第五半导体芯片10、50、70、80和90之间的空间及第二至第五半导体芯片50、70、80和90的侧壁。即，底部填充部分78延伸到位于顶部的第五半导体芯片90的侧壁，并覆盖第五半导体芯片90的侧壁。底部填充部分78形成在第二至第五半导体芯片50、70、80和90的侧壁与模制部分79之间。模制部分79通过底部填充部分78与位于顶部的第五半导体芯片90分开。第二至第五半导体芯片50、70、80和90的侧壁接触底部填充部分78。具体地讲，第二至第五半导体芯片50、70、80和90的半导体基底接触底部填充部分78，而不接触模制部分79。
作为顺序堆叠的第一至第五半导体芯片10、50、70、80和90中最顶部的芯片的第五半导体芯片90的半导体基底的上表面91a从底部填充部分78和模制部分79暴露。
底部填充部分78沿水平方向X距离第五半导体芯片90的侧壁的厚度d1可为至少5μm，底部填充部分78在第一半导体芯片10和底部填充部分78之间的接触表面处沿水平方向X距离第二半导体芯片50的另一侧壁的厚度d2可小于等于700μm。
半导体装置307的底部填充部分78可包括第一子底部填充部分76和覆盖第一子底部填充部分76的第二子底部填充部分77。可在将第二至第五半导体芯片50、70、80和90堆叠在承载基底上时形成第一子底部填充部分76，可在将堆叠的第二至第五半导体芯片50、70、80和90堆叠在第一半导体芯片10上时形成第二子底部填充部分77。第一子底部填充部分76和第二子底部填充部分77可为相同的材料或不同的材料。当第一子底部填充部分76和第二子底部填充部分77为相同的材料时，它们形成均匀一体底部填充材料。当第一子底部填充部分76和第二子底部填充部分77为不同的材料时，第一子底部填充部分76的CTE可小于第二子底部填充部分77的CTE。
半导体装置307还可包括TIM 33和散热器35，其中，TIM 33具有粘附特性并接触位于顶部的第五半导体芯片90的半导体基底的上表面91a，散热器35接触TIM 33。TIM 33和散热器35可延伸到底部填充部分78的上表面78a和模制部分79的上表面79a上。
在下文中，将参照图16来描述根据另一示例性实施例的半导体装置。图16是根据另一示例性实施例的半导体装置308的剖视图。用相同的标号表示与图1至图15中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图16，与半导体装置307的底部填充部分78(见图15)不同，半导体装置308的底部填充部分88可包括第一至第四子底部填充部分84至87。在半导体装置308中，第二至第五半导体芯片50、70、80和90顺序地堆叠在第一半导体芯片10上。可在将第二半导体芯片50堆叠在第一半导体芯片10上时形成第一子底部填充部分84，可在将第三半导体芯片70堆叠在第二半导体芯片50上时形成第二子底部填充部分85。可在将第四半导体芯片80堆叠在第三半导体芯片70上时形成第三子底部填充部分86，可在将第五半导体芯片90堆叠在第四半导体芯片80上时形成第四子底部填充部分87。
第一至第四子底部填充部分84至87可为相同的材料或不同的材料。当第一至第四子底部填充部分84至87为相同的材料时，它们形成均匀一体底部填充材料。当第一至第四子底部填充部分84至87为不同的材料时，CTE可按照第一子底部填充部分84、第二子底部填充部分85、第三子底部填充部分86和第四子底部填充部分87的顺序来增大。
在下文中，将参照图17来描述根据另一示例性实施例的半导体装置。图17是根据另一示例性实施例的半导体装置309的剖视图。用相同的标号表示与图1至图16中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图17，半导体装置309的底部填充部分98围绕第二至第五半导体芯片50、70、80和90的侧壁。底部填充部分98可由均匀一体底部填充材料构成。填充剂104被置于第一半导体芯片10和第二半导体芯片50之间并将堆叠的第二至第五半导体芯片50、70、80和90固定到第一半导体芯片10上。填充剂可包括与底部填充材料相同或不同的材料，因此可包括或可不包括底部填充材料的均匀一体底部填充材料。
在下文中，将参照图18来描述根据另一示例性实施例的半导体装置。图18是根据另一示例性实施例的半导体装置310的剖视图。用相同的标号表示与图1至图17中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图18，在半导体装置310中，作为上芯片的第二半导体芯片20包括通孔22。当TIM 33具有导电特性时，如果地电压或电源电压被施加到形成在第二半导体芯片20中的通孔22，则可改善半导体装置310的电磁干扰(EMI)特性。
在下文中，将参照图19来描述根据另一示例性实施例的半导体装置。图19是根据另一示例性实施例的半导体装置311的剖视图。用相同的标号表示与图1至图18中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图19，在半导体装置311中，上面参照图2描述的第二半导体芯片20、底部填充部分28和模制部分29形成在芯片10a上。在一个实施例中，芯片10a为插件10a，插件10a可包括基底109，基底109可例如为由单个晶片形成的半导体基底或玻璃基底。在一个实施例中，基底109包括安装芯片20的不同的裸片区域，每个裸片区域包括集成电路。在其它实施例中，基底109不包括任何集成电路。两个第二半导体芯片20可相对于彼此水平地安装在插件10a上(例如，在半导体晶片基底的上表面上)。插件10a可包括诸如电容器、电感器和电阻器的无源元件，或者它可不包括这样的元件。插件10a可包括通孔107。插件10a还可以包括布线图案108。插件10a可通过诸如焊球的导电元件电连接且物理连接到半导体芯片20，或者可通过例如半导体芯片20的通孔直接连接到半导体芯片20。在将半导体芯片20均形成在基底109上时可形成半导体芯片20、底部填充部分28和模制部分29，并且可例如同时蚀刻半导体芯片20的背面而芯片保持安装到基底109。蚀刻之后，可将基底109单个化，从而形成半导体芯片和基底部件的多个组合。
在上述方法中，可通过一个或多个工艺(例如，使半导体芯片20变薄的化学机械抛光和/或磨削)来执行蚀刻。此外，在将基底单个化之后，可将半导体芯片和基底部件的组合安装在另一芯片上或半导体封装基底上。
在下文中，将参照图20、21及图2至图8来描述根据示例性实施例的制造半导体装置的方法。图20和图21是示出根据示例性实施例的制造半导体装置的方法的剖视图。用相同的标号表示与图2中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图20，将第二半导体芯片20芯片倒装地结合到第一半导体芯片10上。然后，将分配器150放置在第二半导体芯片20的侧面，并将液体底部填充材料151从分配器150注入到第一半导体芯片10和第二半导体芯片20之间的空间中。
参照图21，底部填充材料151可形成为覆盖第二半导体芯片20的上表面21a的至少一部分。在底部填充材料151硬化后，可利用模制材料161使第二半导体芯片20成型。模制材料161可形成为覆盖第二半导体芯片20的整个上表面21a。
参照图21，然后可利用研磨工艺来磨削形成在第二半导体芯片20的上表面21a上的模制材料161和底部填充材料151，从而暴露第二半导体芯片20的第二半导体基底21的整个上表面21a。结果，第二半导体基底21的上表面21a被部分磨削。在研磨工艺中，底部填充部分28也从模制部分29暴露。因此，底部填充部分28置于第二半导体基底21的侧壁和模制部分29之间。作为磨削工艺的结果，第二半导体芯片20可被制得较薄。此外，第一芯片也可以制成薄的。例如，对于这里描述的不同的实施例，如果第一芯片是与第二芯片为相同类型的芯片，则第一芯片10的厚度可小于等于50μm，并且第二芯片20的厚度也可以小于等于50μm。结果，在一个实施例中，第一芯片10的底表面和第二芯片20的顶表面之间的厚度可小于等于120μm。另外，如果第一芯片与第二芯片为不同类型的芯片，例如，第一芯片是逻辑芯片，而第二芯片为存储器芯片，则第一芯片10的厚度可大于等于50μm，第二芯片20的厚度可小于等于50μm。这种结构可防止第一芯片10免于因堆叠第二芯片20导致的机械损坏。例如，如果多个存储器芯片堆叠在第一芯片10上，则第一芯片10需要更大的机械强度，从而第一芯片10的厚度超过50μm。尽管给出50μm作为示例，但是可使用其它厚度。然而，在一个实施例中，50μm用作第一芯片10的示例性临界厚度，其中，如果芯片被制成小于临界厚度，则可发生明显的晶片扭曲，而如果芯片被制成大于等于临界厚度，则将晶片扭曲最少化。
参照图8，然后可将TIM 33涂覆在第二半导体基底21的上表面21a、底部填充部分28的上表面28a和模制部分29的上表面29a上，并可将散热器35贴附到TIM 33上。
在下文中，将参照图22至图27及图15来描述根据另一示例性实施例的制造半导体装置的方法。图22至图27是示出根据另一示例性实施例的制造半导体装置的方法的剖视图。用相同的标号表示与图15中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图22，第二半导体芯片50被放置在承载基底200上，第三半导体芯片70被分别芯片倒装地结合到第二半导体芯片50上。在一个实施例中，可形成遮蔽第二导电元件26的阻挡膜210，以防止底部填充材料填充在第二半导体芯片50和承载基底200之间的空间。
参照图23，分配器150(见图20)被放置在阻挡膜210上，从分配器150注入液体底部填充材料151。底部填充材料151填充第二半导体芯片50和第三半导体芯片70之间的空间，并在一个实施例中覆盖第二半导体芯片50和第三半导体芯片70的整个侧壁以及每个第三半导体芯片70的上表面的至少一部分。
参照图24，第四半导体芯片80被分别芯片倒装地结合到第三半导体芯片70上，并且注入底部填充材料151，以填充第三半导体芯片70和第三半导体芯片80之间的空间，并覆盖每个第四半导体芯片80的整个侧壁及每个第四半导体芯片80的上表面的至少一部分。每个芯片堆叠件的底部填充材料151可连接到相邻的芯片堆叠件的底部填充材料151。
参照图25，第五半导体芯片90被分别芯片倒装地结合到第四半导体芯片80上，并且注入底部填充材料151，以填充第四半导体芯片80和第五半导体芯片90之间的空间并覆盖每个第五半导体芯片90的整个侧壁及每个第五半导体芯片90的上表面的至少一部分。在一个实施例中，底部填充材料151在堆叠芯片的工艺中仍为液体材料直到所有芯片堆叠件被堆叠。在此之后，可使底部填充材料硬化以形成固体的均匀一体底部填充材料。
参照图25和图26，承载基底200和阻挡膜210可从第二半导体芯片50分开。然后，将所得结构切割成单个的堆叠的芯片结构1a。每个堆叠的芯片结构1a可包括填充在第二至第五半导体芯片50、70、80和90之间的空间内并围绕第二至第五半导体芯片50、70、80和90的侧壁的第一子底部填充部分76。
参照图27，每个堆叠的芯片结构1a被芯片倒装地结合到第一芯片10，第一芯片10可为半导体芯片，对于每个堆叠的芯片结构1a，注入底部填充材料151以形成第二子底部填充部分77，其中，第二子底部填充部分77填充在第一芯片10和第二半导体芯片50之间的空间并覆盖第一子底部填充部分76与第五半导体芯片90的上表面的至少一部分。然后，可利用模制材料161使每个堆叠的芯片结构1a成型。模制材料161可形成为覆盖每个第五半导体芯片90的整个上表面。
参照图15，可通过研磨工艺来暴露每个第五半导体芯片90的半导体基底的整个上表面91a。在研磨工艺中，从模制部分79也暴露了底部填充部分78。因此，底部填充部分78置于第二至第五半导体芯片50、70、80和90的侧壁与模制部分79之间。接下来，可将TIM 33涂覆在每个第五半导体芯片90的半导体基底的上表面91a、底部填充部分78的上表面78a和模制部分79的上表面79a上，并且可将散热器35贴附在TIM 33上。
在下文中，将参照图28至图30及图16来描述根据另一示例性实施例的制造半导体装置的方法。图28至图30是示出了根据另一示例性实施例的制造半导体装置的方法的剖视图。用相同的标号表示与图16中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图28，第二半导体芯片50被芯片倒装地结合到第一半导体芯片10上，并注入底部填充材料来形成第一子底部填充部分84。第一子底部填充部分84可被形成为填充第一半导体芯片10和第二半导体芯片50之间的空间并覆盖第二半导体芯片50的整个侧壁及第二半导体芯片50的上表面的至少一部分。
参照图29，第三半导体芯片70被芯片倒装地结合到第二半导体芯片50上，并且注入底部填充材料来形成第二子底部填充部分85。第二子底部填充部分85可形成为填充第二半导体芯片50和第三半导体芯片70之间的空间，并覆盖第一子底部填充部分84和第三半导体芯片70的整个侧壁及第三半导体芯片70的上表面的至少一部分。
参照图30，第四半导体芯片80被芯片倒装地结合到第三半导体芯片70上，并且注入底部填充材料来形成第三子底部填充部分86。第三子底部填充部分86可形成为填充第三半导体芯片70和第四半导体芯片80之间的空间，并覆盖第二子底部填充部分85和第四半导体芯片80的整个侧壁及第四半导体芯片80的上表面的至少一部分。
然后，第五半导体芯片90被芯片倒装地结合到第四半导体芯片80上，并且注入底部填充材料来形成第四子底部填充部分87。第四子底部填充部分87可形成为填充第四半导体芯片80和第五半导体芯片90之间的空间，并覆盖第三子底部填充部分86和第五半导体芯片90的整个侧壁及第五半导体芯片90的上表面的至少一部分。在一个实施例中，第一至第四子底部填充部分可包括相同的材料，因此可形成由均匀一体底部填充材料构成的结构。
接下来，可使用模制材料161使堆叠的第二至第五半导体芯片50、70、80和90成型。模制材料161可形成为覆盖第五半导体芯片90的整个上表面。
参照图16，可通过研磨工艺来暴露第五半导体芯片90的半导体基底的整个上表面91a。在研磨工艺中，底部填充部分88也从模制部分89暴露。因此，底部填充部分88置于第二至第五半导体芯片50、70、80和90的侧壁与模制部分89之间。接下来，TIM 33可被涂覆在第五半导体芯片90的半导体基底的上表面91a、底部填充部分88的上表面88a和模制部分89的上表面89a上，并且可将散热器附于TIM 33上。
在下文中，将参照图31至图33及图17来描述根据另一示例性实施例的制造半导体装置的方法。图31至图33是示出了根据另一示例性实施例的制造半导体装置的方法的剖视图。用相同的标号表示与图17中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图31，顺序地将第二至第五半导体芯片50、70、80和90芯片倒装地结合到承载基底200上。
参照图32，可形成遮蔽第二导电元件26的阻挡膜210，以防止底部填充材料填充第二半导体芯片50和承载基底200之间的空间。然后将底部填充材料151注入到阻挡膜210上。底部填充材料151可形成为填充第二至第五半导体芯片50、70、80和90之间的空间并覆盖第二至第五半导体芯片50、70、80和90的侧壁及每个第五半导体芯片90的上表面的至少一部分。底部填充材料可作为随后硬化以形成固体的液体的均匀一体底部填充材料而插入。
接下来，可使用模制材料161使堆叠的第二至第五半导体芯片50、70、80和90成型。可形成模制材料161来覆盖每个第五半导体芯片90的整个上表面。
参照图33，每个第五半导体芯片90的半导体基底的整个上表面91a可通过研磨工艺暴露。在研磨工艺中，底部填充部分98也从模制部分99暴露。因此，底部填充部分98置于第二至第五半导体芯片50、70、80和90的侧壁和模制部分99之间。
接下来，将承载基底200和阻挡膜210从第二半导体芯片50分离。然后，将所得结构切割成单独的堆叠芯片结构9a。每个堆叠芯片结构9a可包括围绕第二至第五半导体芯片50、70、80和90的侧壁的底部填充部分98和围绕底部填充部分98的模制部分99。
参照图17，每个堆叠芯片结构9a被芯片倒装地结合到第一半导体芯片10上，并将填充剂104诸如到每个第二半导体芯片50和第一半导体芯片10之间的空间中，从而将每个堆叠芯片结构9a固定到第一半导体芯片10上。
接下来，TIM 33可被涂覆在每个第五半导体芯片90的半导体基底的上表面91a、底部填充部分98的上表面98a和模制部分99的上表面99a上，并且散热器35可被附于TIM 33上。
在下文中，将参照图34来描述根据另一示例性实施例的半导体装置。图34是根据另一示例性实施例的半导体装置302的剖视图。用相同的标号表示与图1至图8中示出的元件大致相同的元件，并因此将省略对它们的详细描述。
参照图34，在半导体装置302中，例如图2中示出的半导体装置300安装在封装基底100上。半导体装置300可包括晶圆级模制，并可包括例如第一底部填充部分28和围绕第一底部填充部分28的外部侧壁的模制部分29。如上结合图2所述，可利用磨削工艺将半导体装置300的顶表面平坦化。在一个实施例中，在形成半导体装置300之后，将半导体装置300安装在封装基底100上。
封装基底100可包括连接到第一芯片10和第二芯片20的电路图案105。第一芯片10和第二芯片20可通过电路图案105电连接到半导体装置302外部的装置。例如，封装基底100可为具有电路图案105的膜基底或PCB。封装基底100可包括键合焊盘101，第一导电元件16可分别连接到键合焊盘101。
封装基底100还可包括用于将半导体装置302连接到外部装置的导电元件102。例如，半导体装置302可通过导电元件102被安装在套板(未示出)上。在另一示例中，封装基底100可为系统板。
然后，填充剂103可置于封装基底100和第一芯片10之间，以形成第二底部填充部分。填充剂103可将第一芯片10固定到封装基底100。填充剂103可包含底部填充材料，诸如如上所述的均匀一体底部填充材料。
然后，包胶模(overmold)220可形成为围绕半导体装置300。在一个实施例中，包胶模220可从封装基底100的上表面延伸成围绕填充剂103和半导体装置300，被围绕的部分包括半导体装置300的侧表面和顶表面。这样，包胶模220可接触第二底部填充部分的侧表面、模制部分29的外侧表面和顶表面、第一底部填充部分28的顶表面及第二芯片20的顶表面。在特定的实施例中，包胶模220可由与模制部分29相同或不同的材料形成，并可具有与模制部分29的CTE相同或大于模制部分29的CTE的CTE。
在下文中，将参照图35来描述根据另一示例性实施例的半导体装置。图35是根据另一示例性实施例的半导体装置302的剖视图。图35示出了与图34相似的实施例，除了在图35中半导体装置300的顶部(即，第二芯片20、第一底部填充部分28和模制部分29)没有一起经历磨削工艺，因此不包括共面的顶表面。相反，在形成第一底部填充部分28之前可磨削第二芯片20，以使第二芯片20变薄。接下来，第一底部填充部分28可形成为围绕第二芯片20的侧壁并延伸到第二芯片20的顶表面的部分上。然后，模制部分29可形成为覆盖并围绕第一底部填充部分28的侧壁和顶部，还覆盖第二芯片20的顶表面。然后，半导体装置300被堆叠在封装基底上，并形成第二底部填充部分(填充剂103)。最后，在这个实施例中，形成包胶模220，并且包胶模220从封装基底100的上表面延伸以围绕填充剂103和半导体装置300，包括半导体装置的侧表面和顶表面在内。在一个实施例中，包胶模220不接触第一底部填充部分28或第二芯片20。
图36是根据示例性实施例的使用半导体装置的存储器卡800的示意图。参照图36，存储器卡800可包括壳体810中的控制器820和存储器830。控制器820和存储器830可相互交换电信号。例如，控制器820和存储器830可响应来自控制器820的命令彼此交换数据。因此，存储器卡800可将数据存储在存储器830中，或者将数据从存储器830输出到外部目的地。
控制器820或存储器830可包括根据上述示例性实施例的半导体装置中的至少一个。例如，控制器820可包括系统级封装件，存储器830可包括多芯片封装件。可选择地，控制器820和/或存储器830可设置为堆叠封装件。存储器卡800可被用作各种便携式装置的数据存储介质。例如，存储器卡800可为多媒体卡(MMC)或安全数字(SD)卡。
图37是使用根据示例性实施例的半导体装置的电子系统900的框图。参照图37，电子系统900可包括根据上述示例性实施例的半导体装置中的至少一个。电子系统900的示例包括诸如PDA、蜂窝电话、照相机、多媒体播放器、膝上计算机等的移动装置或者诸如台式计算机的计算机。电子系统900可包括存储器912、处理器914、RAM 916和用户接口918。这些元件可通过利用总线920相互交换数据。处理器917可执行程序并控制电子系统900。RAM 916可用作处理器914的动态存储器。处理器914和RAM 916中的每个可包括根据上述示例性实施例的半导体装置之一。可选地，处理器914和RAM 916可包括在一个封装件中。用户接口918可被用作将数据输入到电子系统900/从电子系统900输出数据。存储器912可存储操作处理器914所需的代码以及由处理器914处理的数据或从外部源输入的数据。存储器912可包括控制器和存储器，并可以以与图36中的存储器卡800基本相同的方式来构造存储器912。
电子系统900可被用在各种电子装置的电子控制器中。图38是示出了电子系统900(见图37)被用在移动电话1000中的情况的示图。电子系统900(见图37)还可以用在便携式笔记本、MP3播放器、导航装置、固态盘(SSD)、交通工具、家用电器或其它电子装置中。
尽管已经参照本公开的示例性实施例具体示出和描述了本公开，但是本领域的普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以在此做出形式和细节上的各种修改。示例性实施例应该被考虑为仅是描述意义的，并不出于限制的目的。

Claims (60)

1.一种半导体装置，所述半导体装置包括：
第一芯片；
第二芯片，位于所述第一芯片上方；
导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；
均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸，所述均匀一体底部填充材料的上表面沿与所述第二芯片的上表面平行的方向延伸并与所述第二芯片的所述上表面相邻地设置；
模制材料，在位于所述第一芯片的所述上表面上方的所述均匀一体底部填充材料的外侧表面上，其中，所述模制材料通过所述均匀一体底部填充材料与所述第二芯片的侧壁分开，从而所述模制材料不接触所述第二芯片的侧壁。
2.根据权利要求1所述的半导体装置，其中，所述均匀一体底部填充材料包括硅石和树脂的组合。
3.根据权利要求1所述的半导体装置，其中，所述模制材料完全围绕所述第二芯片的所有侧壁。
4.根据权利要求1所述的半导体装置，其中，所述第一芯片包括集成电路和多个通孔。
5.根据权利要求4所述的半导体装置，其中，所述第二芯片电连接到所述通孔中的一些通孔。
6.根据权利要求5所述的半导体装置，其中，所述通孔中的电连接到所述第二芯片的一些通孔与所述第一芯片的集成电路隔离。
7.根据权利要求6所述的半导体装置，其中，所述通孔中的另一些通孔电连接到所述第一芯片的集成电路。
8.根据权利要求1所述的半导体装置，其中，所述第二芯片是所述半导体装置的最顶部的芯片。
9.根据权利要求1所述的半导体装置，其中，所述底部填充材料的上表面是平坦的。
10.根据权利要求1所述的半导体装置，其中，所述底部填充材料的上表面具有凹进或凸出的剖视轮廓。
11.根据权利要求1所述的半导体装置，其中，所述模制材料的上表面、所述均匀一体底部填充材料的上表面和所述第二芯片的上表面共面。
12.根据权利要求1所述的半导体装置，其中，所述模制材料的整个上表面和所述均匀一体底部填充材料的整个上表面均位于离第一平面5μm的范围内，其中，所述第一平面为所述第二芯片的上表面所处的平面。
13.根据权利要求1所述的半导体装置，其中，所述均匀一体底部填充材料在所述第二芯片的侧壁上方延伸并接触所述第二芯片的在与所述侧壁相邻的位置处的上表面。
14.根据权利要求1所述的半导体装置，其中，所述模制材料延伸超过所述第二芯片的上表面并接触所述第二芯片的上表面的中心部分。
15.根据权利要求1所述的半导体装置，其中，所述第一芯片的厚度大于等于50μm，所述第二芯片的厚度小于等于50μm。
16.根据权利要求1所述的半导体装置，其中，所述半导体装置的热膨胀系数小于6ppm/K。
17.根据权利要求16所述的半导体装置，其中，所述半导体装置的热膨胀系数小于4ppm/K。
18.根据权利要求1所述的半导体装置，其中，所述第二芯片的热膨胀系数与所述均匀一体底部填充材料的热膨胀系数的比率小于1/3。
19.根据权利要求1所述的半导体装置，其中，所述均匀一体底部填充材料的热膨胀系数大于所述第一芯片的热膨胀系数并小于所述模制材料的热膨胀系数。
20.根据权利要求1所述的半导体装置，其中，所述模制材料的体积与所述均匀一体底部填充材料的体积的比率小于等于2。
21.根据权利要求1所述的半导体装置，其中，相对于所述第一芯片、所述第二芯片和所述均匀一体底部填充材料的组合的垂直剖视轮廓：
所述均匀一体底部填充材料沿所述第一芯片的上表面延伸第一距离，所述第一距离为从位于所述第二芯片的第一侧壁正下方的第一位置到所述第一芯片的不位于第二芯片下方的上表面处的均匀一体底部填充材料的边缘处的第二位置的距离；
所述均匀一体底部填充材料包括远离所述第一侧壁延伸第二距离的上表面，
其中，所述第二距离与所述第一距离的比率小于等于0.5。
22.根据权利要求1所述的半导体装置，其中，所述均匀一体底部填充材料沿水平方向距离所述第一芯片的侧壁的最大厚度为700μm。
23.根据权利要求1所述的半导体装置，其中，所述均匀一体底部填充材料的上表面沿水平方向距离所述第二芯片的侧壁的距离与所述均匀一体底部填充材料的上表面沿水平方向距离所述第二芯片的另一侧壁的距离不同。
24.根据权利要求1所述的半导体装置，所述半导体装置还包括：
散热器，附于所述第二芯片的背面。
25.根据权利要求1所述的半导体装置，所述半导体装置还包括设置在所述第一芯片下方的封装基底。
26.根据权利要求25所述的半导体装置，所述半导体装置还包括覆盖所述封装基底和所述第一芯片之间的空间、所述第一芯片的侧壁以及所述模制材料的侧壁的一部分的填充剂。
27.根据权利要求26所述的半导体装置，其中，从所述封装基底的上表面到所述模制材料的上表面的高度为h，从所述封装基底的上表面至所述填充剂的上表面的高度大于等于0.7h。
28.一种半导体装置，所述半导体装置包括：
第一芯片和第二芯片，所述第二芯片在第一芯片上方；
导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；
均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面，
其中，所述第一芯片的厚度大于等于50μm，所述第二芯片的厚度小于等于50μm。
29.一种半导装置，所述半导体装置包括：
第一芯片和第二芯片，所述第二芯片在第一芯片上方；
导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；
均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面，
其中，从所述第一芯片的下表面至所述第二芯片的上表面的厚度小于等于120μm。
30.一种制造半导体装置的方法，所述方法包括：
提供基底；
将芯片堆叠件安装到基底上，所述芯片堆叠件包括：第一芯片和第二芯片，所述第二芯片在第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面，
其中，所述芯片堆叠件的热膨胀系数小于6ppm/K。
31.根据权利要求30所述的方法，其中，所述芯片堆叠件的热膨胀系数小于4ppm/K。
32.根据权利要求30所述的方法，其中，所述均匀一体底部填充材料包括第一子底部填充部分和第二子底部填充部分，第一子底部填充部分和第二子底部填充部分包括相同的材料。
33.根据权利要求32所述的方法，其中，第一子底部填充部分和第二子底部填充部分不同时形成。
34.根据权利要求30所述的方法，其中，所述第二芯片的热膨胀系数与所述均匀一体底部填充材料的热膨胀系数的比率小于1/3。
35.根据权利要求30所述的方法，其中，所述第二芯片的热膨胀系数与所述均匀一体底部填充材料的热膨胀系数的比率小于1/6。
36.一种制造半导体装置的方法，所述方法包括：
提供基底；
将芯片堆叠件安装到基底上，所述芯片堆叠件包括：第一芯片和第二芯片，所述第二芯片在第一芯片上方；导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸至所述第二芯片的上表面；模制材料，在位于所述第一芯片的上表面上方的所述均匀一体底部填充材料的外侧表面上，
其中，所述模制材料的体积与所述均匀一体底部填充材料的体积的比率小于等于2。
37.根据权利要求36所述的方法，其中，所述模制材料的体积与所述均匀一体底部填充材料的体积的比率小于等于1。
38.一种制造半导体装置的方法，所述方法包括：
以面向下的构造将多个第一半导体芯片安装到位于基底的不同位置处的所述基底的上表面上，包括将所述多个第一半导体芯片的芯片焊盘连接到形成在所述基底中的第一导电通孔；
在所述多个第一半导体芯片的周围形成模制材料；
蚀刻所述多个第一半导体芯片的背面而所述多个第一半导体芯片保持安装到基底；
在蚀刻所述多个第一半导体芯片的背面之后将所述基底单个化，以形成第一半导体芯片和基底部件的多个第一组合。
39.根据权利要求38所述的方法，其中，蚀刻步骤包括化学机械抛光。
40.根据权利要求38所述的方法，其中，所述基底包括半导体晶片。
41.根据权利要求38所述的方法，其中，所述基底为玻璃基底。
42.根据权利要求38所述的方法，所述方法还包括：在将所述基底单个化之后，将所述多个第一组合中的至少一个第一组合安装到第二芯片。
43.根据权利要求38所述的方法，所述方法还包括：在将所述基底单个化之后，将所述多个第一组合中的至少一个第一组合安装到半导体封装基底。
44.一种半导体装置，所述半导体装置包括：
第一芯片和第二芯片，所述第二芯片在第一芯片上方；
导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；
均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁从所述第一芯片的上表面延伸至所述第二芯片的上表面，
其中，相对于所述第一芯片、所述第二芯片和所述均匀一体底部填充材料的组合的垂直剖视轮廓：
所述均匀一体底部填充材料沿所述第一芯片的上表面延伸第一距离，所述第一距离为从位于所述第二芯片的第一侧壁正下方的第一位置到所述第一芯片的不位于第二芯片下方的上表面处的均匀一体底部填充材料的边缘处的第二位置的距离；
所述均匀一体底部填充材料包括远离所述第一侧壁延伸第二距离的上表面，
所述第二距离与所述第一距离的比率小于等于0.5。
45.根据权利要求44所述的半导体装置，其中，所述第二距离与所述第一距离的比率小于等于0.3。
46.根据权利要求44所述的半导体装置，其中，所述第二距离与所述第一距离的比率小于等于0.1。
47.根据权利要求44所述的半导体装置，其中，所述第二芯片直接安装在所述第一芯片上。
48.根据权利要求44所述的半导体装置，其中，所述均匀一体底部填充材料接触所述第一芯片的上表面。
49.一种制造半导体装置的方法，所述方法包括：
将至少一个第一半导体芯片安装在晶片的第一裸片区域上，所述第一裸片区域包括第一集成电路；
将至少一个第二半导体芯片安装在所述晶片的第二裸片区域上，所述第二裸片区域包括第二集成电路；
在所述至少一个第一半导体芯片和所述至少一个第二半导体芯片之间并在所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的侧面上形成底部填充材料；
围绕所述底部填充材料形成模制材料；
蚀刻所述模制材料和所述底部填充材料以暴露所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的背面。
50.根据权利要求49所述的方法，其中，所述模制材料和所述底部填充材料的顶表面及所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的背面位于同一水平面。
51.根据权利要求50所述的方法，其中，所述模制材料和所述底部填充材料的顶表面及所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的背面共面。
52.根据权利要求49所述的方法，其中，蚀刻步骤包括对所述模制材料和所述底部填充材料执行化学机械抛光。
53.根据权利要求49所述的方法，其中，蚀刻步骤包括使所述至少一个第一半导体芯片和所述至少一个第二半导体芯片变薄。
54.根据权利要求49所述的方法，其中，蚀刻步骤包括磨削所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的背面以使所述至少一个第一半导体芯片和所述至少一个第二半导体芯片变薄。
55.根据权利要求54所述的方法，所述方法还包括将散热器附于所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的背面。
56.根据权利要求49所述的方法，所述方法还包括将散热器附于所述至少一个第一半导体芯片和所述至少一个第二半导体芯片的背面。
57.根据权利要求49所述的方法，所述方法还包括切割所述晶片以将包括第一集成电路的第一裸片与包括第二集成电路的第二裸片分开。
58.一种半导体装置，所述半导体装置包括：
第一芯片；
第二芯片，位于所述第一芯片上方；
导电元件，在所述第一芯片的上表面和所述第二芯片的下表面之间延伸；
均匀一体底部填充材料，置于所述第一芯片和所述第二芯片之间，包封所述导电元件，并沿所述第二芯片的侧壁延伸，所述均匀一体底部填充材料的最上面的表面位于距第一平面5μm的范围内，其中，第一平面为所述第二芯片的上表面所处的平面；
模制材料，位于所述第一芯片的上表面上方的所述均匀一体底部填充材料的外侧表面上，所述模制材料通过所述均匀一体底部填充材料与所述第二芯片的侧壁分开。
59.根据权利要求58所述的半导体装置，其中，所述模制材料的整个上表面和所述均匀一体底部填充材料的整个上表面均位于距离所述第一平面5μm的范围内。
60.根据权利要求58所述的半导体装置，其中，所述模制材料不接触所述第二芯片的侧壁。
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