CN106328605A - 半导体封装件 - Google Patents

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Abstract

提供了一种半导体封装件，所述半导体封装件包括第一半导体芯片、第二半导体芯片和一体化的粘附结构，第一半导体芯片堆叠在封装基底上，其中，第一半导体芯片包括面对封装基底的第一表面和与第一表面相对的第二表面，第二半导体芯片堆叠在第一半导体芯片上，其中，第二半导体芯片包括面对第一半导体芯片的第三表面和与第三表面相对的第四表面，一体化的粘附结构基本上连续地填充封装基底和第一半导体芯片之间的第一空间以及第一半导体芯片与第二半导体芯片之间的第二空间。一体化的粘附结构包括从第一半导体芯片和第二半导体芯片的外侧壁突出的延伸部。延伸部具有在第一表面的水平和第四表面的水平之间的一个连续凸侧壁。

Description

半导体封装件
本专利申请要求于2015年6月30日提交到韩国知识产权局的第10-2015-0093309号韩国专利申请的优先权，通过引用将上述申请的公开内容全部包含于此。
技术领域
在此公开的实施例涉及一种半导体封装件和一种制造该半导体封装件的方法。更具体地，在此公开的实施例涉及一种包括堆叠在封装基底上的半导体芯片的半导体封装件及一种制造该半导体封装件的方法。
背景技术
因为在半导体行业中已经需要高容量、薄且小的半导体装置和包括该半导体装置的电子产品，所以已经展开了与之相关的各种封装技术。在各种封装技术中的一种封装技术中，可以竖直地堆叠多个半导体芯片以实现高密度的芯片堆叠。根据这种技术，可以将具有各种功能的半导体芯片集成在有限的区域上。
发明内容
在此公开的实施例可以提供一种能够使用用作底部填充物的粘附结构来改善机械耐力的半导体封装件。
在此公开的实施例还可以提供一种能够有效地执行堆叠的半导体芯片的结合工艺的用于制造半导体封装件的方法。
在一方面，半导体封装件可以包括第一半导体芯片、第二半导体芯片和一体化的粘附结构，第一半导体芯片堆叠在封装基底上，其中，第一半导体芯片包括面对封装基底的第一表面和与第一表面相对的第二表面，第二半导体芯片堆叠在第一半导体芯片上，其中，第二半导体芯片包括面对第一半导体芯片的第三表面和与第三表面相对的第四表面，一体化的粘附结构基本上填充封装基底与第一半导体芯片之间的第一空间以及第一半导体芯片与第二半导体芯片之间的第二空间。一体化的粘附结构可以包括从第一半导体芯片和第二半导体芯片的外侧壁突出的延伸部，延伸部可以具有在第一表面的水平和第四表面的水平之间的一个连续凸侧壁。
在实施例中，延伸部的顶表面可以设置在比第四表面低的水平处。
在实施例中，延伸部可以与封装基底的顶表面直接接触。
在实施例中，半导体芯片封装件还可以包括设置在第一半导体芯片与封装基底之间的至少一个第一连接端子。至少一个第一连接端子可以使第一半导体芯片电连接到封装基底。
在实施例中，第一半导体芯片可以包括从第一表面到第二表面穿透第一半导体芯片的至少一个第一贯通电极。
在实施例中，第二半导体芯片可以包括电连接到至少一个第一贯通电极的至少一个第二连接端子。
在实施例中，至少一个第一贯通电极可以设置在第一半导体芯片的中心区域中，至少一个第二连接端子可以与至少一个第一贯通电极竖直地对齐。
在实施例中，第一半导体芯片的一对相对的侧壁之间的距离可以被定义为第一距离，第二半导体芯片的一对相对的侧壁之间的距离可以被定义为第二距离。第一距离可以基本等于第二距离。
在实施例中，延伸部可以覆盖第一半导体芯片的一对相对的侧壁。延伸部还可以覆盖第二半导体芯片的一对相对的侧壁的一部分。
在实施例中，半导体封装件还可以包括设置在封装基底上以模制第一半导体芯片和第二半导体芯片的模制层。
在实施例中，半导体封装件还可以包括第三半导体芯片，第三半导体芯片设置在封装基底与第一半导体芯片之间并包括面对封装基底的第五表面和面对第一半导体芯片的第六表面。一体化的粘附结构还可以基本上填充封装基底与第三半导体芯片之间的第三空间。在这种情况下，第一空间可以是第一半导体芯片与第三半导体芯片之间的空间。
在实施例中，延伸部可以具有在第五表面的水平与第四表面的水平之间的一个连续凸侧壁。
在实施例中，延伸部可以包括第一子延伸部和在第一子延伸部上的第二子延伸部。第一子延伸部可以具有在封装基底的顶表面的水平与第六表面的水平之间的一个第一连续凸侧壁，第二子延伸部可以具有在第六表面的水平与第四表面的水平之间的一个第二连续凸侧壁。
在实施例中，延伸部可以具有在第一子延伸部与第二子延伸部之间的凹入侧壁。
在实施例中，延伸部可以覆盖第一半导体芯片的一对相对的侧壁和第三半导体芯片的一对相对的侧壁。
在实施例中，第三半导体芯片可以包括从第五表面到第六表面穿透第三半导体芯片的至少一个第一贯通电极。第一半导体芯片可以包括从第一表面到第二表面穿透第一半导体芯片的至少一个第二贯通电极和使至少一个第二贯通电极电连接到至少一个第一贯通电极的至少一个连接端子。
在实施例中，半导体封装件还可以包括第三半导体芯片和第四半导体芯片，第三半导体芯片设置在封装基底与第一半导体芯片之间，第四半导体芯片设置在封装基底与第三半导体芯片之间。一体化的粘附结构还可以基本上连续地填充第三半导体芯片与第四半导体芯片之间的第三空间以及封装基底与第四半导体芯片之间的第四空间。在这种情况下，第一空间可以是在第一半导体芯片与第三半导体芯片之间的空间。
在实施例中，延伸部可以覆盖第一、第三和第四半导体芯片的侧壁。
在另一方面，半导体封装件可以包括：第一半导体芯片，包括在第一活性表面和与第一活性表面相对的第一非活性表面之间穿透第一半导体芯片的贯通电极，第一半导体芯片以第一活性表面面对封装基底的面朝下的状态安装在封装基底上；第二半导体芯片，包括其上设置有连接端子的第二活性表面和与第二活性表面相对的第二非活性表面，连接端子电连接到贯通电极，第二半导体芯片以第二活性表面面对第一非活性表面的面朝下的状态堆叠在第一半导体芯片上；以及一体化的粘附结构，设置在封装基底上以固定第一半导体芯片和第二半导体芯片。一体化的粘附结构可以包括从第一半导体芯片和第二半导体芯片的外侧壁突出以覆盖第一半导体芯片和第二半导体芯片的至少一对侧壁的延伸部。延伸部的顶表面可以设置在比第二非活性表面低的水平处。
在实施例中，一体化的粘附结构可以基本上填充封装基底与第一半导体芯片之间的第一空间以及第一半导体芯片与第二半导体芯片之间的第二空间。
在实施例中，延伸部可以具有在第一活性表面的水平和第二非活性表面的水平之间的一个连续凸侧壁。
在实施例中，半导体封装件还可以包括设置在封装基底上以对第一半导体芯片和第二半导体芯片进行模制的模制层。连接端子可以通过一体化的粘附结构与模制层分隔开。
在另一方面，半导体封装件可以包括堆叠结构和一体化的粘附结构，堆叠结构安装在封装基底上并包括顺序地堆叠的两个或更多个半导体芯片，一体化的粘附结构基本上填充封装基底与堆叠结构之间的第一空间以及半导体芯片之间的第二空间。一体化的粘附结构可以包括从堆叠结构的外侧壁突出的延伸部。延伸部可以覆盖堆叠结构的至少一个侧壁。延伸部可以具有在堆叠结构的底表面的水平与堆叠结构的顶表面的水平之间的一个连续凸侧壁。
在实施例中，半导体芯片可以具有基本相同的平面形状和基本相同的平面尺寸，延伸部可以围绕堆叠结构的侧壁。
在实施例中，半导体芯片可以是存储器芯片。
在实施例中，延伸部可以包括第一子延伸部和在第一子延伸部上的第二子延伸部。第一子延伸部可以具有在封装基底的顶表面的水平与堆叠结构的最下面的半导体芯片的顶表面的水平之间的一个第一连续凸侧壁，第二子延伸部可以具有在堆叠结构的最下面的半导体芯片的顶表面的水平与堆叠结构的顶表面的水平之间的一个第二连续凸侧壁。
在实施例中，堆叠结构还可以包括穿透半导体芯片的贯通电极以及设置在半导体芯片之间以与贯通电极竖直地对齐的连接端子。一体化的粘附结构可以填充连接端子之间的空间以使连接端子彼此电绝缘。
在另一方面，一种制造半导体封装件的方法可以包括：在封装基底上压缩地堆叠具有用第一非导电膜覆盖的底表面的第一半导体芯片；在第一半导体芯片上压缩地堆叠具有用第二非导电膜覆盖的底表面的第二半导体芯片；以及当堆叠第二半导体芯片时，通过热压缩第一非导电膜和第二非导电膜来形成一体化的粘附结构，其中，一体化的粘附结构基本上填充封装基底与第一半导体芯片之间的第一空间以及第一半导体芯片与第二半导体芯片之间的第二空间。一体化的粘附结构可以包括通过热压缩第一非导电膜和第二非导电膜而从第一半导体芯片和第二半导体芯片的外侧壁突出的延伸部。延伸部可以具有在第一半导体芯片的底表面的水平与第二半导体芯片的顶表面的水平之间的一个连续凸侧壁。
在实施例中，压缩地堆叠第一半导体芯片的步骤可以在低于第一非导电膜的硬化温度的温度下执行。
在实施例中，压缩地堆叠第一半导体芯片的步骤可以在大约40摄氏度到大约100摄氏度的温度下执行。
在实施例中，形成粘附结构的步骤可以包括：在高于第一非导电膜和第二非导电膜的硬化温度的温度下对第一非导电膜和第二非导电膜进行热压缩以使第一非导电膜和第二非导电膜硬化。
在实施例中，所述方法还可以包括：在压缩地堆叠第一半导体芯片之前，在封装基底上压缩地堆叠具有用第三非导电膜覆盖的底表面的第三半导体芯片的步骤。第一半导体芯片可以堆叠在第三半导体芯片上。
在实施例中，当堆叠第二半导体芯片时，第一至第三非导电膜可以被热压缩以形成一体化的粘附结构。一体化的粘附结构还可以填充封装基底与第三半导体芯片之间的第三空间，第一空间可以是在第一半导体芯片与第三半导体芯片之间的空间。
在实施例中，所述方法还可以包括：当堆叠第三半导体芯片时，通过热压缩第三非导电膜来形成初始的粘附结构。一体化的粘附结构可以通过使初始的粘附结构与第一非导电膜和第二非导电膜一起硬化来形成。
在另一方面，半导体封装件可以包括：多个半导体芯片，堆叠在彼此上并且在每个半导体芯片之间具有空间，其中，每个半导体芯片包括顶表面、底表面和一对侧壁，每个顶表面与相应的底表面相对，每对侧壁彼此相对并在相应的顶表面与底表面之间延伸；以及一体化的粘附结构，基本上连续地填充堆叠的半导体芯片之间的每个空间并且基本上连续地覆盖与堆叠的半导体芯片之间的至少一个空间相邻的至少一个半导体芯片的至少一对侧壁。在实施例中，基本上连续地覆盖至少一个半导体芯片的至少一对侧壁的一体化的粘附结构的一部分包括从至少一对侧壁向外延伸的基本上凸起的侧壁表面。
在另一方面，一种制造半导体封装件的方法可以包括：形成多个半导体芯片的堆叠件，多个半导体芯片堆叠在彼此上并且在每个半导体芯片之间具有空间，每个半导体芯片包括顶表面、底表面和一对侧壁，每个顶表面与相应的底表面相对，每对侧壁彼此相对并在相应的顶表面与底表面之间延伸；以及形成一体化的粘附结构，一体化的粘附结构基本上连续地填充堆叠的半导体芯片之间的每个空间并且基本上连续地覆盖与堆叠的半导体芯片之间的至少一个空间相邻的至少一个半导体芯片的至少一对侧壁。在实施例中，基本上连续地覆盖至少一个半导体芯片的至少一对侧壁的一体化的粘附结构的一部分包括从至少一对侧壁向外延伸的基本上凸起的侧壁表面。
附图说明
鉴于附图和附随的详细描述，在此公开的主题将变得更加明显。
图1A至图1D是示出根据在此公开的实施例的用于制造半导体封装件的方法的剖视图。
图1E是示出根据在此公开的实施例的制造半导体封装件的方法的图。
图1F是示出根据在此公开的实施例的制造半导体封装件的另一方法的图。
图2A是示出图1A的第一半导体芯片的一部分的平面图。
图2B是示出图1B的第二半导体芯片的一部分的平面图。
图2C是示出图1C和图1D的一部分的平面图。
图3是示出根据在此公开的实施例的半导体封装件的剖视图。
图4是示出图3的一部分的平面图。
图5A和图5B是示出根据在此公开的实施例的用于制造半导体封装件的方法的剖视图。
图6是示出图5B的一部分的平面图。
图7A和图7B是示出根据在此公开的实施例的用于制造半导体封装件的方法的剖视图。
图8A和图8B是示出根据在此公开的实施例的用于制造半导体封装件的方法的剖视图。
图9是示出图8B的一部分的平面图。
图10是示出包括根据在此公开的实施例的半导体封装件的电子系统的实施例的示意性框图。
图11是示出包括根据在此公开的实施例的半导体封装件的电子系统的实施例的示意性框图。
具体实施方式
现在将在下文中参照附图更充分地描述在此公开的主题，在附图中示出了示例性实施例。通过将参照附图更详细地描述的下面的示例性实施例，本构思的优点和特征以及实现它们的方法将是明显的。然而，应该注意的是，在此公开的主题不限于下面的示例性实施例，并且可以以各种形式实现。因此，仅提供了示例性实施例来公开主题并且用来使本领域的技术人员了解主题的种类。在附图中，在此公开的实施例不限于提供的具体示例，并且为了清晰起见，可夸大层和区域的尺寸和相对尺寸。如在此使用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
另外，将理解的是，当诸如层、区域或基底的元件被称为“在”另一个元件“上”时，该元件可以直接在所述另一个元件上，或者可以存在中间元件。相反，术语“直接”指不存在中间元件。贯穿整个说明书，相同的附图标号或相同的附图指示符表示相同的元件。
此外，这里参照作为理想化的示例性图示的剖视图和/或平面图来描述示例性实施例。因此，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例性实施例不应该被理解为受限于这里示出的区域的形状，而将包括例如由制造导致的形状上的偏差。例如，示出为矩形的蚀刻区域将通常具有圆形或弯曲的特征。因此，附图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状并且不意图限制示例性实施例的范围。在附图中，为了清晰起见，会夸大层和区域的厚度。还将理解的是，尽管这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应该受这些术语的限制。这些术语仅用来将一个元件与另一个元件区分开。因此，在不脱离所要求保护的主题的范围的情况下，在一些实施例中的第一元件可以在其它实施例中被称为第二元件。这里解释和示出的在此公开的示例性实施例包括它们的补充对应物。
这里使用的术语仅是为了描述特定实施例的目的，而不意图限制所要求保护的主题。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种)(者)”和“所述(该)”也意图包括复数形式。还将理解的是，当在此使用术语“包含”和/或“包括”及其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
图1A至图1D是示出根据在此公开的实施例的用于制造半导体封装件的方法的剖视图。图2A是示出图1A的第一半导体芯片的一部分的平面图。图2B是示出图1B的第二半导体芯片的一部分的平面图。图2C是示出图1C和图1D的一部分的平面图。
参照图1A和图1B，可以在封装基底100上安装第一半导体芯片120。例如，封装基底100可以是印刷电路板(PCB)。外部端子102(例如，焊料球)可以焊接到封装基底100的底表面。
第一半导体芯片120可以包括第一活性表面120a和与第一活性表面120a相对的第一非活性表面120b。第一电路层122形成在第一活性表面120a上。在实施例中，第一半导体芯片120可以是存储器芯片。第一半导体芯片120可以包括穿透第一半导体芯片120以电连接到第一电路层122的第一贯通电极124。例如，每个第一贯通电极124可以是硅贯穿孔(TSV)。如图2A中示出的，第一贯通电极124可以集聚在第一半导体芯片120的第一中心区域120c中。在实施例中，第一中心区域120c可以具有交叉形状。因此，在第一电路层122中，第一中心区域120c可以对应于外围电路区域，而除了第一中心区域120c之外的其它区域可以对应于存储器单元区域。
如图2A中示出的，第一半导体芯片120可以包括第一至第四侧壁120y、120z、120w和120x。第一半导体芯片120可以具有第一宽度W1。换言之，彼此相对的第一侧壁120y和第二侧壁120z之间的距离D1以及彼此相对的第三侧壁120w和第四侧壁120x之间的距离D2中的至少一个可以等于或基本等于第一宽度W1。在实施例中，第一侧壁120y与第二侧壁120z之间的距离D1以及第三侧壁120w与第四侧壁120x之间的距离D2可以等于或基本等于第一宽度。
第一连接端子112(例如，焊料球或焊料凸起)可以设置在第一半导体芯片120的第一活性表面120a上。第一半导体芯片120可以通过第一连接端子112电连接到封装基底100。第一背面焊盘132可以设置在第一半导体芯片132的第一非活性表面120b上以电连接到第一贯通电极124。
根据本实施例，第一非导电膜140可以粘附到第一半导体芯片120的第一活性表面120a。第一非导电膜140可以是环氧类粘附膜。在实施例中，第一非导电膜140可以在大于大约100摄氏度的温度下硬化。在对第一非导电膜140进行热压缩之前，第一非导电膜140的厚度可以等于或大于第一连接端子112的从第一半导体芯片120的突出长度。换言之，第一非导电膜140可以覆盖第一连接端子112并且可以完全地填充第一连接端子112之间的空间。
参照图1B和图2B，第一半导体芯片120可以以第一活性表面120a面对封装基底100的面朝下的状态堆叠(即，安装)在封装基底100上。详细地，如图1A中示出的，第一半导体芯片120可以结合到头部104的底表面，第一半导体芯片120可以通过头部104设置在封装基底100上。
根据本实施例，可以在低于第一非导电膜140的硬化温度的温度下执行将第一半导体芯片120堆叠在封装基底100上的步骤。详细地，可以在大约40摄氏度到大约100摄氏度的温度下执行将第一半导体芯片120堆叠在封装基底100上的步骤。另外，在堆叠第一半导体芯片120时，头部104可以在短时间内将从大约4N到大约8N范围的小的力施加到第一半导体芯片120。因此，第一非导电膜140可以设置在第一半导体芯片120与封装基底100之间。
接下来，可以在第一半导体芯片120上堆叠第二半导体芯片220。第二半导体芯片220可以包括第二活性表面220a和与第二活性表面220a相对的第二非活性表面220b。第二电路层222可以形成在第二活性表面220a上。例如，第二半导体芯片220可以是存储器芯片。第二半导体芯片220可以包括设置在第二活性表面220a上以电连接到第二电路层222的第二连接端子212(例如，焊料球或焊料凸起)。
如图2B中示出的，第二连接端子212可以集聚在第二半导体芯片220的第二活性表面220a的第二中心区域220c中。在实施例中，第二中心区域220c可以具有交叉形状。因此，在第二电路层222中，第二中心区域220c可以对应于外围电路区域，而除了第二中心区域220c之外的其它区域可以对应于存储器单元区域。第二连接端子212可以与第一贯通电极124竖直地对齐。在本实施例中，与第一半导体芯片120不同，第二半导体芯片220可以不包括贯通电极。然而，所要求保护的主题不限于此。
如图2B中示出的，第二半导体芯片220可以包括第五至第八侧壁220y、220z、220w和220x。第二半导体芯片220可以具有第二宽度W2。换言之，彼此相对的第五侧壁220y和第六侧壁220z之间的距离D3以及彼此相对的第七侧壁220w和第八侧壁220x之间的距离D4中的至少一个可以等于或基本等于第二宽度W2。在实施例中，第五侧壁220y与第六侧壁220z之间的距离D3以及第七侧壁220w与第八侧壁220x之间的距离D4可以等于或基本等于第二宽度W2。这里，第二宽度W2可以基本等于第一半导体芯片120的第一宽度W1。
根据本实施例，第二非导电膜240可以粘附到第二半导体芯片220的第二活性表面220a。第二非导电膜240可以是环氧类粘附膜。第二非导电膜240可以包括与第一非导电膜140相同的材料。在对第二非导电膜240进行热压缩之前，第二非导电膜240的厚度可以等于或大于第二连接端子212的从第二半导体芯片220的突出长度。换言之，第二非导电膜240可以覆盖第二连接端子212并且可以完全地填充第二连接端子212之间的空间。同时，第二连接端子212的尺寸可以小于第一连接端子112的尺寸，因此，第二非导电膜240的厚度可以小于第一非导电膜140的厚度。
参照图1C和图2C，第二半导体芯片220可以以第二活性表面220a面对第一半导体芯片120的面朝下的状态堆叠在第一半导体芯片120上。详细地，如图1B中示出的，第二半导体芯片220可以结合到头部104的底表面，第二半导体芯片220可以通过头部104设置在第一半导体芯片120上。因此，第二半导体芯片220的第二活性表面220a可以面对第一半导体芯片120的第一非活性表面120b。第一半导体芯片120和第二半导体芯片220可以形成堆叠结构SS，堆叠结构SS可以安装在封装基底100上。
根据本实施例，当第二半导体芯片220堆叠在第一半导体芯片120上时，可以对第一非导电膜140和第二非导电膜240均进行热压缩以形成粘附结构AS。粘附结构AS可以是一体化的主体或结构，并可以基本填充封装基底100与第一半导体芯片120之间的第一空间SP1以及第一半导体芯片120与第二半导体芯片220之间的第二空间SP2。例如，粘附结构AS可以是一体化的主体或结构，并且可以基本上连续地填充封装基底100与第一半导体芯片120之间的第一空间SP1以及第一半导体芯片120与第二半导体芯片220之间的第二空间SP2。
详细地，可以在大于第一非导电膜140和第二非导电膜240的硬化温度的温度下通过头部104将强的力施加到第二半导体芯片220，从而对第一非导电膜140和第二非导电膜240进行热压缩。在实施例中，在热压缩工艺期间，可以在大约200摄氏度到大约350摄氏度的温度下将大约10N到大约30N的力施加到第二半导体芯片220。
因此，可以按压第一非导电膜140和第二非导电膜240使得第二连接端子212可以与第一背面焊盘132接触以及第一连接端子112可以与封装基底100接触。结果，封装基底100、第一半导体芯片120和第二半导体芯片220可以彼此电连接。另外，第一非导电膜140和第二非导电膜240可以因热压缩工艺而变薄以形成从第一半导体芯片120和第二半导体芯片220的外侧壁(例如，第一至第八侧壁)向外突出的延伸部ASe。在热压缩工艺期间，第一非导电膜140和第二非导电膜240的突出部分可以硬化成单个的一体化的主体或结构以形成延伸部ASe。
粘附结构AS可以包括延伸部ASe。因为粘附结构AS通过同时对第一非导电膜140和第二非导电膜240进行热压缩而形成，所以延伸部ASe可以具有一个连续的侧壁ASw。在实施例中，延伸部ASe可以在第一活性表面120a的水平与第二非活性表面220b的水平之间具有连续的且凸出的一个侧壁ASw。延伸部ASe可以完全地覆盖第一半导体芯片120的至少一对彼此相对的侧壁120y和120z。延伸部ASe可以覆盖第二半导体芯片220的至少一对彼此相对的侧壁220y和220z的一部分。换言之，延伸部ASe的顶表面可以设置在比第二非活性表面220b低的水平处。另外，延伸部ASe可以与封装基底100的顶表面直接接触。另外，延伸部ASe可以围绕堆叠的第一半导体芯片120和第二半导体芯片220的侧壁。
在根据本实施例的用于制造半导体封装件的方法中，因为第一半导体芯片120和第二半导体芯片220通过第一非导电膜140和第二非导电膜240堆叠在封装基底100上并结合到封装基底100，所以第一连接端子112和第二连接端子212可以具有精细节距并且在第一连接端子112之间以及在第二连接端子212之间不存在电短路。另外，因为第二连接端子212与第一背面焊盘132直接接触，所以可以使它们之间的接触电阻减小或最小化。此外，因为第一非导电膜140用作填充封装基底100与第一半导体芯片120之间的第一空间SP1的底部填充件以及第二非导电膜240用作填充第一半导体芯片120与第二半导体芯片220之间的第二空间SP2的底部填充件，所以可以改善第一连接端子112与第二连接端子212之间的机械耐力。
此外，当堆叠第一半导体芯片120和第二半导体芯片220时，第一非导电膜140和第二非导电膜240可以不彼此独立地进行热压缩，而是可以同时进行热压缩以被硬化。因此，与包括独立地热压缩第一非导电膜140和第二非导电膜240的堆叠工艺相比，堆叠半导体芯片的工艺可以快速且有效地执行。另一方面，如果独立地热压缩第一非导电膜140和第二非导电膜240，那么延伸部ASe可以竖直地生长，从而延伸部ASe的顶表面会高于第二非活性表面220b。在这种情况下，在头部104与第二半导体芯片220之间会需要脱离膜来防止延伸部ASe的竖直生长，因此独立的热压缩工艺可能是非高效的。然而，在根据在此公开的主题的用于制造半导体封装件的方法中可以省略脱离膜。
参照图1D和图2C，可以在封装基底100上形成模制层108来模制堆叠结构SS。如上所述，因为粘附结构AS用作填充第一空间SP1和第二空间SP2的底部填充件，所以可以在不利用模制底部填充(MUF)工艺的情况下容易地形成模制层108。
在实施例中，模制层108可以暴露第二半导体芯片220的第二非活性表面220b，所以第二非活性表面220b可以与模制层108的顶表面基本共面。因为模制层108暴露第二非活性表面220b，所以可以容易地去除从第一半导体芯片120和第二半导体芯片220产生的热。在实施例中，即使附图中未示出，模制层108可以完全地覆盖第二半导体芯片220的第二非活性表面220b。
在下文中，将参照图1D和图2C描述根据本实施例的半导体封装件。
参照图1D和图2C，堆叠结构SS可以安装在封装基底100上。例如，封装基底100可以是印刷电路板(PCB)。外部端子102(例如，焊料球)可以结合到封装基底100的底表面。
堆叠结构SS可以包括顺序地堆叠的第一半导体芯片120和第二半导体芯片220。第一半导体芯片120可以包括其上形成有第一电路层122的第一活性表面120a以及与第一活性表面120a相对的第一非活性表面120b。第二半导体芯片220可以包括其上形成有第二电路层222的第二活性表面220a以及与第二活性表面220a相对的第二非活性表面220b。第一半导体芯片120可以包括穿透第一半导体芯片120以电连接到第一电路层122的第一贯通电极124。与第一半导体芯片120不同，第二半导体芯片220可以不包括贯通电极。然而，所要求保护的主题不限于此。在本实施例中，第一半导体芯片120和第二半导体芯片220可以是存储器芯片。
第一半导体芯片120可以具有第一宽度W1，第二半导体芯片220可以具有第二宽度W2。在实施例中，第一宽度W1可以基本等于第二宽度W2。换言之，第一半导体芯片120和第二半导体芯片220可以具有基本相同的平面形状或平面尺寸。然而，第一半导体芯片120的厚度和第二半导体芯片220的厚度可以彼此不同。所要求保护的主题不限于此。
第一连接端子112(例如，焊料球或焊料凸起)可以设置在第一半导体芯片120的第一活性表面120a上。第一半导体芯片120可以通过第一连接端子112电连接到封装基底100。第一背面焊盘132可以设置在第一半导体芯片120的第一非活性表面120b上以电连接到第一贯通电极124。第二半导体芯片220可以包括设置在第二活性表面220a上以电连接到第二电路层222的第二连接端子212(例如，焊料球或焊料凸起)。
第二连接端子212可以通过第一背面焊盘132电连接到第一贯通电极124。因此，第二连接端子212可以与第一贯通电极124竖直地对齐。结果，封装基底100、第一半导体芯片120和第二半导体芯片220可以彼此竖直地连接且彼此电连接。
根据本实施例，作为单个的一体化的主体或结构的粘附结构AS可以设置为基本填充封装基底100与第一半导体芯片120之间的第一空间SP1以及在第一半导体芯片120与第二半导体芯片220之间的第二空间SP2。粘附结构AS可以使堆叠结构SS结合到封装基底100。另外，粘附结构AS可以填充第一连接端子112之间的空间以使第一连接端子112彼此绝缘以及可以填充第二连接端子212之间的空间以使第二连接端子212彼此绝缘。粘附结构AS可以包括从第一半导体芯片120和第二半导体芯片220的外侧壁向外突出的延伸部ASe。
当从侧剖视图看时，延伸部ASe可以具有至少一个连续地凸起的侧壁ASw(即，至少一个连续凸侧壁ASw)。凸侧壁ASw可以设置在第一活性表面120a的水平与第二非活性表面220b的水平之间。
延伸部ASe可以完全地覆盖第一半导体芯片120的至少一对相对的侧壁120y和120z。延伸部ASe可以覆盖第二半导体芯片220的至少一对相对的侧壁220y和220z的至少一部分。换言之，延伸部ASe的顶表面可以设置在比第二非活性表面220b低的水平处。另外，延伸部ASe可以与封装基底100的顶表面直接接触。
对堆叠结构SS进行模制的模制层108可以设置在封装基底100上。在实施例中，模制层108可以暴露第二半导体芯片220的第二非活性表面220b，所以第二非活性表面220b可以与模制层108的顶表面基本共面。因为模制层108暴露第二非活性表面220b，所以可以容易地去除从第一半导体芯片120和第二半导体芯片220产生的热。在实施例中，即使附图中未示出，模制层108可以完全地覆盖第二半导体芯片220的第二非活性表面220b。
图1E是根据在此公开的主题的制造半导体封装件的方法170的实施例。在操作171，在封装基底上压缩地堆叠具有用第一非导电膜覆盖的底表面的第一半导体芯片。在一个实施例中，在比第一非导电膜的硬化温度低的温度下执行压缩地堆叠第一半导体芯片的步骤。例如，在大约40摄氏度到大约100摄氏度的温度下执行压缩地堆叠第一半导体芯片的步骤。在操作172，在第一半导体芯片上压缩地堆叠具有用第二非导电膜覆盖的底表面的第二半导体芯片。在操作173，当堆叠第二半导体芯片时，通过对第一非导电膜和第二非导电膜进行热压缩来形成基本上连续地填充封装基底与第一半导体芯片之间的第一空间以及第一半导体芯片与第二半导体芯片之间的第二空间的一体化的粘附结构。在一个实施例中，一体化的粘附结构包括通过对第一非导电膜和第二非导电膜进行热压缩而从第一半导体芯片和第二半导体芯片的外侧壁突出的延伸部，延伸部具有在第一半导体芯片的底表面的水平与第二半导体芯片的顶表面的水平之间的一个连续凸起的侧壁(即，一个连续凸侧壁)。在一个实施例中，形成粘附结构的步骤包括：在比第一非导电膜和第二非带电膜的硬化温度大的温度下对第一非导电膜和第二非带电膜进行热压缩以使第一非导电膜和第二非导电膜硬化。在可选的实施例中，在对第一半导体芯片进行压缩地堆叠之前，可以在封装基底上压缩地堆叠具有用第三非导电膜覆盖的底表面的第三半导体芯片，随后在第三半导体芯片上堆叠第一半导体芯片。在该可选的实施例中，当堆叠第二半导体芯片时，可以对第一非导电膜至第三非导电膜进行热压缩以形成粘附结构。粘附结构进一步地基本上连续地填充封装基底与第三半导体芯片之间的第三空间，其中，第一空间是在第一半导体芯片与第三半导体芯片之间的空间。在另一个可选的实施例中，当堆叠第三半导体芯片时，可以通过热压缩第三非导电膜来形成初始的粘附结构，其中，通过使初始的粘附结构与第一非导电膜和第二非导电膜一起硬化来形成一体化的粘附结构。
图1F是制造半导体封装件的另一个方法180的实施例。在操作181，形成多个半导体芯片的堆叠件，其中，多个半导体芯片堆叠在彼此上并且每个半导体芯片之间具有空间，每个半导体芯片包括顶表面、底表面和一对侧壁，每个顶表面与相应的底表面相对，每对侧壁彼此相对并且在相应的顶表面与底表面之间延伸。在操作182，形成一体化的粘附结构，所述粘附结构基本上连续地填充堆叠的半导体芯片之间的每个空间并且基本上连续地覆盖与堆叠的半导体芯片之间的至少一个空间相邻的至少一个半导体芯片的至少一对侧壁。在一个实施例中，基本上连续地覆盖至少一个半导体芯片的至少一对侧壁的一体化的粘附结构的一部分可以包括从至少一对侧壁向外延伸的基本上凸起的侧壁表面。在另一个实施例中，一体化的粘附结构可以从多个半导体芯片的底部半导体芯片的底表面延伸到多个半导体芯片的顶部半导体芯片的顶表面。在一个实施例中，多个半导体芯片的至少一个半导体芯片可以包括从半导体芯片的顶表面延伸到半导体芯片的底表面的至少一个通孔。在一个实施例中，至少一个半导体芯片可以包括从半导体芯片的顶表面延伸到半导体芯片的底表面的多个通孔，其中，多个通孔基本上布置成横跨半导体芯片的顶表面和底表面的交叉图案。在一个实施例中，多个半导体芯片的堆叠件可以形成在封装基底上。在一个实施例中，一体化的粘附结构是非导电的。在一个实施例中，多个半导体芯片中的至少一个包括存储器半导体芯片。在另一个实施例中，多个半导体芯片中的至少一个包括应用控制器。在另一个实施例中，可以形成基本上围绕多个半导体芯片的堆叠件的模制层。
图3是示出根据在此公开的实施例的半导体封装件的剖视图。图4是示出图3的一部分的平面图。详细地，图3是沿图4的线I-I′截取的剖视图，沿图4的线II-II′截取的剖视图可以与图1D的剖视图相同。在本实施例中，出于易于解释且便于解释的目的，将省略或简要地提及对与图1A至图1D和图2A至图2C的实施例中的元件相同的元件的描述。换言之，将在下文主要描述在本实施例与上面实施例的不同之处。
参照图3和图4，堆叠结构SS可以安装在封装基底100上。堆叠结构SS可以包括第一半导体芯片120以及堆叠在第一半导体芯片120上的第二半导体芯片220和第三半导体芯片320。第二半导体芯片220和第三半导体芯片320可以在第一半导体芯片120上彼此分隔开。在实施例中，第二半导体芯片220和第三半导体芯片320可以彼此侧向地分隔开。在实施例中，第三半导体芯片320可以包括具有交叉形状的中心区域320c。在本实施例中，第一半导体芯片120可以是诸如应用处理器的非存储器芯片，第二半导体芯片220和第三半导体芯片320可以存储器芯片。在可选的实施例中，所有的第一至第三半导体芯片120、220和320可以是存储器芯片。
第一半导体芯片120的至少一对相对的侧壁120y与120z之间的距离可以被定义为第一距离L1。第二半导体芯片220的至少一对相对的侧壁220y与220z之间的距离可以被定义为第二距离L2，第三半导体芯片320的至少一对相对的侧壁320y与320z之间的距离可以被定义为第三距离L3。在这种情况下，第一距离L1至第三距离L3可以基本彼此相等。因此，即使在根据本实施例的半导体封装件中，与第一半导体芯片120具有不同的尺寸的第二半导体芯片220和第三半导体芯片320堆叠在第一半导体芯片120上，沿半导体封装件的一个方向(例如，图4的线II-II′)截取的剖视图也可以与图1D的剖视图相同。
第三半导体芯片320可以具有其上形成有第三电路层322的第三活性表面320a以及与第三活性表面320a相对的第三非活性表面320b。第三半导体芯片320可以包括设置在第三活性表面320a上以电连接到第三电路层322的第三连接端子312(例如，焊料球或焊料凸起)。第三连接端子312可以通过第一半导体芯片120的第一背面焊盘132电连接到第一贯通电极124。第二连接端子212和第三连接端子312可以与第一贯通电极124竖直地对齐。结果，封装基底100以及第一至第三半导体芯片120、220和320可以彼此竖直地连接且彼此电连接。
根据本实施例，一个一体化的主体或结构的粘附结构AS可以设置为基本上连续地填充封装基底100与第一半导体芯片120之间的第一空间SP1、第一半导体芯片120与第二半导体芯片220之间的第二空间SP2以及第一半导体芯片120与第三半导体芯片320之间的第三空间SP3。粘附结构AS可以包括从第二半导体芯片220和第三半导体芯片320的外侧壁向外突出的延伸部ASe和子延伸部ASae。
详细地，当从剖视图(例如，沿图4的线I-I′截取的)看时，延伸部ASe可以覆盖第一半导体芯片120的一对侧壁120y和120z。子延伸部ASae可以设置在第二半导体芯片220与第三半导体芯片320之间的第一半导体芯片120上。
延伸部ASe可以具有至少一个第一连续地凸起的侧壁ASw。第一凸侧壁ASw可以设置在第一活性表面120a的水平与第二非活性表面220b或第三非活性表面320b的水平之间。子延伸部ASae可以具有至少一个第二连续地凸起的侧壁ASaw。第二凸侧壁ASaw可以设置在第一非活性表面120b的水平与第二非活性表面220b或第三非活性表面320b的水平之间。
在实施例中，如上所述，在对非导电膜同时进行热压缩时，与第二半导体芯片220相邻的子延伸部ASae可以从图1B的第二非导电膜240形成。换言之，在热压缩工艺之后，子延伸部ASae可以对应于第二非导电膜240的突出到第二半导体芯片220与第三半导体芯片320之间的空间中且独立于第一非导电膜140而硬化的部分。与第三半导体芯片320相邻的子延伸部ASae的形成方法可以通过与相邻于第二半导体芯片220的子延伸部ASae的方法相同的方法来形成。
对堆叠结构SS进行模制的模制层108可以设置在封装基底100上。在实施例中，模制层108可以暴露第二半导体芯片220的第二非活性表面220b和第三半导体芯片320的第三非活性表面320b。
在实施例中，具有延伸部ASe的粘附结构AS可以在彼此具有不同尺寸和不同宽度的半导体芯片堆叠在封装基底100上的情况下形成。换言之，当半导体芯片的一个侧壁彼此对齐时，延伸部ASe可以形成在所述一个侧壁上。例如，如图3和图4中所示，当第一半导体芯片120的侧壁120w和第二半导体芯片220的侧壁220w彼此对齐以及第一半导体芯片120的侧壁120x和第三半导体芯片320的侧壁320x彼此对齐时，延伸部ASe可以形成在侧壁120w、220w、120x和320x上。另外，如图3中所示，子延伸部ASae可以形成在侧壁220x和320w上。
图5A和图5B是示出根据在此公开的实施例的制造半导体封装件的方法的剖视图。图6是示出图5B的一部分的平面图。在本实施例中，出于易于解释且便于解释的目的，将省略或简要地提及与图1A至图1D和图2A至图2C的实施例中的描述相同的描述。换言之，在下文将主要描述本实施例与上面实施例之间的不同之处。
参照图5A，可以在封装基底100上顺序地堆叠第一半导体芯片120和第二半导体芯片220。与第一半导体芯片120类似，第二半导体芯片220可以包括第二贯通电极224。第二贯通电极224可以穿透第二半导体芯片220以电连接到第二半导体芯片220的第二电路层222。第二背面焊盘232可以设置在第二半导体芯片220的第二非活性表面220b上以电连接到第二贯通电极224。
第一非导电膜140可以设置在第一半导体芯片120与封装基底100之间。第二非导电膜240可以设置在第二半导体芯片220与第一半导体芯片120之间。
接下来，可以在第二半导体芯片220上堆叠第三半导体芯片320。第三半导体芯片320可以包括其上形成有第三电路层322的第三活性表面320a以及与第三活性表面320a相对的第三非活性表面320b。例如，第三半导体芯片320可以是存储器芯片。第三半导体芯片320可以包括设置在第三活性表面320a上以连接到第三电路层322的第三连接端子312(例如，焊料球或焊料凸起)。第三非导电膜340可以焊接到第三半导体芯片320的第三活性表面320a。第三半导体芯片320可以与参照图1B和图2B描述的第二半导体芯片相同。
参照图5B和图6，第三半导体芯片320可以以第三活性表面320a面对第二半导体芯片220的面朝下的状态堆叠在第二半导体芯片220上。因此，第一至第三半导体芯片120、220和320可以形成堆叠结构SS，堆叠结构SS可以安装在封装基底100上。
根据本实施例，当第三半导体芯片320堆叠在第二半导体芯片220上时，可以对全部的第一至第三非导电膜140、240和340进行热压缩以形成粘附结构AS。粘附结构AS可以是单个的一体化的主体或结构，并且可以基本上填充封装基底100与第一半导体芯片120之间的第一空间SP1、第一半导体芯片120与第二半导体芯片220之间的第二空间SP2以及第二半导体芯片220与第三半导体芯片320之间的第三空间SP3。另外，可以通过热压缩工艺使第一至第三非导电膜140、240和340薄化，从而形成从第一至第三半导体芯片120、220和320的外侧壁向外突出的延伸部ASe。在热压缩工艺期间，第一至第三非导电膜140、240和340的突出部分可以硬化成单个的一体化的主体或结构以形成延伸部ASe。
延伸部ASe可以具有一个连续凸起的侧壁ASw。凸侧壁ASw可以设置在第一活性表面120a的水平与第三非活性表面320b的水平之间。延伸部ASe可以完全地覆盖第一半导体芯片120的至少一对相对的侧壁(图2A的120y和120z)以及第二半导体芯片220的至少一对相对的侧壁(图2B的220y和220z)。延伸部ASe可以覆盖第三半导体芯片320的至少一对相对的侧壁320y和320z的一部分。换言之，延伸部ASe的顶表面可以设置在比第三非活性表面320b低的水平处。
可以在封装基底100上设置对堆叠结构SS进行模制的模制层108。在实施例中，模制层108可以暴露第三半导体芯片320的第三非活性表面320b。
图7A和图7B是示出根据在此公开的实施例的制造半导体封装件的方法的剖视图。在本实施例中，出于易于解释且便于解释的目的，将省略或简要地提及与图5A、图5B和图6的实施例中的描述相同的描述。换言之，在下文将主要描述本实施例与上面实施例之间的不同之处。
参照图7A，可以在封装基底100上顺序地堆叠第一半导体芯片120和第二半导体芯片220。同时，当在封装基底100上堆叠第一半导体芯片120时，可以对第一非导电膜进行热压缩以形成初始的粘附结构ASa。初始的粘附结构ASa可以填充封装基底100与第一半导体芯片120之间的第一空间SP1。可以在与参照图1C和图2C描述的热压缩工艺的条件相同的条件下执行第一非导电膜的热压缩工艺。
因此，可以通过热压缩工艺使第一非导电膜薄化以形成从第一半导体芯片120的外侧壁向外突出的第一子延伸部ASae。第一子延伸部ASae可以具有第一连续凸起的侧壁ASaw。第一凸侧壁ASaw可以设置在封装基底100的顶表面的水平与第一非活性表面120b的水平之间。详细地，第一凸侧壁ASaw可以设置在第一活性表面120a的水平与第一非活性表面120b的水平之间。例如，第一子延伸部ASae的顶表面可以设置在比第一非活性表面120b高的水平处。另外，第一子延伸件ASae可以与封装基底100的顶表面直接接触。
接下来，可以在第一半导体芯片120上堆叠第二半导体芯片220。当堆叠第二半导体芯片220时，第二非导电膜240可以设置在第一半导体芯片120与第二半导体芯片220之间。随后，可以在第二半导体芯片220上堆叠第三半导体芯片320。
参照图7B，当在第二半导体芯片220上堆叠第三半导体芯片320时，可以对第二非导电膜240和第三非导电膜340一起进行热压缩以形成粘附结构AS。在第二非导电膜240和第三非导电膜340的热压缩工艺期间，初始的粘附结构ASa与第二非导电膜240和第三非导电膜340的突出部分可以形成一个单个的一体化的主体或结构，并可以硬化以形成粘附结构AS。
另外，可以通过热压缩工艺使第二非导电膜240和第三非导电膜340薄化以形成从第二半导体芯片220和第三半导体芯片320的外侧壁向外突出的第二子延伸部ASbe。在第二非导电膜240和第三非导电膜340的热压缩工艺期间，第二非导电膜240和第三非导电膜340的突出部分可以硬化成单个的一体化的主体或结构，以形成第二延伸部ASbe。第二子延伸部ASbe可以具有一个第二连续地凸起的侧壁ASbw。第二凸侧壁ASbw可以设置在第一非活性表面120b的水平与第三非活性表面320b的水平之间。粘附结构AS的延伸部ASe可以包括第一子延伸部ASae和第二子延伸部Asbe。
同时，延伸部ASe的至少一个侧壁可以包括设置在第一子延伸部ASae与第二子延伸部ASbe之间的凹入部分CP。凹入部分CP可以设置在第一非活性表面120b的水平与第二活性表面220a的水平之间。
可以在封装基底100上设置对堆叠结构SS进行模制的模制层108。在实施例中，模制层108可以暴露第三半导体芯片320的第三非活性表面320b。
根据参照图7A和图7B描述的制造半导体封装件的方法，可以分别对最初堆叠在封装基底100上的半导体芯片以及与堆叠结构的最上面的一个半导体芯片对应的半导体芯片执行热压缩工艺。换言之，可以执行两个热压缩工艺。因为对最初堆叠在封装基底100上的半导体芯片执行第一热压缩工艺，所以与堆叠结构SS的基体对应的半导体芯片可以牢固地安装在封装基底100上。
根据本实施例的制造方法可以应用于堆叠在封装基底100上的四个或更多个半导体芯片，以及堆叠在封装基底100上的三个半导体芯片。换言之，两个热压缩工艺可以分别对第一半导体芯片和最后的半导体芯片来执行。
图8A和图8B是示出根据在此公开的实施例的制造半导体封装件的方法的剖视图。图9是示出图8的一部分的平面图。在本实施例中，出于易于解释且便于解释的目的，将省略或简要地提及与图5A、图5B和图6的实施例中的描述相同的描述。换言之，在下文将主要描述本实施例与上面实施例之间的不同之处。
参照图8A，可以在封装基底100上顺序地堆叠第一至第三半导体芯片120、220和320。与第一半导体芯片120和第二半导体芯片220类似，第三半导体芯片320可以包括第三贯通电极324。第三贯通电极324可以穿透第三半导体芯片320以电连接到第三半导体芯片320的第三电路层322。第三背面焊盘332可以设置在第三半导体芯片320的第三非活性表面320b上以电连接到第三贯通电极324。
第一非导电膜140可以设置在第一半导体芯片120与封装基底100之间。第二非导电膜240可以设置在第一半导体芯片120与第二半导体芯片220之间。同样几乎不变化的第三非导电膜340可以设置在第二半导体芯片220与第三半导体芯片320之间。
接下来，可以在第三半导体芯片320上堆叠第四半导体芯片420。第四半导体芯片420可以包括其上形成有第四电路层422的第四活性表面420a以及与第四活性表面420a相对的第四非活性表面420b。例如，第四半导体芯片420可以是存储器芯片。第四半导体芯片420可以包括设置在第四活性表面420a上以连接到第四电路层422的第四连接端子412(例如，焊料球或焊料凸起)。第四非导电膜440可以结合到第四半导体芯片420的第四活性表面420a。第四半导体芯片420可以与参照图1B和图2B描述的第二半导体芯片相同。
参照图8B和图9，第四半导体芯片420可以以第四活性表面420a面对第三半导体芯片320的面朝下的状态堆叠在第三半导体芯片320上。因此，第一至第四半导体芯片120、220、320和420可以形成堆叠结构SS，堆叠结构SS可以安装在封装基底100上。
根据本实施例，当第四半导体芯片420堆叠在第三半导体芯片320上时，可以对全部的第一至第四非导电膜140、240、340和440进行热压缩以形成粘附结构AS。粘附结构AS可以是单个的一体化的主体或结构，并且可以基本上填充封装基底100与第一半导体芯片120之间的第一空间SP1、第一半导体芯片120与第二半导体芯片220之间的第二空间SP2、第二半导体芯片220与第三半导体芯片320之间的第三空间SP3以及第三半导体芯片320与第四半导体芯片420之间的第四空间SP4。另外，可以通过热压缩工艺使第一至第四非导电膜140、240、340和440薄化，从而形成从第一至第四半导体芯片120、220、320和420的外侧壁向外突出的延伸部ASe。在热压缩工艺期间，第一至第四非导电膜140、240、340和440的突出部分可以硬化成单个的一体化的主体或结构以形成延伸部ASe。
延伸部ASe可以具有一个连续地凸起的侧壁ASw。凸侧壁ASw可以设置在第一活性表面120a的水平与第四非活性表面420b的水平之间。延伸部ASe可以完全地覆盖第一半导体芯片120的至少一对相对的侧壁(图2A的120y和120z)、第二半导体芯片220的至少一对相对的侧壁(图2B的220y和220z)和第三半导体芯片320的至少一对相对的侧壁(图6的320y和320z)。延伸部ASe可以覆盖第四半导体芯片420的至少一对相对的侧壁420y和420z的一部分。换言之，延伸部ASe的顶表面可以设置在比第四非活性表面420b低的水平处。
可以在封装基底100上设置对堆叠结构SS进行模制的模制层108。在实施例中，模制层108可以暴露第四半导体芯片420的第四非活性表面420b。
图10是示出包括根据在此公开的实施例的半导体封装件的电子系统的实施例的示意性框图。
参照图10，根据在此公开的实施例的半导体封装件可以应用到电子系统1100。电子系统1100可以包括主体1110、微处理器单元1120、电力单元1130、功能单元1140和显示控制器单元1150。主体1110可以包括由印刷电路板形成的设定板。微处理器单元1120、电力单元1130、功能单元1140和显示控制单元1150可以安装在主体1110上。
电力单元1130可以被供以来自外部电池(未示出)的预定电压并且可以通过预定电压产生需要的电压电平。电力单元1130可以将产生的电压电平分别供应到微处理器单元1120、功能单元1140和显示控制器单元1150。
微处理器单元1120可以被供以来自电力单元1130的电压以控制功能单元1140和显示单元11160。功能单元1140可以执行电子系统1100的各种功能。例如，如果电子系统1100是便携式电话，那么功能单元1140可以包括执行诸如但不限于拨号功能的便携式电话功能、通过与外部装置1170通信将图像输出到显示单元1160的功能以及通过扬声器输出语音的功能的组件。如果电子系统1100包括相机，那么功能单元1140可以用作为相机图像处理器。例如，当电子系统1100连接到存储器卡以扩展数据存储容量时，功能单元1140可以包括存储器卡控制器。功能单元1140可以通过电缆或无线通信单元1180与外部装置1170交换电信号。例如，如果电子系统1100使用通用串行总线(USB)用来功能扩展，则功能单元1140可以用作为接口控制器。根据在此公开的上述实施例的至少一个半导体封装件可以在微处理器单元1120和功能单元1140中的至少一个中使用。
图11是示出包括根据在此公开的实施例的半导体封装件的电子系统的实施例的示意性框图。
参照图11，电子系统1300可以包括控制器1310、输入/输出(I/O)装置1320和存储器装置1330。控制器1310、I/O装置1320和存储器装置1330可以通过数据总线1350彼此通信。数据总线1350可以对应于经其传输电信号的路径。例如，控制器1310可以包括微处理器、数字信号处理器、微控制器以及能够执行与它们中的任何一个的功能相似的功能的其它逻辑装置中的至少一个。控制器1310和存储器装置1330中的至少一个可以包括根据在此公开的上述实施例的半导体封装件中的至少一个。I/O装置1320可以包括小键盘、键盘和/或显示装置。存储器装置1330可以是存储数据的装置。存储器装置1330可以存储将由控制器1310执行的数据和/或命令。存储器装置1330可以包括易失性存储器装置和/或非易失性存储器装置。在实施例中，存储器装置1330可以包括闪存装置。例如，在此公开的技术所应用到的闪存装置可以安装在诸如移动装置或台式计算机的电子系统1300中。闪存装置可以实现为固态硬盘(SSD)。在这种情况下，电子系统1300可以在存储器装置中稳定地存储大量数据。电子系统1300还可以包括将电子数据传输到通信网络和/或从通信网络接收电子数据的接口单元1340。接口单元1340可以通过无线电缆来操作。例如，接口单元1340可以包括天线或电缆/无线收发器。尽管附图中未示出，但是电子系统1300还可以包括应用芯片组和/或相机图像处理器(CIP)。
根据在此公开的实施例的半导体封装件包括填充封装基底与堆叠的芯片之间的空间的粘附结构，所以半导体封装件的机械耐力会是优异的。另外，可以通过对多个非导电膜执行一次热压缩工艺来形成粘附结构，因此，可以改善制造工艺的效率。另外，粘附结构可以具有一个连续凸起的侧壁。
尽管已经参照示例实施例描述了在此公开的主题，但是对于本领域的技术人员将明显的是，在不脱离所要求保护的主题的范围的情况下，可以做出各种改变或修改。因此，应该理解的是，上面的实施例是非限制性的，而是说明性的。因此，所要求保护的主题的范围将由权利要求及其等同物的最宽的可允许的解释来确定，而不应该局限于或受限于上述描述。

Claims (25)

1.一种半导体封装件，所述半导体封装件包括：
第一半导体芯片，堆叠在封装基底上，第一半导体芯片包括面对封装基底的第一表面和与第一表面相对的第二表面；
第二半导体芯片，堆叠在第一半导体芯片上，第二半导体芯片包括面对第一半导体芯片的第二表面的第三表面和与第三表面对应的第四表面；以及
一体化的粘附结构，一体化的粘附结构填充封装基底与第一半导体芯片之间的第一空间以及第一半导体芯片与第二半导体芯片之间的第二空间，
其中，一体化的粘附结构包括从第一半导体芯片和第二半导体芯片的外侧壁突出的延伸部，
其中，延伸部具有在第一表面的水平和第四表面的水平之间的一个连续凸侧壁。
2.根据权利要求1所述的半导体封装件，其中，延伸部的顶表面设置在比第四表面低的水平处。
3.根据权利要求1所述的半导体封装件，其中，延伸部与封装基底的顶表面直接接触。
4.根据权利要求1所述的半导体封装件，其中，第一半导体芯片包括：至少一个第一贯通电极，从第一表面到第二表面穿透第一半导体芯片。
5.根据权利要求4所述的半导体封装件，其中，第二半导体芯片包括：至少一个第二连接端子，电连接到所述至少一个第一贯通电极。
6.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第三半导体芯片，设置在封装基底与第一半导体芯片之间，第三半导体芯片包括面对封装基底的第五表面和面对第一半导体芯片的第六表面，
其中，一体化的粘附结构还填充封装基底与第三半导体芯片之间的第三空间，
其中，第一空间是在第一半导体芯片与第三半导体芯片之间的空间。
7.根据权利要求6所述的半导体封装件，其中，延伸部具有在第五表面的水平与第四表面的水平之间的一个连续凸侧壁。
8.根据权利要求6所述的半导体封装件，其中，延伸部包括：第一子延伸部；以及在第一子延伸部上的第二子延伸部，
其中，第一子延伸部具有在封装基底的顶表面的水平与第六表面的水平之间的一个第一连续凸侧壁，
其中，第二子延伸部具有在第六表面的水平与第四表面的水平之间的一个第二连续凸侧壁。
9.根据权利要求6所述的半导体封装件，其中，延伸部覆盖第一半导体芯片的一对相对的侧壁和第三半导体芯片的一对相对的侧壁。
10.根据权利要求6所述的半导体封装件，其中，第三半导体芯片包括：至少一个第一贯通电极，从第五表面到第六表面穿透第三半导体芯片，
其中，第一半导体芯片包括：
至少一个第二贯通电极，从第一表面到第二表面穿透第一半导体芯片；以及
至少一个连接端子，使所述至少一个第二贯通电极电连接到所述至少一个第一贯通电极。
11.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第三半导体芯片，设置在封装基底与第一半导体芯片之间；以及
第四半导体芯片，设置在封装基底与第三半导体芯片之间，
其中，一体化的粘附结构还填充第三半导体芯片与第四半导体芯片之间的第三空间以及封装基底与第四半导体芯片之间的第四空间，
其中，第一空间是在第一半导体芯片与第三半导体芯片之间的空间。
12.根据权利要求11所述的半导体封装件，其中，延伸部覆盖第一半导体芯片、第三半导体芯片和第四半导体芯片的侧壁。
13.一种半导体封装件，所述半导体封装件包括：
第一半导体芯片，包括在第一活性表面与第一非活性表面之间穿透第一半导体芯片的贯通电极，其中，第一非活性表面与第一活性表面相对，第一半导体芯片以第一活性表面面对封装基底的面朝下的状态安装在封装基底上；
第二半导体芯片，包括第二活性表面和与第二活性表面相对的第二非活性表面，连接端子设置在第二活性表面上，连接端子电连接到贯通电极，第二半导体芯片以第二活性表面面对第一非活性表面的面朝下的状态堆叠在第一半导体芯片上；以及
一体化的粘附结构，设置在封装基底上以固定第一半导体芯片和第二半导体芯片，
其中，一体化的粘附结构包括从第一半导体芯片和第二半导体芯片的外侧壁突出以覆盖第一半导体芯片的至少一对侧壁的延伸部，
其中，延伸部的顶表面设置在比第二非活性表面低的水平处。
14.根据权利要求13所述的半导体封装件，其中，一体化的粘附结构填充封装基底与第一半导体芯片之间的第一空间以及第一半导体芯片与第二半导体芯片之间的第二空间。
15.根据权利要求13所述的半导体封装件，其中，延伸部具有在第一活性表面的水平和第二非活性表面的水平之间的一个连续凸侧壁。
16.根据权利要求13所述的半导体封装件，所述半导体封装件还包括：
模制层，设置在封装基底上以模制第一半导体芯片和第二半导体芯片，
其中，连接端子通过一体化的粘附结构与模制层分隔开。
17.一种半导体封装件，所述半导体封装件包括：
堆叠结构，安装在封装基底上，堆叠结构包括顺序地堆叠的两个或更多个半导体芯片；以及
作为一个主体的一体化的粘附结构，一体化的粘附结构填充封装基底与堆叠结构之间的第一空间以及半导体芯片之间的第二空间，
其中，一体化的粘附结构包括从堆叠结构的外侧壁突出的延伸部，
其中，延伸部覆盖堆叠结构的至少一个侧壁，
其中，延伸部具有在堆叠结构的底表面的水平与堆叠结构的顶表面的水平之间的一个连续凸侧壁。
18.根据权利要求17所述的半导体封装件，其中，半导体芯片具有相同的平面形状和相同的平面尺寸，
其中，延伸部围绕堆叠结构的侧壁。
19.根据权利要求18所述的半导体封装件，其中，半导体芯片是存储器芯片。
20.根据权利要求18所述的半导体封装件，其中，延伸部包括：第一子延伸部；以及在第一子延伸部上的第二子延伸部，
其中，第一子延伸部具有在封装基底的顶表面的水平与堆叠结构的最下面的半导体芯片的顶表面的水平之间的一个第一连续凸侧壁，
其中，第二子延伸部具有在堆叠结构的最下面的半导体芯片的顶表面的水平与堆叠结构的顶表面的水平之间的一个第二连续凸侧壁。
21.根据权利要求18所述的半导体封装件，其中，堆叠结构还包括：
贯通电极，穿透半导体芯片；以及
连接端子，设置在半导体芯片之间以与贯通电极竖直地对齐，
其中，一体化的粘附结构填充连接端子之间的空间以使连接端子彼此电绝缘。
22.一种半导体封装件，所述半导体封装件包括：
多个半导体芯片，堆叠在彼此上并且在每个半导体芯片之间具有空间，每个半导体芯片包括顶表面、底表面和一对侧壁，每个顶表面与相应的底表面相对，每对侧壁彼此相对并在相应的顶表面与底表面之间延伸；以及
一体化的粘附结构，连续地填充堆叠的半导体芯片之间的每个空间并且连续地覆盖与堆叠的半导体芯片之间的至少一个空间相邻的至少一个半导体芯片的至少一对侧壁，
其中，连续地覆盖所述至少一个半导体芯片的所述至少一对侧壁的一体化的粘附结构的一部分包括从所述至少一对侧壁向外延伸的凸侧壁表面。
23.根据权利要求22所述的半导体封装件，其中，一体化的粘附结构从所述多个半导体芯片中的底部的半导体芯片的底表面延伸到所述多个半导体芯片中的顶部的半导体芯片的顶表面。
24.根据权利要求22所述的半导体封装件，其中，所述多个半导体芯片中的至少一个半导体芯片包括从半导体芯片的顶表面延伸到半导体芯片的底表面的至少一个通孔。
25.根据权利要求22所述的半导体芯片封装件，所述半导体封装件还包括围绕所述多个半导体芯片的堆叠件的模制层。
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