CN107210235A - 电路封装 - Google Patents

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Abstract

一种电路封装面板,包含环氧模塑化合物的封装和所述封装中的电路器件,其中所述封装包括第一环氧模塑化合物和不同成分的第二环氧模塑化合物的至少一个混合层。

Description

电路封装
背景技术
诸如集成电路之类的电路常常被封装在环氧模塑化合物封装中,以支持和保护电路。取决于所使用的制造方法,可能难以控制所封装的电路的尺寸、形状或某些属性。
附图说明
出于图示的目的,现在将参照附图来描述根据本公开构造的某些示例,在附图中:
图1在横截面侧视图中图示了示例电路封装的图。
图2在横截面侧视图中图示了另一示例电路封装的图。
图3在顶视图中图示了又一示例电路封装的图。
图4在横截面侧视图中图示了示例电路封装的图。
图5在横截面侧视图中图示了另一示例电路封装的图。
图6在顶视图中图示了电路封装的另一示例图。
图7在横截面侧视图中图示了又一示例电路封装的图。
图8在横截面侧视图中图示了示例流体电路封装的图。
图9在顶视图中图示了示例流体电路封装的图。
图10图示了压模方法的示例的流程图。
图11图示了压模方法的另一示例的流程图。
图12A图示了在压模之前的电路器件和多个环氧模塑化合物的示例。
图12B图示了在对图12A的电路器件和化合物进行压模之后的电路封装的示例。
具体实施方式
在以下详细描述中,参照了附图。该描述和附图中的示例应当被视为说明性的,且不意图限于所描述的具体示例或元素。可以通过不同元素的修改、组合或变形来从以下描述和附图导出多个示例。
图1图示了面板形状的电路封装1的横截面的图。在电路封装1在背表面B与正表面F之间具有比其宽度W或长度小得多的厚度T的意义上,电路封装1具有面板形状。例如,其厚度T可以是其宽度W和/或长度(在图中,长度延伸到页面中)的至少五倍或至少十倍。在图中,厚度在Z方向上延伸,而长度和宽度W平行于X-Y平面而延伸。
电路封装1可以是较大设备的部件或用于较大设备的中间产品。电路封装1包括被封装在混合环氧模塑化合物封装5中的电路器件3。封装5包括至少两个环氧模塑化合物7、9,每一个是不同成分的。例如,每一个化合物7、9的填充物密度或填充物直径可以是不同的。电路器件3是在电路封装1的与背面B相反的正面F附近提供的。
封装5包括至少一个混合层HL,该至少一个混合层HL包括全部两个环氧模塑化合物7、9。混合层HL平行于电路封装1的正面F而延伸。在所图示的示例中,封装包括混合层HB,但在其他示例中,混合层HB可以是在可包括单个环氧模塑化合物的其他层之间提供的。
在单个平面X-Y中对不同成分的示例环氧模塑化合物7、9进行图案化。例如,化合物之一7是大块化合物(即,其形成封装的总体积的大块),而另一化合物9可以关于大块化合物而被图案化,以控制与电路器件1的制造或使用相关联的某些属性。
在一个示例中,经图案化的第二化合物9具有与相同混合层HL的第一化合物7不同的CTE(热膨胀系数),以控制面板的翘曲,该翘曲否则将由于大块环氧模塑化合物的较高CTE相对于电路器件3的较低CTE而发生。例如,电路器件3可以包含一般具有比大块环氧模塑化合物低的CTE的导电和/或半导体材料。CTE中的差异可能在冷却期间生成封装中的形变。为了抵消诸如翘曲之类的形变,对CTE进行更改。可以通过使填充物在化合物中的重量百分比(也被称作填充物密度)发生变化来更改CTE。
在其他示例中,化合物之一可以具有像填充物之类的所添加的部件或其他部件的不同的平均填充物直径、填充物长度或者不同的重量和/或体积百分比。例如,填充物直径可以影响经激光消融或切割的面板部分的某些表面特性。通过在第一化合物中对第二化合物进行图案化(或者反之亦然),可以在电路封装1的制造或使用期间控制电路封装1的某些属性。
图2图示了包括被封装在封装105中的电路器件103的电路封装101的示例。封装105包括第一成分的第一环氧模塑化合物107和第二成分的第二环氧模塑化合物109。封装105包括单个环氧模塑化合物107的第一层。封装105包括第一层之上的混合层HL,混合层HL包括单个平面X-Y中的第一和第二环氧模塑化合物107、109二者。混合层HL在正面F附近延伸。在所图示的示例中,混合层HL形成正面F。
在所图示的示例中,电路器件103在第一化合物107中延伸。第一化合物107在电路器件103的侧面和背部处包围电路器件103。第二化合物109在混合层HL内围绕第一化合物107。第二环氧化合物109沿侧面且在第一化合物107之上延伸。因此,第二环氧模塑化合物109、第一环氧模塑化合物107和电路器件103是紧接于彼此设置的。第一化合物107可以是封装105的大块化合物,并可以在第二化合物109之下且在混合层HL之下延伸。第一化合物107可以形成电路封装101的背表面B。
可以通过压模来制造电路封装。压模涉及:对设置在模具中的环氧模塑化合物进行加热;沉积电路器件并压缩化合物和电路器件的组件;以及冷却电路封装101。电路器件103的热膨胀和第一环氧模塑化合物107的热膨胀是不同的。因此,如果将仅在第一或第二环氧模塑化合物的封装中封装电路器件103,则在冷却期间可能发生翘曲。例如,背表面B可能弯曲到凹形状中。
在一个示例中,第二环氧模塑化合物109具有比第一环氧模塑化合物107高的CTE。在进一步的示例中,第二环氧模塑化合物109具有比第一环氧模塑化合物107低的填充物重量百分比,以实现更高的CTE。邻近于电路器件103而设置包括第一和第二环氧模塑化合物二者的混合层HL,以增大整个混合层HL的总体CTE。这可以补偿关于背表面B的CTE差异并控制总体面板翘曲。例如,以策略性的量(例如厚度、表面)和位置在混合层HL中正表面F附近设置第二环氧模塑化合物109。
通过在第一环氧模塑化合物107周围电路器件103附近设置第二环氧模塑化合物109的层,在冷却期间混合层HL的总体热膨胀可以是与背表面B附近的热膨胀类似的或相对于背表面B附近的热膨胀相反形状的。可以在电路器件103周围且在第一环氧模塑化合物107周围对第二环氧模塑化合物109进行图案化,以便控制电路封装1的弓状弯曲或翘曲。通过在本公开的示例封装中的一些的情况下获得对面板弓状弯曲的更好控制,可以缓和某些设计约束,诸如电路器件厚度(相对于长度和宽度)、封装中电路器件的数目、封装厚度、模具温度设定、压模下游的衬底处置(诸如电气重分布层(RDL)制作工艺)、在冷却期间的封装卡固、以及更多约束。
图3在到正面F和混合层HL上的顶视图中图示了图2的示例。如所图示的那样,在混合层HL中,第一环氧模塑化合物107围绕电路器件103,并且第二环氧模塑化合物109围绕第一环氧模塑化合物107。
图4图示了电路封装201的横截面侧视图的另一示例。电路封装201包括封装205和被封装在封装205中的电路器件203。封装205包括不同成分的两个环氧模塑化合物207、209。例如,封装205包括第一大块环氧模塑化合物207和在第一环氧模塑化合物207中图案化的不同成分的第二环氧模塑化合物209。在示例中,电路器件203被设置在第二环氧模塑化合物中。混合层HL包括电路器件203、围绕电路器件203的第二环氧模塑化合物209以及围绕第二环氧模塑化合物209的第一环氧模塑化合物207。因此,第一环氧模塑化合物、第二环氧模塑化合物和电路器件是紧接于彼此设置的。在一个示例中,第二环氧模塑化合物209具有比第一环氧模塑化合物207更低的填充物重量百分比和更高的CTE。第一环氧模塑化合物207围绕第二环氧模塑化合物209,并在第二环氧模塑化合物209之下延伸。例如,第一环氧模塑化合物207形成封装201的背表面。电路封装201的顶视图可以类似于图3,区别在于第二环氧模塑化合物209直接围绕电路器件203并且第一环氧模塑化合物207直接围绕第二环氧模塑化合物209。类似于图2,电路封装201的背面部分由第一大块环氧模塑化合物207形成。
图5图示了与图2的示例类似的电路封装301,其具有沉积在第一环氧模塑化合物307中的电路器件阵列303A。阵列303A包括电路器件303的至少一个行和/或列。不同成分的不同环氧模塑化合物307、309的混合层HL被设置在形成背面B的第一环氧模塑化合物307的背面层之上。混合层HL形成正面F。在混合层HL中,与第一大块环氧模塑化合物307不同成分的第二环氧模塑化合物309围绕第一环氧模塑化合物307。
图6在到封装401的正面上的顶视图中图示了包括电路器件阵列403A的电路封装401的另一示例。在示例中,混合层可以形成正面。混合层包括电路器件403。混合层包括第一环氧模塑化合物407在与第一环氧模塑化合物407不同成分的第二环氧模塑化合物409内的图案。例如,该图案包括第一环氧模塑化合物407的两个岛状物407A。第二环氧模塑化合物409围绕岛状物407A中的每一个。岛状物407A中的每一个连接到第一环氧模塑化合物407的厚层,该厚层形成电路封装407的背面部分(未图示)。可以在岛状物407A周围对第二环氧模塑化合物409的薄层进行图案化,从而形成混合层。在不同示例中,可以在混合层中提供第一和/或第二环氧模塑化合物407、409的不同图案。例如,可以形成相对复杂的图案。在示例中,第二环氧模塑化合物409具有比第一环氧模塑化合物407低的CTE,例如以便补偿面板弓状弯曲。
图7在横截面侧视图中图示了具有填充物密度梯度的电路封装501的示例。例如,电路封装501包括不同成分的不同环氧模塑化合物507、509的电路器件503和封装505。封装505包括形成具有背表面B的背面部分BP的第一环氧模塑化合物507。封装505包括形成正面F的一部分的第二环氧模塑化合物509,电路器件503沉积到第二环氧模塑化合物509中。在正面F附近,第一环氧模塑化合物507紧接于第二环氧模塑化合物509而延伸。第二环氧模塑化合物509可以围绕电路器件503的侧面和背部。第一环氧化合物507可以围绕第二环氧化合物509的侧面和背部。例如,第一环氧模塑化合物507具有比第二环氧模塑化合物509高的填充物密度以及更低的CTE。在第一和第二环氧模塑化合物507、509之间,分别提供具有变化的填充物密度的不同环氧模塑化合物的附加盖508A、508B。例如,环氧模塑化合物盖509、508A、508B、507可以像半个同盟的洋葱壳那样彼此卷绕。例如,填充物密度在远离电路器件503的方向D上随每一个盖509、508A、508B增大。因此,在环氧模塑化合物封装505中电路器件503周围提供填充物密度梯度。注意,在一个示例中,填充物密度是填充物在化合物中的重量百分比。在一个示例中,填充物密度影响环氧模塑化合物的CTE。
在未图示的其他示例中,填充物密度可以在远离电路器件的方向上减小。在另外其他示例中,填充物密度可以例如通过首先减小、增大并再次减小来在远离电路器件503的方向上变化。在另外其他示例中,梯度可以是变化的填充物精细度、填充物直径或者其他添加物量或添加物重量等等之一。具有某个填充物或者其他部件或属性的梯度可以允许封装501中的期望方向或位置中的某些属性的梯度。
图8在横截面侧视图中图示了流体电路封装701的示例。流体电路封装701包括不同环氧模塑化合物707、709的封装705。封装705包括第一成分的第一环氧模塑化合物707和不同成分的第二环氧模塑化合物709。流体电路器件阵列703A被设置在正面F附近。阵列703A的每一个电路器件703包括流体通道719。流体通道719可以包括歧管、室和喷嘴以配给流体。在正表面F中提供喷嘴。流体电路器件703进一步包括流体推进部件,诸如用于推进或喷射流体的电阻器。流体通道719可以是微观形状的。例如,每一个流体电路器件703包括:喷嘴阵列,具有至少300个喷嘴每英寸(NPI)、至少600NPI、至少900NPI、至少1200NPI或更多的喷嘴密度;以及通向它的通道。封装705进一步包括流体孔723,流体孔723从封装705的背部B伸展到每一个电路器件703,以将流体提供给电路器件703的通道719。流体孔723可以平均起来有比电路器件703中的流体通道719的平均直径更大的直径,以将充足量的流体递送到电路器件703中的多个喷嘴或多个喷嘴阵列。
在一个示例中,通过第二环氧模塑化合物的至少一部分来提供流体孔723。在所图示的示例中,第二环氧模塑化合物从封装701的背部B延伸到正面F,由此,流体孔723完全延伸通过第二环氧模塑化合物。在其他示例中,第二环氧模塑化合物可以延伸直到电路器件703的背部,而不到达正面F。
第二环氧模塑化合物707可以包括平均起来比第一环氧模塑化合物709精细的填充物。平均起来,第二环氧模塑化合物709中的填充物的直径小于第一环氧模塑化合物中的填充物的直径。更精细的填充物可以允许流体孔723的更光滑的壁。例如,可以通过激光消融来制造流体孔723,并且在所述激光消融之后,更精细的填充物允许更光滑的壁。
图9在顶视图中图示了图8的流体电路封装701的示例。流体电路封装701可以是高精度数字液体配给模块的部件,诸如用于二维或三维打印的介质宽阵列打印杆。流体电路器件703可以是像相对较薄的薄片那样成形的,且可以包括硅材料。在图中,图示了喷嘴的阵列721,其开放到正表面F(图8)中以喷射流体。在所图示的示例中,每一个流体电路器件703被提供有至少两个喷嘴阵列721。除相对较薄外,在进一步的示例中,流体器件703还具有相对较小的宽度W和较长的长度L。例如,长度L相对于宽度W的比率可以是至少近似25∶1或至少50∶1。流体电路器件703可以被布置在两个行R中,使得相对行R中的后续喷嘴阵列721重叠,以便具有如从与流体电路器件703的所述长度L垂直的侧方向D所见的喷嘴阵列721的连续覆盖,如图9最佳地图示的那样。在一个示例中,这允许流体喷射到介质的完整宽度上,该完整宽度在流体电路封装701之下行进或延伸。
在其他流体或非流体应用中,可以提供类似的面板形状的封装,其以行和/或列封装电路器件的阵列。
图10图示了对电路封装进行压模的示例的流程图。该方法包括:在载体上沉积第一环氧模塑化合物和第二环氧模塑化合物,每一个模塑化合物是不同成分的(框100)。在一个示例中,载体是模具腔。在另一示例中,这两个模塑化合物被设置在分离的载体上且稍后在模具中被冷却。该方法包括:对环氧模塑化合物进行加热(框110)。该方法包括:在第一环氧模塑化合物中提供电路器件(框120)。该方法进一步包括:压缩环氧模塑化合物,使得全部这两个环氧模塑化合物在与厚度方向垂直的相同X-Y平面中延伸(框130)。然后,在模具中冷却经压缩的封装。例如,X-Y平面延伸通过混合层,混合层包含全部这两个不同化合物且平行于正表面而延伸。因此,在所述X-Y平面内,提供化合物之一的图案。该图案被选择以优化电路封装的某些最终属性。
图11以及12A和12B分别图示了对电路封装进行压模的进一步示例的流程图和示图。该方法包括:相对于第一环氧模塑化合物907对第二环氧模塑化合物909进行图案化,化合物907、909是不同成分的(框200)。化合物907、909可以沉积在载体上或直接沉积在模具中。例如,图案可以包括像点之类的岛状物907A或更复杂的图案,参见图12A。该方法包括:对环氧模塑化合物907、909进行加热(框210);取决于期望的属性的类型,将电路器件903沉积在第一环氧模塑化合物或第二环氧模塑化合物之一中(框220);以及压缩化合物,使得电路器件和化合物在相同X-Y平面中延伸(框230)。在图12B中,电路器件903已经沉积在第一环氧模塑化合物907中、被压缩以及被冷却。
本公开的所描述的示例封装中的一些包括具有不同CTE的多个环氧模塑化合物。在示例中,该描述的环氧模塑化合物的CTE可以由填充物在环氧模塑化合物中的重量百分比确定。例如,CTE与化合物中的填充物浓度成反比。在一个示例中,第一环氧模塑化合物具有近似90%的填充物重量百分比,其与近似6ppm/C的CTE相对应。具有这样的特性的产业标准环氧模塑化合物的示例是来自Hitachi Chemical,的CEL400ZHF40W。例如,第二环氧模塑化合物具有近似87%的填充物重量百分比和近似9ppm/C的CTE。具有这样的特性的产业标准环氧模塑化合物的示例是CEL400ZHF40W-87。在其他示例中,填充物在第一环氧模塑化合物中的重量百分比可以在87%与91%之间。例如,第一环氧模塑化合物的CTE可以在近似6ppm/C与9ppm/C之间。在另一示例中,填充物在第二环氧模塑化合物中的重量百分比可以在82%与87%之间。例如,第二环氧模塑化合物的CTE在9ppm/C与14ppm/C之间。第一和第二环氧模塑化合物的不同CTE的不同示例分别是6ppm/C和13ppm/C。可组成电路器件的硅的CTE的示例是近似3ppm/C。
本公开的示例中的一些描述了紧接于电路器件和大块环氧化合物而对与大块环氧模塑化合物不同成分的额外环氧模塑化合物的放置,因而在全部两个化合物的混合层中提供“图案化”效果。这样的示例电路封装的效果可以包括下述至少一项:减小弓状弯曲;增大设计空间;改进流体属性;改进电气属性和/或消除添加部件或制造工艺步骤的需要。
本公开中描述的各种示例的电路封装可以是较大封装或器件的子部件或者最终产品的中间产品。例如,多个其他层或部件可以附着到背表面或正表面。因此,当电路封装是子部件时,背表面或正表面可能不可见或不明显。
电路封装和制造方法的各种示例可以涉及例如用于计算机部件的集成电路封装。在进一步的示例中,封装和方法可以涉及流体应用,诸如2D或3D打印、数字滴定、其他微流体器件等。在不同示例中,流体可以包括液体、油墨、打印剂、药物流体、生物流体等。
示例电路封装可以具有任何取向:描述性术语“背”和“正”应当被理解为仅相对于彼此。而且,本公开的示例片材或面板具有Z方向上的厚度以及沿X-Y平面的宽度和长度。相对于宽度和长度,封装的厚度可以相对较薄。在某些示例中,填充物密度随厚度而变化。
权利要求书(按照条约第19条的修改)
1.一种电路封装面板,包括:
正面和背面,
环氧模塑化合物的封装,以及
所述封装中的电路器件,其中
所述封装包括第一环氧模塑化合物和紧接于它的不同成分的第二环氧模塑化合物的至少一个混合层,所述至少一个混合层平行于所述正面;
其中所述第二环氧模塑化合物具有与所述第一环氧模塑化合物不同的热膨胀系数(CTE),所述第二环氧模塑化合物具有与所述第一环氧模塑化合物不同的填充物重量百分比,以实现所述第二环氧模塑化合物的不同CTE。
2.如权利要求1所述的电路封装,包括电路器件的阵列。
3.如权利要求1所述的电路封装,其中
所述电路器件在第一化合物中延伸,并且
第二化合物围绕第一化合物。
4.如权利要求1所述的电路封装,其中所述第二环氧模塑化合物具有比所述第一环氧模塑化合物低的CTE,所述第二环氧模塑化合物具有比所述第一环氧模塑化合物高的填充物密度,以实现所述第二环氧模塑化合物的较低CTE。
5.如权利要求1所述的电路封装,其中第一化合物在所述电路器件之下且在第二化合物之下延伸。
6.如权利要求1所述的电路封装,其中所述第二环氧模塑化合物具有比所述第一环氧模塑化合物高的热膨胀系数(CTE),所述第二环氧模塑化合物具有比所述第一环氧模塑化合物低的填充物重量百分比,以实现所述第二环氧模塑化合物的较高CTE。
7.如权利要求1所述的电路封装,进一步包括:不同环氧模塑化合物的至少两个附加盖,处于第一和第二环氧模塑化合物之间,具有变化的填充物密度。
8.如权利要求1所述的电路封装,其中在第一和第二环氧模塑化合物以及第一和第二环氧模塑化合物之间的附加盖当中,填充物密度在远离所述电路器件的方向上增大,使得在所述封装中所述电路器件周围提供填充物密度梯度。
9.如权利要求1所述的电路封装,其中在第一和第二环氧模塑化合物以及第一和第二环氧模塑化合物之间的附加盖当中,填充物密度在远离所述电路器件的方向上减小,使得在所述封装中所述电路器件周围提供填充物密度梯度。
10.如权利要求1所述的电路封装,其中
所述电路器件是包括流体通道阵列的流体器件,并且
第二化合物包括用于将流体递送到所述电路器件的流体孔。
11.如权利要求10所述的电路封装,其中所述电路器件中的每一个包括相对较薄的薄片,所述薄片具有至少300个喷嘴每英寸的喷嘴阵列且具有至少1∶25的宽度∶长度比。
12.一种对电路封装进行压模的方法,包括:
在载体上沉积第一环氧模塑化合物和第二环氧模塑化合物,每一个模塑化合物是不同成分的,
对环氧模塑化合物进行加热,
在所述第一环氧模塑化合物中提供电路器件,以及
压缩环氧模塑化合物,使得全部两个环氧模塑化合物在一个混合层中延伸。
13.如权利要求12所述的方法,其中所述第二环氧模塑化合物是至少部分地紧接于所述第一环氧模塑化合物而沉积的。
14.如权利要求12所述的方法,其中所述沉积包括:相对于第一化合物对第二化合物进行图案化。
15.一种电路封装,包括:
封装,由多个不同环氧模塑化合物形成,所述封装具有正面;以及
电路器件,设置在所述封装中所述正面附近;
所述多个环氧模塑化合物,包括平行于所述正面的至少一个混合层,所述至少一个混合层具有:
大块环氧模塑化合物,以及
与所述大块环氧模塑化合物不同成分的第二环氧模塑化合物,紧接于所述大块环氧模塑化合物;以及
不同环氧模塑化合物的至少两个附加盖,处于第一和第二环氧模塑化合物之间,模塑化合物基于变化的填充物密度而具有变化的热膨胀系数(CTE),其中填充物密度在移动通过环氧模塑化合物的远离所述电路器件的方向上减小、增大且然后再次减小。

Claims (14)

1.一种电路封装面板,包括:
正面和背面,
环氧模塑化合物的封装,以及
所述封装中的电路器件,其中
所述封装包括第一环氧模塑化合物和紧接于它的不同成分的第二环氧模塑化合物的至少一个混合层,所述至少一个混合层平行于所述正面。
2.如权利要求1所述的电路封装,包括电路器件的阵列。
3.如权利要求1所述的电路封装,其中
所述电路器件在第一化合物中延伸,并且
第二化合物围绕第一化合物。
4.如权利要求4所述的电路封装,其中第一化合物在所述电路器件之下且在第二化合物之下延伸。
5.如权利要求5所述的电路封装,其中第二化合物具有比第一化合物高的CTE。
6.如权利要求1所述的电路封装,其中第一和第二化合物具有不同的CTE(热膨胀系数),并且所述电路器件具有比化合物低的CTE。
7.如权利要求1所述的电路封装,其中第二化合物具有比第一化合物低的填充物重量百分比。
8.如权利要求1所述的电路封装,其中第二化合物具有平均起来比第一化合物精细的填充物。
9.如权利要求1所述的电路封装,其中
所述电路器件是包括流体通道阵列的流体器件,并且
第二化合物包括用于将流体递送到所述电路器件的流体孔。
10.如权利要求10所述的电路封装,其中所述电路器件中的每一个包括相对较薄的薄片,所述薄片具有至少300个喷嘴每英寸的喷嘴阵列且具有至少1∶25的宽度∶长度比。
11.一种对电路封装进行压模的方法,包括:
在载体上沉积第一环氧模塑化合物和第二环氧模塑化合物,每一个模塑化合物是不同成分的,
对环氧模塑化合物进行加热,
在所述第一环氧模塑化合物中提供电路器件,以及
压缩环氧模塑化合物,使得全部两个环氧模塑化合物在一个混合层中延伸。
12.如权利要求12所述的方法,其中所述第二环氧模塑化合物是至少部分地紧接于所述第一环氧模塑化合物而沉积的。
13.如权利要求12所述的方法,其中所述沉积包括:相对于第一化合物对第二化合物进行图案化。
14.一种电路封装,包括:
封装,由多个不同环氧模塑化合物形成,所述封装具有正面;以及
电路器件,设置在所述封装中所述正面附近;
所述多个环氧模塑化合物,包括平行于所述正面的至少一个混合层,所述至少一个混合层具有:
大块环氧模塑化合物,以及
与所述大块环氧模塑化合物不同成分的第二环氧模塑化合物,紧接于所述大块环氧模塑化合物。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276468B2 (en) 2015-03-27 2019-04-30 Hewlett-Packard Development Company, L.P. Circuit package
US10551132B2 (en) * 2017-11-28 2020-02-04 International Business Machines Corporation Heat removal element with thermal expansion coefficient mismatch

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040183193A1 (en) * 2003-03-20 2004-09-23 Fujitsu Limited Packaging method, packaging structure and package substrate for electronic parts
US20070080434A1 (en) * 2004-03-16 2007-04-12 Wen Seng Ho Semiconductor package having an interfacial adhesive layer
US20090244180A1 (en) * 2008-03-28 2009-10-01 Panchawagh Hrishikesh V Fluid flow in microfluidic devices
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device
CN102623441A (zh) * 2011-01-28 2012-08-01 三星电子株式会社 半导体装置及其制造方法
US8334602B2 (en) * 2009-06-18 2012-12-18 Samsung Electro-Mechanics Co., Ltd. Die package including encapsulated die and method of manufacturing the same
US20130147054A1 (en) * 2011-12-08 2013-06-13 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thick Encapsulant for Stiffness with Recesses for Stress Relief in FO-WLCSP

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531382B2 (ja) * 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
US6962829B2 (en) * 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US6756085B2 (en) * 2001-09-14 2004-06-29 Axcelis Technologies, Inc. Ultraviolet curing processes for advanced low-k materials
US20030036587A1 (en) 2002-08-26 2003-02-20 Kozak Kyra M Rheology-controlled epoxy-based compositons
US7332797B2 (en) * 2003-06-30 2008-02-19 Intel Corporation Wire-bonded package with electrically insulating wire encapsulant and thermally conductive overmold
US7170188B2 (en) 2004-06-30 2007-01-30 Intel Corporation Package stress management
US7285226B2 (en) * 2004-07-22 2007-10-23 Hewlett-Packard Development Company, L.P. Method for fabricating a fluid ejection device
WO2007026392A1 (ja) * 2005-08-30 2007-03-08 Spansion Llc 半導体装置およびその製造方法
US7952108B2 (en) * 2005-10-18 2011-05-31 Finisar Corporation Reducing thermal expansion effects in semiconductor packages
US7472477B2 (en) 2006-10-12 2009-01-06 International Business Machines Corporation Method for manufacturing a socket that compensates for differing coefficients of thermal expansion
JP4732535B2 (ja) * 2009-06-09 2011-07-27 キヤノン株式会社 液体吐出記録ヘッドおよびその製造方法
US9024341B2 (en) 2010-10-27 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Refractive index tuning of wafer level package LEDs
KR101767381B1 (ko) 2010-12-30 2017-08-11 삼성전자 주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
JP5802400B2 (ja) 2011-02-14 2015-10-28 日東電工株式会社 封止用樹脂シートおよびそれを用いた半導体装置、並びにその半導体装置の製法
KR101906408B1 (ko) * 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20130337614A1 (en) * 2012-06-14 2013-12-19 Infineon Technologies Ag Methods for manufacturing a chip package, a method for manufacturing a wafer level package, and a compression apparatus
US9768038B2 (en) * 2013-12-23 2017-09-19 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of making embedded wafer level chip scale packages

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040183193A1 (en) * 2003-03-20 2004-09-23 Fujitsu Limited Packaging method, packaging structure and package substrate for electronic parts
US20070080434A1 (en) * 2004-03-16 2007-04-12 Wen Seng Ho Semiconductor package having an interfacial adhesive layer
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device
US20090244180A1 (en) * 2008-03-28 2009-10-01 Panchawagh Hrishikesh V Fluid flow in microfluidic devices
US8334602B2 (en) * 2009-06-18 2012-12-18 Samsung Electro-Mechanics Co., Ltd. Die package including encapsulated die and method of manufacturing the same
CN102623441A (zh) * 2011-01-28 2012-08-01 三星电子株式会社 半导体装置及其制造方法
US20130147054A1 (en) * 2011-12-08 2013-06-13 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Thick Encapsulant for Stiffness with Recesses for Stress Relief in FO-WLCSP

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